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QUERVERWEIS ZU VERWANDTEN ANMELDUNGEN
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Diese Patentanmeldung beruht auf der am 31. Mai 2006 hinterlegten Patentanmeldung
JP 2006-152331 , deren Priorität in Anspruch genommen wird.
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GEBIET DER ERFINDUNG
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Die vorliegende Erfindung betrifft Zeitmess-Schaltungen mit einer Impulsverzögerungsschaltung, die aus einer Mehrzahl von Verzögerungseinheiten besteht.
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HINTERGRUND DER ERFINDUNG
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Es sind Zeitmess-Schaltungen zum Messen einer Phasendifferenz zwischen Eingangsimpulsen als einer Zeit entwickelt worden, die z. B. in der
US 5 568 071 A , die der
JP H03-220814 entspricht, offenbart sind.
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Die Zeitmess-Schaltungen der US-Patentveröffentlichung sind jeweils aus einer Mehrzahl digitaler Schaltungen zusammengesetzt, die jeweils konfiguriert sind, um eine bestimmte logische Funktion auf der Grundlage wenigstens zweier diskreter Spannungspegel auszuführen.
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Insbesondere weist ein typisches Beispiel der Zeitmess-Schaltungen eine aus einer Mehrzahl von Verzögerungseinheiten zusammengesetzte Impulsverzögerungsschaltung auf, die einer Mehrzahl von Stufen einer Verzögerung entsprechen. Die Verzögerungseinheiten sind in Reihe oder in einer ringartigen Struktur miteinander verbunden.
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Wenn in der Zeitmess-Schaltung ein Startimpuls in eine der Verzögerungseinheiten, die der ersten Verzögerungsstufe entspricht, eingegeben wird, wird der Startimpuls durch die Verzögerungseinheiten nacheinander (sequenziell) übergeben, während er durch diese in der Reihenfolge von der ersten Stufe von Verzögerungseinheiten in Richtung der letzten Stufe derselben verzögert wird.
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Die Zeitmess-Schaltung ist ausgelegt, um:
eine Anzahl von Stufen (Impulsverzögerungseinheiten), welche ein Impulssignal seit der Eingabe des Startimpulses bis zu einer Eingabe eines Messimpulses in die Zeitmess-Schaltung durchlaufen hat, zu zählen; und
digitale Daten auf der Grundlage der gezählten Anzahl von Stufen (Impulsverzögerungseinheiten) als eine Phasedifferenz (Zeitdifferenz) zwischen dem Startimpuls und dem Messimpuls auszugeben.
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Eine solche Zeitmess-Schaltung erfordert keine analogen Schaltungen und besteht vollständig aus einer Mehrzahl digitaler Schaltungen, was es ermöglicht, Zeitmess-Schaltungen auf einfache Weise als ICs (integrale Schaltungen) auszulegen.
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Bei der Messung einer Zeit liegen Erfordernisse vor, eine Mikrozeitlänge mit einer hohen Auflösung zu messen, wie etwa als ein Erfordernis für Laserradareinrichtungen zur Messung einer Zeitdauer, die zwischen Aussendung eines Laserstrahls und Empfang eines reflektierten Strahls von dem Ziel verstreicht. Im Gegensatz dazu liegen Erfordernisse vor, eine vergleichsweise lange Zeitlänge mit einer vergleichsweise niedrigen Auflösung zu messen, wie etwa ein Erfordernis für Ultraschallsonareinrichtungen zur Messung einer Zeitdauer, die zwischen Aussendung einer Ultraschallwelle und Empfang einer reflektierten Welle von dem Ziel verstreicht.
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Eine zur Messung einer Mikrozeitlänge erforderliche Auflösung und eine solche, die zur Messung einer vergleichsweise langen Zeitlänge erforderlich ist, können um zehn Größenordnungen voneinander abweichen.
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Um die Erfordernisse zur Messung einer Mikrozeitlänge mit hoher Auflösung zu erfüllen, ist bei einer herkömmlichen Zeitmess-Schaltung eine Verkürzung einer Verzögerungszeit jeder Verzögerungseinheit (jeder Stufe in der Verzögerung), welche die Impulsverzögerungsschaltung bilden, erforderlich. Je kürzer die Verzögerungszeit jeder Verzögerungseinheit ist, mit anderen Worten, je höher die Auflösung einer herkömmlichen Zeitmess-Schaltung ist, umso höher ist die Anzahl von Stufen, welche ein Startimpulssignal auch während einer vorbestimmten gleichen Zeitdauer in der Impulsverzögerungsschaltung durchlaufen hat. Dies kann, um die Erfordernisse einer Messung langer Zeitlängen mit niedriger Auflösung zu erfüllen, bewirken, dass eine Struktur einer herkömmlichen Zeitmess-Schaltung, die zur Zählung der Anzahl von Stufen erforderlich ist, in der Größe anwächst, was eine Größe der herkömmlichen Zeitmess-Schaltung vergrößern kann.
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Als ein unterschiedlicher Ansatz kann zur Erfüllung sowohl der Erfordernisse einer Messung von Mikrozeitlängen mit hoher Auflösung als auch der Erfordernisse einer Messung langer Zeitlängen mit niedriger Auflösung eine herkömmliche Zeitmess-Schaltung mit wenigstens einem Paar eines ersten und eines zweiten Zeitmessmoduls vorgesehen werden. Das erste Zeitmessmodul ist ausgelegt, eine Messung von Mikrozeitlängen mit hoher Auflösung zu implementieren. Zusätzlich ist das zweite Zeitmessmodul ausgelegt, eine Messung von langen Zeitlängen mit niedriger Auflösung zu implementieren.
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Insbesondere ist eine herkömmliche Zeitmess-Schaltung eines anderen Ansatzes konfiguriert, entweder das erste Zeitmessmodul oder das zweite Zeitmessmodul in Abhängigkeit von der beabsichtigten Verwendung auszuwählen.
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Der unterschiedliche Ansatz kann jedoch ebenfalls bewirken, dass die Größe einer herkömmlichen Zeitmess-Schaltung anwächst.
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Die
US 5 568 071 A zeigt mit einer Gattereinheit einen Treiberpuffer, welcher eine Reihenschaltung von Invertierungsgattern aufweist, deren Größe einheitlich ist. Die Gattereinheit dient dem Zweck, dass ein nachgeschalteter Zähler sowohl ansteigende als auch abfallende Impulsflanken zu zählen in der Lage ist.
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Aus der
US 5 231 319 A ist es bekannt, dass eine Verzögerungszeit jeder einer Mehrzahl von Verzögerungseinheiten von einem Pegel einer ersten Treiberspannung abhängt, wobei die erste Treiberspannung eine Energieversorgungsspannung für die Inverter jeder der Mehrzahl von Verzögerungseinheiten ist, und wobei der Pegel der ersten Treiberspannung in die Inverter jeder der Mehrzahl von Verzögerungseinheiten eingegeben wird; und dass eine erste Festlegungseinheit vorgesehen und dazu konfiguriert ist, den Pegel der in die Inverter jeder der Mehrzahl von Verzögerungseinheiten eingegebenen ersten Treiberspannung variabel festzulegen.
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Die Aufgabe der vorliegenden Erfindung besteht darin, Zeitmess-Schaltungen bereitzustellen, die in der Lage sind, sowohl Messungen kurzer Zeitlängen mit hoher Auflösung als auch Messungen langer Zeitlängen mit niedriger Auflösung zu implementieren, während ein wesentliches Anwachsen ihrer Größen verhindert wird.
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Die Lösung der Aufgabe erfolgt durch die Merkmale des Anspruchs 1.
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Demgemäß wird eine ZeitmessSchaltung bereitgestellt. Die Zeitmess-Schaltung weist eine Impulsverzögerungsschaltung auf, die mit einer Mehrzahl von Verzögerungseinheiten versehen ist. Die Impulsverzögerungsschaltung ist konfiguriert, ein Impulssignal durch die Mehrzahl von Verzögerungseinheiten hindurch zu übergeben, während das Impulssignal durch die Mehrzahl der Verzögerungseinheiten verzögert wird. Eine Verzögerungszeit jeder der Mehrzahl der Verzögerungseinheiten hängt von einem Pegel einer ersten Betriebs- bzw. Ansteuerungs- bzw. Treiberspannung ab, die an jede der Mehrzahl der Verzögerungsschaltungen angelegt ist. Die Zeitmess-Schaltung weist eine Erzeugungsschaltung auf, die konfiguriert ist, um eine Anzahl der Verzögerungseinheiten, welche das Impulssignal innerhalb einer vorbestimmten Zeitdauer durchlaufen hat, zu erhalten, digitale Daten auf der Grundlage der erhaltenen Anzahl als Zeitmessdaten zu erzeugen. Die Zeitmess-Schaltung weist eine erste Festlegungseinheit auf, die konfiguriert ist, den Pegel der an jede der Mehrzahl der Verzögerungseinheiten angelegten ersten Treiberspannung variabel festzulegen.
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Lediglich die vierte Ausführungsform nach 7 und dazu in Bezug genommene Teile betreffen den Gegenstand der vorliegenden Erfindung. Die übrigen Ausführungsformen hingegen betreffen nicht den Gegenstand der vorliegenden Erfindung sondern dienen als Beispiel allein deren Erläuterung.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Weitere Gesichtspunkte der Erfindung werden aus der nachstehenden Beschreibung von Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen ersichtlich werden, in welchen:
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1A ein Blockdiagramm ist, welches ein Beispiel einer Gesamtstruktur einer Zeitmess-Schaltung gemäß einer ersten Ausführungsform schematisch darstellt;
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1B ein Schaltbild ist, welches ein Beispiel der Struktur von in 1A dargestellten Verzögerungseinheiten schematisch darstellt;
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2 ein Blockdiagramm ist, welches ein Beispiel der Struktur einer in 1A gezeigten Treiberspannungsfestlegungseinheit schematisch darstellt;
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3A eine Ansicht ist, welche Betriebsvorgänge von Verzögerungsstufen der Impulsverzögerungsschaltung auf der Grundlage einer Treiberspannung mit einem vergleichsweise niedrigen Pegel gemäß der ersten Ausführungsform schematisch darstellt;
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3B eine Ansicht ist, welche Betriebsvorgänge von Verzögerungsstufen der Impulsverzögerungsschaltung auf der Grundlage einer Treiberspannung mit einem höheren Pegel als dem niedrigen Pegel gemäß der ersten Ausführungsform schematisch darstellt;
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4A eine Ansicht ist, welche ein Leitermuster eines für die in 1A dargestellte Zeitmess-Schaltung zu verwendenden CMOS-Invertierungsgatters schematisch darstellt, welches einen P-Kanal-Transistor und einen N-Kanal-Transistor verwendet, die jeweils eine minimale Größe aufweisen;
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4B eine Ansicht ist, welche ein Leitermuster eines für die in 1A dargestellte Zeitmess-Schaltung zu verwendenden CMOS-Invertierungsgatters schematisch darstellt, welches einen P-Kanal-Transistor und einen N-Kanal-Transistor verwendet, die jeweils eine Größe aufweisen, die größer als die minimale Größe ist;
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5A ein Blockdiagramm ist, welches ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung gemäß einer zweiten Ausführungsform schematisch darstellt;
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5B ein Blockdiagramm ist, welches ein Beispiel der Struktur einer in 5A gezeigten Treiberspannungsfestlegungseinheit schematisch darstellt;
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6 ein Blockdiagramm ist, welches ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung gemäß einer dritten Ausführungsform schematisch darstellt;
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7 ein Blockdiagramm ist, welches ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung schematisch darstellt;
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8A ein Schaltbild ist, welches ein Beispiel der Struktur von Verzögerungsschaltungen gemäß einer Abwandlung jeder der ersten bis vierten Ausführungsform schematisch darstellt;
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8B ein Schaltbild ist, welches ein Beispiel der Struktur von Verzögerungseinheiten gemäß einer anderen Abwandlung jeder der ersten bis vierten Ausführungsform schematisch darstellt;
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9 ein Schaltbild ist, welches ein Beispiel der Struktur einer Treiberspannungsfestlegungseinheit gemäß einer Abwandlung der ersten bis vierten Ausführungsform schematisch darstellt;
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10A eine Ansicht ist, welche ein Leitermuster eines für die in A dargestellte Zeitmess-Schaltung zu verwendenden CMOS-Invertierungsgatters gemäß der ersten bis vierten Ausführungsform schematisch darstellt; und
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10B eine Ansicht ist, welche ein Leitermuster eines anderen für die in 1A dargestellte Zeitmess-Schaltung zu verwendenden CMOS-Invertierungsgatters gemäß einer Abwandlung der ersten bis vierten Ausführungsform schematisch darstellt.
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GENAUE BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
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Ausführungsformen werden nachstehend unter Bezugnahme auf die begleitenden Zeichnungen beschrieben werden. In den Zeichnungen werden gleiche Bezugszeichen verwendet, um gleiche entsprechende Komponenten zu identifizieren.
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Erste Ausführungsform
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1A stellt ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung 1 gemäß einer ersten Ausführungsform dar.
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Gemäß der Darstellung in 1A weist die Zeitmess-Schaltung 1 eine Impulsverzögerungsschaltung, mit anderen Worten, eine gerade Verzögerungsleitung (SDL – Straight Delay Line) 10 auf.
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Die Impulsverzögerungsschaltung 10 besteht aus einer Anzahl M (M ist eine positive ganze Zahl) von Verzögerungseinheiten DU, entsprechend der Anzahl M von Stufen in einer Verzögerung.
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Jede der Verzögerungseinheiten DU weist einen Eingangsanschluss und einen Ausgangsanschluss auf.
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Eine der Verzögerungseinheiten DU, die an einem Ende der geraden Verzögerungsleitung 10 angeordnet ist, bildet eine erste Verzögerungsstufe, die nachstehend auch als „erste Verzögerungseinheit” bezeichnet werden wird. Zusätzlich bildet eine der Verzögerungseinheiten DU, die an dem anderen Ende der geraden Verzögerungsleitung 10 angeordnet ist, eine letzte Verzögerungsstufe und wird nachstehend auch als eine „letzte Verzögerungseinheit” bezeichnet werden.
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Der Eingangsanschluss einer Verzögerungseinheit DU mit Ausnahme der ersten Verzögerungseinheit ist mit dem Ausgangsanschluss einer benachbarten Verzögerungseinheit DU mit Ausnahme der letzten Verzögerungseinheit verbunden, sodass die Verzögerungseinheiten DU in Reihe miteinander verbunden sind.
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Die erste Verzögerungseinheit DU ist derart ausgelegt, dass ein Startimpuls PA konfiguriert ist, in den einen Eingangsanschluss hiervon eingegeben zu werden.
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Wenn das Startimpulssignal PA in den einen Eingangsanschluss der ersten Verzögerungseinheit DU eingegeben wird, arbeitet die erste Verzögerungseinheit DU so, dass sie ein Impulssignal an die nächste Verzögerungseinheit DU übergibt, während sie es um eine vorbestimmte Verzögerungszeit verlangsamt.
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Jede der verbleibenden Verzögerungseinheiten DU mit Ausnahme der letzten Verzögerungseinheit DU übergibt das von der vorherigen Verzögerungseinheit ausgegebene Impulssignal an die nächste Verzögerungseinheit, während sie das Impulssignal um eine vorbestimmte Verzögerungszeit verlangsamt.
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Die Zeitmess-Schaltung 1 weist einen Verriegelungskodierer (Latch-Encoder) 12 auf, der mit dem Ausgangsanschluss jeder der Verzögerungseinheiten DU verbunden ist. Ein Messimpuls PB ist konfiguriert, um in dem Verriegelungskodierer 12 eingegeben zu werden.
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Die Zeitmess-Schaltung 1 weist eine Treiberspannungsfestlegungseinheit 14 auf, die eine Funktion aufweist, eine Treiberspannung (Energieversorgungsspannung) VDDL zu erzeugen.
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Der Verriegelungskodierer 12 weist eine Funktion auf, eine Position, welche eine signifikante Flanke wie etwa eine ansteigende Flanke (Anstiegsflanke) eines Impulssignals erreicht hat, wenn der Messimpuls PB hoch (high) gepolt bzw. gestellt ist, zu erfassen, und die erfasste Position des Impulssignals in vorbestimmte Bits von Zeitmessdaten DT umzuwandeln.
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Die Zeitmessdaten DT der vorbestimmten Bits repräsentieren, die Stufe welcher Nummer von der ersten Stufe (ersten Verzögerungseinheit) an eine Verzögerungseinheit ist, welche das Impulssignal an der erfassten Position innerhalb einer Zeitdauer Tm seit der Anstiegszeit des Startimpulses PA bis zu der Anstiegszeit des Messimpulses PB durchlaufen hat.
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Man beachte, dass Ziffern innerhalb der Klammern, die in 1A dargestellt sind, eine Anzahl von Stufen in der Verzögerung in der Impulsverzögerungsschaltung 10 repräsentieren.
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Die Zeitmess-Schaltung 1 ist als ein unter Verwendung eines CMOS-Prozesses auf einem Halbleitersubstrat (IC-Chip) angebrachter Halbleiter-IC konfiguriert.
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Zum Beispiel besteht die Zeitmess-Schaltung 1 vollständig aus einer Mehrzahl von CMOS-Invertierungsgattern, die untereinander identische Eigenschaften aufweisen.
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Gemäß der Darstellung in 1 B ist jede der Verzögerungseinheiten DU als ein erstes CMOS-Invertierungsgatter INV, welches aus einem Paar eines P-Kanal-Transistors (P-Kanal-MOSFET) und eines mit diesem in Reihe geschalteten N-Kanal-Transistors (N-Kanal-MOSFET) besteht, und ein zweites CMOS-Invertierungsgatter INV, welches aus einem Paar eines P-Kanal-MOSFET und eines mit diesem in Reihe geschalteten N-Kanal-MOSFET besteht, ausgelegt. Das erste CMOS-Invertierungsgatter INV und das zweite CMOS-Invertierungsgatter INV sind miteinander in Reihe geschaltet, um eine Pufferschaltung zu bilden, welche arbeitet, um ein hierin eingegebenes Signal unter Verzögerung desselben auszugeben.
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Gemäß der Darstellung in 1B ist ein Energiezufuhranschluss ST für die Treiberspannung VDDL mit jeder der Verzögerungseinheiten DU verbunden und ist ein Masseanschluss GND mit jeder der Verzögerungseinheiten DU verbunden.
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Die Treiberspannungsfestlegungseinheit 14 arbeitet mit einer Energieversorgungsspannung, die von einer Batterie oder einer Energie- bzw. Stromquelle (nicht näher dargestellt) der Zeitmess-Schaltung 1 aus zugeführt werden kann.
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Die Treiberspannungsfestlegungseinheit 14 arbeitet so, dass sie die erzeugte Treiberspannung VDDL an jede der Verzögerungseinheiten DU über den Stromzufuhranschluss (Energieversorgungsanschluss) ST anlegt. In 1B repräsentiert ein Bezugszeichen ”In” einen Eingangsanschluss einer Verzögerungseinheit DU und repräsentiert ein Bezugszeichen ”Out” einen Ausgangsanschluss einer Verzögerungseinheit DU.
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Der Verriegelungskodierer 12 weist einen Signalspeicher (Latch) auf, der eine Funktion aufweist, dann, wenn ein Messimpuls hoch (high) gepolt ist, eine Position zu erfassen, welche die ansteigende Flanke des Impulssignals erreicht hat. Der Verriegelungskodierer 12 weist einen Kodierer auf, der eine Funktion aufweist, die erfasste Position des Impulssignals, die durch den Signalspeicher verriegelt ist, in vorbestimmte Bits binärer digitaler Daten DT umzuwandeln.
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Der Signalspeicher und der Kodierer des Verriegelungskodierers 12 sind jeweils konfiguriert, mit einer konstanten Energieversorgungsspannung zu arbeiten.
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Insbesondere wenn ein in das erste CMOS-Invertierungsgatter INV einer Verzögerungseinheit DU eingegebenes Impulssignal hoch (high) ist, schaltet der N-Kanal-MOSFET durch, sodass ein Ausgangssignal des ersten CMOS-Invertierungsgatters INV einer Verzögerungsschaltung DU niedrig (low) ist, wie es in 1B dargestellt ist. Dies erlaubt es, dass ein Impulssignal mit einem Low-Zustand von dem ersten CMOS-Invertierungsgatter INV aus übergeben wird. Gleichermaßen schaltet dann, wenn das in das zweite CMOS-Invertierungsgatter INV einer Verzögerungseinheit DU eingegebene Impulssignal niedrig (low) ist, der P-Kanal-MOSFET durch, sodass ein Ausgangssignal des zweiten CMOS-Invertierungsgatters INV einer Verzögerungseinheit DU hoch (high) ist. Dies ermöglicht es, dass ein Impulssignal mit einem High-Zustand über das zweite CMOS-Invertierungsgatter INV übergeben wird.
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Wenn dagegen ein in das CMOS-Invertierungsgatter INV einer Verzögerungseinheit DU eingegebene Impulssignal niedrig ist (low) ist, schaltet der P-Kanal-MOSFET durch, sodass ein Ausgangssignal des ersten CMOS-Invertierungsgatters INV einer Verzögerungseinheit DU hoch (high) ist. Dies ermöglicht es, ein Impulssignal mit einem High-Zustand von dem ersten CMOS-Invertierungsgatter INV aus zu übergeben. Gleichermaßen schaltet dann, wenn das in das zweite CMOS-Invertierungsgatter INV einer Verzögerungseinheit DU eingegebene Impulssignal hoch (high) ist, der N-Kanal-MOSFET durch, sodass ein Ausgangssignal des zweiten CMOS-Invertierungsgatter INV einer Verzögerungseinheit DU niedrig (low) ist. Dies ermöglicht es, dass ein Impulssignal mit einem niedrigen (low-) Zustand über das zweite CMOS-Invertierungsgatter INV übergeben wird.
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Insbesondere dient eine Verzögerungseinheit DU als eine Puffereinheit derart, dass ein in eine Verzögerungseinheit DU eingegebenes Impulssignal hieraus ausgegeben wird, während sein logischer Zustand unverändert gehalten wird.
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Da eine Betriebszeit jedes der Invertierungsgatter INV jeder der Verzögerungseinheiten DU von dem Pegel der eingegebenen Treiberspannung VDDL abhängt, hängt die Verzögerungszeit jeder Verzögerungseinheit von dem Pegel der eingegebenen Treiberspannung VDDL ab.
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Aus diesem Grund ist dann, wenn die Treiberspannung VDDL auf einen konstanten Pegel festgelegt ist, die Anzahl von Stufen der Verzögerungseinheiten DU, welche das Impulssignal durchlaufen hat, so konfiguriert, dass sie einer verstrichenen Zeit seit der Eingabe des Startimpulses PA in die Impulsverzögerungsschaltung 10 proportional ist. Je größer der Pegel der Treiberspannung VDDL ist, umso niedriger ist die Proportionalitätskonstante zwischen der Anzahl von Stufen und der verstrichenen Zeit.
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Gemäß der Darstellung in 2 besteht die Treiberspannungsfestlegungseinheit 14 aus einem Digital-zu-Analog-(D/A)-Wandler (DAC) 15 und einem mit dem D/A-Wandler 15 verbundenen Puffer 16. Eine durch einen Benutzer bedienbare Externdaten-Eingabevorrichtung DEV kann einen kommunikationsfähigen Zustand mit dem D/A-Wandler 15 aufweisen.
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Die Externdaten-Eingabevorrichtung DEV besteht z. B. aus einer Computerschaltung und arbeitet so, dass sie Spannungsfestlegungsdaten (digitale Daten) DV, welche einen von Spannungspegeln repräsentieren, erzeugt; dieser eine der Spannungspegel entspricht beispielsweise einer Spannungsfestlegungsinformation IV, die manuell in die Externdaten-Eingabevorrichtung DEV eingegeben wird.
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Insbesondere erlaubt eine Änderung der manuell eingegeben Spannungsfestlegungsinformation IV, dass einer der durch die Spannungsfestlegungsdaten DV repräsentierten Spannungspegel eingestellt werden kann.
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Der D/A-Wandler 15 weist einen Ausgangsanschluss auf und arbeitet so, dass er die erzeugten Spannungsfestlegungsdaten DV in die Treiberspannung VDDL umwandelt, deren Pegel einem der Spannungspegel entspricht, der durch die Spannungsfestlegungsdaten DV repräsentiert wird.
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Der Puffer 16 weist einen Eingangsanschluss auf, der mit dem Ausgangsanschluss des DIA-Wandlers 15 verbunden ist. Der Puffer 16 arbeitet so, dass er die Treiberleistung bzw. Treibleistung des D/A-Wandlers 15 unterstützt.
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Insbesondere werden die einen der Spannungspegel repräsentierenden Spannungsfestlegungsdaten DV, die der Spannungsfestlegungsinformation IV entsprechen, durch den D/A-Wandler 15 umgewandelt, um über den Puffer 16 als die Treiberspannung VDDL an jede der Verzögerungseinheiten DU ausgegeben zu werden.
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In der vorstehend angegebenen Struktur der Zeitmess-Schaltung 1 wird dann, wenn die Spannungsfestlegungsdaten DV, die der einen vergleichsweise niedrigen Spannungspegel VL repräsentierenden Spannungsfestlegungsinformation IV entsprechen, in die Treiberspannungsfestlegungseinheit 14 eingegeben werden, die Treiberspannung VDDL mit dem vergleichsweise niedrigen Pegel VL, die den Spannungsfestlegungsdaten DV (Spannungsfestlegungsinformation IV) entspricht, aus der Treiberspannungsfestlegungseinheit 14 an jede der Verzögerungseinheiten DU ausgegeben.
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3A stellt Betriebsvorgänge der Verzögerungsstufen (Verzögerungseinheiten) (1), (2), ..., (M) der Impulsverzögerungsschaltung 10 auf der Grundlage der Treiberspannung VDDL mit dem vergleichsweise niedrigen Pegel VL schematisch dar.
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Gemäß der Darstellung in 3A ist eine Verzögerungszeit Tdu1 jeder der Stufen der Verzögerung (1), (2), ..., (M) vergleichsweise lang, sodass eine Zeitauflösung der Zeitmessdaten DT als Äquivalent der Verzögerungszeit Tdu1 jeder der Verzögerungsstufen (1), (2), ..., (M) vergleichsweise niedrig ist.
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Die vergleichsweise niedrige Zeitauflösung bewirkt, dass ein Zeitbereich (eine Zeitbreite) TW1 der Zeitmess-Schaltung 1 unter Verwendung der Treiberspannung VDDL mit dem vergleichsweise niedrigen Pegel VL vergleichsweise breit ist. Ein Zeitbereich bedeutet einen Bereich von Zeitlängen, die durch die Zeitmess-Schaltung 1 messbar sind. D. h., der Zeitbereich TW1 der Zeitmess-Schaltung 1 unter Verwendung der Treiberspannung VDDL mit dem vergleichsweise niedrigen Pegel VL ist durch „Tdu1 × M” gegeben.
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Wenn andererseits die Spannungsfestlegungsinformation IV, die einen Spannungspegel VH repräsentiert, der höher als der niedrige Pegel VL ist, in die Treiberspannungsfestlegungseinheit 14 eingegeben wird, wird die Treiberspannung VDDL mit dem Spannungspegel VH, der höher als der niedrige Pegel VL ist und der Spannungsfestlegungsinformation IV entspricht, von der Treiberspannungsfestlegungseinheit 14 aus an jede der Verzögerungseinheiten DU ausgegeben.
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3B stellt Betriebsvorgänge der Verzögerungsstufen (1), (2), ..., (M) der Impulsverzögerungsschaltung 10 auf der Grundlage der Treiberspannung VDDL mit dem Spannungspegel VH, der höher als der niedrige Pegel VL ist, schematisch dar.
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Gemäß der Darstellung in 3B ist eine Verzögerungszeit Tdu2 jeder der Verzögerungsstufen (1), (2), ..., (M) kürzer als die Verzögerungszeit Tdu1, sodass ein Zeitbereich TW2 der Zeitmess-Schaltung 1 unter Verwendung der Treiberspannung VDDL mit dem Spannungspegel VH enger ist als der Zeitbereich TW1; dieser Zeitbereich TW2 ist gegeben durch „Tdu2 × M”.
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Der engere Zeitbereich TW2 bewirkt, dass eine Zeitauflösung der Zeitmessdaten DT als Äquivalent der Verzögerungszeit Tdu2 jeder der Verzögerungsstufen (1), (2), ..., (M) höher als die Zeitauflösung auf der Grundlage des Zeitbereichs TW1 ist.
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In den zur Herstellung der Zeitmess-Schaltung 1 anzuwendenden Entwurfsregeln für eine CMOS-Schaltung ist eine minimale Größe von Transistoren bestimmt worden, welche es erlaubt, dass Transistoren verschiedener Größen, die größer als die minimale Größe sind, frei verwendet werden können, um die Zeitmess-Schaltung 1 herzustellen.
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4A stellt ein Leitermuster eines CMOS-Invertierungsgatters INV1 zur Verwendung für die Zeitmess-Schaltung 1 schematisch dar; dieses CMOS-Invertierungsgatter INV1 verwendet einen P-Kanal-Transistor (in der Figur abgekürzt P-ch Tr) P1 und einen N-Kanal-Transistor (in der Figur abgekürzt durch N-ch Tr) N1, von denen jeder die minimale Größe aufweist.
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Zusätzlich stellt 4B ein Leitermuster eines CMOS-Invertierungsgatters INV2 zur Verwendung für die Zeitmess-Schaltung 1 schematisch dar; dieses CMOS-Invertierungsgatter INV2 verwendet einen P-Kanal-Transistor P2 und einen N-Kanal-Transistor N2, von denen jeder eine Größe aufweist, die größer als die minimale Größe ist.
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Gemäß der Darstellung in 4A sind eine im Wesentlichen rechtwinklige bzw. rechteckige Drain-Region Dp und eine im Wesentlichen rechtwinklige Source-Region Sp des P-Kanal-Transistors P1 mit einer Kanalregion hierzwischen auf dem Halbleitersubstrat ausgebildet.
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Gleichermaßen ist eine im Wesentlichen rechtwinklige Drain-Region Dn und eine im Wesentlichen rechtwinklige Source-Region Sn des N-Kanal-Transistors N1 mit einer Kanalregion hierzwischen auf dem Halbleitersubstrat derart ausgebildet, dass die Kanalregion des P-Kanal-Transistors P1 und diejenige des N-Kanal-Transistors N1 mit einem Zwischenraum hierzwischen ausgerichtet sind.
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Eine im Wesentlichen streifenförmige Gate-Elektrode Gp des P-Kanal-Transistors P1 ist auf der Kanalregion des P-Kanal-Transistors P1 über einen Isolationsfilm ausgebildet. Eine im Wesentlichen streifenförmige Gate-Elektrode Gn des N-Kanal-Transistors N1 erstreckt sich von einem Ende der Gate-Elektrode Gp aus und ist auf der Kanalregion des N-Kanal-Transistors N1 über einen Isolationsfilm ausgebildet.
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Eine leitfähige Spur, die den Stromzufuhranschluss ST bildet, ist über Kontakte Co auf der Source-Region Sp des P-Kanal-Transistors P1 angebracht. Eine leitfähige Spur, welche den Masseanschluss GND bildet, ist über Kontakte Co auf der Source-Region Sn des N-Kanal-Transistors N1 angebracht.
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Eine leitfähige Spur, welche den Eingangsanschluss In bildet, erstreckt sich orthogonal von der integrierten Gate-Elektrode Gp, Gn aus. Eine leitfähige Spur, welche den Ausgangsanschluss Out bildet, ist über Kontakte Co sowohl auf der Drain-Region Dp des P-Kanal-Transistors P1 als auch der Drain-Region des N-Kanal-Transistors N1 angebracht.
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Eine Gatebreite L des CMOS-Invertierungsgatters INV1 entspricht einer Kanallänge zwischen der Drain-Region Dp (Dn) und der Source-Region Sp (Sn). Eine Kanalbreite Wp des CMOS-Invertierungsgatters INV1 entspricht einer Breite des P-Kanal-Transistors P1 orthogonal zu der Kanallänge hiervon. Eine Kanalbreite Wn des CMOS-Invertierungsgatters INV1 entspricht einer Breite des N-Kanal-Transistors N1 orthogonal zu der Kanallänge hiervon.
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Zusätzlich sind gemäß der Darstellung in 4B eine Mehrzahl im Wesentlichen rechtwinkliger Drain-Regionen Dp und eine Mehrzahl im Wesentlichen rechtwinkliger Source-Regionen Sp des P-Kanal-Transistors P2 abwechselnd auf dem Halbleitersubstrat mit Kanalregionen hierzwischen ausgebildet.
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Gleichermaßen ist eine Mehrzahl im Wesentlichen rechtwinkliger Drain-Regionen Dn und eine Mehrzahl im Wesentlichen rechtwinkliger Source-Regionen Sn des N-Kanal-Transistors N2 abwechselnd auf dem Halbleitersubstrat mit Kanalregionen hierzwischen derart ausgebildet, dass die Kanalregionen des P-Kanal-Transistors P2 und diejenigen des N-Kanal-Transistors N2 mit Zwischenräumen hierzwischen zueinander ausgerichtet sind.
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Ein im Wesentlichen kammförmiges Gate weist eine Streifenelektrode B auf, die zwischen den P-Kanal-Source- und Drain-Regionen und den N-Kanal-Source- und Drain-Regionen angeordnet ist. Das im Wesentlichen kammförmige Gate weist eine Mehrzahl von streifenförmigen Gate-Elektroden Gp des P-Kanal-Transistors P2 auf, die sich orthogonal von der Streifenelektrode B aus erstrecken.
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Das im Wesentlichen kammförmige Gate weist eine Mehrzahl von streifenförmigen Gate-Elektroden Gn des N-Kanal-Transistors N2 auf, die sich orthogonal von der Streifenelektrode B aus erstrecken.
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Die streifenförmigen Gate-Elektroden Gp sind auf den Kanalregionen des P-Kanal-Transistors P2 jeweils über Isolationsfilme ausgebildet.
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Die streifenförmigen Gate-Elektroden Gn des N-Kanal-Transistors N2 erstrecken sich jeweils von einen Enden der Gate-Elektroden Gp aus und sind auf den Kanalregionen des N-Kanal-Transistors N2 jeweils über Isolationsfilme ausgebildet.
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Eine kammförmige, leitfähige Spur, welche den Stromzufuhranschluss ST bildet, ist über Kontakte Co auf den Source-Regionen Sp des P-Kanal-Transistors P2 angebracht. Eine kammförmige leitfähige Spur, welche den Masseanschluss GND bildet, ist über Kontakte Co auf den Source-Regionen Sn des N-Kanal-Transistors N2 angebracht.
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Eine leitfähige Spur, welche den Eingangsanschluss In bildet, erstreckt sich orthogonal von der Streifenelektrode B des im Wesentlichen kammförmigen Gates aus.
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Eine im Wesentlichen kammförmige leitfähige Spur, welche den Ausgangsanschluss Out bildet, ist zwischen den P-Kanal-Source- und Drain-Regionen und den N-Kanal-Source- und Drain-Regionen angeordnet.
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Das im Wesentlichen kammförmige Leitermuster CP, welches den Ausgangsanschluss Out bildet, weist eine Mehrzahl von ersten streifenförmigen Spuren T1 auf, die sich orthogonal hiervon erstrecken und jeweils über Kontakte Co auf den Drain-Regionen Dp des P-Kanal-Transistors P2 angebracht sind. Das im Wesentlichen kammförmige Leitermuster CP weist ein Mehrzahl von zweiten streifenförmigen Spuren T2 auf, die sich orthogonal hiervon erstrecken und jeweils über Kontakte Co auf den Drain-Regionen Dn des N-Kanal-Transistors N2 angebracht sind.
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Eine Gatebreite L jeder der Gate-Elektroden Gp, Gn des CMOS-Invertierungsgatters INV2 ist einer Kanallänge zwischen jeder der Drain-Regionen (Dp, Dn) und einer entsprechenden Source-Region Sp (Sn), die hieran angrenzt, äquivalent.
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Eine Kanalbreite Wp des CMOS-Invertierungsgatters INV2 entspricht einer Breite des P-Kanal-Transistors P2 orthogonal zu der Kanallänge hiervon. Eine Kanalbreite Wn des CMOS-Invertierungsgatters INV2 entspricht einer Breite des N-Kanal-Transistors N2 orthogonal zu der Kanallänge hiervon.
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Insbesondere ist gemäß den Darstellungen in 4A und 4B die Gatebreite L des CMOS-Invertierungsgatters INV1 so ausgelegt, dass sie im Wesentlichen äquivalent derjenigen jeder der Gate-Elektroden Gp, Gn des CMOS-Invertierungsgatters INV2 ist.
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Zusätzlich ist die Kanalbreite Wp des CMOS-Invertierungsgatters INV1 so ausgelegt, dass sie im Wesentlichen äquivalent derjenigen des CMOS-Invertierungsgatters INV2 ist, und ist die Kanalbreite Wn des CMOS-Invertierungsgatters INV1 so ausgelegt, dass sie im Wesentlichen äquivalent derjenigen des CMOS-Invertierungsgatters INV2 ist.
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So ermöglicht die Änderung der Anzahl der Gate-Elektroden Gp und Gn des CMOS-Invertierungsgatters INV2, die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertierungsgatters INV2) einzustellen.
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Man beachte, dass bei den in 4A dargestellten CMOS-Invertierungsgattern INV1 die Kanalbreite Wp, die so ausgelegt ist, dass sie größer als die Kanalbreite Wn ist, es ermöglicht, die Treibbarkeit des P-Kanal-Transistors P1 und diejenige des N-Kanal-Transistors N1 aneinander anzupassen. Beispielsweise ist die Kanalbreite Wp des CMOS-Invertierungsgatters INV1 zweimal so groß wie die Kanalbreite Wn hiervon, was es ermöglicht, dass die Schwellenspannung des CMOS-Invertierungsgatters INV1 die Hälfte der Treiberspannung VDDL beträgt.
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Gleichermaßen ermöglicht bei dem in 4B dargestellten CMOS-Invertierungsgatter INV2 die Kanalbreite Wp, die so ausgelegt ist, dass sie größer als die Kanalbreite Wn ist, die Treibfähigkeiten des P-Kanal-Transistors P2 und des N-Kanal-Transistors N2 aneinander anzupassen. In der ersten Ausführungsform ist die Kanalbreite Wp des CMOS-Invertierungsgatters INV2 doppelt so groß wie die Kanalbreite Wn hiervon, was es ermöglicht, dass die Schwellenspannung des CMOS-Invertierungsgatters INV2 die Hälfte der Treiberspannung VDDL beträgt.
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Darüber hinaus weist jeder der Transistoren, die den Verriegelungskodierer 12 bilden, die durch die auf die Herstellung der Zeitmess-Schaltung 1 anzuwendenden Entwurfsregeln für CMOS-Schaltungen bestimmte minimale Größe (s. 4A) auf.
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Im Gegensatz dazu weist jeder der die Impulsverzögerungsschaltung 10 bildenden Transistoren die sechsfache Größe der Größe eines Transistors des Verriegelungskodierers 12 auf (s. 4A und 4B).
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Der maximale Pegel der durch die Treiberspannungsfestlegungseinheit 14 zu erzeugenden Treiberspannung VDDL ist so bestimmt worden, dass er äquivalent einer Treiberspannung VDD ist, durch welche der Verriegelungskodierer 12 betrieben wird. Die Treiberspannung VDD kann von der Batterie oder der Stromquelle der Zeitmess-Schaltung 1 aus zugeführt werden.
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Der minimale Pegel der durch die Treiberspannungsfestlegungseinheit 14 zu erzeugenden Treiberspannung VDDL ist so festgelegt worden, dass er äquivalent einer Schwellenspannung eines CMOS-Invertierungsgatters des Verriegelungskodierers 12 ist, der jeder der Verzögerungseinheiten DU entspricht. Insbesondere arbeitet jedes der CMOS-Invertierungsgatter des Verriegelungskodierers 12 so, dass er einen Ausgang einer Entsprechenden der Verzögerungseinheiten DU verriegelt. Beispielsweise ist die Schwellenspannung jedes der CMOS-Invertierungsgatter des Verriegelungskodierers 12 so festgelegt, dass sie die Hälfte der Treiberspannung VDD beträgt.
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Bei der Zeitmess-Schaltung 1 gemäß der ersten Ausführungsform weist die Treiberspannungsfestlegungseinheit 14 eine vergleichsweise kompakte Größe auf (s. 2) und ist so konfiguriert, dass sie auf der Grundlage der extern hierin eingegebenen Spannungsfestlegungsdaten DV einen Pegel der jeder der Verzögerungseinheiten DU zuzuführenden Treiberspannung VDDL variabel festlegt. Die variable Festlegung des Pegels der Treiberspannung VDDL ermöglicht es, die Verzögerungszeit Tdu jeder der Verzögerungseinheiten DU variabel einzustellen.
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Die variable Einstellung der Verzögerungszeit Tu jeder der Verzögerungseinheiten DU macht es möglich, die Messung wünschenswerter Zeitbereiche mit entsprechenden Auflösungen wie etwa die Messung kurzer Zeitbereiche mit einer hohen Auflösung und diejenige großer Zeitbereiche mit einer niedrigen Auflösung zu implementieren, während ein wesentliches Anwachsen der Schaltung 1 vermieden wird.
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So kann die Zeitmess-Schaltung 1 auf Mess-Systeme, welche eine Auswahl ihrer Messbereiche gemäß den Umständen in Echtzeit erfordern, angewendet werden. Zusätzlich kann die Zeitmess-Schaltung 1 gemeinsam auf verschiedene Stücke einer Systemausrüstung angewendet werden, deren Zielspezifikationen ihren Messbereichen zugeordnet sind. Es ist daher möglich, die Kosten von Systemen zur Messung von Zeitlängen unter Verwendung der Zeitmess-Schaltung 1 zu reduzieren und die Entwicklungsdauer der Systeme zu verkürzen.
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Bei der Zeitmess-Schaltung 1 gemäß der ersten Ausführungsform ist die Größe von die Impulsverzögerungsschaltung 10 bildenden Transistoren größer als diejenige von den Verriegelungskodierer 12 bildenden Transistoren. Dies kann Abweichungen in den Eigenschaften der die Impulsverzögerungsschaltung 10 bildenden Transistoren aufgrund dimensionaler Abweichungen der die Impulsverzögerungsschaltung 10 bildenden Transistoren bei der Herstellung und/oder einer Anhaftung von Fremdpartikeln auf den die Impulsverzögerungsschaltung 10 bildenden Transistoren verringern.
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Dies bewirkt, dass die Verzögerungszeiten der einzelnen Verzögerungseinheiten DU vereinheitlicht werden können, was es ermöglicht, die Genauigkeit der Zeitlängenmessung der Zeitmess-Schaltung 1 zu verbessern.
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Man beachte, dass, je größer die Größe der die Impulsverzögerungsschaltung 10 bildenden Transistoren ist, die Stromtreibbarkeit der Transistoren umso größer ist. Aus diesem Grund steigt das Laden und Entladen der Ausgangskapazität der Transistoren mehr an, und daher steigt die Betriebs- bzw. Operationsrate der Verzögerungseinheiten DU mehr an. Zusätzlich ist die Gatekapazität der Transistoren um so größer, je größer die Impulsverzögerungsschaltung 10 bildenden Transistoren in ihren Abmessungen sind. Das Anwachsen in der Gatekapazität bewirkt, dass die Betriebsrate der Verzögerungseinheiten DU abnimmt, und daher ist es vorzuziehen, die Abmessungen der die Impulsverzögerungsschaltung 10 bildenden Transistoren unter Berücksichtigung der Beziehung zwischen der Gatekapazität der Transistoren und der Betriebsrate der Verzögerungseinheiten DU zu bestimmen.
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Man beachte, dass der Widerstand der Gate-Elektroden der Transistoren nicht vernachlässigbar sein kann, wenn die Kanalbreite und/oder die Gatebreiten der Transistoren übermäßig vergrößert werden, um die Abmessungen der die Impulsverzögerungsschaltung 10 bildenden Transistoren zu steigern. Dies macht es schwierig, die Treibbarkeit bzw. Ansteuerbarkeit in Abhängigkeit von der Kanalbreite und/oder der Gatebreiten der Transistoren zu erhalten.
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Um sich diesem Problem zu widmen, weist in der Zeitmess-Schaltung 1 das Gate der Transistoren eine im Wesentlichen kammartige Form auf. Dies ermöglicht es, die Fläche der Gate-Elektroden und/oder die Treibbarkeit der Transistoren sicherzustellen, während eine Erhöhung des Widerstands der Gate-Elektroden vermieden wird.
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Darüber hinaus ist das Verhältnis der Fläche der Impulsverzögerungsschaltung 10 zu der Gesamtfläche der Zeitmess-Schaltung 1 klein. Aus diesem Grund ist es möglich, ein Anwachsen der Schaltungsgröße der Zeitmess-Schaltung 1 in Anbetracht der gesamten Zeitmess-Schaltung 1 auch dann zu vermeiden, wenn die Abmessungen der die Impulsverzögerungsschaltung 10 bildenden Transistoren vergrößert werden.
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Zweite Ausführungsform
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5A stellt ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung 1a gemäß einer zweiten Ausführungsform schematisch dar. 5B stellt ein Beispiel der Struktur einer Treiberspannungsfestlegungseinheit 14a gemäß der zweiten Ausführungsform schematisch dar.
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Gemäß der Darstellung in 5A weist die Zeitmess-Schaltung 1a zusätzlich zu der Struktur der Zeitmess-Schaltung 1 gemäß der ersten Ausführungsform einen zwischen der Impulsverzögerungsschaltung 10 und dem Verriegelungskodierer 12 angeordneten Übergabepuffer 11 auf.
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Der Übergabepuffer 11 besteht aus einer Mehrzahl von CMOS-Invertierungsgattern INV, deren Anzahl die gleiche wie die Anzahl der von den jeweiligen Verzögerungseinheiten DU ausgegebenen Verzögerungsimpulssignale ist.
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Der Übergabepuffer 11 weist eine Funktion auf, ein von jeder der Verzögerungseinheiten DU aus an den Verriegelungskodierer 12 ausgegebenes Impulssignal zu übergeben.
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Der Verriegelungskodierer 12 weist eine Funktion auf, eine Position zu erfassen, welche die signifikante Flanke eines von dem Übergabepuffer 11 aus übergebenen Impulssignals erreicht hat, wenn der Messimpuls PB hoch (high) gepolt ist, und die erfasste Position des Impulssignals in vorbestimmte Bits binärer digitaler Daten (Zeitmessdaten) DT umzuwandeln.
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Die verbleibenden Elemente der Zeitmess-Schaltung 1a sind im Wesentlichen identisch mit den entsprechenden Elementen der Zeitmess-Schaltung 1, und daher kann die Beschreibung der verbleibenden Elemente der Zeitmess-Schaltung 1a weggelassen werden.
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Die Größe der den Übergabepuffer 11 bildenden Transistoren ist größer als diejenige der den Verriegelungskodierer 12 bildenden Transistoren und kleiner als diejenige der die Impulsverzögerungsschaltung 10 bildenden Transistoren.
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Beispielsweise weist jeder der den Übergabepuffer 11 bildenden Transistoren eine dreimal größere Größe als die minimale Größe eines Transistors auf der Grundlage der auf die Herstellung der Zeitmess-Schaltung 1 angewendeten Entwurfsregeln für CMOS-Schaltungen auf.
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Die Treiberspannungsfestlegungseinheit 14 besteht zusätzlich zu dem D/A-Wandler 15 und dem Puffer 16 aus einem Pegelschieber 17 und einem Puffer 18. Der Pegelschieber 17 weist erste und zweite Eingangsanschlüsse und einen Ausgangsanschluss auf. Der erste Eingangsanschluss des Pegelschiebers 17 ist mit dem Ausgangsanschluss des D/A-Wandlers 15 verbunden. Die Treiberspannung VDD für den Verriegelungskodierer 12 ist konfiguriert, in den zweiten Eingangsanschluss des Pegelschiebers 17 eingegeben zu werden. Der Puffer 18 weist einen mit dem Ausgangsanschluss des Pegelschiebers 17 verbundenen Eingangsanschluss auf.
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Der Pegelschieber 17 arbeitet so, dass er die Ausgangsspannung (Treiberspannung VDDL) aus dem D/A-Wandler 16 im Pegel im Vergleich mit dem Pegel der Treiberspannung VDD verschiebt, um hierdurch ein Spannungssignal zu erzeugen. Das erzeugte Spannungssignal weist einen Zwischenpegel auf, der zwischen der Treiberspannung VDDL für die Impulsverzögerungsschaltung 10 und der Treiberspannung für den Verriegelungskodierer 12 liegt.
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Wie in dem Fall der Treiberspannungsfestlegungseinheit 14 werden in der Treiberspannungsfestlegungseinheit 14a die Spannungsfestlegungsdaten DV, die einen der Spannungspegel, der der Spannungsfestlegungsinformation IV entspricht, repräsentieren, durch den D/A-Wandler 15 umgewandelt, um über den Puffer 16 als die Treiberspannung VDDL an jede der Verzögerungseinheiten DU ausgegeben zu werden.
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Zusätzlich wird in der Treiberspannungsfestlegungseinheit 14a die von dem D/A-Wandler 15 aus ausgegebene Treiberspannung VDDL durch den Pegelschieber 17 im Pegel verschoben. Dies ermöglicht es, dass das Spannungssignal einen mittleren Pegel zwischen der Treiberspannung VDDL und der Treiberspannung VDD als den Zwischenpegel hierzwischen aufweist, um als eine Treiberspannung VDDI über den Puffer 18 an den Übergabepuffer 11 (jeden der Inverter bzw. Negierer INV) ausgegeben zu werden.
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Die verbleibenden Komponenten der Zeitmess-Schaltung 1a sind im Wesentlichen identisch mit denjenigen der Zeitmess-Schaltung 1, und daher kann eine Beschreibung derselben weggelassen werden.
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In der Zeitmess-Schaltung 1a gemäß der zweiten Ausführungsform ist der Übergabepuffer 11 vorgesehen. Der Übergabepuffer 11 weist eine Funktion auf, die Unterschiede in Treiberspannung und Größe zwischen den die Impulsverzögerungsschaltung 10 bildenden Transistoren und jenen den Verriegelungskodierer 12 bildenden allmählich bzw. abgestuft bzw. graduell zu Puffern. Dies ermöglicht es, dass ein Impulssignal durch den Verriegelungskodierer 12 eingefangen wird, während das Impulssignal einen im Wesentlichen konstanten Zustand aufweist. Dies macht es möglich, eine Stabilität im Betrieb der Zeitmess-Schaltung 1a sicherzustellen.
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Dritte Ausführungsform
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6 stellt ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung 3 gemäß einer dritten Ausführungsform dar.
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Insbesondere weist die Zeitmess-Schaltung 3 gemäß der Darstellung in 6 einen Impulsverzögerungskreis, mit anderen Worten, eine ringförmige Verzögerungsleitung (RDL) 30 auf. Der Impulsverzögerungskreis 30 besteht aus einer Anzahl M von Verzögerungseinheiten DU, die der Anzahl M von Stufen in der Verzögerung entsprechen. Die Zahl M ist auf 2a festgelegt (a ist eine positive ganze Zahl).
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Insbesondere werden als die Verzögerungseinheiten DU vorzugsweise ein UND-Gatter DU1 und eine Mehrzahl von Invertieren DU2 bis DUM verwendet.
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Das UND-Gatter DU1 weist einen und einen anderen Eingangsanschluss und einen Ausgangsanschluss auf und ist so ausgelegt, dass der Startimpuls PA in den einen Eingangsanschluss hiervon eingegeben wird.
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Das UND-Gatter DU1 und die Invertierer DU2 bis DUM sind in einem Ring in Reihe verbunden. D. h., der andere Eingangsanschluss des UND-Gatters DU1 und ein Ausgangsanschluss des letztstufigen Invertierers DUM sind miteinander verbunden, sodass das UND-Gatter DU1 und die Invertierer DU2 bis DUM seriell verbunden sind, um eine ringförmige Struktur aufzuweisen, wobei sie die Ringverzögerungsleitung 30 bilden.
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Der Impulsverzögerungskreis 30 weist bei Bedarf eine Schaltung (nicht näher dargestellt) auf, welche eine Funktion aufweist, den Pegel des in das UND-Gatter DU1 über den anderen Eingangsanschluss hiervon eingegebenen Impulssignals einzustellen, um das Impulssignal kontinuierlich durch die Verzögerungseinheiten DU zu zirkulieren.
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Man beachte, dass die Struktur des Impulsverzögerungskreis
30 im Einzelnen beispielsweise in den
US-Patentveröffentlichungen 5,416,444 und
6,850,178 B2 beschrieben worden ist, sodass die Beschreibungen all dieser hier im Wege der Bezugnahme eingeschlossen sind.
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Die Zeitmess-Schaltung 3 weist einen Verriegelungskodierer 32 auf, der mit dem Ausgangsanschluss jeder der Verzögerungseinheiten DU verbunden ist. Der Messimpuls PB ist konfiguriert, um in den Verriegelungskodierer 32 eingegeben zu werden.
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Der Verriegelungskodierer 32 weist eine Funktion auf, eine Position zu erfassen, welche eine signifikante Flanke eines Impulssignals erreicht hat, wenn der Messimpuls PB hoch (high) gepolt ist, und die erfasste Position des Impulssignals in „a” Bits binärer digitaler Daten umzuwandeln (a ist eine positive Ganzzahl).
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Die Zeitmess-Schaltung 3 weist eine Treiberspannungsfestlegungseinheit 34 auf, welche eine Funktion aufweist, die Treiberspannung VDDL auf der Grundlage der von der Externdateneingabevorrichtung DEV aus eingegebenen Spannungsfestlegungsdaten DV zu erzeugen.
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Die Strukturen des Verriegelungskodierers 32 und der Treiberspannungsfestlegungseinheit 34 sind im Wesentlichen identisch mit denjenigen des Verriegelungskodierer 12 bzw. der Treiberspannungsfestlegungseinheit 14, und daher wird deren Beschreibung hier weggelassen.
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Die Zeitmess-Schaltung 3 weist auch einen b-Bit-Synchronzähler (b ist eine positive Ganzzahl) 36 auf, der als eine Kodierungsschaltung dient und mit dem Ausgangsanschluss der letzten Stufe (Verzögerungseinheit DUM) verbunden ist.
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Der Zähler 36 weist eine Funktion auf, jedes mal aufwärts zu zählen, wenn ein Ausgang (Zirkulationstakt) CKC der letzten Stufe DUM in diesen eingegeben wird.
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Die Zeitmess-Schaltung 3 weist ferner einen mit dem Zähler 36 verbundenen Signalspeicher 38 auf. Der Messimpuls PB wir in den Signalspeicher 38 eingegeben.
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Insbesondere arbeitet der Signalspeicher 38 so, dass er den Zählwert des Zählers 36 in Reaktion auf die Zeit der ansteigenden Flanke des Messimpuls PB verriegelt.
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Die Zeitmess-Schaltung 3 ist konfiguriert, um:
die „a” Bits binärer digitaler Daten, die von dem Verriegelungskodierer 32 als niederwertige Bits ausgegeben werden, und die „b” Bits binärere digitaler Daten, die von dem Verriegelungskodierer 32 als höherwertige Bits ausgegeben werden, zu kombinieren, und hierdurch Zeitmessdaten DT von „a + b” Bits zu zerzeugen. Die Zeitmessdaten DT werden durch Digitalisieren einer Zeitdauer Tm seit der Zeit der ansteigenden Flanke des Startimpulses PA bis zur Zeit der ansteigenden Flanke des Messimpulses PB konstruiert.
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Man beachte, dass sowohl der Synchronzähler 36 als auch der Signalspeicher 38 konfiguriert sind, um genauso wie der Verriegelungskodierer 32 auf der Grundlage des Treibersignals VDD betrieben zu werden.
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Wie in der ersten Ausführungsform ist die Zeitmess-Schaltung 3 als ein unter Verwendung eines CMOS-Prozesses auf einem Halbleitersubstrat (IC-Chip) angebrachter Halbleiter-IC konfiguriert.
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In der dritten Ausführungsform weisen die jeden des Verriegelungskodierers 32, des Zählers 36, des Signalspeichers 38 und des Subtraktors 40, aber nicht den Impulsverzögerungskreis 30 bildenden Transistoren die minimale Größe auf (s. 3A).
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Im Gegensatz dazu weist jeder der den Impulsverzögerungskreis 30 bildenden Transistoren eine Größe auf, die größer als die minimale Größe eines Transistors ist. Beispielsweise weist jeder der den Impulsverzögerungskreis 30 bildende Transistoren eine Größe auf, die das Sechsfache der minimalen Größe eines Transistors beträgt. (s. 3A und 3B).
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Der maximale Pegel der durch die Treiberspannungsfestlegungseinheit 34 zu erzeugenden Treiberspannung VDDL ist so bestimmt worden, dass sie der Treiberspannung VDD, durch welche der Verriegelungskodierer 32 betrieben wird, äquivalent ist. Der minimale Pegel der durch die Treiberspannungsfestlegungseinheit 34 zu erzeugenden Treiberspannung VDDL ist so bestimmt worden, dass er einer Schwellenspannung eines CMOS-Invertierungsgatters des Verriegelungskodierers 32, der jeder der Verzögerungseinheiten DU entspricht, äquivalent ist. Insbesondere arbeitet jedes der CMOS-Invertierungsgatter des Verriegelungskodierers 32 so, dass es einen Ausgang einer Entsprechenden der Verzögerungseinheiten DU verriegelt. Z. B. ist die Schwellenspannung jedes der CMOS-Invertierungsgatters des Verriegelungskodierers 32 so festgelegt, dass sie die Hälfte der Treiberspannung VDD beträgt.
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In der Zeitmess-Schaltung 3 gemäß der dritten Ausführungsform ist der Impulsverzögerungskreis 30 als eine Ringverzögerungsleitung ausgelegt und ist die Anzahl von Zirkulationen des Impulssignals durch die Ringverzögerungsleitung ausgelegt, durch den Zähler 36 gezählt zu werden.
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Aus diesem Grund kann die Anzahl der Stufen der Verzögerungseinheiten DU reduziert werden, und daher kann die Schaltungsgröße der gesamten Zeitmess-Schaltung 3 reduziert werden.
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In der Zeitmess-Schaltung 3 gemäß der dritten Ausführungsform ist die Größe der den Impulsverzögerungskreis 30 bildenden Transistoren größer als diejenige der jeden des Verriegelungskodierers 32, des Zählers 36, des Signalspeichers 38 und des Subtraktors 40, aber nicht den Impulsverzögerungskreis 30 bildenden Transistoren. Dies kann Abweichungen in den Eigenschaften der den Impulsverzögerungskreis 30 bildenden Transistoren aufgrund von Dimensionsabweichungen der den Impulsverzögerungskreis 30 bildenden Transistoren bei der Herstellung und/oder der Anhaftung von Fremdpartikeln auf den den Impulsverzögerungskreis 30 bildenden Transistoren reduzieren.
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Dies führt dazu, dass die Verzögerungszeiten einzelner Verzögerungseinheiten DU vereinheitlicht werden können, was es ermöglicht, die Genauigkeit der Zeitlängenmessung der Zeitmess-Schaltung 3 zu verbessern.
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Vierte Ausführungsform
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7 stellt ein Beispiel der Gesamtstruktur einer Zeitmess-Schaltung 3a gemäß einer vierten Ausführungsform der vorliegenden Erfindung schematisch dar.
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Gemäß der Darstellung in 7 weist die Zeitmess-Schaltung 3a zusätzlich zu der Struktur der Zeitmess-Schaltung 3 gemäß der dritten Ausführungsform einen zwischen dem Impulsverzögerungskreis 30 und dem Verriegelungskodierer 32 angeordneten Übergabepuffer 31 auf.
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Der Verriegelungskodierer 32 weist eine Funktion auf, eine Position zu zerfassen, welche die signifikante Flanke eines von dem Übergabepuffer 31 aus übergebenen Impulssignals erreicht hat, wenn der Messimpuls PB hoch (high) gepolt ist, und die erfasste Position des Impulssignals in vorbestimmte Bits binärer digitaler Daten (Zeitmessdaten) DT umzuwandeln.
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Zusätzlich weist die Zeitmess-Schaltung 3a einen Treiberpuffer 35 auf, der mit dem Ausgangsanschluss der letzten Stufe DUM und dem Zähler 36 über eine Eingangsleitung verbunden ist.
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Der Treiberpuffer 35 weist eine Funktion auf, den von der letzten Stufe DUM ausgegebenen Zirkulationstakt CKC zu empfangen und den empfangenen Zirkulationstakt CKC dem Zähler 36 als einen Betriebstakt CKA zuzuführen.
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Die Zeitmess-Schaltung 3a weist einen Verzögerungspuffer 37 auf, der über eine Eingangsleitung mit dem Signalspeicher 38 verbunden ist und so konfiguriert ist, dass der Messimpuls PB in diesen eingegeben wird.
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Der Verzögerungspuffer 37 weist eine Funktion auf, den in diesen eingegebenen Messimpuls PB zu empfangen und den Messimpuls PB dem Signalspeicher 38 als ein Verriegelungsimpulssignal LP zuzuführen.
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Die verbleibenden Elemente der Zeitmess-Schaltung 3a sind im Wesentlichen identisch mit den entsprechenden Elementen der Zeitmess-Schaltung 3, und daher kann eine Beschreibung der verbleibenden Elemente der Zeitmess-Schaltung 3a weggelassen werden.
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Die Strukturen des Übergabepuffers 31 und der Treiberspannungsfestlegungseinheit 34 sind im Wesentlichen mit denjenigen des Übergabepuffers 11 und der Treiberspannungsfestlegungseinheit 14a identisch, und daher kann eine Beschreibung derselben weggelassen werden.
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Der Treiberpuffer 35 besteht aus einer Mehrzahl von CMOS-Invertierungsgattern INVa1 bis INVan, die in Reihe miteinander geschaltet sind, wie beispielsweise Invertierungsgatter INVa1 bis INVa4 in 7. Die erste Stufe des CMOS-Invertierungsgatters INVa1 ist mit dem Ausgangsanschluss der letzten Stufe DUM verbunden, und die letzte Stufe (CMOS-Invertierungsgatter INVa4) ist über die Eingangsleitung mit dem Zähler 36 verbunden. Die Größe des letztstufigen CMOS-Invertierungsgatters INVa4 ist so festgelegt, dass es eine Treibbarkeit aufweist, die ausreicht, um den Zähler 36 gegen die Eingangskapazität der Eingangsleitung zu treiben.
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Die verbleibenden CMOS-Invertierungsgatter INVa1 bis INVa3 weisen Treibbarkeiten auf, die in der Reihenfolge von der ersten Stufe INVa1 zu der dritten Stufe INVa3 allmählich größer werden. Mit anderen Worten, die verbleibenden CMOS-Invertierungsgatter INVa1 bis INVa3 weisen Größen auf, die in der Reihenfolge von der ersten Stufe INVa1 zu der dritten Stufe INVa3 allmählich größer werden. Man beachte, dass das erststufige CMOS-Invertierungsgatter INVa1 eine Größe aufweist, die gleich oder größer als diejenige jedes der den Impulsverzögerungskreis 30 bildenden Transistoren ist.
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Gleichermaßen besteht der Verzögerungspuffer 37 aus einer Mehrzahl von CMOS-Invertierungsgattern INVb1 bis INVbn, die in Reihe miteinander geschaltet sind, wie beispielsweise Invertierungsgatter INVb1 bis INVb4 in 7. Das erststufige CMOS-Invertierungsgatter INVb1 ist so konfiguriert, dass der Messimpuls PB in dieses eingegeben wird, und das letztstufige CMOS-Invertierungsgatter INVb4 ist über die Eingangsleitung mit dem Signalspeicher 38 verbunden. Die Größe des letztstufigen CMOS-Invertierungsgatters INVb4 ist so festgelegt, dass es eine Treibbarkeit aufweist, die ausreicht, um den Signalspeicher 38 gegen die Eingangskapazität der Eingangsleitung zu treiben.
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Die verbleibenden CMOS-Invertierungsgatter INVb1 bis INVb3 weisen Treibbarkeiten auf, die in der Reihenfolge von der ersten Stufe INVb1 zu der dritten Stufe INVb3 allmählich größer werden. Mit anderen Worten, die verbleibenden CMOS-Invertierungsgatter INVb1 bis INVb3 weisen Größen auf, die in der Reihenfolge von der ersten Stufe INVb1 zu der dritten Stufe INVb3 allmählich größer werden. Man beachte, dass das erststufige CMOS-Invertierungsgatter INVb1 eine Größe aufweist, die größer als diejenige jedes der den Impulsverzögerungskreis 30 bildenden Transistoren ist.
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Die Gesamtverzögerungszeit des Treiberpuffers 35 ist so ausgelegt, dass sie derjenigen des Verzögerungspuffers 37 äquivalent ist.
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In der vorstehend angegebenen Struktur der Zeitmess-Schaltung 3a ist der Übergabepuffer 31 vorgesehen. Der Übergabepuffer 31 weist eine Funktion auf, die Unterschiede in Schwellenspannung und Größe zwischen den den Impulsverzögerungskreis 30 bildenden Transistoren und den den Verriegelungskodierer 32 bildenden Transistoren allmählich bzw. abgestuft zu Puffern. Dies erlaubt einem Impulssignal, durch den Verriegelungskodierer 32 eingefangen zu werden, während das Impulssignal einen im Wesentlichen konstanten Zustand aufweist. Dies macht es möglich, die Stabilität im Betrieb der Zeitmess-Schaltung 3a sicherzustellen.
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Zusätzlich wird in der Zeitmess-Schaltung 3a der Betriebstakt CKA dem Zähler 36 über den Treiberpuffer 35 zugeführt. Die Größe des letztstufigen CMOS-Invertierungsgatters INVa4 ist so festgelegt, dass es eine Treibbarkeit aufweist, die ausreicht, um den Zähler 36 gegen die Eingangskapazität der Eingangsleitung zu treiben. Aus diesem Grund ist es möglich, die Stabilität in dem Betrieb des Zählers 36 auch dann sicherzustellen, wenn der Zähler 36 viele Bits aufweist, sodass die Eingangskapazität der Eingangsleitung hoch ist.
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Gleichermaßen wird in der Zeitmess-Schaltung 3a das Verriegelungsimpulssignal LP dem Signalspeicher 38 über den Verzögerungspuffer 37 zugeführt. Die Gesamtverzögerungszeit des Treiberpuffers 35 ist so ausgelegt, dass sie derjenigen des Verzögerungspuffers 37 äquivalent ist. Aus diesem Grund ist es möglich, die Betriebszeit des Zählers 36 mit der Verriegelungszeit des Signalspeichers 38 anzupassen.
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In jeder der ersten bis vierten Ausführungsform besteht jede der Verzögerungseinheiten DU aus dem ersten CMOS-Invertierungsgatter INV und dem zweiten CMOS-Invertierungsgatter INV, die in Reihe miteinander geschaltet sind. Das erste CMOS-Invertierungsgatter INV besteht aus einem Paar eines P-Kanal-MOSFET und eines hiermit in Reihe geschalteten N-Kanal-MOSFET, und das zweite CMOS-Invertierungsgatter INV besteht aus einem Paar eines P-Kanal-MOSFET und eines hiermit in Reihe geschalteten N-Kanal-MOSFET. Zusätzlich ist die Treiberspannung VDDL so konfiguriert, dass sie in jede der Verzögerungseinheiten DU eingegeben bzw. an diese angelegt wird. Die vorliegende Erfindung ist jedoch nicht auf diesen Aufbau beschränkt.
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Insbesondere kann für jedes der CMOS-Invertierungsgatter INV ein Steuertransistor (MOSFET) Trc vorgesehen sein, wie in 8A dargestellt. Die Treiberspannung VDDL kann so konfiguriert sein, dass sie in das Gate des Steuertransistors Trc eingegeben bzw. an diese angelegt wird. Der Steuertransistors Trc kann eine Funktion aufweisen, zu bewirken, dass durch jedes der CMOS-Invertierungsgatter INV ein Treiberstrom auf der Grundlage der an das Gate hiervon angelegten Treiberspannung VDDL fließt.
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Insbesondere variiert gemäß der Darstellung in 8A die Betriebszeit jedes der CMOS-Invertierungsgatter in Abhängigkeit von der Änderung in dem jedem der CMOS-Invertierungsgatter zuzuführenden Treiberstrom. Aus diesem Grund kann eine Steuerung des jedem der einzelnen CMOS-Invertierungsgatter INV zuzuführenden Treiberstroms die Wirkungen erzielen, die denjenigen der ersten bis vierten Ausführungsform identisch sind. Da in diesem Fall die Eingangsimpedanzen erhöht sind, ist es möglich, die Puffer 14 und 34 wegzulassen.
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Zusätzlich kann gemäß der Darstellung in 8B jede der Verzögerungseinheiten DU aus einer einzigen Stufe eines aus einem Paar eines P-Kanal-MOSFET und eines hiermit in Reihe geschalteten N-Kanal-MOSFET bestehenden CMOS-Invertierungsgatters INV zusammengesetzt sein. Darüber hinaus kann jede der Verzögerungseinheiten DU aus drei oder mehr Stufen von CMOS-Invertierungsgattern INV zusammengesetzt sein.
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In jeder der ersten bis vierten Ausführungsform ist der D/A-Wandler 15 konfiguriert, die Treiberspannung VDDL auf der Grundlage der Spannungsfestlegungsdaten DV zu erzeugen, die vorliegende Erfindung ist jedoch auf diesen Aufbau nicht beschränkt.
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Insbesondere ist gemäß der Darstellung in 9 eine Treiberspannungsfestlegungseinheit 44 gemäß einer Abwandlung der Treiberspannungsfestlegungseinheit 14 aus einer Spannungsauswahlschaltung 15a und dem Puffer 16 zusammengesetzt.
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Die Spannungsauswahlschaltung 15a weist einen Spannungsteiler 45 auf, der aus einer Anzahl wie etwa vier von Widerständen R1 bis R4 besteht, die in dieser Reihenfolge in Reihe miteinander verbunden sind. Die Treiberspannung VDD ist konfiguriert, an ein Ende des Widerstands R1 angelegt zu werden. Ein Ende des Widerstands R4 ist geerdet bzw. liegt an Masse.
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Die Spannungsauswahlschaltung 15a weist auch eine Schalteinheit 46 auf, die aus einer Anzahl wie etwa vier von Schaltern SW1 bis SW4 entsprechend jeweils den Widerständen R4 bis R1 besteht. Insbesondere ist der Schalter SW1 an seinem einen Ende mit einem Verbindungspunkt zwischen den Widerständen R3 und R4 verbunden und ist der Schalter SW2 an seinem einen Ende mit einem Verbindungspunkt zwischen den Widerständen R2 und R3 verbunden. Der Schalter SW3 ist an seinem einen Ende mit einem Verbindungspunkt zwischen den Widerständen R1 und R2 verbunden, und der Schalter SW4 ist an seinem einen Ende mit dem einen Ende des Widerstands R1 verbunden, an welchen die Treiberspannung VDD angelegt ist.
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Die anderen Enden der Schalter SW1 bis SW4 sind in paralleler Weise mit einer Eingangsleitung verbunden, und die Eingangsleitung ist mit dem Eingangsanschluss des Puffers 16 verbunden.
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Die Schalteinheit 46 ist in der Lage, mit der Externdateneingabevorrichtung DEV zu kommunizieren, und weist eine Funktion auf, einen der Schalter SW1 bis SW4 auf der Grundlage von von der Externdateneingabevorrichtung DEV aus eingegebenen Spannungsfestlegungsdaten DV selektiv einzuschalten. Widerstandswerte der Widerstände R1 bis R4 können in Abhängigkeit von einem gewünschten Zeitbereich, den ein Benutzer unter Verwendung der Zeitmess-Schaltung zu messen wünscht, bestimmt werden.
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Wenn beispielsweise die Spannungsfestlegungsdaten DV den Schalter SW3 repräsentieren, schaltet die Schalteinheit 46 den Schalter SW3 ein. Dies erlaubt der Treiberspannung VDDL, über den Puffer 16 an jede der Verzögerungseinheiten DU ausgegeben zu werden; diese Treiberspannung VDDL weist einen Pegel V auf, der durch die nachstehende Gleichung gegeben ist: V = VDD R2 + R3 + R4 / R1 + R2 + R3 + R4
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Wenn für ein anderes Beispiel die Spannungsfestlegungsdaten DV den Schalter SW1 repräsentieren, schaltet die Schalteinheit 46 den Schalter SW1 ein. Dies erlaubt der Treiberspannung VDDL, über den Puffer 16 an jede der Verzögerungseinheiten DU ausgegeben zu werden; diese Treiberspannung VDDL weist einen Pegel V auf, der durch die nachstehende Gleichung gegeben ist: V = VDD R4 / R1 + R2 + R3 + R4
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Wie vorstehend beschrieben, kann in der Spannungsauswahlschaltung 15a eine Auswahl eines des Schalters SW1 bis SW4 den Pegel der über den Puffer 16 an jede der Verzögerungseinheiten DU auszugebenden Treiberspannung VDDL ändern.
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In der ersten bis vierten Ausführungsform ermöglicht eine Änderung der Anzahl der Gate-Elektroden GP und GN des CMOS-Invertierungsgatters INV2, die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertierungsgatters INV2) einzustellen. Eine Änderung der Gatebreite L jeder der Gate-Elektroden GP, GN des CMOS-Invertierungsgatters INV2 kann die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertierungsgatters INV2) einstellen. Zusätzlich kann eine Änderung der Kanalbreite Wp des CMOS-Invertierungsgatters INV2 und/oder diejenige der Kanalbreite Wn des CMOS-Invertierungsgatters INV2 die Größe der Transistoren P2 und N2 (die Größe des CMOS-Invertierungsgatters INV2) einstellen.
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In der ersten bis vierten Ausführungsform beträgt die Kanalbreite Wp des CMOS-Invertierungsgatters INV das Doppelte der Kanalbreite Wn hiervon, was es erlaubt, dass die Schwellenspannung des CMOS-Invertierungsgatters INV eine Hälfte einer entsprechenden Treiberspannung (s. 10A) ist, die vorliegende Erfindung ist jedoch auf diesen Aufbau nicht beschränkt.
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Insbesondere kann in einem CMOS-Invertierungsgatter INV10, das so angeordnet ist, dass es einen Ausgang von jeder der Verzögerungseinheiten DU direkt empfängt, die Kanalbreite Wn äquivalent der Kanalbreite Wp sein oder kann die Kanalbreite Wn zweimal größer als die Kanalbreite Wp sein (s. 10B). Dies macht es möglich, die Treibbarkeit bzw. Ansteuerbarkeit des N-Kanal-Transistors N des CMOS-Invertierungsgatters INV10 zu erhöhen. Die Erhöhung in der Treibbarkeit des N-Kanal-Transistors N des CMOS-Invertierungsgatters INV10 erlaubt es, eine Schwellenspannung des CMOS-Invertierungsgatters INV10 auf einen Bereich zwischen näherungsweise einem Drittel und einem Viertel einer entsprechenden Treiberspannung zu verringern.
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Die Verringerung in der Schwellenspannung des CMOS-Invertierungsgatters INV10, der so angeordnet ist, dass er einen Ausgang jeder der Verzögerungseinheiten DU direkt empfängt, erlaubt, es, einen festlegbaren Bereich der Treiberspannung VDDL für die Verzögerungseinheiten 10 durch jede der Treiberspannungsfestlegungseinheiten 14, 14a, 34 und 34a auszuweiten. Dies macht es möglich, den Bereich von Anwendungen der Zeitmess-Schaltungen 1, 1a, 3 und 3a zu vergrößern.
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In der ersten bis vierten Ausführungsform ist jede der Treiberspannungsfestlegungseinheiten 14, 14a, 34 und 34a konfiguriert, die Treiberspannung VDDL zu erzeugen, deren Pegel gleich oder geringer als derjenige der konstanten Treiberspannung VDD für den Verriegelungskodierer 12 ist. Die vorliegende Erfindung ist jedoch auf diesen Aufbau nicht beschränkt.
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Insbesondere kann jede der Treiberspannungsfestlegungseinheiten 14, 14a, 34 und 34a so ausgelegt sein, dass sie die Treiberspannung VDDL erzeugt, deren Pegel gleich oder höher als derjenige der konstanten Treiberspannung VDD für den Verriegelungskodierer 12 ist. In dieser Abwandlung ist es erforderlich, die Energieversorgungsspannung von der Batterie oder Stromquelle aus an jede der Treiberspannungsfestlegungseinheiten 14, 14a, 34 und 34a zu liefern; diese Energieversorgungsspannung weist einen Pegel auf, der gleich oder höher als die Treiberspannung VDDL für jede der Verzögerungseinheiten DU ist.
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In der zweiten und vierten Ausführungsform kann jeder der die Übergabepuffer 11 und 31 bildenden Transistoren die Schwellenspannung Vth1 oder Vth4 aufweisen.
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In der zweiten und vierten Ausführungsform ist die Treiberspannung VDDI für jeden der Übergabepuffer 11 und 31, den Treiberpuffer 35 und den Verzögerungspuffer 37 auf einen Zwischenpegel zwischen der Treiberspannung VDDL für eine entsprechende Impulsverzögerungsschaltung und der Treiberspannung VDD für den Verriegelungskodierer 12 oder 32 festgelegt. Die vorliegende Erfindung ist jedoch nicht auf diesen Aufbau beschränkt.
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Insbesondere kann die Treiberspannung VDDI entweder auf die Treiberspannung VDDL für eine entsprechende Impulsverzögerungsschaltung oder die Treiberspannung VDD für den Verriegelungskodierer 12 oder 32 festgelegt sein.
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In der ersten bis vierten Ausführungsform kann als der Messimpuls PB ein Impulssignal PB' verwendet werden, welches aus einer Abfolge periodischer Impulse besteht.
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Bei dieser Abwandlung kann der Verriegelungskodierer 12 (32) eine Funktion aufweisen, eine Position, welche eine signifikante Flanke wie etwa eine ansteigende Flanke des Impulssignals erreicht hat, jedes Mal zu erfassen, wenn das Impulssignal PB' hoch (high) gepolt ist und die erfasste Position des Impulssignals in vorbestimmte Bits binärer digitaler Daten DT umzuwandeln.
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Die digitalen Daten DT der vorbestimmten Bits repräsentieren, die Stufe welcher Nummer von der ersten Stufe (ersten Verzögerungseinheit) an eine Verzögerungseinheit ist, welche das Impulssignal bei der erfassten Position innerhalb einer Zeitdauer Dm seit der Anstiegszeit des Startimpulses PA bis zu einem Erscheinen jeder der Anstiegszeiten des Messimpulssignals PB' durchlaufen hat.
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Diese Abwandlung macht es für jede der Zeitmess-Schaltungen 1, 1a, 3 und 3a möglich, Rundenzeiten zu messen, die jeweils einer Zeitdauer Tm von der Anstiegszeit des Startimpulses PA bis zu jeder von Anstiegszeiten des Messimpulssignals PB' entsprechen.
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Während vorstehend beschrieben worden ist, was derzeit als die Ausführungsformen und deren Abwandlungen angenommen wird, wird zu verstehen sein, dass vielfältige Abwandlungen, die noch nicht beschrieben wurden, hierin vorgenommen werden können und dass es beabsichtigt ist, in den beigefügten Patentansprüchen alle derartigen Abwandlungen als innerhalb der Idee und des Umfangs der Erfindung liegend abzudecken.
