DE10154249C1 - Analog/Digital-Wandler - Google Patents
Analog/Digital-WandlerInfo
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- DE10154249C1 DE10154249C1 DE10154249A DE10154249A DE10154249C1 DE 10154249 C1 DE10154249 C1 DE 10154249C1 DE 10154249 A DE10154249 A DE 10154249A DE 10154249 A DE10154249 A DE 10154249A DE 10154249 C1 DE10154249 C1 DE 10154249C1
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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Abstract
Es ist ein Analog/Digital-Wandler angegeben, der auf dem Parallelverfahren beruht und dahingehend weitergebildet ist, daß anstelle eines üblicherweise vorgesehenen Vergleichs von Spannungswerten zunächst Eingangs- und Referenzspannung (VIN, VREF) mittels Transferschaltungen (5, 6) in eine zugeordnete Phasenverzögerung umgewandelt werden, welche in einem nachgeschalteten Komparator (7) verglichen werden. Hierdurch ist eine besonders schnelle Analog/Digital-Konversion mit verhältnismäßig geringem schaltungstechnischem Aufwand und besonders geringer Stromaufnahme ermöglicht.
Description
Die vorliegende Erfindung betrifft einen Analog/Digital-Wand
ler.
Analog/Digital-Wandler, auch AD-Umsetzer oder AD-Konverter,
ADC, genannt, dienen üblicherweise dazu, eine Eingangsspan
nung in eine zu dieser proportionale, digital codierte Zahl
umzuwandeln. Der Aufbau der Schaltungen zur AD-Wandlung hängt
dabei vom eingesetzten Verfahren ab. Man unterscheidet ver
schiedene Prinzipien, nämlich das Parallelverfahren, das Wä
geverfahren und das Zählverfahren. Die Auswahl des einzuset
zenden Wandelverfahrens hängt dabei zum einen von der ge
wünschten Auflösung und zum anderen von der zu erzielenden
Wandler-Frequenz ab.
Integrierte, schnelle AD-Wandler werden normalerweise mit dem
Parallelverfahren betrieben. Derartige sogenannte Flash-Con
verter vergleichen die Eingangsspannung gleichzeitig mit ei
ner Vielzahl von abgestuften Referenzspannungen und stellen
fest, zwischen welchen beiden Werten von Referenzspannungen
die Eingangsspannung liegt. Auf diese Weise erhält man die
vollständige, digitale Zahl in einem Arbeitsschritt. Zum Ver
gleich der Eingangsspannung mit den abgestuften Referenzspan
nungen ist eine Vielzahl von Komparatoren vorgesehen, die bei
derartigen Schaltungen die geschwindigkeitsbegrenzenden Ele
mente darstellen. Ausgangsseitig sind die Komparatoren mit
einem Prioritätsdecoder gekoppelt, der die Komparatorzustände
in eine binär codierte Zahl, beispielsweise in einen soge
nannten Thermometer-Code, umsetzt.
Das beschriebene Prinzip des Parallelverfahrens zur AD-Umset
zung ist beispielsweise in der Literaturstelle Tietze,
Schenk: Halbleiter-Schaltungstechnik, 10. Auflage, Seiten 774
bis 777 angegeben.
Aufgabe der vorliegenden Erfindung ist es, einen Analog/Di
gital-Wandler anzugeben, der für höhere Geschwindigkeiten der
AD-Wandlung geeignet ist.
Erfindungsgemäß wird die Aufgabe gelöst durch einen Ana
log/Digital-Wandler, umfassend
- - einen Eingang zum Zuführen einer Eingangsspannung,
- - einen Eingang zum Zuführen einer Referenzspannung,
- - einen Eingang zum Zuführen eines Taktsignals,
- - eine erste Transferschaltung, die mit dem Eingang zum Zu führen einer Eingangsspannung und mit dem Eingang zum Zu führen eines Taktsignals verbunden ist und an ihrem Ausgang ein Eingangstaktsignal mit einer von der Eingangsspannung abhängigen Phasenverzögerung bereitstellt,
- - eine zweite Transferschaltung, die mit dem Eingang zum Zu führen der Referenzspannung und mit dem Eingang zum Zufüh ren eines Taktsignals verbunden ist und an ihrem Ausgang ein Bezugstaktsignal mit einer von der Referenzspannung ab hängigen Phasenverzögerung bereitstellt und
- - einen Komparator, der mit erster und zweiter Transferschal tung zur Übermittlung von Eingangstakt- und Bezugstaktsi gnal gekoppelt ist und der in Abhängigkeit von einem Pha senvergleich derselben ein digital codiertes Ausgangssignal abgibt.
Dem angegebenen Analog/Digital-Wandler liegt das Prinzip zu
grunde, mit zumindest einem Komparator Phasenverzögerungen zu
vergleichen, welche der umzusetzenden Eingangsspannung bezie
hungsweise der oder den Referenzspannungen, welche gegebenen
falls abgestuft sein können, entsprechen. Mit anderen Worten
erfolgt gemäß dem vorliegenden Prinzip ein Vergleich von Pha
sendifferenzen anstelle von Spannungsdifferenzen, wobei die
Phasendifferenzen von Spannungsdifferenzen abgeleitet sind.
Die Zuordnung von Eingangsspannungen zu Phasenverschiebungen,
gemäß vorliegendem Prinzip Phasenverschiebungen eines Taktsi
gnals, erfolgt mittels der beschriebenen Transferschaltungen,
welche beispielsweise als Inverter, die einseitig von einem
zusätzlichen Bauelement degeneriert betrieben werden, aufge
baut sind.
Der Komparator, der mit Vorteil in digitaler Schaltungstech
nik aufgebaut sein kann, schaltet, abhängig von der Differenz
der Phasenverzögerungen von Eingangssignal und Bezugssignal
in einen logischen Zustand. Als Phasendifferenz ist gemäß
vorliegendem Prinzip die Differenz der Phasenverzögerungen
von Eingangstakt- und Bezugstaktsignal, jeweils bezüglich des
eingangsseitigen Taktsignals, verstanden.
Der beschriebene AD-Wandler kann, wie bei AD-Wandlern, die
nach dem Parallelverfahren arbeiten, üblich, durch Hinzunahme
weiterer Komparatorstufen mit jeweils zugeordneten ersten und
zweiten Transferschaltungen zu einem mehrstufigen Parallel
wandler oder Flash-Wandler weitergebildet werden. Die hierfür
erforderliche kombinatorische Logik, die die Ausgänge der
Komparatoren miteinander koppelt, ist dabei einschließlich
der Abtast-Halte-Schaltungen in Analogie zu herkömmlichen Par
allelwandlern auszuführen.
Der beschriebene AD-Wandler arbeitet also nicht, wie bisher
üblich, gemäß dem Prinzip des Vergleichens von Spannungen
oder Strömen, sondern vergleicht von diesen abgeleitete Pha
senunterschiede. Dies ermöglicht gegenüber den bisher bekann
ten AD-Wandlern, die nach dem Parallelverfahren arbeiten, ei
ne deutliche Geschwindigkeitszunahme beziehungsweise die Eig
nung für deutlich höhere Frequenzen.
Gemäß einer bevorzugten Ausführungsform der vorliegenden Er
findung weist der Komparator ein Mittel zum Speichern des
Ausgangssignals auf. Dies kann beispielsweise als getaktet
betriebenes D-Flip-Flop in besonders einfacher Weise reali
siert sein.
Gemäß einer weiteren, vorteilhaften Weiterbildung der vorlie
genden Erfindung umfaßt der Analog/Digital-Wandler mehrere
Komparatoren, denen eingangsseitig je eine erste und eine
zweite Transferschaltung zugeordnet sind. Zusätzlich umfaßt
der AD-Wandler einen Prioritätsdecoder, der die Ausgänge der
Komparatoren miteinander koppelt und ein digital codiertes
und damit wertdiskretes Signal, welches proportional zur Ein
gangsspannung ist, ausgibt. Weiterhin weist der AD-Wandler
ein Referenzspannungsnetzwerk auf, welches den zweiten Trans
ferschaltungen zueinander abgestufte Referenzspannungen zu
führt.
In Analogie zu herkömmlichen Parallelwandlern wird die Refe
renzspannung, beispielsweise über ein Widerstandsnetzwerk, in
äquidistante Teilspannungen unterteilt, von denen je eine je
einem Komparator über je eine zweite Transferschaltung zuge
führt wird. Die Eingangsspannung selbst wird dabei jedem der
Komparatoren über je eine erste Transferschaltung parallel
zugeführt.
Zum Erzielen einer hohen Schaltungssymmetrie können erste und
zweite Transferschaltungen mit Vorteil einen gleichen Schal
tungsaufbau haben.
Bevorzugt weisen die für erste und zweite Transferschaltungen
eingesetzten elektronischen Bauelemente eine geringe Paa
rungstoleranz, das heißt ein hohes Matching auf.
Ebenfalls in Analogie zu herkömmlichen Parallelwandlern wer
tet der Prioritätsdecoder die Ausgangssignale von n Kompara
toren aus, von denen beispielsweise die Komparatoren 1 bis i
einen High-Pegel ausgeben und die Komparatoren i + 1 bis n ei
nen Low-Pegel ausgeben (oder umgekehrt) und setzt dieses Er
gebnis, den sogenannten Thermometer-Code, in einen Binärcode
um.
Gemäß einer weiteren, bevorzugten Ausführungsform der vorlie
genden Erfindung ist der Komparator als bistabile Kippstufe
ausgebildet.
Dabei kann der Komparator beispielsweise als RS-Flip-Flop,
ausgeführt durch Gegenkopplung von zwei logischen NAND-
Gattern, in besonders einfacher Weise aufgebaut sein.
Gemäß einer weiteren, bevorzugten Ausführungsform der vorlie
genden Erfindung umfassen die Transferschaltungen je eine In
verterstufe mit je einem Steuereingang, der mit dem Eingang
zum Zuführen eines Taktsignals verbunden ist.
Die Inverter können dabei bevorzugt als sogenannte Degraded
Inverter betrieben werden, bei denen die ansteigende oder ab
fallende Taktflanke eines Eingangs-Taktsignals in Abhängig
keit von einem anliegenden Steuersignal, nämlich der Ein
gangsspannung beziehungsweise der Referenzspannung, phasen
verzögert wird.
Gemäß einer weiteren, bevorzugten Ausführungsform der vorlie
genden Erfindung umfassen die Transferschaltungen je ein
spannungsgesteuertes Bauelement, welches mit der Inverterstu
fe zur Einstellung der Phasenverzögerung gekoppelt ist und
welches einen Steuereingang zum Zuführen von Eingangs- bezie
hungsweise Referenzspannung hat.
Das spannungsgesteuerte Bauelement kann beispielsweise als
spannungsgesteuerter Widerstand oder als spannungsgesteuerte
Stromquelle ausgebildet sein, welche jeweils seriell im Last
strompfad der Inverter angekoppelt ist.
Alternativ hierzu kann beispielsweise eine spannungsabhängige
Kapazität an den Ausgang der Inverterstufen angeschlossen
sein, der an ihrem freien Anschluß die Steuerspannung, das
heißt Eingangs- oder Referenzspannung, zugeführt wird.
Gemäß einer weiteren, bevorzugten Ausführungsform der vorlie
genden Erfindung sind erste und zweite Transferschaltung mit
einer gemeinsamen, symmetrisch ausgebildeten Eingangsstufe
zum Zuführen von Eingangs- und Referenzspannung weitergebil
det, wobei die symmetrisch oder differentiell ausgebildete
Eingangsstufe beispielsweise über Stromspiegel an die jewei
ligen Inverterstufen angekoppelt ist.
Weitere Einzelheiten, vorteilhafte Ausgestaltungen und Wei
terbildungen der Erfindung sind Gegenstand der Unteransprü
che.
Die Erfindung wird nachfolgend an mehreren Ausführungsbei
spielen anhand der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 anhand eines vereinfachten Blockschaltbildes ein
erstes Ausführungsbeispiel des erfindungsgemäßen
Prinzips,
Fig. 2 die Zeitverläufe ausgewählter Signale gemäß dem
Blockschaltbild von Fig. 1,
Fig. 3a ein Ausführungsbeispiel einer Transferschaltung zur
Anwendung in einer Schaltung gemäß Fig. 1 mit
spannungsgesteuertem Widerstand zur Beeinflussung
der ansteigenden Flanke des Eingangstaktsignals,
Fig. 3b eine Schaltung gemäß Fig. 3a, jedoch zur Beein
flussung der Phasenverzögerung der abfallenden
Flanke,
Fig. 4a eine alternative Ausführungsform der Transferschal
tung von Fig. 3a zur Beeinflussung der ansteigen
den Taktflanke, jedoch mittels einer spannungsge
steuerten Stromquelle.
Fig. 4b eine Schaltung gemäß Fig. 4a, jedoch zur Beein
flussung der abfallenden Flanke,
Fig. 5 eine Weiterbildung der Transferschaltungen gemäß
Fig. 1 mit einer gemeinsamen, symmetrischen Ein
gangsstufe,
Fig. 6 eine Weiterbildung der AD-Wandlerschaltung gemäß
Fig. 1 mit einer Vielzahl paralleler Stufen und
Fig. 7 eine weitere, alternative Ausführungsform einer
Transferzelle mit spannungsgesteuerter Kapazität.
Fig. 1 zeigt einen Analog/Digital-Wandler anhand eines ver
einfachten Blockschaltbildes, mit einem Eingang 1 zum Zufüh
ren einer Eingangsspannung VIN, einem Eingang 2 zum Zuführen
einer Referenzspannung VREF, einem Eingang 3 zum Zuführen ei
nes Taktsignals CLK und einem Ausgang 4, an dem ein digital
codiertes Ausgangssignal OUT bereitgestellt wird. Eine erste
Transferschaltung 5 umfaßt einen CMOS-Inverter 14a mit ange
schlossenem Eingangstransistor 12, ist eingangsseitig mit dem
Eingang zum Zuführen einer Eingangsspannung 1 und dem Eingang
zum Zuführen eines Taktsignals 3 verbunden und stellt an ih
rem Ausgang ein Eingangstaktsignal CLK_IN bereit. Eine zweite
Transferschaltung 6, welche den gleichen schaltungstechni
schen Aufbau wie die erste Transferschaltung 5 aufweist und
einen CMOS-Inverter 14b mit angeschlossenem Eingangstransi
stor 13 umfaßt, ist eingangsseitig zum einen mit dem Eingang
zum Zuführen des Taktsignals 3 und zum anderen mit dem Ein
gang zum Zuführen einer Referenzspannung 2 verbunden und
stellt an ihrem Ausgang ein Bezugstaktsignal CLK_REF bereit.
Die beschriebenen Ausgänge der ersten und zweiten Transfer
schaltung 5, 6 sind mit je einem Eingang eines symmetrisch
aufgebauten RS-Flip-Flops 7 gekoppelt. Diesem RS-Flip-Flop 7
ist ein D-Flip-Flop 8 nachgeschaltet und zur Übertragung der
Ausgangssignale des RS-Flip-Flops 7, nämlich QIN und QR, mit
diesem gekoppelt. Das D-Flip-Flop 8 weist zusätzlich einen
Takteingang 9 auf, dem das Taktsignal CLK zuführbar ist.
Die Schaltung gemäß Fig. 1 wandelt mittels der Transfer
schaltungen 5, 6 die Spannungsdifferenz zwischen den Eingän
gen 1, 2, welche sich aus der Differenz der Eingangsspannung
VIN und der Referenzspannung VREF ergibt, in eine Phasendif
ferenz um, welche dieser Spannungsdifferenz entspricht. Hier
für wird jeweils eine eingangsspannungsabhängige Phasenverzö
gerung des gemeinsamen Taktsignals CLK bezüglich der anstei
genden Signalflanken durchgeführt. Die Phasendifferenz liegt
demnach zwischen dem Eingangstaktsignal CLK_IN und dem Be
zugssignal CLK_REF am Ausgang der Transferschaltungen 5, 6
vor. Der Vergleich dieser Phasenverzögerungen miteinander,
das heißt die Erkennung, welche ansteigende Flanke zuerst
eintrifft, wird vom RS-Flip-Flop 7 durchgeführt, dem an Setz-
beziehungsweise Rücksetz-Eingang das Eingangstaktsignal
CLK_IN beziehungsweise das Bezugstaktsignal CLK_REF zugeführt
wird. Das symmetrisch ausgebildete RS-Flip-Flop 7 kippt in
einen von der Phasendifferenz abhängigen logischen Zustand.
Das Speichern beziehungsweise Abtasten und Halten dieses lo
gischen Zustands erfolgt mittels dem nachgeschalteten D-Flip-
Flop 8, welches an seinem Ausgang 4 ein Ausgangssignal be
reitstellt.
Fig. 2 zeigt zum besseren Verständnis der Schaltung von
Fig. 1 Signalverläufe ausgewählter Signale über der Zeit t,
nämlich diejenigen des Taktsignals CLK, die Differenz aus
Eingangs- und Referenzspannung VIN, VREF, Eingangstakt- und
Bezugstaktsignal CLK_IN, CLK_REF, die Ausgangssignale des RS-
Flip-Flops QIN, QR sowie das Ausgangssignal OUT.
Abhängig von Eingangs- und Referenzspannung VIN, VREF, werden
die ansteigenden Taktflanken von Eingangstaktsignal CLK_IN
und Bezugstaktsignal CLK_REF verzögert. Mit den ansteigenden
Flanken von diesen Signalen CLK_IN und CLK_REF beginnt das
RS-Flip-Flop 7 in den logischen Low-Zustand zu kippen. Dasje
nige NAND-Gatter 10, 11, bei dem zuerst die ansteigende Flan
ke von Eingangstakt- beziehungsweise Bezugstaktsignal CLK_IN,
CLK_REF eintrifft, gewinnt und blockiert mit einem logischen
Low an seinem Ausgang das andere NAND-Gatter 11, 10, eben
falls in den Low-Zustand überzugehen. Bei dieser Art von Pha
sendetektion ist es von besonders hoher Bedeutung, hochsymme
trische Lastbedingungen an allen Knoten der Schaltung, insbe
sondere der Nutzsignal- und der Referenzsignalpfade sicherzu
stellen. Die Transferschaltungen 5, 6 sollten so ausgelegt
sein, daß Phasenunterschiede beziehungsweise Phasenverzöge
rungsunterschiede im Bereich von 100 pSek dem Unterschied von
Eingangs- und Referenzspannung VIN, VREF bezüglich des Least
Significant Bit, LSB, entsprechen. Bei einem hochsymmetri
schen Schaltungslayout ist es gemäß dem vorgeschlagenen Prin
zip möglich, Phasenverzögerungen in diesem Bereich zu erken
nen. Somit kann die Schaltung gemäß vorliegendem Prinzip
Wandlerraten im Bereich von zumindest 100 bis 500 MHz, abhän
gig vom verwendeten Fertigungsprozess der integrierten Schal
tungstechnik erzielen. Um bei der gezeigten Implementierung
gemäß Fig. 1, jedoch weitergebildet mit mehreren Komparator
stufen, ähnliche Phasenbedingungen für die Komparatorstufen
bei geringeren und für solche bei höheren Referenzspannungse
benen zu erhalten, sollte die sogenannte Degradation der Ein
gangstransistoren 12, 13 verhältnismäßig stark sein für höhe
re Bezugsspannungsebenen und verhältnismäßig gering für ge
ringere Bezugsspannungsebenen.
Neben der aus Fig. 1 ersichtlichen Möglichkeit, die be
schriebene Schaltung mit besonders einfachen Bauelementen
realisieren zu können, ist anhand der Zusammenschau von Fig.
1 und Fig. 2 erkennbar, daß sehr hohe Wandlerraten erzielbar
sind. Zusätzlich weist der Wandler gemäß vorliegendem Prinzip
eine besonders geringe Leistungsaufnahme auf, da lediglich
verhältnismäßig wenige Schaltungsknoten aufgeladen werden
müssen. Außer zur Erzeugung von gegebenenfalls abgestuften
Referenzspannungen sind gemäß vorliegendem Prinzip keine wei
teren DC-Komponenten, das heißt Gleichstromkomponenten erfor
derlich.
Wie bereits erläutert, kommt bei vorliegendem Prinzip dem gu
ten Matching der eingesetzten Transistoren und damit dem ver
wendeten Halbleiter-Herstellungsverfahren eine besonders gro
ße Bedeutung zu, um eine möglichst hohe Genauigkeit der Pha
sendifferenzerzeugung und der Phasendifferenzerkennung zu ge
währleisten.
Fig. 3a, 3b, 4a und 4b zeigen jeweils alternative Ausfüh
rungsformen zur Realisierung von erster und zweiter Transfer
schaltung 5, 6 gemäß der AD-Wandlerschaltung von Fig. 1.
Fig. 3a zeigt ein Ausführungsbeispiel einer Transferschal
tung mit einer CMOS-Inverterzelle 14, wie in Fig. 1, die ei
nen PMOS- und einen NMOS-Transistor umfaßt und bei der im
Laststrompfad ein spannungsgesteuerter Widerstand 15 in Serie
geschaltet ist. Der spannungsgesteuerte Widerstand 15 ist da
bei lastseitig zum einen mit einem Versorgungspotentialan
schluss 16 und zum anderen mit der Laststrecke des Inverters
14 verbunden, welche andererseits mit einem Bezugspoten
tialanschluss 17 verbunden ist. Je nachdem, ob die Schaltung
gemäß Fig. 3a vom Typ einer ersten oder zweiten Transferzel
le 5, 6 ist, ist dem Steuereingang des Widerstands 15 die
Eingangsspannung oder die Referenzspannung VIN, VREF zuführ
bar. Ausgangsseitig am Inverter 14 ist das Taktsignal CLK,
welches am Eingang zugeführt ist, phasenverzögert abgreifbar.
Mit der Schaltung gemäß Fig. 3a erfolgt eine spannungsge
steuerte Verzögerung des Taktsignals CLK bezüglich der an
steigenden Flanke des Taktsignals am Ausgang.
Der spannungsgesteuerte Widerstand 15 bewirkt eine Degenerie
rung des Source-Anschlusses des P-Kanal- oder des N-Kanal-
Transistors des Inverters 14, abhängig vom Schaltungsaufbau.
Fig. 3b entspricht in Aufbau und Wirkungsweise weitgehend
der Schaltung gemäß Fig. 3a, von der sie sich lediglich da
durch unterscheidet, daß die Anordnung von Inverter 14 und
spannungsgesteuertem Widerstand 15 bezüglich Versorgungspo
tentialanschluss 16 und Bezugspotentialanschluss 17 ver
tauscht ist. Hierdurch ergibt sich am Ausgang eine steuer
spannungsabhängige Phasenverzögerung des Eingangstaktsignals
CLK bezüglich der abfallenden anstelle der ansteigenden Takt
flanke.
Fig. 4a zeigt eine weitere, alternative Ausführung der
Transferzellen 5, 6. Diese unterscheidet sich in Aufbau und
Wirkungsweise von der in Fig. 3a gezeigten lediglich da
durch, daß der spannungsgesteuerte Widerstand 15 ersetzt ist
durch eine spannungsgesteuerte Stromquelle 24.
Fig. 4b wiederum entspricht in Aufbau und Wirkungsweise der
degenerierten, spannungsgesteuerten Inverterstufe gemäß
Fig. 4a, von der sie sich lediglich dahingehend unterscheidet,
daß in Analogie zur Schaltung von Fig. 3b die spannungsge
steuerte Stromquelle 24 und die CMOS-Inverterstufe 14 bezüg
lich Versorgungspotentialanschluss 16 und Bezugspotentialan
schluss 17 vertauscht sind, wodurch sich eine spannungsge
steuerte Phasenverzögerung der abfallenden Taktflanke am Aus
gang ergibt.
Fig. 5 zeigt eine Weiterbildung der Transferschaltungen 5, 6
mit einer gemeinsamen, symmetrischen Eingangsstufe 18, welche
über je einen Stromspiegeltransistor 19, 20 mit dem Steuer
eingang der eigentlichen Transferstufen 5, 6 gekoppelt ist.
Die Transferstufen 5, 6 entsprechen in Aufbau und Wirkungs
weise den gemäß Fig. 1 beschriebenen. Die dort beschriebenen
Eingangstransistoren 12, 13 arbeiten bei der Ausführung gemäß
Fig. 5 jedoch gemeinsam mit den Stromspiegeltransisto
ren 19, 20 jeweils als Stromspiegel. Der symmetrischen Ein
gangsstufe 18 ist an je einem Eingang die Eingangsspan
nung VIN sowie die Referenzspannung VREF zuführbar. Last
stromseitig sind die Eingangsstufentransistoren 18 über eine
Konstantstromquelle 21 mit einem Versorgungspotentialan
schluss verbunden.
Die zusätzliche, differentielle Eingangsstufe 18 mit den
Stromspiegeltransistoren 19, 20 zur Kopplung an die Transfer
schaltungen 5, 6 hat den Vorteil, daß die Konversion von
Spannungspegel in Phasenverzögerung unabhängig von und kon
stant über den Eingangsspannungsbereich der variablen, zu
diskretisierenden Eingangsspannung VIN ist.
Fig. 6 zeigt ein vereinfachtes Blockschaltbild eines mehr
stufigen AD-Wandlers gemäß dem vorgestellten Prinzip, der ei
ne Vielzahl von Wandlerschaltungen 5, 6, 7, 8 gemäß Fig. 1
umfaßt. Den ersten Transferschaltungen 5 sind jeweils die ge
meinsame Eingangsspannung VIN und das gemeinsame Taktsignal
CLK zuführbar. Den zweiten Transferschaltungen 6 sind zum ei
nen n äquidistant abgestufte Referenzspannungen VREF_0 bis
VREF_n und zum anderen das gemeinsame Taktsignal CLK zuführ
bar. Die abgestuften Referenzspannungen VREF_0 bis VREF_n
werden über ein als Spannungsteiler arbeitendes Widerstands
netzwerk, bestehend aus einer Vielzahl von in Serie geschal
teten Widerständen R, erzeugt, welche über eine obere und ei
ne untere Referenzspannung VREF_TOP, VREF_BOTTOM an eine Re
ferenzspannungserzeugungsschaltung (nicht eingezeichnet) an
schließbar sind. Je eine erste und je eine zweite Transfer
schaltung 5, 6 sind, wie bei der Beschreibung von Fig. 1 be
reits dargestellt und erläutert, über eine Komparatorschal
tung 7 miteinander verkoppelt, an der ausgangsseitig ein D-
Flip-Flop 8 jeweils zugeordnet und angeschlossen ist. Die D-
Flip-Flops 8 weisen je einen Takteingang 9 auf, der mit der
gemeinsamen Referenztakt-Speisung betrieben und mit dem Takt
signal CLK versorgt wird.
Ausgangsseitig sind die D-Flip-Flops 8 über einen Prioritäts
decoder 22 miteinander verkoppelt, der ein binär codiertes
Ausgangswort ausgibt, welches der eingangs angelegten Ein
gangsspannung VIN entspricht.
Der Flash-AD-Wandler gemäß Fig. 6, der nach dem erfindungs
gemäßen Prinzip arbeitet, bietet eine besonders schnelle AD-
Wandlung, einen verhältnismäßig einfachen Aufbau sowie einen
besonders geringen Strombedarf.
Fig. 7 schließlich zeigt eine alternative Ausführungsform
einer Transferzelle 5, 6 mit einer CMOS-Inverterzelle 14, der
eingangsseitig das Taktsignal CLK zuführbar ist und die last
seitig mit einem Bezugs- und einem Versorgungspotential
anschluss 17, 16 gekoppelt ist. Ausgangsseitig an der CMOS-
Inverterstufe 14 ist eine steuerbare Kapazität 23 angeschlos
sen, mit einem Steuereingang 24, an dem eine Steuerspannung
VIN, VREF anlegbar ist.
1
Eingang
2
Eingang
3
Takteingang
4
Ausgang
5
erste Transferschaltung
6
zweite Transferschaltung
7
RS-Flip-Flop
8
D-Flip-Flop
9
Takteingang
10
NAND
11
NAND
12
Eingangstransistor
13
Eingangstransistor
14
Inverter
15
spannungsgesteuerter Widerstand
16
Versorgungspotentialanschluss
17
Bezugspotentialanschluss
18
Eingangsstufe
19
Stromspiegeltransistor
20
Stromspiegeltransistor
21
Konstantstromquelle
22
Prioritätsdecoder
23
spannungsgesteuerte Kapazität
24
spannungsgesteuerte Stromquelle
VIN Eingangsspannung
VREF Referenzspannung
CLK Taktsignal
OUT Ausgangssignal
CLK_IN Eingangstaktsignal
CLK_REF Bezugstaktsignal
QIN Signal
QR Signal
VIN Eingangsspannung
VREF Referenzspannung
CLK Taktsignal
OUT Ausgangssignal
CLK_IN Eingangstaktsignal
CLK_REF Bezugstaktsignal
QIN Signal
QR Signal
Claims (8)
1. Analog/Digital-Wandler, umfassend
einen Eingang (1) zum Zuführen einer Eingangsspan nung (VIN),
einen Eingang (2) zum Zuführen einer Referenzspan nung (VREF),
einen Eingang (3) zum Zuführen eines Taktsignals (CLK),
eine erste Transferschaltung (5), die mit dem Eingang (1) zum Zuführen einer Eingangsspannung (VIN) und mit dem Ein gang (3) zum Zuführen eines Taktsignals (CLK) verbunden ist und an ihrem Ausgang ein Eingangstaktsignal (CLK_IN) mit einer von der Eingangsspannung (VIN) abhängigen Phasenver zögerung bereitstellt,
eine zweite Transferschaltung (6), die mit dem Eingang (2) zum Zuführen der Referenzspannung (VREF) und mit dem Ein gang (3) zum Zuführen eines Taktsignals (CLK) verbunden ist und an ihrem Ausgang ein Bezugstaktsignal (CLK_REF) mit ei ner von der Referenzspannung (VREF) abhängigen Phasenverzö gerung bereitstellt und
einen Komparator (7), der mit erster und zweiter Transfer schaltung (5, 6) zur Übermittlung von Eingangstakt- und Be zugstaktsignal (CLK_IN, CLK_REF) gekoppelt ist und der in Abhängigkeit von einem Phasenvergleich derselben ein digi tal codiertes Ausgangssignal (OUT) abgibt.
einen Eingang (1) zum Zuführen einer Eingangsspan nung (VIN),
einen Eingang (2) zum Zuführen einer Referenzspan nung (VREF),
einen Eingang (3) zum Zuführen eines Taktsignals (CLK),
eine erste Transferschaltung (5), die mit dem Eingang (1) zum Zuführen einer Eingangsspannung (VIN) und mit dem Ein gang (3) zum Zuführen eines Taktsignals (CLK) verbunden ist und an ihrem Ausgang ein Eingangstaktsignal (CLK_IN) mit einer von der Eingangsspannung (VIN) abhängigen Phasenver zögerung bereitstellt,
eine zweite Transferschaltung (6), die mit dem Eingang (2) zum Zuführen der Referenzspannung (VREF) und mit dem Ein gang (3) zum Zuführen eines Taktsignals (CLK) verbunden ist und an ihrem Ausgang ein Bezugstaktsignal (CLK_REF) mit ei ner von der Referenzspannung (VREF) abhängigen Phasenverzö gerung bereitstellt und
einen Komparator (7), der mit erster und zweiter Transfer schaltung (5, 6) zur Übermittlung von Eingangstakt- und Be zugstaktsignal (CLK_IN, CLK_REF) gekoppelt ist und der in Abhängigkeit von einem Phasenvergleich derselben ein digi tal codiertes Ausgangssignal (OUT) abgibt.
2. Analog/Digital-Wandler nach Anspruch 1,
dadurch gekennzeichnet, daß
der Komparator ein Mittel (8) zum Speichern des Ausgangs
signals aufweist.
3. Analog/Digital-Wandler nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß
der Analog/Digital-Wandler mehrere Komparatoren (7) umfaßt,
denen eingangsseitig je eine erste und eine zweite Transfer
schaltung (5, 6) zugeordnet ist, daß ein Prioritätsde
coder (22) vorgesehen ist, der die Ausgänge der Komparato
ren (7) miteinander verkoppelt und ein digital codiertes Si
gnal in Abhängigkeit von der Eingangsspannung (VIN) ausgibt,
und daß ein Referenzspannungsnetzwerk (R) vorgesehen ist,
welches den zweiten Transferschaltungen (6) zueinander abge
stufte Referenzspannungen (VREF_0, VREF_1, . . ., VREF_n) zu
führt.
4. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß
der Komparator (7) als bistabile Kippstufe ausgebildet ist.
5. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 4,
dadurch gekennzeichnet, daß
der Komparator (7) als RS-Flip-Flop ausgebildet ist.
6. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß
die Transferschaltungen (5, 6) je eine Inverterstufe (14) um
fassen, mit je einem Steuereingang, der mit dem Eingang (3)
zum Zuführen eines Taktsignals (CLK) verbunden ist.
7. Analog/Digital-Wandler nach Anspruch 6,
dadurch gekennzeichnet, daß
die Transferschaltungen (5, 6) je ein spannungsgesteuertes
Bauelement (12, 13) umfassen, welches mit der jeweiligen In
verterstufe (14) zur Einstellung der Phasenverzögerung gekop
pelt ist und welches einen Steuereingang zum Zuführen von
Eingangs- beziehungsweise Referenzspannung (VIN, VREF) hat.
8. Analog/Digital-Wandler nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß
einer ersten und einer zweiten Transferschaltung (5, 6) je
eine gemeinsame Eingangsstufe (18) zum Zuführen einer Diffe
renzspannung von Eingangsspannung (VIN) und Referenzspannung
(VREF) zugeordnet ist, welche mit den Transferschaltungen (5,
6) über je einen Stromspiegel (19, 20) gekoppelt ist.
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