DE102006028344A1

DE102006028344A1 - A/D-Wandler, implementiert unter alleiniger Verwendung digitaler Schaltkreiskomponenten und digitaler Signalverarbeitung

Info

Publication number: DE102006028344A1
Application number: DE102006028344A
Authority: DE
Inventors: Takamoto Kariya Watanabe
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2005-06-27
Filing date: 2006-06-20
Publication date: 2007-01-04
Also published as: US7248197B2; US20060290555A1; JP2007006368A

Abstract

Ein AD-Wandler des TAD-Typs (Zeit-Analog/Digital) weist eine Mehrzahl von Verzögerungseinheiten (10) in Serienverbindung auf, von denen jede eine Verzögerung abhängig von dem Pegel einer Wandlereingangsspannung (Vin) erzeugt, wobei eine erststufige Verzögerungseinheit zu Beginn eines jeden AD-Wandlerabtastintervalls ein Impulssignal empfängt, sowie einen LAE-Schaltkreis (12), der die Gesamtanzahl von Verzögerungseinheiten erkennt, welche von dem Impulssignal am Ende des Abtastintervalls durchlaufen wurden, um einen numerischen Wert zu erhalten, der den Eingangsspannungspegel ausdrückt. Um eine Gleichförmigkeit unter den Verzögerungen der jeweiligen Verzögerungseinheiten sicherzustellen, werden diese unter Verwendung von Transistoren größerer Abmessungen gebildet, als von Transistoren anderer Schaltkreise, beispielsweise des LAE-Schaltkreises (12).

Description

Diese Anmeldung basiert auf der japanischen Patentanmeldung Nr. 2005-186850, angemeldet am 27. Juni 2005; auf den dortigen Inhalt wird vollinhaltlich Bezug genommen.
Die vorliegende Erfindung betrifft einen A/D-Wandler (Analog/Digital-Wandler) des TAD-Typs (Time Analog-to-Digital), in welchem nur eine digitale Signalverarbeitung verwendet wird.

Verschiedene A/D-Wandler des TAD-Typs wurden bereits vorgeschlagen, beispielsweise in der japanischen Patentveröffentlichung Nr. 5-259907 (nachfolgend als Dokument 1 bezeichnet), wo ein Impulsverzögerungsschaltkreis durch eine Mehrzahl von in Serie verbundenen Stufen gebildet ist (wobei jede Stufe aus einer Verzögerungseinheit gebildet ist) und ein Impulssignal um einen Betrag verzögert, der durch den Spannungspegel eines (analogen) Eingangssignals bestimmt ist und wobei die A/D-gewandelten Daten als numerische Werte ausgegeben werden, welche den Spannungspegel des gewandelten Eingangssignals als die Anzahl von Stufen ausdrücken, welche von dem Impulssignal während eines bestimmten Abtastintervalls durchlaufen wird.

Diese Anzahl von Stufen kann gemessen werden, indem simultan die jeweiligen Ausgangssignalwerte von den Verzögerungseinheiten am Ende des Abtastintervalls (z.B. unter Verwendung von Latch-Schaltkreisen) (zwischen)gespeichert werden, um damit die Position zu erkennen, welche von dem Impulssignal innerhalb der Serie von Stufen in dem Impulsverzögerungsschaltkreis erreicht wurde.

Weiterhin wurde bereits beispielsweise in der japanischen Patentveröffentlichung Nr. 2004-7385 (nachfolgend als Dokument 2 bezeichnet) anstelle der Ausbildung des Impulsverzögerungsschaltkreises als lineare Verzögerungsleitung aus einem Satz von in Serie verbundenen Stufen das Ausgangssignal von der letzten Verzögerungseinheit einem ersten Eingangsanschluss der ersten Stufe einer aus einem Satz von in Serie verbundenen Verzögerungseinheiten übertragen, um eine ringförmige Verzögerungsleitung zu bilden, wobei ein Impulssignal an einen Aktivierungseingangsanschluss der erststufigen Verzögerungseinheiten zu Beginn eines jeden Abtastintervalls angelegt wird. Bei jedem A/D-Messvorgang zählt ein Umlaufanzahlzähler die Gesamtzahl, wie oft das Impulssignal während des Abtastintervalls in dem Impulsverzögerungsschaltkreis umgelaufen ist, wobei zusätzlich die Position, welche von dem Impulssignal innerhalb des Impulsverzögerungsschaltkreises während des Abtastintervalls erreicht wurde, ebenfalls erkannt wird, wie bereits in dem oben genannten Dokument 1 beschrieben. Jeder A/D-gewandelte Ausgangswert wird als eine Kombination des von dem Umlaufanzahlzähler erreichten Zählwertes (ausgedrückt mit Bits der höheren Ordnung des gewandelten Ausgangswertes) und einem numerischen Wert erhalten, der ausgedrückt wird durch die Position, welche von dem Impulssignal innerhalb des Impulsverzögerungsschaltkreises erreicht wurde (ausgedrückt durch die Bits niederer Ordnung in dem gewandelten Ausgangswert).

Ein weiteres entsprechendes Beispiel ist in der japanischen Patentveröffentlichung Nr. 2004-257030 offenbart (nachfolgend als Dokument 3 bezeichnet), deren Prinzipien auf demjenigen des A/D-Wandlers von Dokument 1 gemäß obiger Beschreibung beruhen. Bei diesem Beispiel wird anstelle der Erkennung am Endpunkt eines einzelnen Messintervalls der Anzahl von Verzögerungsstufen, welche von dem Impulssignal einmal bei jedem Umwandlungsvorgang durchlaufen wurden, diese Anzahl n-mal aufeinander folgend in jedem Umwandlungsvorgang erkannt (wobei n eine ganze Zahl ist), und zwar zu Zeitpunkten, welche aufeinander um 1/n-mal dem Betrag der Verzögerung verschoben sind, der momentan bei jeder Verzögerungseinheit aufgebracht wird.

Um jeden Satz von aufeinander folgend verschobenen Zeitpunkten zu definieren, ist es notwendig, einen Taktsignalerzeugungsschaltkreis zu verwenden, der einen Satz von Abtasttaktsignalen erzeugt, welche jeweils zueinander um den oben genannten Betrag phasenverschoben sind und welche den entsprechenden aus einem Satz von Schaltkreisen zugeführt werden, welche als Impulspositionsnumerierungsschaltkreise bezeichnet werden und von denen jeder die Position des Impulssignals erhält, wenn der entsprechende Zeitpunkt erreicht wird. Der Taktsignalerzeugungsschaltkreis kann als Schaltkreis implementiert werden, der nur aus Transistoren aufgebaut ist und kann insbesondere aus CMOS-Invertierern oder -Invertern gebildet werden, welche jeweils bestimmte Verzögerungsbeträge erzeugen.

Bei den obigen TAD-Typen von A/D-Wandlern wird es möglich, Bauteile zu beseitigen, beispielsweise Operationsverstärker, Kondensatoren, Widerstände etc., welche bei einem herkömmlichen A/D-Wandlertyp notwendig sind und mit sehr kleinamplitudigen analogen Signalen betrieben werden müssen. Somit lässt sich ein A/D-Wandler des TAD-Typs problemlos in integrierter Schaltkreisform implementieren. Insbesondere kann ein derartiger A/D-Wandler in vorteilhafter Weise unter Verwendung einer integrierten CMOS-Schaltkreistechnologie implementiert werden.

Zum momentanen Zeitpunkt ist eine Gestaltungsregel, welche bei der Herstellung von CMOS-ECs verwendet wird, die Regel, dass bei einer Transistorstruktur (d.h. der minimalen Leitungsbreite) ein Wert von kleiner als 100 nm vorliegt und Größen von 90 bis 65 nm und sogar von 45 nm wurden erreicht. Es wird für die Zukunft erwartet, dass solche Transistoren noch kleiner werden und dass es bald möglich sein wird, eine Gestaltungsregel zu erreichen, welche 30 nm vorschreibt. Da TAD-Typen von A/D-Wandlern nur digitale Schaltkreise verwenden, sind sie besonders geeignet zur Herstellung unter Verwendung solcher integrierter Schaltkreisherstellungsprozesse für CMOS-Schaltkreise nach neuester Technologie mit extrem kleinen Transistorgrößen.

Mit anderen Worten, da digitale Schaltkreise nur logische Vorgänge (UND, ODER, etc.) durchführen, und nur zwischen Signalen mit zwei Pegeln, d.h. "0" und "1" umschalten müssen, ist es nicht notwendig, zwischen kleinen Unterschieden im Signalpegel zu unterscheiden, beispielsweise einer Änderung von "0,2" auf "0,35". Da die Größe der Transistoren, welche zur Bildung von digitalen Schaltkreisen verwendet werden, verringert wird, haben Effekte von Herstellungsfehlern (aufgrund von Abweichungen in den Linienbreiten bei den Gestaltungswerten) und Effekte von kleinen Staubpartikeln auf der IC-Oberfläche einen entsprechend größeren nachteiligen Einfluss auf die Betriebsleistungen von Transistoren. Insbesondere führen Abweichungen der Linienbreite, welche Änderungen in den Musterflächen der Gates der Transistoren bewirken, zu Unterschieden zwischen den jeweiligen Treiberfähigkeiten oder -leistungen der Transistoren. Wenn die Transistoren jedoch einen digitalen Schaltkreis bilden, dessen Eingangs- und Ausgangssignale sich nur zwischen "0" und "1" ändern, werden Probleme aufgrund derartiger Herstellungsfehler, Staub etc. im Wesentlichen beseitigt.

Insbesondere haben im Fall von Schaltkreisen, die unter Verwendung der IC-Herstellungsprozesse für CMOS-Schaltkreise mit Mikrominiaturisierung gemäß neuester Technologie hergestellt wurden, digitale Schaltkreise für gewöhnlich eine weitaus höhere Toleranz gegenüber Effekten aufgrund von Herstellungsfehlern als analoge Schaltkreise.

Wenn jedoch eine Gestaltungsregel oder Vorschrift extrem kleine Werte vorgibt oder einnimmt, lassen sich die Effekte aufgrund von Herstellungsfehlern und von anhaftenden Staubpartikeln nicht länger ignorieren, auch im Fall von digitalen Schaltkreisen, so dass diese Effekte in der Zukunft zunehmende Wichtigkeit erlangen werden.

Die 13A bis 13C der beigefügten Zeichnung sind jeweils erläuternde Darstellungen, wobei 13A ein Musterdiagramm eines Inverterschaltkreises, gebildet aus einem P-Kanal-FET (Feldeffekttransistor) und einem N-Kanal-FET auf einem IC-Chip ist, 13B eine vergrößerte Ansicht des P-Kanal-FET in 13A ist und 13C den Effekt der Verringerung der Transistorbreite W und der Transistorlänge L (d.h. der Musterbreite des Gates G) jeweils um die Hälfte darstellt.

Wie in diesen Diagrammen gezeigt, kann ein Teil des Musters eines Gates G, beispielsweise eines Gates Gp des P-Kanal-FET aufgrund von Herstellungsfehlern fehlen, so dass der gesamte effektive Bereich dieses Gates (d.h. der Bereich, der durch Drain D und Source S des Transistors eingeschlossen ist) entsprechend verringert ist. Wie sich ohne weiteres aus 13C ergibt, ist, je geringer die Transistorgröße (d.h. je kleiner die Transistorbreite W und die Transistorlänge L ist), umso größer die Auswirkung bei solchen Herstellungsfehlern. Dies hat einen nachteiligen Effekt auf die Transistoreigenschaften und insbesondere auf die Treiberleistung.

Um einen stabilen Betrieb eines A/D-Wandlers des TAD-Typs zu erreichen, ist es notwendig, dass die Verzögerungseinheiten des Impulsverzögerungsschaltkreises jeweils identische Beträge an Verzögerung erzeugen, so dass das Impulssignal entlang der aufeinander folgenden Verzögerungseinheiten während eines jeden Messintervalls mit gleichförmiger Geschwindigkeit übertragen wird, wie schematisch durch die Pfeile in 14A der beigefügten Zeichnung dargestellt. In 14A entspricht beispielsweise (K) der Zeit, zu der das Impulssignal von der k-ten Verzögerungseinheit ausgegeben wird, nachdem es aufeinander folgend die ersten bis k-ten Verzögerungseinheiten durchlaufen hat.

Wenn es jedoch kleine Unterschiede zwischen den jeweiligen Pegeln der Treiberfähigkeit der Transistoren gibt, welche die Verzögerungseinheiten bilden (aufgrund von Herstellungsfehlern, anhaftenden Staubpartikeln etc.), treten Abweichungen zwischen den jeweiligen Verzögerungszeiten der Verzögerungseinheiten auf. Dies ist schematisch in 14B dargestellt und man erkennt, dass dies zu Abweichungen in der Auflösung der A/D-gewandelten Daten führt. Die Auflösung drückt den Änderungsbetrag in Pegel der gewandelten Eingangsspannung aus, welche zu einer entsprechenden Änderung im LSB (least significant bit) der A/D-gewandelten Daten führt. Man erkennt, dass sich im Ergebnis die Auflösung abhängig von dem Pegel des gewandelten Eingangssignals ändert, d.h., es ergeben sich hohe Beträge einer differenzialen Nichtlinearität.

Im Fall des A/D-Wandlers von Druckschrift 2 gemäß obiger Erläuterung ist es notwendig, dass jeder Vorgang der Positionserkennung des Impulssignals des Impulsverzögerungsschaltkreises am Ende eines Messintervalls durchgeführt wird, wobei auch korrekt der Zählwert der Gesamtanzahl von Umläufen von dem Umlaufanzahlzähler erhalten wird. Dies ist notwendig, damit eine Anpassung der Bits höherer Ordnung (Zähldaten) und der Bits niedriger Ordnung (Impulsverzögerungspositionsdaten) eines jeden A/D-gewandelten Wertes erfolgt. Aus diesem Grund wird ein ein zelnes Zeitgebersignal verwendet, um die Zwischenspeicherung der Umlaufanzahlzähldaten und Impulsverzögerungsposition zu steuern. Der Umlaufanzahlzähler ist für gewöhnlich ein Zähler des synchronen Typs. Wenn die Anzahl von Bits, welche den Zählwert bilden, anwächst, wächst die Menge der einer Taktsignalzufuhrleitung des Zählers auferlegten Last entsprechend ebenfalls. Dieser Lastanstieg führt zu einer Verzögerung im Betrieb des Umlaufanzahlzählers, was zu Problemen führt.

Das dem Umlaufanzahlzähler zugeführte Taktsignal ist das Ausgangssignal von einer bestimmten der Verzögerungseinheiten, üblicherweise der Verzögerungseinheiten der letzten Stufe. Zu einem Zeitpunkt, zu dem die jeweiligen Ausgänge der Verzögerungseinheiten zwischengespeichert werden, um die Position zu finden, welche von dem Impulssignal innerhalb der Serie von Verzögerungseinheiten erreicht wurde und zu dem der Zählwert des Umlaufanzahlzählers ebenfalls von einem Zwischenspeicherschaltkreis gespeichert wird, kann die oben erwähnte Verzögerung im Betrieb des Umlaufanzahlzählers dazu führen, dass der Zählwert gespeichert wird, bevor er durch das jüngste Auftreten der Ausgabe des verzögerten Impulssignals von dem Impulsverzögerungsschaltkreis implementiert wurde. In einem solchen Fall sind die Bits höherer Ordnung und die Bits niedriger Ordnung des sich ergebenden A/D-gewandelten Werts nicht korrekt einander angepasst, so dass ein genauer Wert nicht erhaltbar ist.

Aufgrund des obigen Problems ist es notwendig, einen Verzögerungsleitungs-Treiberpufferschaltkreis einzuführen, um den Ausgang von der Verzögerungseinheit der letzten Stufe dem Umlaufanzahlzähler zu übertragen. Folglich ist es auch notwendig, einen Verzögerungspufferschaltkreis einzuführen, um das Zwischenspeicherzeitsignal dem Zählerzwischenspeicherschaltkreis zuzuführen, um die Verzögerung zu kompensieren (d.h. auszubalancieren), welche von dem Verzögerungsleitungs-Treiberpufferschaltkreis eingebracht wird.

Mit dem zunehmenden Miniaturisierungsgrad von IC-Bauteilen, so dass Herstellungsfehler und anhaftende Staubpartikel zu größeren Abweichungen zwischen den Treibereigenschaften der jeweiligen Transistoren führen, welche den Verzögerungspufferschaltkreis und den Versorgungsleitunsg-Treiberpufferschaltkreis bilden, wird es zunehmend schwieriger, eine genaue Anpassung der jeweiligen Beträge der Verzögerungen zu erreichen, welche von diesen Schaltkreisen eingeführt werden. Somit wird es zunehmend schwieriger, sicherzustellen, dass die Bits höherer Ordnung und die Bits niedriger Ordnung eines jeden A/D-gewandelten Wertes korrekt aneinander angepasst sind, so dass genaue A/D-gewandelte Daten nicht mehr erhaltbar sein können.

Im Fall des A/D-Wandlers des obigen Dokuments 3 ist es, wenn die Verzögerungszeit einer Verzögerungseinheit als Δt bezeichnet sei, für die jeweiligen Impulspositionsnumerierungsschaltkreise notwendig, (in jedem A/D-Wandlervorgang) Messintervalle (Abtastintervalle) genau zu verwenden, welche sich untereinander um einen Einheitszeitbetrag Δt = Td/n unterscheiden, wobei Td die Verzögerungsgröße ist, welche momentan von jeder der Verzögerungseinheiten bei dem momentanen anliegenden Pegel der Wandlereingangsspannung erzeugt wird. Im Ergebnis ist es notwendig, Abtasttaktsignale zu erzeugen, welche aufeinander folgend um das Einheitszeitintervall Δt phasenverschoben sind.

Um solche Abtasttaktsignale zu erzeugen, wird eine Gesamtheit von n CMOS-Wandlerschaltkreisen verwendet, von denen jeder ein Referenztaktsignal erhält und die jeweiligen Größen der Transistoren in den Inverterschaltkreisen werden so eingestellt, dass bestimmte kleine Differenzen in den Schaltspannungspegeln (und damit in den Signalpegelwandlerzeitpunkten) der jeweiligen Inverterschaltkreise erzeugt werden, so dass die Ausgangssignale von Inverterschaltkreisen sich jeweils phasenmäßig um den Einheitszeitbetrag Δt unterscheiden.

Bei einem solchen Taktsignalerzeugungsschaltkreis wird es, wenn kleine Differenzen zwischen den jeweiligen Treibereigenschaften der Transistoren auftreten, welche den Taktsignalerzeugungsschaltkreis bilden (d.h. aufgrund von Auswirkungen von Herstellungsfehlern und anhaftenden Staubpartikeln) unmöglich, die Phase um präzise Einheiten von Δt genau zu verschieben. Somit sinkt die Auflösungsleistung bei der A/D-Wandlung und die differenziale Nichtlinearität wird groß, da die A/D-gewandelten Daten erhalten werden, indem die Ausgänge von den jeweiligen Impulspositionsnumerierungsschaltkreisen erhalten werden.

Es ist daher Aufgabe der vorliegenden Erfindung, die genannten Probleme im Stand der Technik zu beseitigen, indem ein A/D-Wandler des TAD-Typs bereitgestellt wird, der stabile Eigenschaften hat, einen niedrigen Pegel einer differenziellen Nichtlinearität bei der A/D-Wandlung hat und bei dem nachteilige Effekte aufgrund von Herstellungsfehlern, anhaftenden Staubpartikeln oder dergleichen verringert werden können, welche von einem CMOS-IC-Herstellungsprozess herrühren, der bei der zunehmenden Miniaturisierung von IC-Bauteilen notwendig geworden ist.

Zur Lösung der obigen Aufgaben weist gemäß einem ersten Aspekt ein A/D-Wandler gemäß der vorliegenden Erfindung zur Umwandlung des Pegels einer (analogen) Wandlereingangsspannung in einen digitalen numerischen Ausgangswert in jedem von aufeinander folgenden Umwandlungsvorgängen auf:

a) einen Impulsverzögerungsschaltkreis, gebildet aus einer Mehrzahl von Verzögerungseinheiten, welche als aufeinander folgende Verzögerungsstufen verbunden sind, wobei eine erststufige der Verzögerungseinheiten ein extern zugeführtes Impulssignal zu Beginn eines jeden von jeweiligen Messintervallen (d.h. entsprechenden A/D-Wandlerabtastintervallen) empfängt, wobei die Wandlereingangsspannung zur Steuerung einer jeden der Verzögerungseinheiten angelegt wird und jede der Verzögerungseinheiten das Impulssignal mit einem Verzögerungsbetrag überträgt, der sich abhängig vom Pegel der Wandlereingangsspannung ändert; und
b) eine Enkoderschaltkreisvorrichtung zum Empfang der jeweiligen Ausgänge der Verzögerungseinheiten und zum Erkennen einer Gesamtanzahl der Verzögerungsstufen, welche von dem Impulssignal bis zum Ende eines Messintervalls durchlaufen wurden, so dass wenigstens ein Satz von Bits niedriger Ordnung des digitalen Ausgangswertes ermittelt wird.

Der Impulsverzögerungsschaltkreis und die Enkoderschaltkreisvorrichtung ist jeweils aus Transistoren aufgebaut, typischerweise aus CMOS FETs, welche als CMOS-Inverter geschaltet sind. Um eine differenziale Nichtlinearität zu minimieren, sollten die Verzögerungseinheiten gleichförmig identische Verzögerungsbeträge abhängig von den eingegebenen Wandlereingangsspannungspegel erzeugen. Diese Verzögerung wird durch die Betriebscharakteristik der Transistoren bestimmt, insbesondere durch die Charakteristiken der FETs der CMOS-Inverter. Aus diesem Grund ist jeder der Transistoren im Impulsverzögerungsschaltkreis bevorzugt mit einer größeren Größe ausgebildet, als Transistoren, welche bestimmte andere Abschnitte des A/D-Wandlers bilden. Diese bestimmten anderen Abschnitte enthalten wenigstens einen Teil der Enkoderschaltkreisvorrichtung.

Durch Ausbilden der Transistoren im Impulsverzögerungschaltkreis mit ausreichend großer Abmessung (insbesondere mit einem ausreichend großen Bereich der Gateelektrode im Fall von CMOS der FETs), können die jeweiligen Impulsverzögerungsintervalle der Verzögerungseinheiten im Impulsverzögerungsschaltkreis genau gleich gemacht werden, so dass Schwankungen in der A/D-Wandlungsauflösung als Ergebnis von Änderungen im Pegel der Wandlereingangsspannung verringert werden können, d.h. der Betrag einer differenzialen Nichtlinearität in der A/D-Wandlung kann verringert werden. D.h., da die Transistoren, welche die Verzögerungseinheiten bilden, größenmäßig größer als Transistoren in anderen Schaltkreisabschnitten gemacht werden, kann der Betrieb der Verzögerungseinheiten weniger empfindlich gegenüber Auswirkungen von Herstellungsfehlern gemacht werden (insbesondere Abweichungen, welche in Größenänderungen der Gatebereiche der Transistoren resultieren), sowie von anhaftenden Staubpartikeln, als es der Fall wäre, bei dem die Transistoren der Verzögerungseinheiten kleinere Abmessungen haben.

Die Verzögerungseinheiten können somit Betriebscharakteristiken oder Betriebseigenschaften haben, welche in Übereinstimmung mit den Gestaltungsanforde rungen sind, so dass die jeweiligen Verzögerungsbeträge, welche durch die Verzögerungseinheiten geschaffen werden, genau aneinander angepasst werden können.

Zusätzlich kann als weiteres Ergebnis der Ausbildung der Transistoren in den Verzögerungseinheiten mit geeignet großer Abmessung die Herstellungsausbeute erhöht werden.

Da weiterhin die Anzahl von Transitoren, welche den Impulsverzögerungsschaltkreis bilden, nicht länger in Relation zur Gesamtanzahl an Transistoren im A/D-Wandler ist, wird die Flächengröße auf einem IC-Chip, welche von dem Impulsverzögerungsschaltkreis eingenommen wird, als Ergebnis der Vergrößerung der Transistorabmessungen im Impulsverzögerungsschaltkreis nicht wesentlich erhöht. Somit kann der A/D-Wandler kompakt in seiner Größe gehalten werden.

Der Impulsverzögerungsschaltkreis kann einfach aus einer linearen Abfolge von Verzögerungsstufen bestehen, wobei in diesem Fall alle Bits im numerischen digitalen Ausgangswert (d.h. im A/D-Wandlerergebnis) von der Enkoderschaltkreisvorrichtung aus der Gesamtanzahl von Verzögerungsstufen gewonnen wird, welche von dem Impulssignal bis zum Ende des Messintervalls durchlaufen wurden.

Alternativ kann der A/D-Wandler mit einem Impulsverzögerungsschaltkreis ausgebildet werden, der als Ringverzögerungsleitung gebildet ist, d.h., wo der Ausgang der endstufigen Verzögerungseinheit auf passende Weise auf die eingangsstufige Verzögerungseinheit zurückgeführt ist, so dass nach Eingabe eines Impulssignals in die erststufige Verzögerungseinheit dieses entlang des Pulsverzögerungsschaltkreises während des nachfolgenden Messintervalls umläuft. In diesem Fall kann der A/D-Wandler weiterhin aufweisen:

a) einen Zählerschaltkreis mit einem Zählereingangsanschluss zum Empfang des (verzögerten) Impulssignals vom Ausgang einer bestimmten der Verzögerungseinheiten (normalerweise des Ausgangs der endstufigen Verzögerungseinheit), um somit einen Zählwert der Anzahl von Malen zu erhalten, welche das Impulssignal entlang des Impulsverzögerungsschaltkreises während des Messintervalls umläuft,
b) einen Zwischenspeicherschaltkreis zum Speichern des Zählwerts des Zählerschaltkreises in Antwort auf ein extern zugeführtes Zwischenspeicherzeitsignal, das zum Ende des Messintervalls zugeführt wird und zum Erhalt eines Satzes Bits höherer Ordnung des numerischen digitalen Ausgangswerts vom Zählwert; und
c) einen ersten Pufferschaltkreis zum Übertragen des verzögerten Impulssignals von der bestimmten der Verzögerungseinheiten an den Zählereingangsanschluss des Zählerschaltkreises und einen zweiten Pufferschaltkreis zum Übertragen des Zwischenspeicherzeitsignals an den Zwischenspeicherschaltkreis des Zählers.

Wie oben beschrieben hat der Taktsignaleingangsanschluss eines Zählerschaltkreises einen hohen Wert einer Eingangskapazität, so dass ein hoher Wert eines Treiberstroms notwendig ist, um einen stabilen Betrieb des Zählers sicherzustellen. Somit ist es bevorzugt, den Ausgang von einer Verzögerungseinheit an den Takteingangsanschluss über einen Pufferschaltkreis zu liefern. Die Signalübertragungsverzögerung über den Pufferschaltkreis ist jedoch merklich. Wenn somit der Zählwert des Zählers gleichzeitig mit den Zwischenspeichern der jeweiligen Ausgänge von den Verzögerungseinheiten am Ende eines jeden Messintervalls zwischengespeichert werden würde, würde ein inkorrekter Zählwert gespeichert werden, so dass die Bits höherer Ordnung und die Bits niedriger Ordnung des sich ergebenden numerischen Ausgangswertes nicht korrekt koordiniert werden. Durch Vorsehen eines zweiten Pufferschaltkreises zur Zufuhr des Zwischenspeichersteuersignals an den Zwischenspeicherschaltkreis des Umlaufanzahlzählers kann die Verzögerung beim Zwischenspeichern des Zählwerte kompensiert werden. Um jedoch dies zu erreichen, ist es notwendig, dass jeder der ersten und zweiten Pufferschaltkreise so gestaltet ist, dass er die gleiche bestimmte Größe der Signalübertragungsverzögerung erzeugt. Somit kann sichergestellt werden, dass, wenn das Zwischenspeicherzeitsignal dahingehend wirkt, die Ausgänge von jeder der Verzögerungseinheiten zu speichern, sowie den Zählwert des Umlaufanzahlzählers zu speichern, der Zählwert nicht vorab gespeichert wird, so dass genaue A/D-gewandelte Daten erhalten werden können. Bei einer solchen Ausgestaltung sind, um sicherzustellen, dass die jeweiligen Beträge der Signalübertragungsverzögerung, welche von den ersten und zweiten Pufferschaltkreisen erzeugt werden, genau aneinander angepasst sind, die Transistoren, welche diese Pufferschaltkreise bilden, bevorzugt mit einer größeren Größe als die Transistoren anderer Teile des A/D-Wandlers gebildet, d.h. von Teilen, wo es unnötig ist, dass genaue Beträge der Übertragungsverzögerung gesetzt werden.

Gemäß einem weiteren Aspekt kann die Enkoderschaltkreisvorrichtung aufweisen:

a) einen Abtasttaktsignalerzeugungsschaltkreis, gesteuert von der Wandlereingangsspannung, zur Erzeugung von n Abtasttaktsignalen, welche sich jeweils phasenmäßig voneinander um einen Betrag gleich 1/n mal einer Verzögerungsgröße unterscheiden, welche momentan von jeder der Verzögerungseinheiten aufgebracht wird, wobei n eine ganze Zahl von 2 oder größer ist;
b) n Pulspositionsnumerierungsschaltkreise, von denen jeder mit dem Impulsverzögerungsschaltkreis verbunden ist und auf ein bestimmtes entsprechendes der Abtasttaktsignale anspricht, um wiederholt entsprechende Messintervalle zu definieren, wobei die jeweiligen entsprechenden Messintervalle der Impulspositionsnumerierungsschaltkreise aufeinander folgend sich in ihrer Dauer um 1/n mal dem Verzögerungsbetrag einer jeden der Verzögerungseinheiten unterscheiden und wobei jeder der Impulspositionsnumerierungsschaltkreise während eines jeden der entsprechen den Messintervalle arbeitet, um einen numerischen Wert zu ermitteln, der eine Gesamtanzahl der Verzögerungsstufen ausdrückt, welche von dem Impulssignal während des entsprechenden Messintervalls durchlaufen werden; und
c) einen Addiererschaltkreis zum Addieren der jeweiligen numerischen Werte, die von den Impulspositionsnumerierungsschaltkreisen ermittelt wurden und zum Ermitteln der Bits des digitalen Ausgangssignals aus dem Additionsergebnis.

Eine solche Ausgestaltung erlaubt, dass die A/D-Wandlerauflösung um einen Faktor n erhöht wird, d.h. n mal die Auflösung eines einzelnen der Impulspositionsnumerierungsschaltkreise. Es ist jedoch wesentlich, dass die Impulspositionsnumerierungsschaltkreise jeweils identische Werte der Wandlerauflösung haben. Um dies zu erreichen, ist es notwendig, dass genaue Taktsignale von dem Abtasttaktsignalerzeugungsschaltkreis erzeugt werden, so dass der den Schaltkreis bildende Transistor genau vorbestimmte Charakteristiken haben sollte. Somit ist jeder der Transistoren des Abtasttaktsignalerzeugungsschaltkreises bevorzugt von einer größeren Abmessung als Transistoren, welche bestimmte andere Teile der Enkoderschaltkreisvorrichtung bilden.

Gemäß einem weiteren Aspekt kann der A/D-Wandler gemäß der vorliegenden Erfindung einen Satz von Pufferschaltkreisen aufweisen, von denen je einer zwischen dem Ausgang einer entsprechenden der Verzögerungseinheiten und einem entsprechenden Eingangsanschluss der Enkoderschaltkreisvorrichtung geschaltet ist, um das Impulssignal der Enkoderschaltkreisvorrichtung zu übertragen. Jeder der Pufferschaltkreise hat einen bestimmten gleichförmigen Pegel der Treiberleistung, wobei "Treiberleistung" den Pegel eines Ausgangsstroms bezeichnet, der von dem Pufferschaltkreis geliefert werden kann, ohne dass die Größe einer Signalübertragungsverzögerung über einen bestimmten Wert anwächst. Dies wird bevorzugt sichergestellt, indem die Transistoren, welche diese Pufferschaltkreise bilden, größere Abmessungen als die Transistoren erhalten, welche bestimmte andere Abschnitte des A/D-Wandlers bilden.

Insbesondere werden die die Pufferschaltkreise bildenden Transistoren bevorzugt größenmäßig mittig zwischen den Transistoren der Verzögerungseinheiten und die Transistoren der genannten bestimmten anderen Abschnitte des A/D-Wandlers gelegt.

Durch Vorsehen dieses Satzes von Pufferschaltkreisen können Abweichungen zwischen den jeweiligen Schaltpegeln der Inverter, welche den Impulsverzögerungsschaltkreis bilden und der Inverter im Enkoderschaltkreis kleiner als die Quantisierungsstufengröße gehalten werden, so dass stabiler Betrieb erhalten werden kann. Der Begriff "Schaltpegel" wird hier verwendet, um den Pegel der Wandlereingangs spannung für einen Inverter zu bezeichnen, bei dem sich die Ausgangsspannung des Inverters von hohen auf niedrigen Pegel ändert oder umgekehrt.

Insbesondere wenn die Enkoderschaltkreisvorrichtung eine Mehrzahl von Impulspositionsnumerierungsschaltkreisen enthält, wie oben beschrieben, kann durch Verbindung dieser Pufferschaltkreise zwischen einem Ausgang einer entsprechenden Verzögerungseinheit in dem Impulsverzögerungsschaltkreis und einem entsprechenden Eingangsanschluss in jedem der Impulspositionsnumerierungsschaltkreise die Treiberkapazität der Verzögerungspuffer ausreichend vergrößert werden. Dies stellt nicht nur einen stabilen Betrieb der Enkoderschaltkreisvorrichtung sicher, sondern kann auch Instabilitäten im Betrieb des Impulsverzögerungsschaltkreises verhindern.

Weitere Einzelheiten, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung von Ausführungsformen anhand der Zeichnung.
Es zeigt:
1A ein Systemblockdiagramm des allgemeinen Aufbaus einer ersten Ausführungsform eines A/D-Wandlers;
1B ein Schaltkreisdiagramm eines Beispiels von Verzögerungseinheiten der ersten Ausführungsform, jede gebildet aus zwei CMOS-Invertern;
2A ein Beispiel eines IC-Musters der CMOS-Inverter der Verzögerungseinheit von 1B;
2B ein entsprechendes Beispiel eines IC-Musters eines CMOS-Inverters zur Verwendung in einem Teil des A/D-Wandlers, wo genau bestimmte Verzögerungscharakteristiken für den Inverter nicht benötigt sind;
3A ein IC-Muster eines anderen Beispiels eines CMOS-Inverters zur Verwendung in einer Verzögerungseinheit der ersten Ausführungsform mit einer kammförmigen Gateelektrode;
3B ein entsprechendes Beispiel eines IC-Musters eine CMOS-Inverters zur Verwendung in einem Teil des A/D-Wandlers, wo genau vorbestimmte Verzögerungscharakteristiken für den Inverter nicht benötigt sind;
4 ein allgemeines Systemblockdiagramm einer zweiten Ausführungsform eines A/D-Wandlers, wo ein Impulsverzögerungsschaltkreis zur Bildung einer Ringverzögerungsleitung angeschlossen ist;
5 ein allgemeines Systemblockdiagramm einer dritten Ausführungsform eines A/D-Wandlers mit einer Mehrzahl von Impulspositionsnumerierungsschaltkreisen;
6A den Grundaufbau eines Taktsignalerzeugungsschaltkreises der dritten Ausführungsform zur Lieferung entsprechender Abtasttaktsignale an die Impulspositionsnumerierungsschaltkreise;
6B ein Zeitdiagramm von jeweiligen Messintervallen der Impulspositionsnumerierungsschaltkreise der dritten Ausführungsform;
7 eine graphische Darstellung der Art und Weise, wie eine A/D-Wandlerauflösung erhöht wird, indem eine Mehrzahl von Impulspositionsnumerierungsschaltkreisen bei der dritten Ausführungsform verwendet wird;
8 den genauen Schaltkreisaufbau des Taktsignalerzeugungsschaltkreises der dritten Ausführungsform;
9 ein Zeitdiagramm zur Beschreibung der Arbeitsweise der dritten Ausführungsform;
10 ein allgemeines Systemblockdiagramm einer vierten Ausführungsform eines A/D-Wandlers, wobei ein Satz von Pufferschaltkreisen zwischen einen Impulsverzögerungsschaltkreis und einen Zwischenspeicher-/Enkoderschaltkreis der ersten Ausführungsform gesetzt ist;
11 ein allgemeines Systemblockdiagramm einer fünften Ausführungsform eines A/D-Wandlers, wobei ein Satz von Pufferschaltkreisen zwischen einen Impulsverzögerungsschaltkreis und jeden der Impulspositionsnumerierungsschaltkreise der dritten Ausführungsform gesetzt ist;
12A den Schaltkreisaufbau einer alternativen Anordnung zur Anlegung einer Wandlereingangsspannung, um entsprechende Verzögerungen der Verzögerungseinheiten zu bestimmen;
12B ein Schaltkreisdiagramm von Verzögerungseinheiten, welche jeweils in einem einzelnen CMOS-Inverter ausgebildet sind;
13A bis 13C Darstellungen von Transistormustern in einem CMOS-IC zur Beschreibung des von der Erfindung zu beseitigenden Problems; und
14A und 14B Zeitdiagramme zur weiteren Beschreibung des von der Erfindung zu beseitigenden Problems.
ERSTE AUSFÜHRUNGSFORM
1A zeigt den Gesamtaufbau einer Ausführungsform eines A/D-Wandlers des TAD-Typs, insgesamt mit Bezugszeichen 1 bezeichnet. Der A/D-Wandler 1 ist aufgebaut aus einem Impulsverzögerungsschaltkreis 10, einem Zwischenspeicher- und Enkoderschaltkreis 12 (LAE-Schaltkreis; LAE = latch and encoder) und einem Pufferschaltkreis 14. Der Impulsverzögerungsschaltkreis 10 ist aufbaut aus einer Mehrzahl n (n ist eine ganze Zahl) von Verzögerungseinheiten DU, welche in Serie miteinander verbunden sind, um jeweilige aufeinander folgende Verzögerungsstufen zu bilden, welche in 1 mit (1), (2), (3),... bezeichnet sind. Jede der Verzögerungseinheiten DU verzögert das hieran angelegte Eingangssignal um einen Betrag, der für jede Verzögerungseinheit im Wesentlichen gleich ist, wie nachfolgend noch beschrieben wird. Wie gezeigt, empfängt die erststufige Verzögerungseinheit DU als Eingang ein Impulssignal Pin von einer externen Quelle, gebildet aus aufeinander folgenden Impulsen, von denen jeder zu Beginn eines A/D-Wandlerabtastintervalls erzeugt wird. Eine Wandlereingangsspannung Vin wird über den Puffer 14 jeder der Verzögerungseinheiten DU zugeführt, wobei jeweilige Ausgangsspannungen von den Verzögerungseinheiten DU dem LAE-Schaltkreis 12 zugeführt werden. Ein Abtasttaktsignal SKS wird von einer externen Quelle dem LAE-Schaltkreis 12 zugeführt, um die aufeinander folgenden Abtastintervalle zu bestimmen. Der LAE-Schaltkreis 12 enthält eine Mehrzahl von Zwischenspeicher- oder Latch-Schaltkreisen (in der Zeichnung nicht gezeigt), um die jeweiligen Ausgangssignale von den Verzögerungseinheiten DU zu empfangen. Im Betrieb des A/D-Wandlers 1 führt am Ende eines jeden Abtastintervalls der LAE-Schaltkreis 12 eine Zwischenspeicherung der Ausgangswerte von den Verzögerungseinheiten durch und erkennt diejenige der Verzögerungseinheiten, welche das Impulssignal Pin zu diesem Zeitpunkt ausgibt, um somit die Position zu erkennen, die vom Impulssignal Pin innerhalb des Impulsverzögerungsschaltkreises 10 erreicht wurde.
Der LAE-Schaltkreis 12 wandelt dann dieses Erkennungsergebnis in einen digitalen Wert mit einer bestimmten Anzahl von Bits um, der diejenige der Verzögerungsstufen (1) bis (m) ausdrückt, welche von dem Impulssignal Pin erreicht wurde, indem es sequentiell durch die Verzögerungseinheiten des Impulsverzögerungsschaltkreises 10 beginnend mit der vordersten (erststufigen) Verzögerungseinheit DU geführt wurde. Die aufeinander folgenden, somit erhaltenen Digitalwerte bilden die auszugebenden A/D-gewandelten Daten vom A/D-Wandler 1, mit DT bezeichnet.
1B zeigt ein Beispiel des Aufbaus einer jeden Verzögerungseinheit DU in dieser Ausführungsform, wobei der interne Schaltkreis einer Verzögerungseinheit mit dem Bezugszeichen 2 versehen ist. Wie gezeigt, ist jede Verzögerungseinheit aufgebaut aus zwei CMOS-FET-Invertern INV (komplementäre Metalloxid-Halbleiter-Feldeffekttransistoren) in Serienverbindung, wobei jeder Inverter als ein Puffer wirkt und einem Eingangssignal vor der Ausgabe des Signals eine bestimmte Verzögerungsgröße (abhängig vom Pegel der Wandlereingangsspannung Vin) auferlegt.
Jeder Inverter besteht aus einem P-Kanal FET und einem n-Kanal-FET, wobei die Sourceelektrode des P-Kanal-FETs dafür vorgesehen ist, die Wandlereingangsspannung Vin von der Außenseite des Pufferschaltkreises 14 her zu empfangen (d.h. die analoge Signalspannung, welche Gegenstand der A/D-Wandlung ist), die Drainelektroden des P-Kanal-FET und des N-Kanal-FET miteinander verbunden sind und den Ausgangsanschluss des Inverters bilden und die Sourceelektrode des N-Kanal-FET mit Massepotential verbunden ist und die Gateelektroden des P-Kanal-FET und des N-Kanal-FET miteinander verbunden sind, um den Eingangsanschluss des Inverters zu bilden.
Die von jeder Verzögerungseinheit DU erzeugte Verzögerung ist umgekehrt proportional zum Pegel der Wandlereingangsspannung Vin. Die Anzahl (M) der Verzögerungsstufen wird basierend auf dem maximalen Pegel bestimmt, der von der Wandlereingangsspannung Vin angenommen werden kann.
Genauer gesagt, der Eingabe eines Impulses des Impulssignals Pin in den Impulsverzögerungsschaltkreis 10 folgend, werden, wenn die nächste steigende Flanke des Abtasttaktsignals CKS auftritt, die Ausgangspegel der Verzögerungseinheiten DU von dem LAE-Schaltkreis 12 zwischengespeichert (gelatcht), um damit die Position zu bestimmen, welche von dem Impulssignal Pin entlang der aufeinander folgenden Verzögerungsstufen des Impulsverzögerungsschaltkreises 10 erreicht wurde und diese Positionsinformation wird dann in einen numerischen (digitalen) Wert gewandelt, der den momentanen Pegel der Wandlereingangsspannung Vin ausdrückt, wobei dieser digitale Wert dann als A/D-gewandelte Daten DT ausgegeben wird.
Bei dieser Ausführungsform ist der A/D-Wandler 1 als Halbleiter-IC implementiert, das unter Verwendung von CMOS-Technologie hergestellt wird. Der LAE-Schaltkreis 12 wird durch Transistoren gebildet, welche von der minimal möglichen Größe sind, d.h. wird hergestellt unter Verwendung der kleinstmöglich praktikablen Gestaltungsregeln nach dem momentanen Stand der Technik, beispielsweise mit einer Leitungsbreite von 90 nm. Es ist jedoch ein spezielles Merkmal dieser Ausführungsform, dass der Impulsverzögerungsschaltkreis 10 des A/D-Wandlers 1 mit Transistoren gebildet ist, welche größere Abmessungen als diejenigen des LAE-Schaltkreises 12 haben. Genauer gesagt, die Transistoren des Impulsverzögerungsschaltkreises 10 sind von ausreichender Größe, um sicherzustellen, dass gleichförmige Verzögerungsbeträge von den jeweiligen Verzögerungseinheiten DU erzeugt werden, d.h., um sicherzustellen, dass für jeden bestimmten Pegel der Wandlereingangsspannung Vin im Wesentlichen identische Verzögerungsbeträge von jeder der Verzögerungseinheiten erzeugt werden, und zwar ungeachtet von Effekten herrührend von Herstellungsfehlern, insbesondere Defekten, welche die Größe von Gateelektroden in den FETs der Verzögerungseinheiten beeinflussen.
2A ist eine Darstellung des IC-Musters einer Verzögerungseinheit DU des Impulsverzögerungsschaltkreises 10 (wie auf einem IC-Chip ausgebildet), gebildet aus zwei CMOS-FET-Invertern in Serienverbindung, während 2B auf ähnliche Weise das Muster eines CMOS-FET-Inverters innerhalb des LAE-Schaltkreises 12 zeigt. In jedem Inverter oder Invertierer ist die Transistorbreite W des P-Kanal-FET größer als diejenige des N-Kanal-FET, um sicherzustellen, dass der P-Kanal-FET und der MOS-FET identische Pegel oder Werte der Treiberfähigkeit haben.
Wie ebenfalls in 2A gezeigt, haben die Transistoren im Impulsverzögerungsschaltkreis 10 jeweils eine Transistorlänge L, welche zweimal der Transistorlänge L der Transistoren im LAE-Schaltkreis 12 ist. Genauer gesagt, die Transistorlänge L eines Transistors im Impulsverzögerungsschaltkreis 10 beträgt das zweifache der minimalen Linienbreite. Zusätzlich ist die Transistorbreite W jedes Transistors im Impulsverzögerungsschaltkreis 10 zweimal derjenigen eines jeden Transistors im LAE-Schaltkreis 12. Die größere Größe der Transistoren im Impulsverzögerungsschaltkreis 10 stellt sicher, dass ein ausreichend hoher Wert oder Pegel der Treiberfähigkeit für diese Transistoren erreicht werden kann. Die Größe eines jeden Kontaktfensters Co, an welchem Kontakt in dem Linienmuster hergestellt wird, wird jedoch so klein wie möglich gemacht, sowohl in den Transistoren des LAE-Schaltkreises 12 als auch denjenigen des Impulsverzögerungsschaltkreises 10 und die Musterbreiten der Drainelektroden Dw, Dn und der Sourceelektroden Sp, Sn (jede hiervon ist größer als die Größe der Kontaktfenster, welche in dem Musterabschnitt gebildet sind) werden ebenfalls so klein wie möglich gemacht, sowohl bei den Transistoren des LAE-Schaltkreises 12 als auch denjenigen des Impulsverzögerungsschaltkreises 10.
Aufgrund der Tatsache, dass die Transistoren des Impulsverzögerungsschaltkreises 10 größer als diejenigen in anderen Schaltkreisabschnitten des A/D-Wandlers 1 sind, beispielsweise im LAE-Schaltkreis 12 (genauer gesagt, sie sind größer als die minimale Größe, welche nach dem momentanen Stand der Technik bei der CMOS-IC-Herstellungstechnologie praktikabel ist), kann sichergestellt werden, dass nur sehr geringe Schwankungen in den Musterflächen der Gateelektroden der Transistoren des Impulsverzögerungsschaltkreises 10 als Ergebnis von Auswirkungen von Herstellungseffekten, anhaftenden Staubpartikeln etc. auftreten. Somit können die notwendigen Gestaltungscharakteristiken und insbesondere die Gestaltungswerte für die Treiberfähigkeit oder Treiberleistung für diese Transistoren erreicht werden.
Im Ergebnis können die Verzögerungseigenschaften der Transistoren im Impulsverzögerungsschaltkreis 10 gleichförmig gemacht werden, d.h., es kann sichergestellt werden, dass bei jedem bestimmten Pegel der Wandlereingangsspannung Vin die aus diesen Transistoren gebildeten Inverter INV im Wesentlichen identische Verzögerungswerte erzeugen. Somit ändert sich die Auflösung der A/D-gewandelten Daten DT um nicht mehr als den kleinen Betrag, innerhalb dem sich die Wandlereingangsspannung Vin ändert, d.h., die Größe der differenziellen Nichtlinearität ist gering. Weiterhin wird die Herstellungsausbeute der A/D-Wandler-ICs erhöht.
Weiterhin nimmt der Schaltkreis für den Impulsverzögerungsschaltkreis 10 eine wesentlich geringere Chipflächengröße als der LAE-Schaltkreis 12 ein. Somit wird die Gesamtschaltkreisabmessung des A/D-Wandlers 1 nicht wesentlich dadurch erhöht, dass die Transistoren des Impulsverzögerungsschaltkreises 10 größer gemacht werden, so dass der A/D-Wandler bzw. der IC-Chip extrem kompakt gemacht werden kann.
Die Kontaktfenster der Transistoren des Impulsverzögerungsschaltkreises 10 sind so klein wie möglich, d.h. es wird die nach den Gestaltungsregeln minimal mögliche Größe angewendet, um nachteilige Effekte wie eine Nichtlinearität der Transistoreigenschaften zu vermeiden. Die Musterflächen einer jeden Drainelektrode Gn und Sourceelektrode Sn können somit in Relation zu den jeweiligen Musterflächen der Gateelektroden Gp und Gn klein gemacht werden. Auf diese Weise wird die Transistorgröße (in Beziehung zur minimal praktikablen Größe) nicht mehr als notwendig erhöht und die Drainkapazität eines jeden Transistors (welche proportional zur Musterfläche der Drainelektroden Dp und Dn ist), kann klein gehalten werden, so dass die Treiberfähigkeit des Transistors nicht aufgrund einer zunehmenden Größe der Drainkapazität sinkt. Im Ergebnis kann die Arbeitsgeschwindigkeit eines jeden der Transistoren, welche die Verzögerungseinheiten DU bilden, hoch gemacht werden und die Auflösung der A/D-Wandlung kann hoch sein.
Da bei dieser Ausführungsform die Transistorlänge L und die Transistorbreite W eines jeden Transistors im Impulsverzögerungsschaltkreis 10 groß gemacht wird, kann eine nötige Menge an Musterfläche für jede der Gateelektroden Gn erhalten werden, d.h. ausreichend, sicherzustellen, dass Effekte aufgrund von Herstellungsfehlern und anhaftenden Staubpartikeln die Leistung des Impulsverzögerungsschaltkreises 10 nicht merklich beeinflussen.
Die 3A und 3B zeigen andere IC-Muster für die Transistoren des A/D-Wandlers 1, wobei 3A das Muster eines Transistors einer Verzögerungseinheit DU im Impulsverzögerungsschaltkreis 10 zeigt und 3B das Muster eines CMOS-FET-Inverters zur Verwendung im LAE-Schaltkreis 12 zeigt. In diesem Fall bildet eine einzelne kammförmige Elektrode die jeweiligen Gateelektroden des P-Kanal-FET und des N-Kanal-FET des Inverters. Genauer gesagt, die kammförmige Elektrode wird wie gezeigt ausgebildet mit einem langgestreckten Rückenabschnitt und mit Paaren von Zahnabschnitten, welche sich von gegenüberliegenden Seiten des Rückenabschnitts aus erstrecken. Wie gezeigt bilden die Zahnabschnitte auf einer Seite des Rückenabschnitts jeweilige Abschnitte der Gateelektrode Gp des P-Kanal-FET, während die Zahnabschnitte auf der gegenüberliegenden Seite des Rückenabschnitts der jeweiligen Abschnitte der Gateelektrode Gn des N-Kanal-FET bilden.
Ein Sourcebereich und ein Drainbereich (Sp, Dp oder Sn, Dn) des entsprechenden FET liegen an gegenüberliegenden Seiten eines jeden dieser Gateelektrodenabschnitte. Die Transistorlängenabmessung L (d.h. die Musterbreite eines jeden der Abschnitte der Gateelektroden Gp, Gn) ist die minimal praktikable Leitungsbreite.
Es versteht sich, dass die Größen der Transistoren eines solchen CMOS-Inverters bei Bedarf leicht vergrößert werden können, indem einfach die Anzahl von Paaren der Zahnabschnitte (d.h. gegenüerliegender Gateelektrodenabschnitte) und der zugehörigen Drain- und Sourcebereiche erhöht wird.
Wie in 3A gezeigt, wird ein Herstellungsdefekt, der dazu führt, dass die Größe eines Gateelektrodenabschnitts (Zahnabschnitt der kammförmigen Struktur) kleiner als der Designwert wird, nur einen Teil der Gateelektrode eines Transistors des Impulsverzögerungsschaltkreises 10 beeinflussen. Wie jedoch in 3B gezeigt, wo die minimal praktikable Linienbreite wieder als Abmessung L des Transistors verwendet wird, kann ein solcher Herstellungsdefekt die effektive Gategröße eines Transistors zur Verwendung in dem LAE-Schaltkreis 12 wesentlich verringern, der die kammförmige Gateform nicht hat.
Da die Transistorlänge L eines jeden Transistors des Impulsverzögerungsschaltkreises 12 klein gemacht werden kann, lässt sich für diese Transistoren ein Hochgeschwindigkeitsbetrieb erreichen, wobei gleichzeitig ein ausreichend großer Musterbereich für die Gateelektroden Gn und Gp hergestellt werden kann, so dass sichergestellt ist, dass Herstellungsdefekte und anhaftende Staubpartikel die Leistung oder den Betrieb des Impulsverzögerungsschaltkreises 10 nicht merklich beeinflussen.
ZWEITE AUSFÜHRUNGSFORM
4 zeigt den Gesamtaufbau einer zweiten Ausführungsform eines A/D-Wandlers, bezeichnet mit Bezugszeichen 3. Der A/D-Wandler 3 enthält einen Impulsverzögerungsschaltkreis 30 und einen LAE-Schaltkreis 32 (latch and encoder), wobei der Impulsverzögerungsschaltkreis 30 M-Verzögerungseinheiten hat (wobei M 2^m beträgt und m eine ganze Zahl ist). Die zweite Ausführungsform enthält weiterhin einen Treiberpufferschaltkreis 35, einen Umlaufzählerschaltkreis 36, einen Verzögerungspufferschaltkreis 37 und einen Zählerzwischenspeicherschaltkreis (Latch-Schaltkreis) 38. Auf gleiche Weise wie bei dem Impulsverzögerungsschaltkreis 10 der ersten Ausführungsform empfängt jede der Verzögerungseinheiten des Impulsverzögerungsschaltkreises 30 die Wandlereingangsspannung Vin vom Pufferschaltkreis 14 und legt einen bestimmten Verzögerungsbetrag abhängig vom Pegel der Wandlereingangsspannung Vin an, wobei jede der Verzögerungseinheiten den gleichen Verzögerungsbetrag aufbringt. Die erststufige Verzögerungseinheit oder Verzögerungseinheit der ersten Stufe im Impulsverzögerungsschaltkreis 30 ist jedoch weiterhin als UND-Gatter mit zwei Eingängen ausgelegt, während jede der verbleibenden Verzögerungseinheiten DU als Inverter arbeitet (d.h. aus einer ganzzahligen Anzahl von in Serie verbundenen CMOS-Invertern gebildet ist). Jeder der CMOS-Inverter kann wie oben unter Bezug auf 2A oder 3A bei der ersten Ausführungsform aufgebaut sein.
Die anfangsstufige Verzögerungseinheit DU_i hat einen Aktivierungseingangsanschluss, der das Impulssignal Pin empfängt, während der Ausgang von der letzten oder endstufigen Verzögerungseinheit DU dem anderen Eingangsanschluss angelegt wird, so dass der Impulsverzögerungsschaltkreis 30 als ringförmige Verzögerungsleitung arbeitet. Bei jedem Abtastintervall (Messintervall) läuft das Impulssignal Pin entlang dieser ringförmigen Verzögerungsleitung eine Gesamtanzahl mal um, welche vom Pegel der Wandlereingangsspannung Vin bestimmt ist.
Es sei festzuhalten, dass 4 nicht beabsichtigt, ein detailliertes Schaltkreisdiagramm des Impulsverzögerungsschaltkreises 30 zu liefern und auch, dass verschiedene andere Ausgestaltungen zur Bildung einer solchen ringförmigen Verzögerungsleitung möglich sind, beispielsweise mit der erststufigen Verzögerungseinheit, die als Nicht-Oder-Gatter anstelle eines UND-Gatters arbeitet.
Am Ende eines jeden Abtastintervalls, welches eine bestimmte Dauer Ts hat, welche vom Abtasttaktsignal CKS bestimmt wird, speichert der LAE-Schaltkreis 32 die jeweiligen Ausgangspegel der Verzögerungseinheiten des Impulsverzögerungsschaltkreises 30 zwischen, um damit die Position zu erkennen, welche von dem Impuls Pin innerhalb des Impulsverzögerungsschaltkreises 30 erreicht wurde (d.h. die Anzahl von Verzögerungseinheiten, welche vom Impuls durchlaufen wurden, gezählt von der erststufigen Verzögerungseinheit DU_i aus) und aus dieser Positionsinformation werden die Bits niedriger Ordnung des A/D-Wandlerwertes erhalten.
Der Umlaufzählerschaltkreis 36 ist ein b-Bit-Synchronzähler (wobei b eine ganze Zahl ist), der abhängig von einem Betriebstaktsignal Ca zählt, welches von dem Treiberpufferschaltkreis 35 geliefert wird. Der Zwischenspeicherschaltkreis 38 führt eine Zwischenspeicherung des Zählwertes durch, der von dem Umlaufzählerschaltkreis 36 erhalten wird (d.h. wobei das Zählen am Beginn eines Abtastintervalls begonnen hat), und zwar bei jeder steigenden Flanke eines Zwischenspeicherimpulssignals LP, welches vom Verzögerungspufferschaltkreis 37 ausgegeben wird. Der Treiberpufferschaltkreis 35 erhält den von der endstufigen Verzögerungseinheit des Impulsverzögerungsschaltkreises 30 erzeugten Ausgang, wobei auf diesen Ausgang als Umlauftaktsignal CKC zurückgegriffen wird und überträgt es als Betriebstaktsignal CKA an einen Taktsignaleingangsanschluss des Umlaufzählerschaltkreises 36. Der Verzögerungspufferschaltkreis 37 empfängt das Abtasttaktsignal CKS entsprechend dem Abtasttaktsignal der ersten Ausführungsform und überträgt dieses Signal als Zwischenspeicherimpulssignal LP an den Zwischenspeicherschaltkreis 38.
Der Treiberpufferschaltkreis 35 besteht aus einer Mehrzahl von in Serie verbundenen Stufen, von denen jede ein CMOS-Inverter ist, wobei der endstufige Inverter des Treiberpufferschaltkreises 35 ausreichend Treiberleistung in Relation zur Eingangskapazität des Taktsignaleingangsanschlusses des Umlaufzählerschaltkreises 36 hat (d.h. einer Steuersignalversorgungsleitung innerhalb des Umlaufzählerschaltkreises 36). Jeder der anderen Inverter des Treiberpufferschaltkreises 35 ist so gestaltet, dass er ausreichend Treiberleistung hat, um den Inverter der folgenden Stufe zu betreiben.
Der Verzögerungspufferschaltkreis 37 hat den gleichen Aufbau und die Anzahl von Stufen wie der Treiberpufferschaltkreis 35, so dass die vom Verzögerungspufferschaltkreis 37 erzeugte Verzögerung identisch zu derjenigen ist, die vom Treiberpufferschaltkreis 35 erzeugt wird.
Bei dieser Ausführungsform arbeitet der LAE-Schaltkreis auf gleiche Weise wie der LAE-Schaltkreis 12 der ersten Ausführungsform. Beginnend vom Start eines Abtastintervalls zählt der Umlaufzählerschaltkreis 36 die Anzahl von vollständigen Umläufen des Impulssignals Pin entlang der ringförmigen Verzögerungsleitung des Impulsverzögerungsschaltkreises 30 basierend auf dem Betriebstaktsignal CKA. Dem Ende des Abtastintervalls folgend wird der Zwischenspeicherschaltkreis 38 von dem Zwischenspeicherimpulssignal LP angesteuert, um den Zählwert zwischenzuspeichern, der von dem Umlaufzählerschaltkreis 36 erhalten worden ist.
Da das Betriebstaktsignal CKA dem Umlaufzählerschaltkreis 36 über den Treiberpufferschaltkreis 35 zugeführt wird, ist, selbst wenn die Anzahl von Zählstufen in dem Umlaufzählerschaltkreis 36 groß ist (d.h. wenn die Anzahl von Bits im Zählwert groß ist), so dass die Kapazität der Taktsignalversorgungsleitung des Treiberpufferschaltkreises 35 hoch ist, ein stabiler Betrieb sichergestellt.
Jedoch wird das Betriebstaktsignal CKA gegenüber dem Umlauftaktsignal CKC um einen gewissen Betrag aufgrund der Übertragung durch den Treiberpufferschaltkreis 35 verzögert. Aus diesem Grund wird das Abtasttaktsignal CKS um den gleichen Betrag (in dem Verzögerungspufferschaltkreis 37) verzögert, um ein Zwischenspeicherimpulssignal LP zu werden, welches dem Zwischenspeicherschaltkreis 38 zugeführt wird, d.h., die Verzögerung des Betriebstaktsignals CKA bezüglich dem Umlauftaktsignal CKC ist identisch zur Verzögerung des Zwischenspeicherimpulssignals LP bezüglich des Abtasttaktsignals CKS.
Auf diese Weise können die jeweiligen Vorgänge der Zwischenspeicherung des Satzes von Ausgängen von dem Impulsverzögerungsschaltkreis 30 durch den LAE-Schaltkreis 32 und der Zwischenspeicherung des Zählwerts vom Umlaufzählerschaltkreis 36 durch den Zwischenspeicherschaltkreis 38 passend koordiniert werden.
Bei dieser Ausführungsform erzeugt der A/D-Wandler 3 jeden A/D-gewandelten Wert als Satz von Bits niedriger Ordnung von dem LAE-Schaltkreis 32, mit B_L angegeben und als Satz Bits höherer Ordnung, mit B_H angegeben, um die Ausgangsdaten DT zu bilden, welche den Pegel der Wandlereingangsspannung Vin ausdrücken.
Der A/D-Wandler 3 wird auf einen IC-Chip unter Verwendung des CMOS-Herstellungsprozesses auf gleiche Weise wie in der ersten Ausführungsform implementiert. Die Transistoren des Umlaufzählerschaltkreises 36 und des Zwischenspeicherschaltkreises 38, sowie diejenigen des LAE-Schaltkreises 32 werden größenmäßig so klein wie möglich gemacht, d.h., unter Verwendung der minimalen praktikablen Gestaltungsregel gebildet. Die Transistoren des Impulsverzögerungsschaltkreises 30 werden von größerer Abmessung als diejenigen des LAE-Schaltkreises 32, des Umlaufzählerschaltkreises 36 und des Zwischenspeicherschaltkreises 38 aus den glei chen Gründen wie oben für die erste Ausführungsform geschildert gemacht. Zusätzlich werden jedoch bei der zweiten Ausführungsform die Transistoren des Treiberpufferschaltkreises 35 und des Umlaufzählerschaltkreises 36 größer als diejenigen des LAE-Schaltkreises 32, des Umlaufzählerschaltkreises 36 und des Zwischenspeicherschaltkreises 38 gemacht. Dies wird gemacht, um sicherzustellen, dass genau identische Verzögerungsbeträge von dem Treiberpufferschaltkreis 35 und dem Verzögerungspufferschaltkreis 37 erzeugt werden, d.h. um sicherzustellen, dass die jeweiligen Verzögerungsbeträge, die von den CMOS-Invertern innerhalb des Treiberpufferschaltkreises 35 und des Verzögerungspufferschaltkreises 37 erzeugt werden, sich nicht als Ergebnis von Herstellungsfehlern und anhaftenden Staubpartikeln oder dergleichen ändern.
Die speziellen Ausgestaltungen der Transistoren, die zur Bildung der CMOS-Inverter in dem Impulsverzögerungsschaltkreis 30, dem Treiberpufferschaltkreis 35 und dem Verzögerungspufferschaltkreis 37 verwendet werden, können wie oben für die erste Ausführungsform beschrieben sein.
Bei dem A/D-Wandler 3 dieser Ausführungsform kann aufgrund der Tatsache, dass der Umlaufzählerschaltkreis 36 die Anzahl von Umläufen des Impulssignals Pin in der ringförmigen Verzögerungsleitung des Impulsverzögerungsschaltkreises 30 während eines Abtastintervalls zählt, die Anzahl von Verzögerungseinheiten (Anzahl von Verzögerungsstufen), die für den Impulsverzögerungsschaltkreis 30 notwendig ist, wesentlich verringert werden.
Da weiterhin die Größe der Transistoren, welche den Treiberpufferschaltkreis 35 und den Verzögerungspufferschaltkreis 37 bilden, größer als die Transistoren des LAE-Schaltkreises 32, des Umlaufzählerschaltkreises 36 und des Zwischenspeicherschaltkreises 38 sind, führen Herstellungsfehler und anhaftende Staubpartikel oder dergleichen nur zu geringen Schwankungen in den IC-Mustern der Gateelektroden der Transistoren im Treiberpufferschaltkreis 35 und im Verzögerungspufferschaltkreis 37, d.h., es gibt nur sehr kleine Abweichungen von dem Designmuster. Somit stimmen die Verzögerungscharakteristiken des Treiberpufferschaltkreises 35 und des Verzögerungspufferschaltkreises 37 mit den Designeigenschaften überein.
Da zusätzlich die Verzögerungseinheiten des Impulsverzögerungsschaltkreises 30 gleichförmige Verzögerungseigenschaften haben, hat der A/D-Wandler 3 einen stabilen Betrieb mit nur geringen Schwankungen in der Umwandlungsauflösung und somit nur einen geringen Grad an differenzieller Nicht-Linearität. Da weiterhin die jeweiligen Verzögerungsbeträge, die vom Treiberpufferschaltkreis 35 und vom Verzögerungspufferschaltkreis 37 erzeugt werden, genau aneinander angepasst werden können, werden die Bits höherer Ordnung eines jeden A/D-gewandelten Werts kor rekt mit den Bits niedriger Ordnung dieses Wertes koordiniert. Zusätzlich lässt sich die Herstellungsausbeute erhöhen.
DRITTE AUSFÜHRUNGSFORM
5 zeigt den allgemeinen Aufbau einer dritten Ausführungsform eines mit dem Bezugszeichen 5 bezeichneten A/D-Wandlers. Der A/D-Wandler 5 enthält einen Impulsverzögerungsschaltkreis 50, der in Aufbau und Funktion dem Impulsverzögerungsschaltkreis 10 der ersten Ausführungsform entspricht. Bei der dritten Ausführungsform wird jedoch die Anzahl M der Verzögerungseinheit DU gleich 2^m gemacht, wobei m eine positive ganze Zahl ist.
Anstelle des LAE-Schaltkreises 12 der ersten Ausführungsform enthält der A/D-Wandler 5 einen Abtasttaktsignalerzeugungsschaltkreis 52 (nachfolgend als Taktsignalerzeugungsschaltkreis bezeichnet), einen Addiererschaltkreis 56 und einen Satz von vier Impulspositionsnumerierungsschaltkreisen 54a, 54b, 54c und 54d, welche jeweils identischen Aufbau haben. Der Taktsignalerzeugungsschaltkreis 52 erzeugt einen Satz von vier Abtasttaktsignalen CK1, CK2, CK3 und CK4, welche jeweils entsprechend den Impulspositionsnumerierungsschaltkreisen 54a bis 54d zugeführt werden und sich untereinander in ihrer Phase unterscheiden. Es sei festzuhalten, dass die Anzahl von Impulspositionsnumerierungsschaltkreisen mit ihren entsprechenden Abtasttaktsignalen von vier abweichend sein kann. Jeder der Impulspositionsnumerierungsschaltkreise führt eine im Wesentlichen ähnliche Funktion zu derjenigen des LAE-Schaltkreises 12 der ersten Ausführungsform durch, jedoch werden bei der vorliegenden Ausführungsform entsprechende numerische Werte, welche von den Impulspositionsnumerierungsschaltkreisen bei jedem A/D-Wandlungsvorgang erzeugt werden, im Addiererschaltkreis 56 kombiniert, um einen letztendlichen numerischen Ausgangswert zu erhalten und die Impulspositionsnumerierungsschaltkreise arbeiten mit jeweils unterschiedlichen Abtastintervalldauern, wie nachfolgend beschrieben wird.
Der Grundaufbau des Taktsignalerzeugungsschaltkreises 52 ist in 6A gezeigt und die Phasenbeziehungen der Abtasttaktsignale CK1 bis CK4 sind im Zeitdiagramm von 6B gezeigt. Wie gezeigt, arbeitet der Taktsignalerzeugungsschaltkreis 52 anhand eines von extern zugeführten Referenztaktsignals CK0, wobei eine Periode des Signals als Referenzabtastsignal Ts bezeichnet ist.
Wie in 6B gezeigt, haben die Impulspositionsnumerierungsschaltkreise 54a bis 54d jeweils unterschiedliche Abtastintervalle Ts1 bis Ts4, wobei jedes bei einem gemeinsamen Startzeitpunkt t0 beginnt. Am Ende des entsprechenden Abtastintervalls erhält jeder der Impulspositionsnumerierungsschaltkreise einen numerischen Wert DTn (wobei in dieser Ausführungsform n von 1 bis 4 reicht), der die Gesamtanzahl von Verzögerungsstufen anzeigt, welche vom Impulssignal Pin in dem Impulsverzögerungsschaltkreis 50 bis zu diesem Zeitpunkt durchlaufen wurden. Jeder numerische Wert DTn wird als m Bits erhalten und diese werden im Addiererschaltkreis 56 summiert, um einen letztendlichen numerischen Wert mit (m + log₂n) Bits zu erhalten, der der digitale numerische Ausgangswert ist und die Ausgangsdaten DT bildet.
Bezugnehmend auf 6A, so enthält der Taktsignalerzeugungsschaltkreis 52 einen Eingangsstufeninverter INV0, der das Referenztaktsignal TK0 empfängt und vier Ausgangsstufeninverter INV1 bis INV4, von denen jeder den Ausgang vom Inverter INV0 empfängt und welche jeweils die Abtasttaktsignale CK1 bis CK4 erzeugen. Wird die Verzögerungszeit einer Verzögerungseinheit DU beim momentanen Pegel der Wandlereingangsspannung Vin als Einheitsverzögerungsbetrag Td bezeichnet, unterscheiden sich die Abtasttaktsignale CKn jeweils phasenmäßig um Beträge, welche sich um ein Mehrfaches von ΔT unterscheiden, wobei ΔT = Td/n, wie in 6B gezeigt. Genauer gesagt, die Abtasttaktsignal CK2, CK3 und CK4 werden jeweils bezüglich des Abtasttaktsignals CK1 um Beträge ΔT, 2ΔT und 3ΔT phasen verzögert, wobei ΔT = Td/4. Wie nachfolgend beschrieben wird dies erreicht, in dem die Transistoren, welche die Inverter des Taktsignalerzeugungsschaltkreises 52 bilden, geeignet ausgebildet werden.
Da der Wert der Einheitsverzögerungszeit Td sich mit dem Pegel der Wandlereingangsspannung Vin ändert, wird die Wandlereingangsspannung Vin als Versorgungsspannung des Taktsignalerzeugungsschaltkreises 52 angelegt, wie in 8 gezeigt, wo der genauer Aufbau des Taktsignalerzeugungsschaltkreises 52 gezeigt ist.
In 8 ist jeder Inverter ein CMOS Inverter, der wie die Inverter der voranstehenden Ausführungsformen aufgebaut sein kann. Bei dieser Ausführungsform werden jedoch die Größen der jeweiligen Transistoren, die in den Ausgangsstufeninvertern INV1 bis INV4 verwendet werden, so eingestellt, dass die Beziehung erhalten wird, die in dem Wellenformdiagramm von 9 erhalten wird, d. h. die Beziehung zwischen den Verzögerungen der jeweiligen Ausgangssignale von den Invertern. Mit anderen Worten, besagte Verzögerungen bestimmen die Beträge, um welche die Abtastintervalle Ts1 bis Ts4 gemäß 9 mit der aufeinanderfolgend anwachsenden Dauer sind.
Genauer gesagt, die Gestaltung eines Ausgangsstufeninverters als INVi (wobei i bei dieser Ausführungsform 1 bis 4 beträgt) werden die Länge Lp und die Breite Wp der Gateelektrode des P-Kanal-FET und die Länge Ln und die Breite Wn der Gate elektrode des n-Kanal-FET des Inverters INVi, der ein Abtasttaktsignal Cki empfängt, jeweils auf geeignete Werte festgelegt, d. h., die jeweiligen Größen des P-Kanal-FET und des N-Kanal-FET werden geeignet festgelegt, um den benötigten Verzögerungsbetrag für den Inverter bezüglich der anderen Ausgangsstufeninverter zu erzeugen.
Diese sich ändernden Transistorabmessungswerte sind in 8 jeweils für das Beispiel als Wp1, Lp1 für die Transistorbreite und Transistorlänge des P-Kanal-FET des Inverters angegeben, der das Abtasttaktsignal CK1 erzeugt und mit Wn1 und Ln1 für die Transistorbreite und Transistorlänge des N-Kanal-FET dieses Inverters.
Wie in 6B gezeigt, steigen mit dem Start einer jeden Periode des Abtastsignals CK1, der als gemeinsamer Startzeitpunkt t0 verwendet wird und als Ergebnis der aufeinanderfolgenden Phasenverschiebungen Δt, 2Δt und 3Δt der Abtasttaktsignale CK2 bis CK4 bezüglich CK1, die Abtastintervalle Ts1 bis Ts4 entsprechend den Abtasttaktsignalen CK1 bis CK4 (genauer gesagt entsprechend den jeweiligen Impulspositionsnumerierungsschaltkreisen 54a bis 54b) in ihrer Dauer aufeinanderfolgend in Inkrementen von Δt an.
Es sei bei dieser Ausführungsform angenommen, dass die gemeinsamen Startzeitpunkte t0 durch das Abtasttaktsignal CK1 definiert sind. Wie jedoch in 5 gezeigt, wäre es gleichermaßen möglich, dass das Referenztaktsignal CK0 jedem der Impulspositionsnumerierungsschaltkreise zur Definition der gemeinsamen Startzeitpunkte t0 anstelle des Abtasttaktsignals CK1 zugeführt wird.
Bei dieser Ausführungsform entspricht das Ende eines jeden der entsprechenden Abtastintervalle der Impulspositionsnumerierungsschaltkreise (d. h. der Punkt, an dem der von dem Impulssignal Pin entlang der Verzögerungseinheiten des Impulsverzögerungsschaltkreises 50 erreicht wird, als numerischer Wert erkannt und ausgedrückt wird) einer steigenden Flanke des entsprechenden Abtasttaktsignals Cki, es wäre jedoch gleichermaßen möglich, dass dieser Punkt einer fallenden Flanke des Abtasttaktsignals entspricht.
Es sei festzuhalten, dass, selbst wenn der Pegel der Wandlereingangsspannung Vin konstant ist, jeweils unterschiedliche numerische Werte von den Impulspositionsnumerierungsschaltkreisen 54a bis 54b bei jedem Wandlungsvorgang erzeugt werden. Dies aufgrund der Tatsache, da die Abtastintervalle tsi sich jeweils um den Einheitsverzögerungsbetrag Δt unterscheiden, so dass die numerischen Werte Dti (wobei i im Bereich von 1 bis 4 bei dieser Ausführungsform liegt), welche von den Impulspositionsnumerierungsschaltkreisen erzeugt werden (bei jedem bestimmten Pegel der Wandlereingangsspannung Vin) jeweils um den Betrag Vd/n verschoben sind, wobei Vd der Betrag einer Spannung entsprechend einem LSB (least significant bit) eines numerischen Wertes Dti ist. Im Ergebnis werden die numerischen Werte DT1 bis DTn vom Addiererschaltkreis zusammenaddiert und der sich ergebende Ausgangswert DTA steigt um einen Betrag gleich 1 LSB jedes Mal dann an, wenn der Pegel der Wandlereingangsspannung Vin um den Betrag Vd/n ansteigt.
Dies ist in 6 gezeigt, wo C1, C2, C3 und C4 jeweils die A/D-Wandlereigenschaften der einzelnen Impulspositionsnumerierungsschaltkreise 54a bis 54d bezeichnen. Wie gezeigt, unterscheiden sich, wenn die Wandlereingangsspannung Vin auf einen bestimmten Wert Vin1 liegt, aufgrund der jeweiligen Unterschiede zwischen den Abtastintvalldauern der Impulspositionsnumerierungsschaltkreise, die jeweiligen numerischen Werte, die von den Impulspositionsnumerierungsschaltkreisen 54a bis 54c erzeugt werden, aufeinanderfolgend voneinander in Inkrementen gleich 1/4 eines LSB eines einzelnen Impulsnumerierungsschaltkreises, d. h. 1/4 der Quantisierungsschrittgröße eines einzelnen Impulsnumerierungsschaltkreises.
Als Ergebnis der Ermittlung eines jeden gewandelten Ausgangswertes der Daten DTA durch Summierung der Ausgangswerte von n Impulsnumerierungsschaltkreisen, wird die A/D-Wandlerauflösung um log₂n im Vergleich zu der ersten Ausführunsform erhöht, ohne dass die Anzahl von Verzögerungseinheiten erhöht wird.
Weiterhin ist der Dynamikbereich der Daten DTA, die so vom Addiererschaltkreis 56 erhalten werden, n mal größer als der Dynamikbereich der Daten Dti, welche von einem einzelnen der Impulspositionsnumerierungsschaltkreise erzeugt werden.
Der A/D-Wandler 5 dieser Ausführungsform wird auf einem IC-Chip unter Verwendung des CMOS-Herstellungsprozesses implementiert, wie bei der ersten Ausführungsform. Die Transistoren, welche die Impulspositionsnumerierungsschaltkreise 54a bis 54d bilden und der Addiererschaltkreis 56 werden jeweils größenmäßig so klein wie möglich gemacht, d. h. unter Verwendung der minimal möglichen CMOS-Mustergestaltungsregeln gebildet. Die Transistoren des Impulspositionsnumerierungsschaltkreises 50 sind größer gemacht als diejenigen der Impulspositionsnumerierungsschaltkreise 54a bis 54b und des Addiererschaltkreises 56, und zwar aus den gleichen Gründen wie oben unter Bezug auf die erste Ausführungsform beschrieben. Zusätzlich werden jedoch die Transistoren des Taktsignalerzeugungsschaltkreises 52 größer als diejenige der Impulspositionsnumerierungsschaltkreise 54a bis 54b und des Addiererschaltkreises 56 gemacht. Dies wird gemacht, um sicherzustellen, dass die jeweiligen unterschiedlichen Verzögerungsbeträge, die von den Invertern INV1 bis INV4 gemäß 8 erzeugt werden, genau bestimmbar sind, d. h., um sicher zu stellen, dass die Beziehungen zwischen den Verzögerungsbeträgen, welche von diesen CMOS-Invertern erzeugt werden, sich nicht von den angestrebten oder Gestaltungswerten aufgrund von Herstellungsdefekten etc. unterscheiden.
Die Muster der Transistoren des Impulspositionsnumerierungsschaltkreises 50 und des Taktsignalerzeugungsschaltkreises 52 dieser Ausführungsform können wie bei der ersten Ausführungsform gemäß den 2A oder 3A sein.
Bei dem A/D-Wandler 5 dieser Ausführungsform führt die Mehrzahl von Impulspositionsnumerierungsschaltkreisen 54a bis 54d die A/D-Wandlung im Wesentlichen gleichzeitig durch und die hierdurch erhaltenen Ergebnisse werden geeignet kombiniert, um A/D-gewandelte Daten mit einem hohen Auflösungsgrad zu erhalten, ohne dass ein Anstieg in der Dauer des Messintervalls (d. h. des Abtastintervalls) oder ein Anstieg der Anzahl von Verzögerungseinheiten notwendig ist. Somit kann eine A/D-Wandlung rasch und mit hoher Auflösung durchgeführt werden.
Wie oben beschrieben sind die Transistoren des Impulspositionsnumerierungsschaltkreises 50 und des Taktsignalerzeugungsschaltkreises 52 größer als diejenige in anderen Schaltkreisabschnitten (insbesondere der Impulspositionsnumerierungsschaltkreise 54a bis 54d und des Addiererschaltkreises 56), so dass die Größe des Gatebereichs in jedem der Transistoren des Impulsverzögerungsschaltkreises 50 und des Taktsignalerzeugungsschaltkreises 52 ausreichend groß gemacht werden kann. Das heißt, selbst wenn die tatsächlichen (effektiven) Größen der Gatebereiche sich aufgrund von Effekten durch Herstellungsfehler, anhaftenden Staubpartikeln etc. untereinander ändern, können die gewünschten Betriebscharakteristiken für die Transistoren erreicht werden.
Somit kann zusätzlich zur Bereitstellung einer Gleichförmigkeit der jeweiligen Verzögerungsbeträge, die von den Verzögerungseinheiten DU bei jedem bestimmten Pegel der Wandlereingangsspannung Vin erzeugt werden, sichergestellt werden, dass die jeweiligen Messintervalle der Impulspositionsnumerierungsschaltkreise 54a bis 54d sich aufeinanderfolgend durch die festgelegten ganzzahligen Vielfachen von Δt unterscheiden. Somit kann eine Auflösung der Ausgangsdaten erreicht werden, in dem die numerischen Werte addiert werden, welche von den Impulspositionsnumerierungsschaltkreisen 54a bis 54d erzeugt werden, wobei eine Optimierung möglich ist. Der A/D-Wandler 5 kann mit nur einem geringen Wert einer differentiellen Nicht-Linearität stabile Wandlereigenschaften haben. Zusätzlich wird die Herstellungsausbeute der ICs, in welchen der A/D-Wandler 5 implementiert ist, hoch.
Diese Ausführungsform wurde für den Fall beschrieben, bei dem eine Anzahl n von Impulspositionsnumerierungsschaltkreisen 4 beträgt; es ist jedoch gleichermaßen möglich, eine größere Anzahl von Impulspositionsnumerierungsschaltkreisen zu verwenden.
Weiterhin wurde aus Gründen der Einfachheit der Beschreibung die Anzahl von Verzögerungseinheiten DU als M = 2^m festgelegt, wobei m eine positive ganze Zahl ist. Es wäre jedoch gleichermaßen möglich, andere Werte für die Anzahl von Verzögerungseinheiten vorzusehen.
VIERTE AUSFÜHRUNGSFORM
10 zeigt den allgemeinen Aufbau einer vierten Ausführungsform eines A/D-Wandlers, der mit dem Bezugszeichen 1a bezeichnet ist. Der Unterschied zum A/D-Wandler 1 der ersten Ausführungsform liegt darin, dass ein Pufferschaltkreissatz 11 zwischen den Impulspositionsnumerierungsschaltkreis 10 und den LAE-Schaltkreis 12 gesetzt ist. Der Pufferschaltkreissatz 11 enthält eine identische Anzahl von Invertierern zur Anzahl von Verzögerungseinheiten DU des Impulsverzögerungsschaltkreises 10, wobei jeder Inverter INV des Pufferschaltkreissatzes 11 zwischen einen Ausgangsanschluss einer entsprechenden der Verzögerungseinheiten DU und einen entsprechenden Eingangsanschluss des LAE-Schaltkreises 12 gesetzt ist, um als Pufferschaltkreis zu wirken.
Bei dieser Ausführungsform sind zusätzlich zu der Tatsache, dass die Transistoren des Impulsverzögerungsschaltkreises 10 größer als diejenigen des LAE-Schaltkreises 12 gemacht sind, die Transistoren des Pufferschaltkreissatzes 11 ebenfalls größer als diejenigen des LAE-Schaltkreises 12 gemacht. Die Größe eines jeden Transistors im Pufferschaltkreissatz 11 liegt jedoch zwischen der Größe eines jeden Transistors im Impulsverzögerungsschaltkreis 10 und der eines jeden Transistors im LAE-Schaltkreis 12 (d. h., die Größe eines jeden P-Kanal-FET des Pufferschaltkreissatzes 11 liegt zwischen derjenigen eines jeden P-Kanal-FET des Impulsverzögerungsschaltkreises 10 und derjenigen eines jeden P-Kanal-FET des LAE-Schaltkreises 12 und die Größe eines jeden n-Kanal-FET des Pufferschaltkreissatzes 11 liegt zwischen derjenigen eines jeden n-Kanal-FET des Impulsverzögerungsschaltkreises 10 und derjenigen eines jeden n-Kanal-FET des LAE-Schaltkreises 12.
Die Inverter des Pufferschaltkreissatzes 11 dienen dazu, Auswirkungen einer Differenz zwischen den Schaltpegeln der Inverter des Impulsverzögerungsschaltkreises 10 und den Schaltpegeln der Inverter des LAE-Schaltkreises 12 zu verringern, d. h., eine Differenz, die von den jeweiligen unterschiedlichen Größen der Transistoren herrührt, welche die Inverter des Impulsverzögerungsschaltkreises 10 bilden und den Transistoren im LAE-Schaltkreis 12. Zusätzlich dient der Einbau der Inverter des Pufferschaltkreissatzes 11 dazu, Auswirkungen von Änderungen der obigen Differenz auf die Schaltpegel zu absorbieren, welche aufgrund einer Langzeitdrift der Transistoreigenschaften auftreten können. Im Ergebnis können ungeachtet von Änderungen der Betriebsbedingungen (z. B. Änderungen im Änderungsbereich der Wand lereingangsspannung Vin, Variationen zwischen den jeweiligen Schwellenwertspannungen der Transistoren, Änderungen in der Betriebstemperatur etc.) die Position des verzögerten Pulses im Wesentlichen genau durch den Zwischenspeichervorgang des LAE-Schaltkreises 12 in jedem Messintervall bestimmt werden, so dass ein stabiler Betrieb des A/D-Wandlers 1a erreicht werden kann.
FÜNFTE AUSFÜHRUNGSFORM
Die dritte Ausführungsform kann in ihrem Gesamtaufbau in Form der fünften Ausführungsform 5a von 11 modifiziert werden, indem ein Pufferschaltkreissatz 51 zwischen den Impulsverzögerungsschaltkreis 50 und jeden der Impulspositionsnumerierungsschaltkreise 54a bis 54d gesetzt wird. Genauer gesagt, der Pufferschaltkreissatz 51 ist aufgebaut aus einem Satz von Invertern INV, welche als jeweilige Pufferschaltkreise dienen, wobei jeder Inverter zwischen einen Ausgangsanschluss einer entsprechenden der Verzögerungseinheiten DU und einen entsprechenden Eingangsanschluss eines jeden der Impulspositionsnumerierungsschaltkreise 54a bis 54d gesetzt ist. Selbst wenn in diesem Fall die Anzahl von Impulspositionsnumerierungsschaltkreisen erhöht wird, so dass der Betrag der Kapazität, welche betrieben werden muss, um den verzögerten Impuls von dem Impulsverzögerungsschaltkreis 50 über die Versorgungsleitung einem jeden der Impulspositionsnumerierungsschaltkreise zuzuführen, entsprechend erhöht wird, kann der Pufferschaltkreissatz 51 ausreichend Treiberkapazität haben, um einen stabilen Betrieb sicher zu stellen, d. h., um sicher zu stellen, dass identische Verzögerungsbeträge durch die Inverter des Pufferschaltkreissatzes 51 erzeugt werden. Eine differenziale Nicht-Linearität im A/D-Wandlervorgang aufgrund von Unterschieden zwischen den jeweiligen Verzögerungsbeträgen kann damit vermieden werden.
Um dies zu erreichen, werden die den Pufferschaltkreis 51 bildenden Transistoren größer in ihren Abmessungen als diejenige der Impulspositionsnumerierungsschaltkreise gemacht, z. B. können sie in ihrer Größe zwischen den Transistoren des Impulsverzögerungsschaltkreises 50 und denjenigen der Impulspositionsnumerierungsschaltkreise liegen, wie für die obige vierte Ausführungsform beschrieben.
ANDERE AUSFÜHRUNGSFORMEN
Es sei festzuhalten, dass die Erfindung nicht auf die oben beschriebenen Ausführungsformen beschränkt ist und das verschiedene andere Ausgestaltungen Kombinationen jeweiliger Merkmale von Ausführungsformen etc. gemacht werden können, welche nach wie vor unter den Umfang der vorliegenden Erfindung fallen, wie er durch die nachfolgenden Ansprüche und deren Äquivalente definiert ist.
Beispielsweise ist es nicht zwingend notwendig, dass die Wandlereingangsspannung Vin als Versorgungsspannung über die Inverter einer jeden der Verzögerungseinheiten angelegt wird, wie in 1B gezeigt wird. Eine andere Anordnung zum Anlegen der Wandlereingangsspannung Vin ist in dem Schaltkreisteildiagramm von 12A gezeigt. In diesem Fall ist ein Steuertransistor Trc in Serienverbindung mit einem entsprechenden der Inverter INV der Versorgungseinheit eines Impulsverzögerungsschaltkreises, beispielsweise des Impulsverzögerungsschaltkreises 10 und die Wandlereingangsspannung Vin wird als Steuereingang der Gateelektrode dieses Steuertransistors zugeführt.
Genauer gesagt, im Beispiel von 12, wo jeder Inverter aus einem Paar aus einem CMOS-P-Kanal-FET und n-Kanal-FET gebildet ist, ist jeder Steuertransistor Trc zwischen eine (positive) DC-Versorgungsspannung (nicht gezeigt) und die Drainelektrode des P-Kanal-FET des entsprechenden CMOS-Inverters geschaltet. Auf diese Weise wird der Pegel eines jeden durch jeden Inverter fließenden Stromes und damit die Verzögerungsgröße, die von jedem Inverter erzeugt wird, abhängig vom Pegel der Wandlereingangsspannung Vin gesteuert (genauer gesagt, sie ändert sich umgekehrt proportional zu diesem Spannungspegel), so dass ein ähnlicher Betrieb wie in den voranstehenden Ausführungsformen erreicht werden kann.
Weiterhin ist die Anzahl von Invertern, welche jede Verzögerungseinheit bilden, nicht auf die gezeigten Beispiele begrenzt. Jede Verzögerungseinheit kann aus einem einzelnen CMOS-Inverter wie im Beispiel von 12 gebildet sein oder sie kann aus drei oder mehr Invertern in Serienverbindung gebildet sein.

Claims

Ein A/D-Wandler (analog/digital-Wandler) zum wiederholten Wandeln eines Pegels einer Wandlereingangsspannung in einen digitalen numerischen Ausgangswert in aufeinanderfolgenden Messintervallen, wobei der A/D-Wandler aufweist: einen Impulsverzögerungsschaltkreis, aufweisend eine Mehrzahl von Verzögerungseinheiten, welche als aufeinanderfolgende Verzögerungsstufen verbunden sind, wobei eine erststufige der Verzögerungseinheiten ein extern angelegtes Impulssignal bei Beginn eines jeden der Messintervalle empfängt, die Wandlereingangsspannung zur Steuerung einer jeden der Verzögerungseinheiten angelegt wird, und jede der Verzögerungseinheiten das Impulssignal mit einem Verzögerungsbetrag überträgt, der sich abhängig von dem Pegel der Wandlereingangsspannung ändert; und eine Encoder-Schaltkreisvorrichtung, die zum Empfang entsprechender Ausgänge der Verzögerungseinheiten angeschlossen ist, um eine Gesamtanzahl der Verzögerungsstufen zu erkennen, welche von dem Impulssignal bis zum Ende des Messintervalls durchlaufen wurde und zum Erhalt wenigstens eines Satzes von Bits niedriger Ordnung des digitalen Ausgangswertes aus besagter Gesamtanzahl, wobei sowohl der Impulsverzögerungsschaltkreis als auch die Encoder-Schaltkreisvorrichtung eine Mehrzahl von Transistoren aufweist; bei jedem von entsprechenden Werten des Wandlereingangsspannungspegels die Verzögerungseinheiten gleichförmig einen entsprechenden bestimmten Verzögerungsbetrag erzeugen; und jeder der Transistoren des Impulsverzögerungsschaltkreises von größerer Größe als die Transistoren ist, welche bestimmte andere Abschnitte des A/D-Wandlers bilden, wobei die bestimmten anderen Abschnitte wenigstens einen Teil der Encoder-Schaltkreisvorrichtung umfassen.
Der A/D-Wandler nach Anspruch 1, wobei jeder der Transistoren ein Feldeffekttransistor ist und wobei eine Größe eines Gateelektrodenbereiches in jedem Transistor des Impulsverzögerungsschaltkreises größer als diejenige eines jeden Transistors in den bestimmten anderen Abschnitten ist.
Der A/D-Wandler nach Anspruch 1, wobei jede der Verzögerungseinheiten einen oder mehrere CMOS-FET-Inverter (komplementäre Metalloxidhalbleiterfeldeffekttransistoren) aufweist, wobei jeder von entsprechenden P- Kanal-FETs der Inverter der Verzögerungseinheiten mit einem Bereich einer Gateelektrode ausgebildet ist, der größer als der entsprechender P-Kanal-FETs der bestimmten anderen Abschnitte ist und jeder der entsprechenden N-Kanal-FETs der Inverter der Verzögerungseinheiten mit einem Gatelektrodenbereich ausgebildet ist, der größer als der von entsprechenden N-Kanal-FETs der bestimmten anderen Abschnitte ist.
Der A/D-Wandler nach Anspruch 1, wobei der Impulsverzögerungsschaltkeis als Ringverzögerungsleitung ausgebildet ist und wobei der A/D-Wandler weiterhin aufweist: einen Zählerschaltkreis mit einem Zählereingangsanschluss, der zum Empfang des Impulssignals vom Ausgang einer bestimmten der Verzögerungseinheiten angeschlossen ist, um einen Zählwert zu erhalten, der die Anzahl von Malen ausdrückt, wie oft das Impulssignal entlang des Impulsverzögerungsschaltkreises während des Messintervalls umgelaufen ist; und einen Zählerzwischenspeicherschaltkreis zum Zwischenspeichern eines Zählwerts des Zählerschaltkreises in Antwort auf ein extern zugeführtes Zwischenspeicherzeitpunktsignals, welches bei Beendung des Messintervalls erzeugt wird und zum Erhalten von Bits höherer Ordnung des digitalen numerischen Ausgangswertes aus dem Zählwert; wobei der A/D-Wandler einen ersten Pufferschaltkreis zum Übertragen des Impulssignals von der bestimmten der Verzögerungseinheiten an den Zählereingangsanschluss des Zählerschaltkreises und einen zweiten Pufferschaltkreis zum Übertragen des Zwischenspeicherzeitpunktsignals an den Zählerzwischenspeicherschaltkreis aufweist, der erste Pufferschaltkreis und der zweite Pufferschaltkreis im Wesentlichen identische vorbestimmte Werfe einer Signalübertragungsverzögerung haben, und jeder der entsprechenden Transistoren, welche den ersten Pufferschaltkreis und den zweiten Pufferschaltkreis bilden, von größerer Größe als Transistoren ist, welche bestimmte andere Abschnitte des A/D-Wandlers bilden, wobei die bestimmten anderen Abschnitte wenigstens einen Teil der Encoder-Schaltkreisvorrichtung umfassen.
Der A/D-Wandler nach Anspruch 1, wobei die Encoder-Schaltkreisvorrichtung aufweist: einen Abtasttaktsignalerzeugungsschaltkreis, gesteuert von der Wandlereingangsspannung, zur Erzeugung von n Abtasttaktsignalen, welche sich je weils phasenmäßig voneinander um einen Betrag gleich 1/n mal einem Betrag der Verzögerung unterscheiden, welche momentan von jeder der Verzögerungseinheiten aufgebracht wird, wobei n eine ganze Zahl von 2 oder größer ist; n Impulspositionsnumerierungsschaltkreise, jeder in Verbindung mit dem Impulsverzögerungsschaltkreis und in jedem von aufeinanderfolgenden A/D-Wandlervorgängen betreibbar, um einen numerischen Wert zu ermitteln, der eine Gesamtanzahl von Verzögerungsstufen ausdrückt, welche von dem Impulssignal während eines Messintervalls entsprechend dem Impulspositionsnumerierungsschaltkreis durchlaufen werden, wobei die Dauer des entsprechenden Messintervalls durch ein entsprechendes der Abtasttaktsignale bestimmt wird und wobei jeweilige entsprechende Messintervalle der Impulspositionsnumerierungsschaltkreise sich aufeinanderfolgend durch eine Dauer von 1/n mal des Verzögerungsbetrags einer jeden der Verzögerungseinheiten unterscheiden, und eine Addiererschaltkreisvorrichtung zum Zusammenaddieren jeweiliger numerischer Werte, welche von den Impulspositionsnumerierungsschaltkreisen erhalten wurden und zum Erhalten von Bits des digitalen numerischen Ausgangswertes aus dem Additionsergebnis, wobei jeder der entsprechenden Transistoren, welche den Abtasttaktsignalerzeugungsschaltkreis bilden, von größerer Größe als Transistoren ist, welche andere Teile der Encoder-Schaltkreisvorrichtung bilden.
Der A/D-Wandler nach Anspruch 5, wobei der Abtasttaktsignalerzeugungsschaltkreis n CMOS-FET-Inverter (komplementäre Metalloxidhalbleiterfeldeffekttransistoren) aufweist, welche gemeinsam ein Referenztaktsignal empfangen und jeweils n Abtasttaktsignale erzeugen, und wenigstens entweder die Transistorlängenabmessungen oder die Transistorbreitenabmessung eines jeden Transistors in jedem der Inverter so bestimmt ist, dass ein bestimmter Betrag einer Signalübertragungsverzögerung des Inverters abhängig von einer benötigten Größe einer Phasenverschiebung eines Ausgangsabtasttaktsignals von dem Inverter gegenüber dem Referenztaktsigna erzeugt wird.
Der A/D-Wandler nach Anspruch 5, wobei der Abtasttaktsignalerzeugungsschaltkreis einen eingangsstufigen CMOS-FET (komplementärer Metalloxidhalbleiterfeldeffekttransistor), dem die Wandlereingangsspannung als Versorgungsspannung zugeführt wird und dessen Eingangsanschluss zum Empfang eines extern zugeführten Taktsignals angeschlossen ist, sowie n CMOS-FET-Ausgangsstufeninverter aufweist, denen jeweils die Wandlereingangsspannung als Versorgungsspannung zugeführt wird und von denen jeder mit einem Eingangsanschluss zum Empfang eines Referenztaktsignals angeordnet ist, welches von einem Ausgangsanschluß des eingangsstufigen Inverters erzeugt wird, um entsprechende der n Abtasttaktsignale zu erzeugen; wobei wenigstens entweder die Transistorlängenabmessung oder die Transistorbreitenabmessung eines jeden Transistors in jedem der Inverter vorbestimmt ist, um einen bestimmten Betrag einer Signalübertragungsverzögerung des Inverters abhängig von einer benötigten Größe einer Phasenverschiebung des Ausgangsabtasttaktsignals vom Inverter bezüglich des Referenztaktsignals zu erzeugen.
Der A/D-Wandler nach Anspruch 1, mit einem Satz von Pufferschaltkreisen, von denen jeder zwischen einen Ausgangsanschluss einer entsprechenden der Verzögerungseinheiten und einem entsprechenden Eingangsanschluss der Encoder-Schaltkreisvorrichtung geschaltet ist, um das Impulssignal der Encoder-Schaltkreisvorrichtung zu übertragen, wobei jeder der Pufferschaltkreise einen bestimmten Pegel an Treiberfähigkeit hat.
Der A/D-Wandler nach Anspruch 8, wobei Transistoren, welche die Pufferschaltkreise bilden, jeweils größer als Transistoren ausgebildet sind, welche bestimmte andere Abschnitte des A/D-Wandlers bilden.
Der A/D-Wandler nach Anspruch 8, wobei Transistoren, welche die Pufferschaltkreise bilden, jeweils größenmäßig zwischen Transistoren, welche die Verzögerungseinheiten bilden und Transistoren liegen, welche die bestimmten anderen Abschnitte des A/D-Wandlers bilden.
Der A/D-Wandler nach Anspruch 1, wobei wenigstens entweder eine Breitenabmessung oder eine Längenabmessung eines jeden der Transistoren der Verzögerungseinheiten zumindest zwei mal so groß wie bei Transistoren ist, welche die bestimmten anderen Abschnitte des A/D-Wandlers bilden.
Der A/D-Wandler nach Anspruch 1, wobei jeder der entsprechenden Transistoren, welche den Impulsverzögerungsschaltkreis bilden, ein Feldeffekttransistor ist, der eine Gateelektrode hat, die eine Kammform aufweist.
Der A/D-Wandler nach Anspruch 12, wobei jeder Transistor der Verzögerungseinheiten des Impulsverzögerungsschaltkreises einer aus einem Paar von Transistoren von CMOS-FET-Inverter (komplementäre Metalloxidhalbleiterfeldeffekttransistoren) ist, und das Kammmuster einen langgestreckten Rückenabschnitt und eine Mehrzahl von Paaren von Zahnabschnitten aufweist, wobei sich jedes Paar von gegenüberliegenden Seiten des Rückenabschnittes aus erstreckt, wobei ein Zahnabschnitt des Paares einen Teil einer Gateelektrode eines P-Kanal-FET und der andere Zahnabschnitt des Paares einen Teil einer Gateelektrode eines N-Kanal-FET bildet.
Der A/D-Wandler nach Anspruch 1, wobei der A/D-Wandler aus einem integrierten Schaltkreischip gebildet ist und wobei jeder der Transistoren, welche die bestimmten anderen Abschnitte des A/D-Wandlers bilden, unter Verwendung eines minimal praktikablen Wertes einer Gestaltungsregel ausgebildet ist.