JP2006115274A - 2つのpllを用いた微小時間差回路及び時間測定回路 - Google Patents
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Abstract
【解決手段】所定の基準クロック信号を受け、第1発振周波数を発生する電圧制御発振回路を具える第1位相同期ループ回路と、前記第1位相同期ループ回路と同じ基準クロック信号を受け、前記第1発振周波数と異なる第2発振周波数を発生する電圧制御発振回路を具える第2位相同期ループ回路とを具え、前記第1位相同期ループ回路と前記第2位相同期ループ回路の出力信号の遅延時間差から微小時間を得る。
【選択図】図3
Description
T1=T0/M1 (1)
となる。また、VCO21の1段あたりの遅延時間TD1は、VCO21がN1段の遅延回路から成ることから、
TD1=T1/N1 (2)
となる。
T2=T0/M2 (3)
となる。また、VCO31の1段あたりの遅延時間TD2は、VCO31がN2段の遅延回路から成ることから、
TD2=T2/N2 (4)
となる。
ΔT=TD2−TD1
=T2/N2−T1/N1
となる。これに式(1)、(2)及び(3)を代入すると、
ΔT=T0/(M2・N2)−T1/N1
=(T1・M1)/(M2・N2)−T1/N1
=(T1/N1)((N1・M1)/(M2・N2)−1)
となる。ここで簡単のためN1=N2=M2=N、M1=N+1とすると、
ΔT=T1/(N・N)=TD1(1/N) (5)
となり、VCO21の発振周期T1のNの二乗分の1、遅延回路の遅延時間TD1のN分の1の時間差が得られる。
ΔT=TD1(2/N)
となり、TD1のN分の2の時間差が得られる。他に、N1、N2、M1、M2の値を適当に選ぶことで、任意のΔTを実現することも可能である。
2、41 第1PLL回路
3、42 第2PLL回路
4、43 二重遅延ライン部
21、31、46、49 VCO
22、32、47、50 分周回路
23、33、48、51 PFD
44 ラッチ及び位相選択回路
45 カウンタ回路
Claims (3)
- 所定の基準クロック信号を受け、第1発振周波数を発生する電圧制御発振回路を具える第1位相同期ループ回路と、前記第1位相同期ループ回路と同じ基準クロック信号を受け、前記第1発振周波数と異なる第2発振周波数を発生する電圧制御発振回路を具える第2位相同期ループ回路とを具え、前記第1位相同期ループ回路と前記第2位相同期ループ回路の出力信号の遅延時間差から微小時間を得ることを特徴とする微小時間差回路。
- 第1発振周波数を発生する電圧制御発振回路を具える第1位相同期ループ回路と、前記第1位相同期ループ回路と同じ基準クロック信号を受け、前記第1発振周波数と異なる第2発振周波数を発生する電圧制御発振回路を具える第2位相同期ループ回路とを具え、前記第1位相同期ループ回路及び前記第2位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る遅延線を具え、各遅延線における各々の可変遅延回路は、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、各遅延線における最初の可変遅延回路は、時間差を得ようとする2つの信号のうち一方を受け、各々の遅延線において同時に変化する可変遅延回路の出力を見つけることにより、前記2つの信号の時間差を決定することを特徴とする時間測定回路。
- 複数N1段の遅延回路から成る第1電圧制御発振回路と、前記第1電圧制御発振回路の出力を受け、その周波数を複数M1倍する第1分周回路と、前記第1分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第1電圧制御発振回路に帰還する位相周波数検出器とを具える第1位相同期ループ回路と、複数N2段の遅延回路から成る第2電圧制御発振回路と、前記第2電圧制御発振回路の出力を受け、その周波数を複数M2倍する第2分周回路と、前記第2分周回路の出力と基準クロックとを受け、これらの信号の位相差を前記第2電圧制御発振回路に帰還する位相周波数検出器とを具える第2位相同期ループ回路と、外部信号を受けると共に、前記第1分周回路の出力をクロック入力信号として受け、粗時間測定を行うカウンタ回路と、前記外部信号を受けると共に、前記第1電圧制御発振回路における遅延回路の各段の出力信号を受け、微細時間測定を行うラッチ及び位相選択回路とを具え、前記第1位相同期ループ回路及び前記第2位相同期ループ回路の各々に関して、出力信号が各々次に入力されるように直列に接続された複数の可変遅延回路から成る第1及び第2遅延線を具え、関係する位相同期ループ回路の出力信号によって遅延時間を制御され、前記第1遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により決定された、前記外部信号に立ち上がりに最も近いタイミングの前記第1電圧制御発振回路における遅延回路の段の出力信号を受け、前記第2遅延線における最初の可変遅延回路は、前記ラッチ及び位相選択回路により、前記第1及び第2遅延線内で前記第1遅延線が受けた信号を追い抜けるように遅延を調整された前記外部信号を受け、前記第1及び第2遅延線内のどの遅延回路の出力において信号の到着時間が逆転したかを調べることによって超微細時間測定を行うことを特徴とする時間測定回路。
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