JP2988130B2 - パルス位相差検出回路 - Google Patents
パルス位相差検出回路Info
- Publication number
- JP2988130B2 JP2988130B2 JP4190051A JP19005192A JP2988130B2 JP 2988130 B2 JP2988130 B2 JP 2988130B2 JP 4190051 A JP4190051 A JP 4190051A JP 19005192 A JP19005192 A JP 19005192A JP 2988130 B2 JP2988130 B2 JP 2988130B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- pulse
- circuit
- gate
- phase difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Measurement Of Unknown Time Intervals (AREA)
- Measuring Phase Differences (AREA)
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明はパルス位相差検出回路に
関し、特に所定の遅延時間を有する信号遅延回路を複数
接続してパルス位相差を高い分解能でしかも広い範囲で
正確に検出する検出回路に関する。
関し、特に所定の遅延時間を有する信号遅延回路を複数
接続してパルス位相差を高い分解能でしかも広い範囲で
正確に検出する検出回路に関する。
【０００２】
【従来の技術】２つのパルスの位相差を検出すること
は、圧力等の物理量を正確に知り、あるいはレーザの反
射光から対象物までの距離を正確に知る等の各種測定回
路に有用である。
は、圧力等の物理量を正確に知り、あるいはレーザの反
射光から対象物までの距離を正確に知る等の各種測定回
路に有用である。
【０００３】かかるパルス位相差検出回路として、例え
ば特開昭６０−２５３９９４号公報では、一定の遅れ時
間を有する信号遅延回路としての遅延ゲートを多数直列
接続して、２つの入力パルスの位相差に応じて異なる位
置の遅延ゲートから出力される信号をエンコードし、位
相差信号を得ている。
ば特開昭６０−２５３９９４号公報では、一定の遅れ時
間を有する信号遅延回路としての遅延ゲートを多数直列
接続して、２つの入力パルスの位相差に応じて異なる位
置の遅延ゲートから出力される信号をエンコードし、位
相差信号を得ている。
【０００４】ところで、上記位相差検出回路で、広い範
囲の位相差を精度を落とすことなく検出しようとする
と、検出分解能は各遅延ゲートの遅延時間で決まるか
ら、多数の遅延ゲートを設ける必要があり、半導体チッ
プ上にコンパクトに形成することが困難となる。
囲の位相差を精度を落とすことなく検出しようとする
と、検出分解能は各遅延ゲートの遅延時間で決まるか
ら、多数の遅延ゲートを設ける必要があり、半導体チッ
プ上にコンパクトに形成することが困難となる。
【０００５】そこでこれを解決するために、特開平３−
２２０８１４号公報には、複数の遅延ゲートを直列接続
するとともに最終段遅延ゲートと最初段遅延ゲートを接
続してリング状とし、入力する先行パルスを周回せし
め、後続パルスが入力した時の先行パルスの周回位置と
周回数より両パルス間の位相差を検出するものが示され
ており、かかる構成によれば、ゲート数を大幅に増加せ
しめることなく、広範囲の位相差を精度良く検出するこ
とができる。
２２０８１４号公報には、複数の遅延ゲートを直列接続
するとともに最終段遅延ゲートと最初段遅延ゲートを接
続してリング状とし、入力する先行パルスを周回せし
め、後続パルスが入力した時の先行パルスの周回位置と
周回数より両パルス間の位相差を検出するものが示され
ており、かかる構成によれば、ゲート数を大幅に増加せ
しめることなく、広範囲の位相差を精度良く検出するこ
とができる。
【０００６】
【発明が解決しようとする課題】遅延ゲートをリング状
に接続した上記検出回路は上記の如く優れた特性を発揮
するものである。遅延ゲートをリング状に接続した場合
には、遅延ゲートを円形に配置できれば、各遅延ゲート
の遅延時間をすべて等しくすることができる。しかし、
面積効率が悪く半導体チップの大型化を招くことにな
る。
に接続した上記検出回路は上記の如く優れた特性を発揮
するものである。遅延ゲートをリング状に接続した場合
には、遅延ゲートを円形に配置できれば、各遅延ゲート
の遅延時間をすべて等しくすることができる。しかし、
面積効率が悪く半導体チップの大型化を招くことにな
る。
【０００７】一方、大型化を回避するには、検出回路
を、複数の遅延ゲートを直線状に配置するともに直列接
続した１以上の遅延ブロックにより構成し、遅延ブロッ
クの最終段の遅延ゲートからの接続線を折り返して次段
の遅延ゲートと接続し、遅延ゲートのリング状接続を実
現することが考えられる。かかる場合、単一の遅延ブロ
ックの終段の遅延ゲートと初段の遅延ゲートを結ぶ接続
線の配線長、あるいは複数の遅延ブロックの終段の遅延
ゲートから次段の遅延ブロックの初段の遅延ゲートに至
る間の接続線の配線長が、遅延ブロック内の各遅延ゲー
ト間の接続線の配線長に比して長くなり、この部分の遅
延時間が変化するため実際のパルス位相差と検出信号の
間に線形性が失われるおそれがある。
を、複数の遅延ゲートを直線状に配置するともに直列接
続した１以上の遅延ブロックにより構成し、遅延ブロッ
クの最終段の遅延ゲートからの接続線を折り返して次段
の遅延ゲートと接続し、遅延ゲートのリング状接続を実
現することが考えられる。かかる場合、単一の遅延ブロ
ックの終段の遅延ゲートと初段の遅延ゲートを結ぶ接続
線の配線長、あるいは複数の遅延ブロックの終段の遅延
ゲートから次段の遅延ブロックの初段の遅延ゲートに至
る間の接続線の配線長が、遅延ブロック内の各遅延ゲー
ト間の接続線の配線長に比して長くなり、この部分の遅
延時間が変化するため実際のパルス位相差と検出信号の
間に線形性が失われるおそれがある。
【０００８】本発明はかかる課題を解決するもので、信
号遅延回路の遅延時間のバラツキを防止して、パルス位
相差との間に良好な線形性を確保したパルス位相差検出
回路を提供することを目的とする。
号遅延回路の遅延時間のバラツキを防止して、パルス位
相差との間に良好な線形性を確保したパルス位相差検出
回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の構成を説明する
と、所定の遅延時間を有する信号遅延回路を順次、次段
の信号遅延回路に接続線を介して接続するとともに最終
段の信号遅延回路を最初段の信号遅延回路を次段として
これに接続してこれら信号遅延回路により切れ目のない
リング状の遅延パルス発生回路を構成し、該遅延パルス
発生回路に入力する先行パルスを遅延パルス発生回路内
で周回せしめて、後続パルスが入力した時点での、先行
パルスの周回位置と周回数より両パルス間の位相差を検
出するパルス位相差検出回路であって、上記遅延パルス
発生回路を、直列接続され直線状に配置された複数の信
号遅延回路からなる少なくとも１つの遅延ブロックによ
り構成するとともに、遅延ブロックの最終段の信号遅延
回路からの接続線を折り返して次段の信号遅延回路と接
続し、かつ上記各遅延ブロックの少なくとも終段の信号
遅延回路の電流駆動能力を、残る信号遅延回路の電流駆
動能力に比して大きく設定したものである。
と、所定の遅延時間を有する信号遅延回路を順次、次段
の信号遅延回路に接続線を介して接続するとともに最終
段の信号遅延回路を最初段の信号遅延回路を次段として
これに接続してこれら信号遅延回路により切れ目のない
リング状の遅延パルス発生回路を構成し、該遅延パルス
発生回路に入力する先行パルスを遅延パルス発生回路内
で周回せしめて、後続パルスが入力した時点での、先行
パルスの周回位置と周回数より両パルス間の位相差を検
出するパルス位相差検出回路であって、上記遅延パルス
発生回路を、直列接続され直線状に配置された複数の信
号遅延回路からなる少なくとも１つの遅延ブロックによ
り構成するとともに、遅延ブロックの最終段の信号遅延
回路からの接続線を折り返して次段の信号遅延回路と接
続し、かつ上記各遅延ブロックの少なくとも終段の信号
遅延回路の電流駆動能力を、残る信号遅延回路の電流駆
動能力に比して大きく設定したものである。
【００１０】
【作用】上記構成において、遅延ブロックの終段の信号
遅延回路とその次段の信号遅延回路との間の接続線の長
さが、遅延ブロック内の各信号遅延回路間の接続線に比
して長いと、接続線の相対的に大きな配線容量および抵
抗により、周回する先行パルスの遅延時間がこの部分の
みで長くなって、実際のパルス位相差と検出信号との間
の線形性が失われる。ここにおいて、本発明では、接続
線に出力する終段の信号遅延回路の電流駆動能力を大き
くしてあるから、大きな配線容量等を有する接続線に対
して遅延時間の増大を防止することができ、パルス位相
差と検出信号間の線形性が確保される。
遅延回路とその次段の信号遅延回路との間の接続線の長
さが、遅延ブロック内の各信号遅延回路間の接続線に比
して長いと、接続線の相対的に大きな配線容量および抵
抗により、周回する先行パルスの遅延時間がこの部分の
みで長くなって、実際のパルス位相差と検出信号との間
の線形性が失われる。ここにおいて、本発明では、接続
線に出力する終段の信号遅延回路の電流駆動能力を大き
くしてあるから、大きな配線容量等を有する接続線に対
して遅延時間の増大を防止することができ、パルス位相
差と検出信号間の線形性が確保される。
【００１１】
【実施例１】パルス位相差検出回路の構成を図１に示
す。図において、検出回路は２つの遅延ブロック１Ａ，
１Ｂを有し、各遅延ブロック１Ａ，１Ｂはパルスセレク
タ１５を挟んで並列し、それぞれ反対方向へ直線状に多
数の信号遅延回路たる遅延ゲート１１，１２ａ，１２ｂ
を直列接続して構成されている。
す。図において、検出回路は２つの遅延ブロック１Ａ，
１Ｂを有し、各遅延ブロック１Ａ，１Ｂはパルスセレク
タ１５を挟んで並列し、それぞれ反対方向へ直線状に多
数の信号遅延回路たる遅延ゲート１１，１２ａ，１２ｂ
を直列接続して構成されている。
【００１２】本実施例では、これら遅延ゲート１１，１
２ａ，１２ｂは図２に示す如き、ＰＭＯＳ１１１とＮＭ
ＯＳ１１２を直列接続して、共通のゲートを入力端、共
通のドレインを出力端としたＣＭＯＳインバータで構成
され、遅延時間はほぼ一定の数ナノ秒で、遅延ブロック
１Ａで３１個、遅延ブロック１Ｂで３２個がそれぞれ設
けてある。
２ａ，１２ｂは図２に示す如き、ＰＭＯＳ１１１とＮＭ
ＯＳ１１２を直列接続して、共通のゲートを入力端、共
通のドレインを出力端としたＣＭＯＳインバータで構成
され、遅延時間はほぼ一定の数ナノ秒で、遅延ブロック
１Ａで３１個、遅延ブロック１Ｂで３２個がそれぞれ設
けてある。
【００１３】各遅延ゲート１１，１２ａ，１２ｂの出力
端はパルスセレクタ１５にも接続され、また、遅延ブロ
ック１Ａの終段の遅延ゲート１２ａは接続線１３により
遅延ブロック１Ｂの初段の遅延ゲート１１に、遅延ブロ
ック１Ｂの終段の遅延ゲート１２ｂは、接続線１４によ
りＯＲゲート１８およびＮＡＮＤゲート１９を経て遅延
ブロック１Ａの初段の遅延ゲート１１にそれぞれ接続さ
れて、リング状の遅延パルス発生回路１を構成してい
る。
端はパルスセレクタ１５にも接続され、また、遅延ブロ
ック１Ａの終段の遅延ゲート１２ａは接続線１３により
遅延ブロック１Ｂの初段の遅延ゲート１１に、遅延ブロ
ック１Ｂの終段の遅延ゲート１２ｂは、接続線１４によ
りＯＲゲート１８およびＮＡＮＤゲート１９を経て遅延
ブロック１Ａの初段の遅延ゲート１１にそれぞれ接続さ
れて、リング状の遅延パルス発生回路１を構成してい
る。
【００１４】先行パルスＰA が上記ＯＲゲート１８に入
力すると、該パルスＰA は各遅延ゲート１１，１２ａ，
１２ｂの遅れ時間を伴って順次伝播し、遅延パルス発生
回路１内を周回する。この周回時に各遅延ゲート１１，
１２ａ，１２ｂを通過する毎にその一部は遅延パルスと
して上記パルスセレクタ１５に入力する。パルスセレク
タ１５は、相前後する遅延ゲート１１，１２ａ，１２ｂ
からの遅延パルスを入力する所定数のＥＸＯＲゲートを
有しており、後続パルスＰB が入力した時点で、各遅延
パルスの状態が内蔵フリップフロップに記憶されて、先
行パルスＰA が到達している遅延ゲート１１，１２ａ，
１２ｂに対応するＥＸＯＲゲートよりセレクト信号が出
力される。
力すると、該パルスＰA は各遅延ゲート１１，１２ａ，
１２ｂの遅れ時間を伴って順次伝播し、遅延パルス発生
回路１内を周回する。この周回時に各遅延ゲート１１，
１２ａ，１２ｂを通過する毎にその一部は遅延パルスと
して上記パルスセレクタ１５に入力する。パルスセレク
タ１５は、相前後する遅延ゲート１１，１２ａ，１２ｂ
からの遅延パルスを入力する所定数のＥＸＯＲゲートを
有しており、後続パルスＰB が入力した時点で、各遅延
パルスの状態が内蔵フリップフロップに記憶されて、先
行パルスＰA が到達している遅延ゲート１１，１２ａ，
１２ｂに対応するＥＸＯＲゲートよりセレクト信号が出
力される。
【００１５】エンコーダ１６は、上記セレクト信号を発
したＥＸＯＲゲートの順番に対応した２進符号出力を発
する。一方、遅延パルス発生回路１を先行パルスＰA が
周回する回数はカウンタ１７により積算され、２進符号
として出力される。しかして、先行パルスＰA が入力し
てから後続パルスＰB が入力するまでの位相差（時間
差）が、エンコーダ１６およびカウンタ１７の出力より
知られる。なお、遅延パルス発生回路１のリセットは
「０」レベルのリセットパルスＰC によって行う。
したＥＸＯＲゲートの順番に対応した２進符号出力を発
する。一方、遅延パルス発生回路１を先行パルスＰA が
周回する回数はカウンタ１７により積算され、２進符号
として出力される。しかして、先行パルスＰA が入力し
てから後続パルスＰB が入力するまでの位相差（時間
差）が、エンコーダ１６およびカウンタ１７の出力より
知られる。なお、遅延パルス発生回路１のリセットは
「０」レベルのリセットパルスＰC によって行う。
【００１６】かかる遅延パルス発生回路１を半導体チッ
プ上に形成した場合のマスク図を図３に示す。図は遅延
ブロック１Ａの終段部と遅延ブロック１Ｂの初段部を示
し、各遅延ゲート１１、１２ａは、共通のポリシリコン
膜１１３をゲートとし、Ｐ+拡散層１１４からなるソー
ス、ドレインを有するＰＭＯＳ１１１と、Ｎ+ 拡散層１
１５からなるソース、ドレインを有するＮＭＯＳ１１２
とよりなるＣＭＯＳインバータにて構成されている。
プ上に形成した場合のマスク図を図３に示す。図は遅延
ブロック１Ａの終段部と遅延ブロック１Ｂの初段部を示
し、各遅延ゲート１１、１２ａは、共通のポリシリコン
膜１１３をゲートとし、Ｐ+拡散層１１４からなるソー
ス、ドレインを有するＰＭＯＳ１１１と、Ｎ+ 拡散層１
１５からなるソース、ドレインを有するＮＭＯＳ１１２
とよりなるＣＭＯＳインバータにて構成されている。
【００１７】各遅延ゲート１１，１２ａのＰＭＯＳ１１
１およびＮＭＯＳ１１２の各ドレインは、Ａｌ等の金属
配線１１６で次段の遅延ゲート１１のゲート１１３に接
続されている。このうち、遅延ブロック１Ａの終段の遅
延ゲート１２ａから延出する金属配線１１６は、上記遅
延ゲート１２ａからコ字状に折り返し比較的長い接続線
１３となって遅延ブロック１Ｂの初段の遅延ゲート１１
に接続されており、この部分で配線容量および抵抗が大
きくなっている。なお、図中、１１８は電源用の金属配
線、１１９はアース用の金属配線である。Ｐ+ 拡散層１
１４、Ｎ+ 拡散層１１５以外の拡散層（例えばＰウエ
ル、Ｎウエル）は省略している。
１およびＮＭＯＳ１１２の各ドレインは、Ａｌ等の金属
配線１１６で次段の遅延ゲート１１のゲート１１３に接
続されている。このうち、遅延ブロック１Ａの終段の遅
延ゲート１２ａから延出する金属配線１１６は、上記遅
延ゲート１２ａからコ字状に折り返し比較的長い接続線
１３となって遅延ブロック１Ｂの初段の遅延ゲート１１
に接続されており、この部分で配線容量および抵抗が大
きくなっている。なお、図中、１１８は電源用の金属配
線、１１９はアース用の金属配線である。Ｐ+ 拡散層１
１４、Ｎ+ 拡散層１１５以外の拡散層（例えばＰウエ
ル、Ｎウエル）は省略している。
【００１８】ここで、遅延ゲート１２ａのＰＭＯＳ１１
１のゲート１１３に注目すると、そのゲート長はＬであ
り、ゲート幅はＷ２としてあって、ゲート長は他の遅延
ゲート１１と等しいが、ゲート幅Ｗ２は他の遅延ゲート
１１のゲート幅Ｗ１のほぼ２倍としてある。これはＮＭ
ＯＳ１１２のゲート１１３についても同様である。この
結果、遅延ゲート１２ａの電流駆動能力は他の遅延ゲー
ト１１の２倍となっている。もちろん、必要な電流駆動
能力を得ることができれば２倍に限られるものではな
い。
１のゲート１１３に注目すると、そのゲート長はＬであ
り、ゲート幅はＷ２としてあって、ゲート長は他の遅延
ゲート１１と等しいが、ゲート幅Ｗ２は他の遅延ゲート
１１のゲート幅Ｗ１のほぼ２倍としてある。これはＮＭ
ＯＳ１１２のゲート１１３についても同様である。この
結果、遅延ゲート１２ａの電流駆動能力は他の遅延ゲー
ト１１の２倍となっている。もちろん、必要な電流駆動
能力を得ることができれば２倍に限られるものではな
い。
【００１９】かかる構造により、配線容量等の大きい接
続線１３が出力端に接続されていても、遅延ゲート１２
ａより遅延ブロック１Ｂの初段遅延ゲート１１へ至る間
のパルス伝達遅れは、他の遅延ゲート１１間と同程度に
小さくなる。なお、遅延ブロック１Ｂの終段の遅延ゲー
ト１２ｂ（図１参照）も上記遅延ゲート１２ａと同一構
造となっている。
続線１３が出力端に接続されていても、遅延ゲート１２
ａより遅延ブロック１Ｂの初段遅延ゲート１１へ至る間
のパルス伝達遅れは、他の遅延ゲート１１間と同程度に
小さくなる。なお、遅延ブロック１Ｂの終段の遅延ゲー
ト１２ｂ（図１参照）も上記遅延ゲート１２ａと同一構
造となっている。
【００２０】この効果を図４に示し、各遅延ゲート１１
の遅延時間が一定であるため、パルス位相差と検出デジ
タル出力との間の線形性が良く保たれている。これに対
して、図５に示す従来の検出装置では、各遅延ブロック
の終段の遅延ゲートで接続線の配線容量等により遅延時
間が長くなるため、図のＡ矢印、Ｂ矢印で示す部分でパ
ルス位相差と検出デジタル出力との間の線形性が失われ
ている。
の遅延時間が一定であるため、パルス位相差と検出デジ
タル出力との間の線形性が良く保たれている。これに対
して、図５に示す従来の検出装置では、各遅延ブロック
の終段の遅延ゲートで接続線の配線容量等により遅延時
間が長くなるため、図のＡ矢印、Ｂ矢印で示す部分でパ
ルス位相差と検出デジタル出力との間の線形性が失われ
ている。
【００２１】
【実施例２】上記実施例では、各遅延ブロック１Ａ，１
Ｂにおける終段の遅延ゲート１２ａ，１２ｂのＣＭＯＳ
を構成するゲート幅を、他の遅延ゲート１１のゲート幅
に比して大きくしたが、これは直前段の遅延ゲート１１
から見ると負荷容量が大きくなることになる。そこで、
図６に示す如く、終段の直前段の遅延ゲート１１を構成
するＰＭＯＳ１１１のゲート幅Ｗ４を、終段の遅延ゲー
ト１２ａのゲート幅Ｗ５よりは小さいが、残る他の遅延
ゲート１１のゲート幅Ｗ３よりも大きくして電流駆動能
力を上げる。ＮＭＯＳ１１２のゲート幅についても同様
である。これにより、終段のゲート容量が大きくなった
ことによる遅延時間の増大が抑えられ、検出出力の線形
性をさらに改善することができる。
Ｂにおける終段の遅延ゲート１２ａ，１２ｂのＣＭＯＳ
を構成するゲート幅を、他の遅延ゲート１１のゲート幅
に比して大きくしたが、これは直前段の遅延ゲート１１
から見ると負荷容量が大きくなることになる。そこで、
図６に示す如く、終段の直前段の遅延ゲート１１を構成
するＰＭＯＳ１１１のゲート幅Ｗ４を、終段の遅延ゲー
ト１２ａのゲート幅Ｗ５よりは小さいが、残る他の遅延
ゲート１１のゲート幅Ｗ３よりも大きくして電流駆動能
力を上げる。ＮＭＯＳ１１２のゲート幅についても同様
である。これにより、終段のゲート容量が大きくなった
ことによる遅延時間の増大が抑えられ、検出出力の線形
性をさらに改善することができる。
【００２２】なお、上記各実施例において、ゲート幅を
大きくするのに代えて、ゲート長を短くしても同様の効
果が得られる。
大きくするのに代えて、ゲート長を短くしても同様の効
果が得られる。
【００２３】また、各遅延ブロックの終段およびこれの
直前段のみでなく、さらに数段前から漸次ゲート幅を大
きくし、あるいはゲート長を短くするようにしても良
い。
直前段のみでなく、さらに数段前から漸次ゲート幅を大
きくし、あるいはゲート長を短くするようにしても良
い。
【００２４】遅延ブロックは上記各実施例における如き
２つには限られず、必要に応じて１つあるいは３つ以上
設けることができる。
２つには限られず、必要に応じて１つあるいは３つ以上
設けることができる。
【００２５】
【発明の効果】以上の如く、本発明によれば、広い測定
範囲を有し、検出出力の線形性に優れたパルス位相差検
出回路を半導体チップ上にコンパクトに形成することが
できる。
範囲を有し、検出出力の線形性に優れたパルス位相差検
出回路を半導体チップ上にコンパクトに形成することが
できる。
【図１】パルス位相差検出回路のブロック回路図であ
る。
る。
【図２】遅延ゲートの回路図である。
【図３】遅延パルス発生回路の部分マスク図である。
【図４】本発明回路の出力特性図である。
【図５】従来回路の出力特性図である。
【図６】遅延パルス発生回路の他の例を示す部分マスク
図である。
図である。
１ 遅延パルス発生回路 １Ａ，１Ｂ 遅延ブロック １１，１２ａ，１２ｂ 遅延ゲート（信号遅延回路） １３，１４ 接続線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 25/00 H03K 5/26 G04F 10/06
Claims (1)
- 【請求項１】 所定の遅延時間を有する信号遅延回路を
順次、次段の信号遅延回路に接続線を介して接続すると
ともに最終段の信号遅延回路を最初段の信号遅延回路を
次段としてこれに接続してこれら信号遅延回路により切
れ目のないリング状の遅延パルス発生回路を構成し、該
遅延パルス発生回路に入力する先行パルスを遅延パルス
発生回路内で周回せしめて、後続パルスが入力した時点
での、先行パルスの周回位置と周回数より両パルス間の
位相差を検出するパルス位相差検出回路であって、上記
遅延パルス発生回路を、直列接続され直線状に配置され
た複数の信号遅延回路からなる少なくとも１つの遅延ブ
ロックにより構成するとともに、遅延ブロックの最終段
の信号遅延回路からの接続線を折り返して次段の信号遅
延回路と接続し、かつ上記各遅延ブロックの少なくとも
終段の信号遅延回路の電流駆動能力を、残る信号遅延回
路の電流駆動能力に比して大きく設定したことを特徴と
するパルス位相差検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190051A JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190051A JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0611527A JPH0611527A (ja) | 1994-01-21 |
| JP2988130B2 true JP2988130B2 (ja) | 1999-12-06 |
Family
ID=16251530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4190051A Expired - Lifetime JP2988130B2 (ja) | 1992-06-24 | 1992-06-24 | パルス位相差検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988130B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3572809B2 (ja) * | 1996-06-17 | 2004-10-06 | 株式会社デンソー | Ａ／ｄ変換器 |
| JP2006003310A (ja) * | 2004-06-21 | 2006-01-05 | Tokyo Gas Co Ltd | 超音波流量計 |
| JP4725418B2 (ja) * | 2006-05-31 | 2011-07-13 | 株式会社デンソー | 時間計測回路 |
| KR100921815B1 (ko) * | 2007-06-18 | 2009-10-16 | 주식회사 애트랩 | 지연시간 측정회로 및 지연시간 측정 방법 |
| KR100982282B1 (ko) * | 2008-09-19 | 2010-09-15 | 주식회사 애트랩 | 센서, 센서의 센싱 방법, 및 센서의 필터 |
-
1992
- 1992-06-24 JP JP4190051A patent/JP2988130B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0611527A (ja) | 1994-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7525878B2 (en) | Time measuring circuit with pulse delay circuit | |
| JP2571671B2 (ja) | 集積回路 | |
| EP0569658B1 (en) | Signals generator having not-overlapping phases and high frequency | |
| US4827157A (en) | Periodic signal generator circuit | |
| JPS6018892A (ja) | 半導体デコ−ダ回路 | |
| EP0797210B1 (en) | Output buffer circuit | |
| JP2988130B2 (ja) | パルス位相差検出回路 | |
| JP2929888B2 (ja) | パルス位相差符号化回路 | |
| US3822362A (en) | Self-scanning photo diode array | |
| US6404256B2 (en) | Synchronous delay circuit | |
| JPS63238713A (ja) | 遅延回路 | |
| JPS62173692A (ja) | 半導体集積回路 | |
| US20070146036A1 (en) | Delay chain capable of reducing skew between input and output signals | |
| US6282456B1 (en) | Digital audio processor | |
| JP3050162B2 (ja) | 狭撃型同期式遅延回路 | |
| FR2529732A1 (fr) | Perfectionnements concernant les circuits de compteurs | |
| JPH08186480A (ja) | 半導体集積回路装置 | |
| JP3266189B2 (ja) | 信号伝送装置 | |
| JPH0377669B2 (ja) | ||
| JPH03179814A (ja) | レベルシフト回路 | |
| JPS63258112A (ja) | 逓倍回路 | |
| KR100290907B1 (ko) | 입력신호천이검색회로 | |
| JP3467936B2 (ja) | 半導体装置 | |
| JP2842733B2 (ja) | 半導体集積回路 | |
| JPH0750557A (ja) | 論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 13 |