JP6218297B2 - 半導体集積回路及び遅延測定回路 - Google Patents
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Description
次に、本集積回路を用いて、遅延時間測定を較正する方法について具体的に説明する。図4は、本実施形態における遅延測定回路較正方法における電圧信号を示す図である。
(1)ディレイラインの遅延時間の5倍
(2)NAND回路、INV1、INV2の遅延時間の和
立ち上がり、立下り遅延時間を調整するためにはn型スイッチング素子、p型スイッチング側のバイアス電圧を変化させることで可能である。ディレイラインはチップ内に埋め込まれており、製造によるばらつきの影響を受けてしまう。したがって、バイアス電圧と遅延時間の関係を設計時に知ることは出来ない。そこで、下記手順による測定を行うことで較正を行う。ここではクロック信号生成回路によるクロック信号は正確であり、このクロック信号であるスタート信号及びストップ信号の間の時間を既知とし、調整することで各測定を行う。
まずカウンタの値が変化してからNAND、INVの値が観測されない(スキャンフリップフロップの値が全て0又は全て1である)時間Tを探す。このときのTをT1とし、カウンタの値をn1とする。ここでn1はなるべく大きな値にすることが好ましい。そしてこの結果、T1/n1がディレイライン全体の遅延時間であるとして求めることができる。なお、通常T1の分解能はあまり高くないが、n1を大きくすることによって結果に対する分解能を高めることができる。
p型のスイッチング素子、n型のスイッチング素子毎にNANDにおける遅延時間の増加dを求める。バイアス電圧においてカウンタの値が変化してからNAND、INVの変化が観測されない時間Tを探し、この時の時間TをT2とし、カウンタの値をn2とする。ここで、dはT2/n2−T1/n1という式で表せる。なおこの場合においても精度を高めるためにn2はなるべく大きな値にしておくことが好ましい。なお、p型のスイッチング素子のバイアス電圧の変化、n型のスイッチング素子のバイアス電圧の変化におけるNAND回路の遅延時間一例について図5に示しておく。なお図中、横軸はバイアス電圧を、縦軸はNAND回路の遅延時間を、丸印は予想されるばらつきによる遅延時間の上限を、三角印は遅延時間の理想値を、四角印は予想されるばらつきによる遅延時間の下限をそれぞれ示している。
そして、スキャンフリップフロップの値が1000…0又は0111…1である時間Tを探す。バイアス電圧をかけるとフリップフロップの値は0000…0又は1111…1を経て0000…1又は1111…0へと変化するため、0000…0又は1111…1となる最小又は最大のバイアス値を求めV1、V2とする。なおこの場合においてV1、V2に対応する遅延時間の増加量をd1、d2(d2>d1)とする。なおこの場合において、カウンタの値は常にnであるとする。
上記(C)と同様の測定によって行う。具体的には、INViの遅延時間を測定する場合は、1…100…0(1がi個連続)又は0…011…1(0がi個連続)である最小最大のバイアス値V1、V2を求め、この時のNANDゲートの遅延時間をd1、d2、カウンタ値をnとし、これらの値からINViの遅延時間は(d2−d1)nによって求めることができる。
Claims (8)
- クロック生成回路と、
論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
前記論理出力回路は少なくとも二つのバイアス電圧入力ゲートを備え、前記論理出力回路のみ遅延時間可変とする遅延測定回路。 - 前記論理出力回路は、NAND回路及びNOR回路の少なくともいずれかを含む請求項1記載の遅延測定回路。
- 前記遅延回路は、NOT回路及びバッファ回路の少なくともいずれかを含む請求項1記載の遅延測定回路。
- 複数のセレクタ回路及び複数のフリップ回路が接続されたスキャンチェーン回路を備える請求項1記載の遅延測定回路。
- 被測定回路と、
クロック生成回路と、
論理出力回路と、前記論理出力回路に直列に接続される複数の遅延回路と、前記複数の遅延回路の末端に接続されるカウンタ回路と、を有する遅延測定回路と、を備えた半導体集積回路であって、
前記論理出力回路のみ遅延時間可変とするための少なくとも二つのバイアス電圧入力ゲートを備える半導体集積回路。 - 前記論理出力回路は、NAND回路及びNOR回路の少なくともいずれかを含む請求項5記載の半導体集積回路。
- 前記遅延回路は、NOT回路及びバッファ回路の少なくともいずれかを含む請求項5記載の半導体集積回路。
- 複数のセレクタ回路及び複数のフリップ回路が接続されたスキャンチェーン回路を備える請求項5記載の半導体集積回路。
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