JP6903849B2 - 時間測定回路、時間測定チップ、レーザー検出・測距システム、自動化装置、および時間測定方法 - Google Patents

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本願は、時間測定分野に関し、より具体的には、時間測定回路、時間測定方法ならびに関連するチップ、システムおよび装置に関する。

ライダーシステムは、レーザー検出・測距（ｌｉｇｈｔ ｄｅｔｅｃｔｉｏｎ ａｎｄ ｒａｎｇｉｎｇ，ＬｉＤＡＲ）システムともいい、外界に対する感知システムである。ライダーシステムの検出プロセスは、主に、外界にレーザー信号（例えば、レーザーパルス信号）を発すること、レーザー信号の反射信号を検出すること、発したレーザー信号と受信した反射信号との間の時間差に基づき、対象物までの距離を判断することを含む。さらに、ライダーシステムは、レーザー信号の送信角度等の情報を組み合わせて、対象物の三次元立体情報を再構築することもできる。カメラ等の平面感知システムに比べ、ライダーシステムは、外界の三次元立体情報を取得することができるため、ライダーシステムの用途は広がっている。

発したレーザー信号の反射信号をライダーシステムが受信した後、時間デジタル変換器（ｔｉｍｅ−ｔｏ−ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ，ＴＤＣ）によって、この反射信号の受信時間を測定し、反射信号の受信時間とレーザー信号の送信時間とを比較することにより、対象物までの距離を判断する必要がある。

従来のライダーシステムでは、ＴＤＣの体積が比較的大きく、ライダーシステムの応用場面が制限されていた。

本願は、ライダーシステムの体積を小さくするために、時間測定回路、時間測定方法ならびに関連するチップ、システムおよび装置を提供する。

第１の態様において、被測定信号を受信するための信号入力端と、ディレイチェーンであって、ｎ個（ｎは２よりも大きい正の整数）のディレイユニットを含み、前記信号入力端から前記被測定信号を受信するように、前記ディレイチェーンの１つ目のディレイユニットが前記信号入力端と接続され、前記ディレイチェーンは、前記１つ目のディレイユニットに応答して前記被測定信号を受信し、前記第１ディレイユニットが受信した前記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを前記１つ目のディレイユニットから前記ディレイチェーンのｎ個目のディレイユニットまで順に伝達するように配置されるもの、前記ｎ個のディレイユニットと接続され、前記ｎ個のディレイユニットの出力信号をラッチするためのラッチユニットと、を含む、時間測定回路を提供する。

第２の態様において、第１の態様に記載の時間測定回路と、前記時間測定回路におけるラッチユニットと接続され、前記ラッチユニットに記憶された前記ｎ個のディレイユニットの出力信号に基づき、前記信号入力端が前記被測定信号を受信した時間を確定するよう配置された処理回路と、を含む時間測定チップを提供する。

第３の態様において、レーザー信号を発するよう配置された送信器と、前記レーザー信号に対応するアナログ信号である反射信号を受信するよう配置された受信器と、第２の態様に記載の時間測定チップと、を含み、前記時間測定チップは、前記時間測定回路接続される変換回路であって、アナログ信号をパルス形式の前記被測定信号に変換し、前記被測定信号を前記時間測定回路の信号入力端に送信するよう配置された変換回路をさらに含む、レーザー検出・測距システムを提供する。前記変換回路は、前記受信器と接続され、前記受信器から前記アナログ信号を受信するよう配置されている。

第４の態様において、第３の態様に記載のレーザー検出・測距システムを含む、自動化装置を提供する。

第５の態様において、いずれもラッチユニット接続されるｎ個（ｎは正の整数であり、ｎ＞２）のディレイユニットを含むディレイチェーンの１つ目のディレイユニットと接続され、出力端が前記ディレイチェーンのｋ個（ｋは正の整数であり、１＜ｋ＜ｎ）目のディレイユニット接続される論理制御ユニットの入力端にさらに接続されている信号入力端を介して、被測定信号を受信することと、前記１つ目のディレイユニットに応答して前記被測定信号を受信し、前記ディレイチェーンを介して、前記第１ディレイユニットが受信した前記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを前記１つ目のディレイユニットから前記ディレイチェーンのｎ個目のディレイユニットまで順に伝達することと、前記論理制御ユニットの入力端に応答して前記被測定信号を受信し、前記論理制御ユニットが受信した前記被測定信号の立ち上がりエッジである第２の立ち上がりエッジを、前記論理制御ユニットを介して前記ｋ個目のディレイユニットに伝達し、前記ディレイチェーンを介して前記第２の立ち上がりエッジを前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達することと、前記ｋ個目のディレイユニットに前記第２の立ち上がりエッジを伝達した後、前記第１の立ち上がりエッジを前記ｋ個目のディレイユニットまで伝達する前に、前記論理制御ユニットを介して前記ｋ個目のディレイユニットに低レベル信号を送信し、前記低レベル信号を前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達することと、前記ラッチユニットを介して前記ｎ個のディレイユニットの出力信号をラッチすることと、を含む、時間測定方法を提供する。

本願は、専用の回路によってＴＤＣの機能を実現し、ライダーシステムの体積およびコストを低減することができる。

ディレイチェーンに基づく時間測定チップの構成模式図である。 本発明の１つの実施例で提供する時間測定回路の構成模式図である。 本発明のもう１つの実施例で提供する時間測定回路の構成模式図である。 本発明のさらにもう１つの実施例で提供する時間測定回路の構成模式図である。 本発明のさらにもう１つの実施例で提供する時間測定回路の構成模式図である。 本発明の実施例で提供する時間測定チップの構成模式図である。 本発明の実施例で提供するＬｉＤＡＲシステムの構成模式図である。 本発明の実施例で提供する自動化装置の構成模式図である。 本発明の実施例で提供する時間測定方法の流れの模式図である。

上述のように、従来のライダーシステムでは、ＴＤＣの体積が大きく、その応用場面が限られていた。

ライダーシステムの体積を小さくするため、本発明の実施例は、専用の回路によってＴＤＣの機能を実現する。このようにして、ライダーシステムの体積を小さくすることができるだけでなく、ライダーシステムの製造コストを節減することができる。

チップのクロック周波数は、一般にＭＨｚからＧＨｚの間にあり、すなわち、チップのクロック周期はｎｓレベルにある。ライダーシステムは、通常、被測定信号の受信時間測定精度をピコ秒（ｐｉｃｏｓｅｃｏｎｄ，ｐｓと略す）レベルで制御している。そのため、チップのカウント値に基づき直接算出された被測定信号の受信時間の誤差は、チップのクロック周期に等しく、すなわち、チップのカウント値に基づき直接算出された被測定信号の受信時間の誤差はｎｓレベルの誤差であり、ライダーシステムの時間測定精度に対する要求に達していない。

時間測定精度を向上するための実行可能な手法は、チップ内部の素子リソースを用いてディレイチェーンを構築することにより、ｎｓレベルのクロック周期をさらに細分化し、より精細な時間サンプリング情報を得ることである。次に、図１を合わせてディレイチェーンに基づく時間測定手法について説明する。

図１は、ディレイチェーンに基づく時間測定チップの構成模式図である。図１に示す時間測定チップは、時間測定回路１０と、カウンター３０と、を含む。

回路１０は、専用の集積回路とすることができ、回路１０は、例えば、フィールドプログラマブルゲートアレイ（ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ，ＦＰＧＡ）チップに集積しても、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ，ＡＳＩＣ）チップに集積してもよく、本発明の実施例では、これについて具体的に限定しない。回路１０は、ディレイチェーン１２と、ラッチユニット１４と、信号入力端１６と、を含んでもよい。

信号入力端１６は、被測定信号を受信するために用いることができる。被測定信号は、例えば、低レベル−高レベル−低レベルを有するパルス信号であってもよい。この被測定信号は、変換回路（図１には図示せず）によってアナログ信号を変換した後に得ることができる。ライダーシステムを例とすると、ライダーシステムの受信器が受信する反射信号はアナログ信号であり、アナログ信号の受信時間をサンプリングする前に、変換回路（比較装置など）によってこのアナログ信号をデジタル信号（すなわち、上述した被測定信号）に変換してから、回路１０によってこの被測定信号の立ち上がりエッジの受信時間をサンプリングすることができ、この被測定信号の立ち上がりエッジの受信時間は、反射信号の受信時間を反映させるために用いることができる。

ディレイチェーン１２は、順に接続（またはカスケード接続）された複数のディレイユニット（図１における順に接続された小さな四角）を含んでもよい。ディレイユニットは、チップ内部の論理回路によって実現してもよい。例えば、回路１０をＦＰＧＡチップに集積することができ、ディレイユニットは、ＦＰＧＡチップ内部のキャリーチェーン（ｃａｒｒｙ ｃｈａｉｎ）およびルックアップテーブル（ｌｕｔ）の少なくともひとつとすることができる。

さらに、ディレイチェーン１２におけるディレイユニットは、ＦＰＧＡチップの同じスライスに位置しても、ＦＰＧＡチップの異なるスライスに位置してもよい。スライスを跨いでディレイチェーン１２を配置する方式に比べ、同じスライスにディレイチェーン１２を配置すると、ディレイチェーン１２の遅延時間をより安定化させることができ、チップ内部の配線を簡素化することができる。ディレイユニットの遅延時間は、一般に、数ｐｓから百ｐｓまでの間であり、ディレイユニットの具体的な遅延時間は、ディレイユニットを構成する論理回路のタイプ、チップのメーカー、チップの作製工程などの要因と関係がある。

ラッチユニット１４は、ディレイユニットの出力信号をラッチするために用いることができる。ラッチユニット１４は、例えば、チップ内部のレジスタによって実現することができる。ディレイチェーン１２の各ディレイユニットは、ラッチユニット１４のうちの１つのレジスタと接続してもよい。ディレイユニットがキャリーチェーンである場合を例とすると、ディレイチェーン１２上の各キャリーチェーンのＣＯ端を、ラッチユニット１４における１つのレジスタと接続することができる。キャリーチェーンのＣＯ端の出力信号が高レベル信号である場合、その対応するレジスタがデジタル信号１をラッチし、キャリーチェーンのＣＯ端の出力信号が低レベル信号である場合、その対応するレジスタがデジタル信号０をラッチする。なお、ディレイチェーン１２とラッチユニット１４は同じスライスに位置しても、異なるスライスに位置してもよく、本発明の実施例はこれについて具体的に限定しない。いくつかの実施例において、ディレイユニットおよびラッチユニット１４を同じスライスに設けることにより、ディレイユニットからラッチユニット１４までの配線の遅延を制御することができる。

カウンター３０は、システムクロックをトリガするクロック信号の個数をカウントすることができる。時間測定チップにおいて、カウンター３０のカウント値を粗カウントＣ_ｒと定義し、システムクロックのカウント時間Ｃ_ｒ＊Ｔ_ｃｋを粗時間と定義し、Ｔ_ｃｋはシステムクロックのクロック周期を表す。粗時間の誤差は、システムクロックのクロック周期Ｔ_ｃｋに等しい。現在、チップのクロック周期は最高ＧＨｚに達することができるため、粗時間の誤差は、最低でもｎｓレベルの誤差である。

ディレイチェーン１２におけるディレイユニットの遅延時間をｔ_ｄとすると、図１に示すように、被測定信号をディレイチェーン１２に入力した後、理論上は、ｔ_ｄ時間経過するごとに、被測定信号が１つのディレイユニットを通過する。システムクロックの立ち上がりエッジが現れた場合、ラッチユニット１４は、ディレイチェーン１２上の各ディレイユニットの出力信号をラッチする。

現在のクロック周期において、ディレイチェーン１２上を伝達しているものが被測定信号の立ち上がりエッジである場合、ラッチユニット１４でラッチしたデジタル信号の形式タイプは、通常、「・・・・・・１１１１１１１１００００・・・・・・・」という形式タイプである。次いで、ラッチユニット１４に現れた「１」の個数Ｃ_１を計算することにより、被測定信号の立ち上がりエッジの精密な時間がＴ_{ｒｉｓｉｎｇ}＝Ｃ_ｒ＊Ｔ_ｃｋ−Ｃ_１＊ｔ_ｄであることを確定することができる。

現在のクロック周期において、ディレイチェーン１２上を伝達しているものが被測定信号の立ち下がりエッジである場合、ラッチユニット１４でラッチしたデジタル信号の形式タイプは、通常、「・・・・・・０００００００１１１１１１・・・・・・・」という形式タイプである。次いで、ラッチユニット１４に現れた「０」の個数Ｃ_２を計算することにより、被測定信号の立ち下がりエッジの精細な時間がＴ_{ｆａｌｌｉｎｇ}＝Ｃ_ｒ＊Ｔ_ｃｋ−Ｃ_２＊ｔ_ｄであることを確定することができる。

以上の説明からわかるように、ディレイチェーンに基づく時間測定手法は、システムクロックが提供する粗時間を精細化し、被測定信号の精細な時間情報を得ることができる。この精細な時間情報の誤差は、通常、ｐｓレベルの誤差である。

しかしながら、加工工程、チップ動作条件などの要因の影響を受け、ディレイチェーンに基づく時間測定手法で測定される時間は不安定であり、ディレイチェーンに基づく時間測定手法で得られる測定時間が不正確なものとなる可能性がある。時間測定の正確さを高めるため、回路１０の構成をさらに調整することができ、１クロック周期内で、被測定信号の立ち上がりエッジを、ディレイチェーンの異なるディレイユニットを起点として伝搬することができ、これにより、１クロック周期内で、被測定信号の立ち上がりエッジに対してサンプリングを複数回行い、複数のサンプリング結果を得ることができる。次いで、後続する処理回路を用いて複数のサンプリング結果を平均化し、この平均値を被測定信号の立ち上がりエッジの受信時間とする。上記平均化操作を経て、回路１０で算出される時間情報をより安定した正確なものとすることができる。次に、図２を合わせて本発明の実施例で提供する回路１０の構成について詳細に説明する。

図２に示すように、時間測定回路１０は、ディレイチェーン１２と、ラッチユニット１４と、信号入力端１６と、論理制御ユニット１８と、を含んでもよい。回路１０は、被測定信号の立ち上がりエッジの時間をサンプリングするために用いることができる。

信号入力端１６は、被測定信号を受信するために用いることができる。被測定信号は、低レベル−高レベル−低レベルを有するパルス信号であってもよい。この被測定信号は、変換回路（図２には図示せず）によってアナログ信号を変換した後に得ることができる。ライダーシステムを例とすると、ライダーシステムの受信器が受信する反射信号はアナログ信号であり、アナログ信号の受信時間をサンプリングする前に、変換回路（比較装置など）によってこのアナログ信号をデジタル信号（すなわち、上述した被測定信号）に変換してから、回路１０によってこの被測定信号の立ち上がりエッジの受信時間をサンプリングすることができ、この被測定信号の立ち上がりエッジの受信時間は、反射信号の受信時間を表すために用いることができる。

ディレイチェーン１２は、ｎ個のディレイユニットを含むことができる。ディレイチェーン１２の１つ目のディレイユニットは、信号入力端から被測定信号を受信するよう、信号入力端１６と接続してもよい。被測定信号が到達するまで、ディレイチェーン１２上のｎ個のディレイユニットは、いずれも初期状態（すなわち、低レベル状態）にあってもよい。

さらに、ディレイチェーン１２は、１つ目のディレイユニットに応答して被測定信号を受信するよう配置されていてもよく、第１の立ち上がりエッジを１つ目のディレイユニットからディレイチェーンのｎ個目のディレイユニットまで順に伝達する。第１の立ち上がりエッジは、第１ディレイユニットが受信した被測定信号の立ち上がりエッジであり、ｎは２よりも大きい正の整数である。

論理制御ユニット１８の入力端は、信号入力端１６から被測定信号を受信するよう、信号入力端１６と接続してもよい。論理制御ユニット１８の出力端は、ディレイチェーン１２のｋ個目のディレイユニットと接続してもよい。

論理制御ユニット１８は、論理制御ユニット１８の入力端に応答して被測定信号を受信するよう配置されていてもよく、ｋ個目のディレイユニットに第２の立ち上がりエッジを伝達し、第２の立ち上がりエッジをｋ個目のディレイユニットからｎ個目のディレイユニットまで順に伝達し、第２の立ち上がりエッジは論理制御ユニットが受信した被測定信号の立ち上がりエッジであり、ｋは正の整数であり、かつ１＜ｋ＜ｎである。

なお、第１の立ち上がりエッジおよび第２の立ち上がりエッジは、いずれも被測定信号の立ち上がりエッジであり、異なる部分は、第１の立ち上がりエッジはディレイチェーン１２の１つ目のディレイユニットから後ろに伝搬し、第２の立ち上がりエッジはディレイチェーン１２のｋ個目のディレイユニットから後ろに伝搬することである。

以上の説明からわかるように、被測定信号は、ディレイチェーン１２の中に２つの伝搬起点があり、それぞれディレイチェーン１２の１つ目のディレイユニットおよびｋ個目のディレイユニットである。このようにして、被測定信号の立ち上がりエッジは、ディレイチェーン１２の２つの異なる位置、すなわち、上述の第１の立ち上がりエッジが所在する位置、および第２の立ち上がりエッジが所在する位置に現れる。

第２の立ち上がりエッジは、ｋ個目のディレイユニットから後ろに伝搬し、第２の立ち上がりエッジが通ったディレイユニットの出力信号を低レベル状態から高レベル状態に変換する。時間の経過に伴い、第１の立ち上がりエッジは、ｋ個目のディレイユニットまで伝達され、ｋ個目のディレイユニットの出力信号が依然として高レベル状態に保たれている場合、第１の立ち上がりエッジをサンプリングすることができない。そのため、ｋ個目以降のディレイユニットが第１の立ち上がりエッジをサンプリングできるようにするには、第１の立ち上がりエッジがｋ個目のディレイユニットに到達する前に、ｋ個目以降のディレイユニットを順に低レベル状態にリセットする必要がある。

そのため、さらに、論理制御ユニット１８は、ｋ個目のディレイユニットに第２の立ち上がりエッジを伝達した後、第１の立ち上がりエッジをｋ個目のディレイユニットまで伝達する前に、ｋ個目のディレイユニットに低レベル信号を送信し、低レベル信号をｋ個目のディレイユニットからｎ個目のディレイユニットまで順に伝達するよう配置されていてもよい。

論理制御ユニット１８は、ｋ個目のディレイユニットが低レベル信号を送信した後、この低レベル信号がｋ個目のディレイユニットを起点として後ろに伝搬されることにより、ｋ個目以降のディレイユニットを順に低レベル状態にリセットし、第１の立ち上がりエッジの伝搬を継続するための準備を行う。

ラッチユニット１４は、ｎ個のディレイユニットの出力信号をラッチするよう、ｎ個のディレイユニットと接続してもよい。ラッチユニット１４は、チップ内部のレジスタによって実現することができる。具体的には、ディレイチェーン１２の各ディレイユニットは、ラッチユニット１４における１つのレジスタに対応することができる。ディレイユニットがキャリーチェーンである場合を例とすると、ディレイチェーン１２上の各キャリーチェーンのＣＯ端を、レジスタと接続することができる。キャリーチェーンのＣＯ端の出力信号が高レベル信号である場合、レジスタがデジタル信号１をラッチし、キャリーチェーンのＣＯ端の出力信号が低レベル信号である場合、レジスタがデジタル信号０をラッチする。なお、ディレイチェーン１２とラッチユニット１４は同じスライスに位置しても、異なるスライスに位置してもよく、本発明の実施例はこれについて具体的に限定しない。いくつかの実施例において、ディレイユニットおよびラッチユニット１４を同じスライスに設けることにより、ディレイユニットからラッチユニット１４までの配線の遅延を制御することができる。

ラッチユニット１４は、ラッチ信号を後続する処理回路に出力し、被測定信号の立ち上がりエッジの受信時間を計算する。以下、具体的な実施例を合わせて処理回路の具体的な処理プロセスについて詳細に説明する。

なお、本発明の実施例は、ｎの値について具体的に限定しておらず、被測定信号が１クロック周期内で通過可能なディレイユニットの数、回路１０の時間サンプリング精度要求、ディレイユニットの遅延時間の誤差範囲、および１つ目のディレイユニットとｋ個目のディレイユニットとの間に介在するディレイユニットの数などの要因の少なくとも１つに基づき確定することができる。システムクロックの動作周波数が２００Ｍｈｚ、システムクロックのクロック周期が５ｎｓである場合を例とし、被測定信号が１クロック周期（すなわち、５ｎｓ）の時間内で最大２７０個のディレイユニットを通過することができ、かつｋ個目のディレイユニットと１つ目のディレイユニットとの間に３０個のディレイユニットが介在していると仮定すると、ｎを３００とすることができ、このようにして、基本的に、１クロック周期内に被測定信号の立ち上がりエッジに対してサンプリングを２回行うことを保証することができる。

選択可能に、いくつかの実施例において、ｎの配置によって、被測定信号がディレイチェーン１２を通過する時間を２クロック周期以上とすることができる。回路１０は、１クロック周期において、被測定信号の立ち上がりエッジに対してサンプリングを２回行うことができるため、ｎの配置によって、被測定信号がディレイチェーン１２を通過する時間が２クロック周期以上である場合、回路１０は、同じ被測定信号に対してサンプリングを複数回行うことができ、これにより、立ち上がりエッジのサンプリング結果をより正確にすることができる。

システムクロックの動作周波数が２００Ｍｈｚ、システムクロックのクロック周期が５ｎｓである場合を例とし、被測定信号が１クロック周期（すなわち、５ｎｓ）の時間内で最大２７０個のディレイユニットを通過することができ、かつｋ個目のディレイユニットと１つ目のディレイユニットとの間に３０個のディレイユニットが介在していると仮定すると、ｎを６００とすることができ、このようにして、基本的に、被測定信号がディレイチェーン１２を通過する時間がほぼ２クロック周期であり、各クロック周期は立ち上がりエッジに対してサンプリングを２回行うことができることを保証することができ、ｎ＝６００では、回路１０は、２クロック周期内に同じ被測定信号の立ち上がりエッジに対してサンプリングを４回行うことができ、これにより、立ち上がりエッジのサンプリング結果をより正確にすることができる。当然ながら、時間サンプリングの正確さをさらに高めるため、チップ内部のリソースが許す限り、ｎの配置をさらに大きな値にしてもよい。

本発明の実施例は、ｋの値について具体的に限定しない。ｋの値が小さいほど、第１の立ち上がりエッジおよび第２の立ち上がりエッジで多重化可能なディレイユニットの数も多くなり、ディレイチェーン１２の構築コストも低くなる。しかしながら、ｋの値が小さいほど、第１の立ち上がりエッジおよび第２の立ち上がりエッジの距離が近くなり、両者の間の信号ノイズも強くなる。そのため、ｋの値は、上記要因を総合的に考慮して定める。一例として、ｋの値を２０〜４０の間のある数値とすることができ、例えば、ｋの値を３２とすることができる。

本発明の実施例で提供する時間測定回路は、ライダーシステムの体積を小さくし、ライダーシステムのコストを節減することができる。さらに、本発明の実施例で提供する時間測定回路は、１つのディレイチェーンに基づき、１クロック周期内で、被測定信号の立ち上がりエッジに対してサンプリングを複数回行うことができ、これにより後続して算出される被測定信号の立ち上がりエッジの受信時間をより正確にする。

上述のように、論理制御ユニット１８は、ｋ個目のディレイユニットに第２の立ち上がりエッジを伝達した後、第１の立ち上がりエッジをｋ個目のディレイユニットまで伝達する前に、ｋ個目のディレイユニットに低レベル信号を送信することにより、ｋ個目のディレイユニットおよびｋ個目以降のディレイユニットの状態を順にリセットする。なお、低レベル信号の送信タイミングの確定方式は複数種あってもよく、本発明の実施例はこれについて具体的に限定しない。

一例として、論理制御ユニット１８は、１つのタイマーを用いてトリガし、この低レベル信号を送信してもよい。このタイマーの時間の長さは、論理制御ユニット１８がｋ個目のディレイユニットに第２の立ち上がりエッジを伝達する時間と第１の立ち上がりエッジをｋ個目のディレイユニットまで伝達する時間との間の任意の時間とすることができる。例えば、第１の立ち上がりエッジをｋ個目のディレイユニットまで伝達する時間を予測し、このタイマーの時間の長さをこの時間の半分とすることができる（このとき、第１の立ち上がりエッジが、１つ目のディレイユニットとｋ個目のディレイユニットのほぼ中間の位置まで伝達される）。

もう１つの例として、図３に示すように、論理制御ユニット１８の入力端は、ｎ個目のディレイユニットにおけるｔ個目のディレイユニットと接続してもよく、ｔは正の整数であり、かつ１＜ｔ＜ｋである。論理制御ユニット１８は、第１の立ち上がりエッジに応答してｔ個目のディレイユニットまで伝達し、ｋ個目のディレイユニットに低レベル信号を送信するよう配置してもよい。なお、本発明の実施例は、ｔの値について具体的に限定せず、１からｋの間の任意の値とすることができる。

具体的には、論理制御ユニット１８は、ｔ個目のディレイユニットの出力信号を検出することができ、ｔ個目のディレイユニットの出力信号が低レベル信号から高レベル信号に変換されるときに、論理制御ユニット１８が、第１の立ち上がりエッジがｔ個目のディレイユニットまですでに伝達されたと判断する。次いで、論理制御ユニット１８は、ｋ個目のディレイユニットに低レベル信号を送信し、ｋ個目のディレイユニットおよびｋ個目以降のディレイユニットを低レベル状態に順にリセットすることができる。

本発明の実施例は、ｔ個目のディレイユニットの出力信号の状態を検出することにより、ディレイチェーンにおける第１の立ち上がりエッジの伝搬位置を正確に知ることができ、これにより、低レベル信号のトリガタイミングの選択をより合理的にする。また、本発明の実施例で提供する低レベル信号のトリガタイミングは、ｔ個目のディレイユニットの出力信号の状態に基づき簡単な論理演算を行うだけで確定することができ、実現は比較的簡単である。

本発明の実施例は、論理制御ユニット１８の形式について具体的に限定せず、上述した機能を実現可能な任意の回路形式とすることができる。回路１０をＦＰＧＡチップに集積する場合を例とすると、論理制御ユニット１８は、ＦＰＧＡチップ内部の１つまたは複数の論理ゲート回路によって実現しても、ｌｕｔを直接用いて実現してもよい。以下、図４を合わせて、論理制御ユニット１８の具体的な実現形態を示す。

図４に示すように、論理制御ユニット１８は、排他的論理和ユニット１８１（すなわち、図４におけるＸＯＲユニット）および論理和ユニット１８２（すなわち、図４におけるＯＲユニット）を含んでもよい。排他的論理和ユニット１８１の入力端は、信号入力端１６およびｔ個目のディレイユニットと接続してもよい。論理和ユニット１８２の入力端は、排他的論理和ユニット１８１の出力端およびディレイチェーン１２の（ｋ−１）個目のディレイユニットと接続してもよい。論理和ユニット１８２の出力端は、ｋ個目のディレイユニットと接続してもよい。本発明の実施で提供する論理制御ユニット１８の回路形式は、素子の数が比較的少なく、実現が簡単である。

以下、図５を合わせて、ｋ＝３２、ｔ＝２０で、被測定信号が１クロック周期で最大２７０個のディレイユニットを通り、かつｎ＝６００である場合を例とし、論理制御ユニット１８の動作プロセスおよびディレイチェーン１２上のディレイユニットの出力信号の状態の変化プロセスについて詳細に説明する。なお、図５の例は、当業者による本発明の実施例への理解を助けるためのものであるに過ぎず、本発明の実施例を例示した具体的な数値または具体的な場面に限定するものではない。当業者は、与えられた図５の例に基づき、各種同等の修正または変更を行うことができ、このような修正または変更も、本発明の実施例の範囲内に入る。

ステップ１、被測定信号が信号入力端１６に入力されるまで、６００個のディレイユニットの出力信号の状態はいずれも０である。

ステップ２、被測定信号の立ち上がりエッジが信号入力端１６に到達すると、１つ目のディレイユニットの出力信号の状態がまず０から１に変わる。また、排他的論理和ユニット１８１の作用の下で、３２個目のディレイユニットの出力信号の状態が０から１に変わる。ディレイチェーン上のその他のディレイユニットの出力信号の状態は、一時的に０に保持される。

ステップ３、第１の立ち上がりエッジを２０個目のディレイユニットまで伝達するとき、第２の立ち上がりエッジが（３２＋Ｘ）個目のディレイユニットに達し、Ｘは、理論上１９に等しいが、加工工程などの要因の影響により、Ｘの具体的な値はある程度の変動があり、例えば、Ｘの値は１２から２８の間で変動する。第１の立ち上がりエッジは２０個目のディレイユニットに到達するため、排他的論理和ユニット１８１の作用の下で、３２個目のディレイユニットが、低レベル信号の伝達を開始する。

ステップ４、第１の立ち上がりエッジを３１個目のディレイユニットまで伝達するとき、論理和ユニット１８２の作用により、３２個目のディレイユニットの出力信号が０から１に変わり、第１の立ち上がりエッジの伝達を開始する。

ディレイチェーン１２における最初の８０個のディレイユニットを例とすると、この最初の８０個のディレイユニットの出力信号の状態の主な変化プロセスは、次のとおりである。

被測定信号が信号入力端１６に達していないとき、
００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００００である。

被測定信号が信号入力端１６に達したとき、
１００００００００００００００００００００００００００００００１００００００００００００００００００００００００００００００００００００００００００００である。

第１の立ち上がりエッジがディレイチェーン１２の３個目のディレイユニットまで伝達され、
１１１００００００００００００００００００００００００００００１１１００００００００００００００００００００００００００００００００００００００００００である。

第１の立ち上がりエッジがディレイチェーン１２の２０個目のディレイユニットまで伝達され、ディレイチェーン１２の３２個目のディレイユニットの出力信号の状態が１から０に変わり、低レベル信号の伝達を開始し、
１１１１１１１１１１１１１１１１１１１１００００００００００００１１１１１１１１１１１１１１１１１１１０００００００００００００００００００００００００である。

第１の立ち上がりエッジがディレイチェーン１２の２３個目のディレイユニットまで伝達され、
１１１１１１１１１１１１１１１１１１１１１１１００００００００００００１１１１１１１１１１１１１１１１１１１００００００００００００００００００００００である。

第１の立ち上がりエッジがディレイチェーン１２の３２個目のディレイユニットまで伝達され、
１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１００００００００００００１１１１１１１１１１１１１１１１１１１０００００００００００００である。

第１の立ち上がりエッジがディレイチェーン１２の４０個目のディレイユニットまで伝達され、
１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１１００００００００００００１１１１１１１１１１１１１１１１１１１０００００である。

以上のプロセスからわかるように、論理制御ユニット１８の作用の下で、同じ時間に、ディレイチェーン１２は２つの立ち上がりエッジサンプリング位置を有する。また、ディレイチェーン１２の長さは６００であり、被測定信号の立ち上がりエッジを２クロック周期内に伝達可能な最大距離よりもやや大きいため、ディレイチェーン１２によって、２クロック周期内に被測定信号の立ち上がりエッジの４回のサンプリング結果を得ることができる。次いで、４回のサンプリング結果を平均化し、被測定信号の立ち上がりエッジの最終サンプリング結果とする。

なお、上記は主に回路１０をライダーシステムに用いる例について例を挙げて説明したが、本発明の実施例はこれに限定されず、回路１０は、時間サンプリングを必要とするあらゆる場面に用いることができ、場面の違いによって、被測定信号の物理的意義が異なる可能性があるが、被測定信号の立ち上がりエッジのサンプリング方式は類似している。

なお、ディレイチェーン１２におけるｎ個のディレイユニットは、カスケード接続されており、すなわち、ｎ個のディレイユニットは順に並べられている。なお、このｎ個のディレイユニットのうち隣接する２つのディレイユニットは、信号ケーブルによって直接カスケード接続しても、素子を介してカスケード接続してもよい。図４に示すように、ディレイチェーン１２上の（ｋ−１）個目のディレイユニットとｋ個目のディレイユニットとの間は、論理和ユニット１８２を介して間接的にカスケード接続されている。

本発明の実施例は、さらに、時間測定チップを提供する。図６に示すように、この時間測定チップ６０は、上述の回路１０および処理回路６２を含んでもよい。

処理回路６２は、回路１０におけるラッチユニット１４と接続してもよく、処理回路６２は、ラッチユニット１４に記憶されたｎ個のディレイユニットの出力信号に基づき、信号入力端が受信した被測定信号の時間を確定するよう配置されていてもよい。

処理回路６２は、立ち上がりエッジの検出および時間計算などの機能を実現することができ、以下、処理回路６２の機能について詳細に説明する。

まず、処理回路６２は、ディレイチェーン１２における第１の立ち上がりエッジおよび第２の立ち上がりエッジの位置を検出するために用いることができる。ディレイチェーンにおける立ち上がりエッジの具体的な位置の検出方式は、ディレイチェーン１２のディレイユニットの出力信号の状態を検索し、出力信号が状態１から状態０に変わる２つの位置を探すというものとすることができ、この２つの位置が第１の立ち上がりエッジおよび第２の立ち上がりエッジの位置である。なお、信号ノイズまたはディレイユニットの障害などの原因により、ディレイユニットの出力信号の状態に間違いが生じる可能性があり（例えば、あるディレイユニットの出力信号の状態は１であるはずであるが、ラッチユニット１４に記録されたこのディレイユニットの出力信号の状態は０である）、このように、第１の立ち上がりエッジおよび第２の立ち上がりエッジの少なくともひとつの位置の計算にエラーが現れる可能性がある。そのため、第１の立ち上がりエッジおよび第２の立ち上がりエッジの少なくともひとつの位置を検出するときに、出力信号の状態が１０００である位置を検出する（出力信号の状態が１０である位置を検出するのではない）ことができ、このようにして、第１の立ち上がりエッジおよび第２の立ち上がりエッジの少なくともひとつの位置の検出の正確さをある程度向上することができる。

さらに、第１の立ち上がりエッジおよび第２の立ち上がりエッジの位置を検出するとき、処理回路６２は、それぞれ第１の立ち上がりエッジおよび第２の立ち上がりエッジが１クロック周期内に伝搬し通ったディレイユニットの数を算出することにより、第１の立ち上がりエッジおよび第２の立ち上がりエッジがそれぞれ対応する受信時間を確定することができ、得られた受信時間を平均化し、被測定信号の立ち上がりエッジの受信時間の最終結果とする。

なお、本発明の実施例は、処理回路の形式について具体的に限定せず、例えば、ｌｕｔを用いて実現しても、チップにおける他のタイプの論理回路を用いて実現してもよい。

選択可能に、いくつかの実施例において、時間測定チップ６０は、さらに変換回路６４を含んでもよい。変換回路６４は、回路１０と接続してもよく、変換回路６４は、アナログ信号をパルス形式の被測定信号に変換し、回路１０の信号入力端１６に被測定信号を送信するよう配置されていてもよい。

本発明の実施例は、さらに、ＬｉＤＡＲシステムを提供する。図７に示すように、ＬｉＤＡＲシステム７０は、送信器７２と、受信器７４と、図６に示す時間測定チップ６０と、を含んでもよい。送信器７２は、レーザー信号を発するよう配置されていてもよい。受信器７４は、レーザー信号に対応する反射信号を受信するよう配置されていてもよく、反射信号はアナログ信号である。時間測定チップ６０の変換回路６４は、受信器７４と接続してもよく、受信器７４からアナログ信号を受信するよう配置されていてもよい。

本発明の実施例は、さらに、携帯機器などの自動化装置を提供する。図８に示すように、自動化装置８０は、図７に示すＬｉＤＡＲシステム７０を含んでもよい。さらに、自動化装置８０は、前記ＬｉＤＡＲシステムを搭載するためのケーシングをさらに含んでもよい。自動化装置８０は、例えば、無人機、無人車またはロボット（走行ロボットなど）とすることができる。

以上、図１から図８と合わせて、本発明の装置の実施例について詳細に説明した。以下、図９を合わせて、本発明の方法の実施例について詳細に説明する。なお、方法の実施例の説明と、装置の実施例の説明は、互いに対応するため、詳細に記述されていない部分は、上述の装置の実施例を参照することができる。

図９は、本発明の実施例で提供する時間測定方法の流れの模式図である。図９の方法は、上述の時間測定回路１０により実行することができる。図９の方法は、ステップ９１０〜９５０を含んでもよく、以下、図９のステップについて詳細に説明する。

９１０、いずれもラッチユニット接続されるｎ個（ｎは正の整数であり、ｎ＞２）のディレイユニットを含むディレイチェーンの１つ目のディレイユニットと接続され、出力端がディレイチェーンのｋ個（ｋは正の整数であり、１＜ｋ＜ｎ）目のディレイユニット接続される論理制御ユニットの入力端にさらに接続されている信号入力端によって被測定信号を受信し、
９２０、１つ目のディレイユニットに応答して被測定信号を受信し、ディレイチェーンによって、１つ目のディレイユニットが受信した被測定信号の立ち上がりエッジである第１の立ち上がりエッジを１つ目のディレイユニットからディレイチェーンのｎ個目のディレイユニットまで順に伝達し、
９３０、論理制御ユニットの入力端に応答して被測定信号を受信し、論理制御ユニットによって、論理制御ユニットが受信した被測定信号の立ち上がりエッジである第２の立ち上がりエッジをｋ個目のディレイユニットに伝達し、ディレイチェーンによって、第２の立ち上がりエッジをｋ個目のディレイユニットからｎ個目のディレイユニットまで順に伝達し、
９４０、ｋ個目のディレイユニットに第２の立ち上がりエッジを伝達した後、第１の立ち上がりエッジをｋ個目のディレイユニットまで伝達する前に、論理制御ユニットによってｋ個目のディレイユニットに低レベル信号を送信し、低レベル信号をｋ個目のディレイユニットからｎ個目のディレイユニットまで順に伝達し、
９５０、ラッチユニットによってｎ個のディレイユニットの出力信号をラッチする。

選択可能に、いくつかの実施例において、論理制御ユニットの入力端は、さらにｎ個目のディレイユニットにおけるｔ個（ｔは正の整数であり、かつ１＜ｔ＜ｋ）目のディレイユニット接続される。ステップ９３０は、第１の立ち上がりエッジに応答してｔ個目のディレイユニットまで伝達し、論理制御ユニットによってｋ個目のディレイユニットに低レベル信号を送信してもよい。

選択可能に、いくつかの実施例において、論理制御ユニットは、排他的論理和ユニットおよび論理和ユニットを含んでもよい。排他的論理和ユニットの入力端は、信号入力端およびｔ個目のディレイユニット接続される。論理和ユニットの入力端は、排他的論理和ユニットの出力端およびディレイチェーンの（ｋ−１）個目のディレイユニットと接続され、論理和ユニットの出力端は、ｋ個目のディレイユニット接続される。

選択可能に、いくつかの実施例において、ｎの配置によって、被測定信号がディレイチェーンを通過する時間を２クロック周期以上とする。

選択可能に、いくつかの実施例において、時間測定回路は、ＦＰＧＡチップまたはＡＳＩＣチップに集積してもよい。

選択可能に、いくつかの実施例において、ディレイチェーンにおけるディレイユニットは、キャリーチェーンおよびルックアップテーブルの少なくともひとつを含む。

選択可能に、いくつかの実施例において、ディレイチェーンにおけるディレイユニットは、ＦＰＧＡの同じスライスまたは異なるスライスに位置する。

上記実施例において、全部または部分的に、ソフトウェア、ハードウェア、ファームウェアまたはその他の任意の組み合わせによって実現することができる。ソフトウェアを使用して実現する場合、全部または部分的にコンピュータプログラム製品の形式で実現することができる。前記コンピュータプログラム製品は、一つまたは複数のコンピュータコマンドを含む。コンピュータで前記コンピュータプログラムコマンドをロードし実行する際に、全部または部分的に本発明の実施例に記載の流れまたは機能を生じさせる。前記コンピュータは、汎用コンピュータ、専用コンピュータ、コンピュータネットワーク、またはその他のプログラマブル装置とすることができる。前記コンピュータコマンドは、コンピュータ可読記憶媒体の中に格納するか、または一つのコンピュータ可読記憶媒体からもう一つのコンピュータ可読記憶媒体に転送することができ、例えば、前記コンピュータコマンドは、一つのウェブサイト、コンピュータ、サーバまたはデータセンターから有線（例えば同軸ケーブル、光ファイバ、デジタル加入者線（ｄｉｇｉｔａｌ ｓｕｂｓｃｒｉｂｅｒ ｌｉｎｅ，ＤＳＬ））または無線（例えば赤外線、ワイヤレス、マイクロ波など）の方式で、もう一つのウェブサイト、コンピュータ、サーバまたはデータセンターに転送することができる。前記コンピュータ可読記憶媒体は、コンピュータがアクセスできるあらゆる使用可能な媒体または一つまたは複数の使用可能な媒体が集積したサーバ、データセンターなどのデータ記憶装置とすることができる。前記使用可能な媒体は、磁気媒体（例えば、フロッピーディスク、ハードディスク、磁気テープ）、光媒体（例えば、デジタルバーサタイルディスク（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｄｉｓｃ，ＤＶＤ））、または半導体媒体（例えば、ソリッドステートドライブ（ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ，ＳＳＤ））などとすることができる。

当業者は、本文において開示されている実施例に記載された各例のユニットおよび演算ステップを組み合わせ、電子ハードウェア、またはコンピュータソフトウェアおよび電子ハードウェアの組み合わせによって実現することができることを認識することができる。これらの機能は、ハードウェアで実行するのかソフトウェアの形態で実行するのかは、技術手法の特定のアプリケーションおよび設計の拘束条件によって決まる。当業者は、各々の特定のアプリケーションについて、記載された機能を異なる方法で実現することができるが、この種の実現は、本願の範囲を超えるものと考えるべきではない。

本願で提供するいくつかの実施例において、開示されているシステム、装置および方法は、その他の方式によって実現してもよいことを理解すべきである。例えば、上述した装置の実施例は、概略的なものに過ぎず、例えば、前記ユニットの区分は、論理的な機能の区分に過ぎず、実際の実現の際には、別の区分方式を有してもよく、例えば、複数のユニットまたはアセンブリを結合するか、または別のシステムに統合してもよく、または一部の特徴を省略しても、実行しなくてもよい。もう一点、示された、または考察された互いの間のカップリングまたは直接カップリングまたは通信接続は、いくつかのインターフェース、装置論理和ユニットの間接カップリングまたは通信接続としてもよく、電気的、機械またはその他の形式とすることができる。

前記分離部材として説明したユニットは、物理的に分けられたものであっても、または分けられていないものであってもよく、ユニットとして示された部材は、物理的なユニットであっても、またはそうでなくてもよく、すなわち、一つの場所に位置していても、または複数のネットワークユニットに分布していてもよい。実際の必要に応じて、一部または全部のユニットを選択し、本実施例の手法の目的を実現してもよい。

また、本願の各実施例における各機能ユニットは、一つの処理ユニットの中に統合しても、各ユニットが単独で物理的に存在しても、複数のユニットを一つのユニットの中に統合してもよい。

上述した内容は、本願の具体的な実施形態に過ぎないが、本願の保護範囲はこれに限定されず、当業者が本願で開示された技術範囲内で容易に想到できる変更または置き換えは、いずれも本願の保護範囲内にあるものとする。そのため、本願の保護範囲は、特許請求の範囲の保護範囲を基準とするものとする。
［項目１］
被測定信号を受信するための信号入力端と、
ディレイチェーンであって、ｎ個（ｎは２よりも大きい正の整数）のディレイユニットを含み、上記信号入力端から上記被測定信号を受信するように、上記ディレイチェーンの１つ目のディレイユニットが上記信号入力端と接続され、上記ディレイチェーンは、上記１つ目のディレイユニットに応答して上記被測定信号を受信し、上記第１ディレイユニットが受信した上記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを上記１つ目のディレイユニットから上記ディレイチェーンのｎ個目のディレイユニットまで順に伝達するように配置されるものと、
論理制御ユニットであって、上記論理制御ユニットの入力端が上記信号入力端と接続され、上記信号入力端から上記被測定信号を受信し、出力端が上記ディレイチェーンのｋ個（ｋは正の整数であり、かつ１＜ｋ＜ｎ）目のディレイユニットと接続され、上記論理制御ユニットは上記論理制御ユニットの入力端に応答して上記被測定信号を受信し、上記論理制御ユニットが受信した上記被測定信号の立ち上がりエッジである第２の立ち上がりエッジを上記ｋ個目のディレイユニットに伝達し、上記第２の立ち上がりエッジを上記ｋ個目のディレイユニットから上記ｎ個目のディレイユニットまで順に伝達するように配置され、さらに、上記論理制御ユニットは、上記ｋ個目のディレイユニットに上記第２の立ち上がりエッジを伝達した後、上記第１の立ち上がりエッジを上記ｋ個目のディレイユニットまで伝達する前に、上記ｋ個目のディレイユニットに低レベル信号を送信し、上記低レベル信号を上記ｋ個目のディレイユニットから上記ｎ個目のディレイユニットまで順に伝達するよう配置されるものと、
上記ｎ個のディレイユニットと接続され、上記ｎ個のディレイユニットの出力信号をラッチするためのラッチユニットと、を含む時間測定回路。
［項目２］
上記論理制御ユニットの入力端は、さらにｎ個目のディレイユニットにおけるｔ個（ｔは正の整数であり、かつ１＜ｔ＜ｋ）目のディレイユニットと接続され、
上記論理制御ユニットは、第１の立ち上がりエッジに応答してｔ個目のディレイユニットまで伝達し、ｋ個目のディレイユニットに低レベル信号を送信するよう配置されている項目１に記載の回路。
［項目３］
上記論理制御ユニットは、
入力端が上記信号入力端および上記ｔ個目のディレイユニット接続される排他的論理和ユニットと、
入力端が上記排他的論理和ユニットの出力端および上記ディレイチェーンの（ｋ−１）個目のディレイユニットと接続され、出力端が上記ｋ個目のディレイユニット接続される論理和ユニットと、を含む項目２に記載の回路。
［項目４］
ｎの配置によって、上記被測定信号が上記ディレイチェーンを通過する時間が、２クロック周期以上である項目１から３のいずれか一項に記載の回路。
［項目５］
上記回路がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップまたは特定用途向け集積回路（ＡＳＩＣ）チップに集積されている項目１から４のいずれか一項に記載の回路。
［項目６］
上記回路がＦＰＧＡチップに集積されており、上記ディレイチェーンにおけるディレイユニットは、キャリーチェーンおよびルックアップテーブルの少なくともひとつを含む項目５に記載の回路。
［項目７］
上記回路がＦＰＧＡチップに集積されており、上記ディレイチェーンにおけるディレイユニットは、上記ＦＰＧＡチップの同じスライスまたは異なるスライスに位置する項目５または６に記載の回路。
［項目８］
項目１から７のいずれか一項に記載の時間測定回路と、
上記時間測定回路におけるラッチユニットと接続され、上記ラッチユニットに記憶された上記ｎ個のディレイユニットの出力信号に基づき、上記信号入力端が上記被測定信号を受信した時間を確定するよう配置された処理回路と、を含む時間測定チップ。
［項目９］
上記時間測定回路接続される変換回路であって、アナログ信号をパルス形式の上記被測定信号に変換し、上記被測定信号を上記時間測定回路の信号入力端に送信するよう配置された変換回路をさらに含む項目８に記載の時間測定チップ。
［項目１０］
レーザー信号を発するよう配置された送信器と、
上記レーザー信号に対応するアナログ信号である反射信号を受信するよう配置された受信器と、
項目９に記載の時間測定チップと、を含み、上記時間測定チップの変換回路は、上記受信器と接続され、上記受信器から上記アナログ信号を受信するよう配置されているレーザー検出・測距システム。
［項目１１］
項目１０に記載のレーザー検出・測距システムを含む自動化装置。
［項目１２］
いずれもラッチユニット接続されるｎ個（ｎは正の整数であり、ｎ＞２）のディレイユニットを含むディレイチェーンの１つ目のディレイユニットと接続され、出力端が上記ディレイチェーンのｋ個（ｋは正の整数であり、１＜ｋ＜ｎ）目のディレイユニット接続される論理制御ユニットの入力端にさらに接続されている信号入力端によって被測定信号を受信することと、
上記１つ目のディレイユニットに応答して上記被測定信号を受信し、上記ディレイチェーンによって、上記１つ目のディレイユニットが受信した上記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを上記１つ目のディレイユニットから上記ディレイチェーンのｎ個目のディレイユニットまで順に伝達することと、
上記論理制御ユニットの入力端に応答して上記被測定信号を受信し、上記論理制御ユニットによって、上記論理制御ユニットが受信した上記被測定信号の立ち上がりエッジである第２の立ち上がりエッジを上記ｋ個目のディレイユニットに伝達し、上記ディレイチェーンによって、上記第２の立ち上がりエッジを上記ｋ個目のディレイユニットから上記ｎ個目のディレイユニットまで順に伝達することと、
上記ｋ個目のディレイユニットに上記第２の立ち上がりエッジを伝達した後、上記第１の立ち上がりエッジを上記ｋ個目のディレイユニットまで伝達する前に、上記論理制御ユニットによって上記ｋ個目のディレイユニットに低レベル信号を送信し、上記低レベル信号を上記ｋ個目のディレイユニットから上記ｎ個目のディレイユニットまで順に伝達することと、
上記ラッチユニットによって上記ｎ個のディレイユニットの出力信号をラッチすることと、を含む時間測定方法。
［項目１３］
上記論理制御ユニットの入力端は、さらにｎ個目のディレイユニットにおけるｔ個（ｔは正の整数であり、かつ１＜ｔ＜ｋ）目のディレイユニットと接続され、
上記論理制御ユニットの入力端に応答して上記被測定信号を受信し、上記論理制御ユニットによって、第２の立ち上がりエッジを上記ｋ個目のディレイユニットに伝達することは、
上記第１の立ち上がりエッジに応答して上記ｔ個目のディレイユニットまで伝達し、上記論理制御ユニットによって、上記ｋ個目のディレイユニットに上記低レベル信号を送信することを含む項目１２に記載の方法。
［項目１４］
上記論理制御ユニットは、
入力端が上記信号入力端および上記ｔ個目のディレイユニット接続される排他的論理和ユニットと、
入力端が上記排他的論理和ユニットの出力端および上記ディレイチェーンの（ｋ−１）個目のディレイユニットと接続され、出力端が上記ｋ個目のディレイユニット接続される論理和ユニットと、を含む項目１３に記載の方法。
［項目１５］
ｎの配置によって、上記被測定信号が上記ディレイチェーンを通過する時間が、２クロック周期以上である項目１２から１４のいずれか一項に記載の方法。
［項目１６］
上記ディレイチェーンにおけるディレイユニットは、キャリーチェーンおよびルックアップテーブルの少なくともひとつを含む項目１２から１５のいずれか一項に記載の方法。
［項目１７］
上記ディレイチェーンにおけるディレイユニットが、同じスライスまたは異なるスライスに位置する項目１６に記載の方法。

Claims (17)

1. 被測定信号を受信するための信号入力端と、
   ディレイチェーンであって、ｎ個（ｎは２よりも大きい正の整数）のディレイユニットを含み、前記信号入力端から前記被測定信号を受信するように、前記ディレイチェーンの１つ目のディレイユニットが前記信号入力端と接続され、前記ディレイチェーンは、前記１つ目のディレイユニットに応答して前記被測定信号を受信し、前記１つ目のディレイユニットが受信した前記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを前記１つ目のディレイユニットから前記ディレイチェーンのｎ個目のディレイユニットまで順に伝達するように配置されるものと、
   論理制御ユニットであって、前記論理制御ユニットの入力端が前記信号入力端と接続され、前記信号入力端から前記被測定信号を受信し、出力端が前記ディレイチェーンのｋ個（ｋは正の整数であり、かつ１＜ｋ＜ｎ）目のディレイユニットと接続され、前記論理制御ユニットは前記論理制御ユニットの入力端に応答して前記被測定信号を受信し、前記論理制御ユニットが受信した前記被測定信号の立ち上がりエッジである第２の立ち上がりエッジを前記ｋ個目のディレイユニットに伝達し、前記第２の立ち上がりエッジを前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達するように配置され、さらに、前記論理制御ユニットは、前記ｋ個目のディレイユニットに前記第２の立ち上がりエッジを伝達した後、前記第１の立ち上がりエッジを前記ｋ個目のディレイユニットまで伝達する前に、前記ｋ個目のディレイユニットに低レベル信号を送信し、前記低レベル信号を前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達するよう配置されるものと、
   前記ｎ個のディレイユニットと接続され、前記ｎ個のディレイユニットの出力信号をラッチするためのラッチユニットと、を含む時間測定回路。
2. 前記論理制御ユニットの入力端は、さらにｎ個のディレイユニットにおけるｔ個（ｔは正の整数であり、かつ１＜ｔ＜ｋ）目のディレイユニットと接続され、
   前記論理制御ユニットは、第１の立ち上がりエッジに応答してｔ個目のディレイユニットまで伝達し、ｋ個目のディレイユニットに低レベル信号を送信するよう配置されている請求項１に記載の回路。
3. 前記論理制御ユニットは、
   入力端が前記信号入力端および前記ｔ個目のディレイユニット接続される排他的論理和ユニットと、
   入力端が前記排他的論理和ユニットの出力端および前記ディレイチェーンの（ｋ−１）個目のディレイユニットと接続され、出力端が前記ｋ個目のディレイユニットと接続される論理和ユニットと、を含む請求項２に記載の回路。
4. 前記被測定信号が前記ディレイチェーンを通過する時間が、２クロック周期以上となるように、ｎの値が選択される請求項１から３のいずれか一項に記載の回路。
5. 前記回路がフィールドプログラマブルゲートアレイ（ＦＰＧＡ）チップまたは特定用途向け集積回路（ＡＳＩＣ）チップに集積されている請求項１から４のいずれか一項に記載の回路。
6. 前記回路がＦＰＧＡチップに集積されており、前記ディレイチェーンにおけるディレイユニットは、キャリーチェーンおよびルックアップテーブルの少なくともひとつを含む請求項５に記載の回路。
7. 前記回路がＦＰＧＡチップに集積されており、前記ディレイチェーンにおけるディレイユニットは、前記ＦＰＧＡチップの同じスライスまたは異なるスライスに位置する請求項５または６に記載の回路。
8. 請求項１から７のいずれか一項に記載の時間測定回路と、
   前記時間測定回路におけるラッチユニットと接続され、前記ラッチユニットに記憶された前記ｎ個のディレイユニットの出力信号に基づき、前記信号入力端が前記被測定信号を受信した時間を確定するよう配置された処理回路と、を含む時間測定チップ。
9. 前記時間測定回路に接続される変換回路であって、アナログ信号をパルス形式の前記被測定信号に変換し、前記被測定信号を前記時間測定回路の信号入力端に送信するよう配置された変換回路をさらに含む請求項８に記載の時間測定チップ。
10. レーザー信号を発するよう配置された送信器と、
    前記レーザー信号に対応するアナログ信号である反射信号を受信するよう配置された受信器と、
    請求項９に記載の時間測定チップと、を含み、前記時間測定チップの変換回路は、前記受信器と接続され、前記受信器から前記アナログ信号を受信するよう配置されているレーザー検出・測距システム。
11. 請求項１０に記載のレーザー検出・測距システムを含む自動化装置。
12. いずれもラッチユニットに接続されるｎ個（ｎは正の整数であり、ｎ＞２）のディレイユニットを含むディレイチェーンの１つ目のディレイユニットと接続され、出力端が前記ディレイチェーンのｋ個（ｋは正の整数であり、１＜ｋ＜ｎ）目のディレイユニットと接続される論理制御ユニットの入力端にさらに接続されている信号入力端によって被測定信号を受信することと、
    前記１つ目のディレイユニットに応答して前記被測定信号を受信し、前記ディレイチェーンによって、前記１つ目のディレイユニットが受信した前記被測定信号の立ち上がりエッジである第１の立ち上がりエッジを前記１つ目のディレイユニットから前記ディレイチェーンのｎ個目のディレイユニットまで順に伝達することと、
    前記論理制御ユニットの入力端に応答して前記被測定信号を受信し、前記論理制御ユニットによって、前記論理制御ユニットが受信した前記被測定信号の立ち上がりエッジである第２の立ち上がりエッジを前記ｋ個目のディレイユニットに伝達し、前記ディレイチェーンによって、前記第２の立ち上がりエッジを前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達することと、
    前記ｋ個目のディレイユニットに前記第２の立ち上がりエッジを伝達した後、前記第１の立ち上がりエッジを前記ｋ個目のディレイユニットまで伝達する前に、前記論理制御ユニットによって前記ｋ個目のディレイユニットに低レベル信号を送信し、前記低レベル信号を前記ｋ個目のディレイユニットから前記ｎ個目のディレイユニットまで順に伝達することと、
    前記ラッチユニットによって前記ｎ個のディレイユニットの出力信号をラッチすることと、を含む時間測定方法。
13. 前記論理制御ユニットの入力端は、さらにｎ個のディレイユニットにおけるｔ個（ｔは正の整数であり、かつ１＜ｔ＜ｋ）目のディレイユニットと接続され、
    前記論理制御ユニットの入力端に応答して前記被測定信号を受信し、前記論理制御ユニットによって、第２の立ち上がりエッジを前記ｋ個目のディレイユニットに伝達することは、
    前記第１の立ち上がりエッジに応答して前記ｔ個目のディレイユニットまで伝達し、前記論理制御ユニットによって、前記ｋ個目のディレイユニットに前記低レベル信号を送信することを含む請求項１２に記載の方法。
14. 前記論理制御ユニットは、
    入力端が前記信号入力端および前記ｔ個目のディレイユニットと接続される排他的論理和ユニットと、
    入力端が前記排他的論理和ユニットの出力端および前記ディレイチェーンの（ｋ−１）個目のディレイユニットと接続され、出力端が前記ｋ個目のディレイユニットと接続される論理和ユニットと、を含む請求項１３に記載の方法。
15. 前記被測定信号が前記ディレイチェーンを通過する時間が、２クロック周期以上となるように、ｎの値が選択される請求項１２から１４のいずれか一項に記載の方法。
16. 前記ディレイチェーンにおけるディレイユニットは、キャリーチェーンおよびルックアップテーブルの少なくともひとつを含む請求項１２から１５のいずれか一項に記載の方法。
17. 前記ディレイチェーンにおけるディレイユニットが、ＦＰＧＡチップの同じスライスまたは異なるスライスに位置する請求項１６に記載の方法。

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