DE102004020677A1

DE102004020677A1 - Vorrichtung mit statischen Speicherzellen

Info

Publication number: DE102004020677A1
Application number: DE200410020677
Authority: DE
Inventors: Motoi Ashida
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2003-05-08
Filing date: 2004-04-28
Publication date: 2004-12-09
Also published as: US20040222451A1; CN1551238A; TW200426838A; KR20040095709A; US6984859B2; JP2004356614A

Abstract

Ein Zugriffstransistor, der zwischen einem Speicherknoten in einer Speicherzelle und einer Bitleitung bereitgestellt ist, ist aus ein P-Kanal-MOS-Transistor mit in einer N-dotierten Wanne (254) ausgebildeten P-dotierten ersten und zweiten Verunreinigungsbereichen (202, 204) und einer Gateelektrode (218) ausgebildet. Eine vergrabene Verbindung (224) ist aus einem Metall mit hohem Schmelzpunkt, wie z. B. Wolfram, ausgebildet und gestapelt auf einem Treibertransistor bereitgestellt, der auf einer Hauptoberfläche einer P-dotierten Wanne (256) und dem Zugriffstransistor ausgebildet ist. Ein Polysiliziumfilm (270), der einen P-Kanal-TFT als ein Lastelement bildet, ist auf der vergrabenen Verbindung (224) ausgebildet, die planarisiert ist, wobei ein Zwischenschichtisolierfilm (268) dazwischen eingebracht ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung und insbesondere auf eine Halbleiterspeichervorrichtung mit statischen Speicherzellen.
Ein SRAM (Statischer Direktzugriffsspeicher), der eine charakteristische Halbleiterspeichervorrichtung ist, ist ein RAM, welcher keinen Auffrischbetrieb zum Erhalten von gespeicherten Daten benötigt. Eine Speicherzelle des SRAM ist so aufgebaut, dass ein Flip-Flop mit zwei jeweils aus einem Lastelement und einem Treibertransistor ausgebildeten Invertern, die überkreuz miteinander verbunden sind, über Zugriffstransistoren mit einem Bitleitungspaar verbunden ist.
Als eine charakteristische Speicherzelle des SRAM war eine Speicherzelle vom CMOS-Typ allgemein bekannt, bei der das Lastelement aus einem P-Kanal-MOS-Transistor gebildet ist und bei der der Treibertransistor und der Zugriffstransistor aus N-Kanal-MOS-Transistoren gebildet sind. Die Speicherzelle vom CMOS-Typ hat einen geringen Stromverbrauch und hat aufgrund der für CMOS besonderen Eigenschaften einen überragenden statischen Rauschabstand (im folgenden auch als SNM bezeichnet) und eine überragende "Soft-Error"-Festigkeit.
Als andere charakteristische Speicherzellen des SRAM sind auch eine Speicherzelle vom Hochwiderstandslasttyp, bei der das Lastelement aus einem Hochwiderstandselement aus Polysilizium gebildet ist, und eine Speicherzelle vom P-Kanal-TFT-Lasttyp, bei der das Lastelement aus einem P-Kanal-Dünnschichttransistor (im folgenden auch als ein P-Kanal-TFT bezeichnet) aus Polysilizium gebildet ist, bekannt. Die Speicherzelle vom Hochwiderstandslasttyp und die Speicherzelle vom P-Kanal-TFT-Lasttyp haben vier Bulk-Transistoren für eine Speicherzelle, und daher sind diese vorteilhaft darin, dass der Zellenbereich kleiner gemacht werden kann als bei der Speicherzelle vom CMOS-Typ, der sechs Bulk-Transistoren beinhaltet.
Hierbei bezieht sich "Bulk-Transistor" auf einen Transistor, der in einem Siliziumsubstrat ausgebildet ist im Gegensatz zu einem Dünnschichtelement, das auf dem Substrat ausgebildet ist, wie z.B. der P-Kanal-TFT oder das aus Polysilizium gebildete Widerstandselement.
Weiter offenbart die japanische Patentoffenlegungsschrift JP 7-57476 als einen SRAM, der die Forderung nach einer niedrigeren Spannung befriedigt, einen SRAM, bei dem der Zugriffstransistor aus einem P-Kanal-MOS-Transistor ausgebildet ist. Dies macht die Gate-Source-Spannung des Zugriffstransistors gleich einer Versorgungsspannung, und daher kann die Abnahme im Zellstrom, die von der niedrigeren Spannung herrührt, verhindert werden und zufrieden stellender Betrieb mit niedrigeren Spannungen wird sichergestellt.
Kürzlich wurden Größe und Leistungsaufnahme von elektronischen Vorrichtungen immer weiter verringert. Dementsprechend wurden eine kleinere Größe und eine geringere Leistungsaufnahme der Halbleitervorrichtung benötigt. Die Leistungsaufnahme ist proportional zum Quadrat der Versorgungsspannung, und daher ist es effizient, die Versorgungsspannung zu verringern, um die Leistungsaufnahme zu verringern. Somit war eine Halbleitervorrichtung mit hoher Leistungsfähigkeit, die selbst mit einer niedrigen Spannung zufrieden stellend arbeiten kann, gewünscht.
Hierbei bezieht sich eine "niedrige Spannung" allgemein auf eine Spannung unterhalb von 3 V und in letzter Zeit ist die Versorgungsspannung von 3,3 V, die gewöhnlich weit verbreitet verwendet wurde, auf 2,5 V und weiter auf 1,8 V verringert worden.
In Anbetracht der obigen Herausforderung wurde bei einem mit einer niedrigen Spannung verwendeten SRAM die Speicherzelle vom oben beschriebenen CMOS-Typ angewendet. Der Grund dafür ist wie folgt. Bei der herkömmlichen Speicherzelle vom Hochwiderstandslasttyp und der Speicherzelle vom P-Kanal-TFT-Lasttyp haben solche Lastelemente eine kleine Stromtreibefähigkeit und daher ist der SNM gering. Deshalb ist der Betrieb mit einer niedrigen Spannung instabil. Auf der anderen Seite hat die Speicherzelle vom CMOS-Typ aufgrund der CMOS-Eigenschaften einen großen SNM, und der CMOS-Inverter arbeitet selbst mit einer niedrigen Spannung stabil. Daher wird bei dem gegenwärtigen Trend des Verringerns der Spannung die herkömmliche Speicherzelle vom Hochwiderstandslasttyp oder die Speicherzelle vom P-Kanal-TFT-Lasttyp, die oben beschrieben wurde, selten verwendet, und Speicherzellen vom CMOS-Typ sind vorherrschend.
Wenn die Spannung weiter verringert wird, wird es jedoch selbst für die wie oben beschriebene herkömmliche Speicherzelle vom CMOS-Typ schwierig, zufrieden stellend zu arbeiten. Insbesondere bei der Speicherzelle vom CMOS-Typ wird das Potential eines Speicherknotens niedriger als das Versorgungspotential, welches eine niedrige Spannung ist, aufgrund der Schwellspannung des aus dem N-Kanal-MOS-Transistors gebildeten Zugriffstransistors, und es wird unmöglich, den Treibertransistor anzuschalten.
Hierbei kann es möglich sein, die Schwellspannung des N-Kanal-MOS-Transistors zu verringern. Eine niedrigere Schwellspannung führt jedoch zu einem erhöhten Reststrom, und der Stromverbrauch würde eher ansteigen.

Der in der japanischen Patentoffenlegungsschrift JP 7-57476 beschriebene SRAM, der oben erwähnt ist, wird als eine hilfreiche Lösung für das Problem angesehen, da es keine Potentialverringerung an dem Speicherknoten hervorruft. In jüngster Zeit jedoch wurde eine Halbleitervorrichtung mit geringerer Leistungsaufnahme sowie kleinerer Größe stark gefordert, um eine kompakte und tragfähige elektronische Ausrüstung zu ermöglichen.

Wenn die Größe einer Halbleitervorrichtung verringert wird, folgt naturgemäß, dass die Menge der in der Speicherzelle gespeicherten Ladung abnimmt. Daher ist es auch wichtig, einen Soft-Error zu vermeiden, der bevorzugt auftritt, wenn die Halbleiterspeichervorrichtung in ihrer Größe verringert wird.

Die vorliegende Erfindung wurde gemacht, um das oben beschriebene Problem zu lösen, und dessen Aufgabe ist es, eine Halbleiterspeichervorrichtung bereitzustellen, die mit geringer Leistung zufrieden stellend arbeitet und eine geringere Größe realisiert.

Eine andere Aufgabe der vorliegenden Erfindung ist es, eine Halbleiterspeichervorrichtung bereitzustellen, die mit geringer Leistung zufrieden stellend arbeitet, eine geringere Größe verwirklicht, die Erzeugung eines Soft-Errors vermeidet und stabil arbeitet.

Die Aufgabe wird gelöst durch eine Halbleiterspeichervorrichtung nach Anspruch 1. Weiterentwicklungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Die vorliegende Erfindung stellt eine Halbleiterspeichervorrichtung bereit mit: einer Speicherzelle, die Daten speichert; und eine Wortleitung und ein Paar von Bitleitungen, die mit der Speicherzelle verbunden sind; wobei die Speicherzelle aufweist: einen ersten Inverter mit einem ersten Lastelement und mit einem ersten Treiberelement mit einem N-Kanal-MOS-Transistor; einen zweiten Inverter, der mit dem ersten Inverter überkreuz gekoppelt ist, mit einem zweiten Lastelement und einem zweiten Treiberelement mit einem anderen N-Kanal-MOS-Transistor; einen ersten und einen zweiten Speicherknoten, die entsprechend mit den Ausgangsknoten des ersten und des zweiten Inverters verbunden sind; und ein erstes und ein zweites Gatterelement, jeweils mit einem P-Kanal-MOS-Transistor, der eine mit der Wortleitung verbundene Gateelektrode hat, zum Verbinden des ersten und zweiten Speicherknotens mit einer Bitleitung bzw. der anderen Bitleitung des Paares von Bitleitungen; wobei eine erste Metallverbindung, die den ersten Speicherknoten bildet, gestapelt vorgesehen ist auf dem ersten Treiberelement und auf dem auf einer Substratoberfläche ausgebildeten ersten Gatterelement; wobei eine zweite Metallverbindung, die den zweiten Speicherknoten bildet, gestapelt vorgesehen ist auf dem zweiten Treiberelement und auf dem auf der Substratoberfläche ausgebildeten zweiten Gatterelement; und wobei das erste und das zweite Lastelement oberhalb der ersten und der zweiten Metallverbindungen vorgesehen sind.

Daher hat die Speicherzelle bei der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung einen Aufbau derart, dass das Lastelement verwirklicht ist durch einen P-Kanal-TFT oder durch ein aus Polysilizium ausgebildetes Hochwiderstandselement, der Zugriffstransistor verwirklich ist durch einen P- Kanal-MOS-Transistor, und die vergrabene Verbindung, welche den Speicherknoten bildet, und das Lastelement auf einem oberen Abschnitt eines Bulk-Transistors gestapelt sind. Somit kann die Vorrichtung mit einer niedrigeren Spannung arbeiten, und die Größe der Speicherzelle kann signifikant verringert werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der beigefügten Zeichnungen.

Von den Figuren zeigen:

1 ein Blockschaltbild, das schematisch einen Gesamtaufbau der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung darstellt;

2 einen Schaltplan, der einen Aufbau der Speicherzellen darstellt, die in einer Matrix von Zeilen und Spalten in dem in 1 dargestellten Speicherzellenfeld angeordnet sind;

3 die SNM-Kennlinie, wenn Daten von der in 2 dargestellten Speicherzelle gelesen werden;

4 die SNM-Kennlinie, wenn Daten von der Speicherzelle gelesen werden, wobei der Zugriffstransistor durch einen N-Kanal-MOS-Transistor verwirklicht ist;

5 eine Draufsicht, die einen Aufbau der in 2 dargestellten Speicherzelle zeigt;

6 eine Querschnittsansicht, die den Aufbau der in 5 dargestellten Speicherzelle entlang der Linie VI-VI zeigt;

7 eine vergrößerte Ansicht eines in 6 dargestellten Abschnittes A;

8 eine Draufsicht, die einen Aufbau der Speicherzelle zeigt, bei der der Zugriffstransistor durch einen N-Kanal-MOS-Transistor verwirklicht ist, und bei der das Lastelement durch einen P-Kanal-MOS-Transistor verwirklicht ist;

9 einen Querschnitt, der den Aufbau der in 8 dargestellten Speicherzelle entlang der Linie IX-IX zeigt;

10 ein Querschnitt, der eine Abwandlung der in 6 dargestellten Speicherzelle zeigt;

11 ein Schaltplan, der einen Speicherzellenaufbau gemäß einer zweiten Ausführungsform zeigt;

12 einen Schaltplan, der einen Speicherzellenaufbau gemäß einer dritten Ausführungsform zeigt; und

13 einen Schaltplan, der einen Speicherzellenaufbau gemäß einer vierten Ausführungsform zeigt.

Ausführungsformen der vorliegenden Erfindung werden im Detail mit Bezug auf die Figuren beschrieben. Die gleichen oder entsprechenden Abschnitte werden durch gleiche Bezugszeichen bezeichnet und die Beschreibung davon wird nicht wiederholt werden.
Erste Ausführungsform
1 ist ein Blockschaltplan, der schematisch einen Gesamtaufbau einer Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung zeigt.
Mit Bezug auf 1 beinhaltet eine Halbleiterspeichervorrichtung 10 einen Zeilenadressanschluss 12, einen Spaltenadressanschluss 14, einen Steuersignalanschluss 16, eine Daten-Ein/Ausgangs-Anschluss 18 und einen Spannungsversorgungsanschluss 20. Die Halbleiterspeichervorrichtung 10 beinhaltet weiter einen Zeilenadresspuffer 22, einen Spaltenadresspuffer 24, einen Steuersignalpuffer 26 und einen Ein/Ausgang-Puffer 28. Weiter beinhaltet eine Halbleiterspeichervorrichtung 10 einen Zeilenadressdecoder 30, einen Spaltenadressdecoder 32, einen Leseverstärker/Schreibtreiber 34, einen Multiplexer 35, ein Speicherzellenfeld 36 und eine interne Spannungsversorgungserzeugungsschaltung 38.
Der Zeilenadressanschluss 12 und der Spaltenadressanschluss 14 empfangen Zeilenadresssignale X0 bis Xm bzw. Spaltenadresssignale Y0 bis Yn (m und n sind natürliche Zahlen). Der Steuersignalanschluss 16 empfängt ein Schreibsteuersignal/W, ein Ausgangsfreigabesignal/OE und ein Chipauswahlsignal/CS.
Der Zeilenadresspuffer 22 nimmt Zeilenadresssignale X0 bis Xm auf, erzeugt interne Zeilenadresssignale und gibt dieselben an den Zeilenadressdecoder 30 aus. Der Spaltenadresspuffer nimmt die Spaltenadresssignale Y0 bis Yn auf, erzeugt interne Spal tenadresssignale und gibt die gleichen an den Spaltenadressdecoder 32 aus. Der Steuersignalpuffer 26 nimmt das Schreibsteuersignal/W, das Ausgangsfreigabesignal/OE und das Chipauswahlsignal/CS auf, und gibt ein Schreibfreigabesignal WE und ein Ausgangsfreigabesignal OE an den Leseverstärker/Schreibtreiber 34 aus.
Die Daten-Ein/Ausgangs-Anschluss 18 ist zum Austauschen von Daten, die zu lesen und in die Halbleiterspeichervorrichtung 10 zu schreiben sind, mit der Außenwelt, und er empfängt externe Eingangsdaten DQ0 bis DQi (i ist eine natürliche Zahl), wenn Daten geschrieben werden, und gibt Daten DQ0 bis DQi extern aus, wenn Daten gelesen werden.
Der Ein/Ausgangs-Puffer 28 nimmt auf und hält fest Daten DQ0 bis DQi und gibt interne Daten IDQ0 bis IDQi an den Leseverstärker/Schreibtreiber 34 zur Zeit des Datenschreibens aus. Der Ein/Ausgangs-Puffer 28 gibt von dem Leseverstärker/Schreibtreiber 34 empfangene interne Daten IDQ0 bis IDQi an den Ein/Ausgangs-Anschluss 18 zur Zeit des Datenlesens aus.
Der Spannungsversorgungsanschluss 20 empfängt von außen eine externe Versorgungsspannung ext. Vcc und eine Massespannung ext. Vss. Die interne Spannungsversorgungserzeugungsschaltung 38 empfängt eine externe Versorgungsspannung ext. Vcc und die Massespannung ext. Vss von dem Spannungsversorgungsanschluss 20, erzeugt eine Versorgungsspannung Vcc auf einem vorbestimmten Potential und gibt die erzeugte Versorgungsspannung Vcc an verschiedene interne Schaltungen in der Halbleiterspeichervorrichtung 10 aus. Die Speicherzellen in dem Speicherzellenfeld 36 arbeiten auch auf der Grundlage der Versorgungsspannung Vcc.
Bei der Halbleiterspeichervorrichtung 10 ist die Versorgungsspannung Vcc gleich 1,8V, d.h. die Versorgungsspannung ist ge ring gemacht. Wie später mit Bezug auf den Speicherzellenaufbau beschrieben wird, arbeitet in der Halbleiterspeichervorrichtung 10 die Speicherzelle, selbst wenn die Versorgungsspannung gering ist, stabil, während die Schwellspannung der Transistoren, welche die Speicherzelle bilden, nicht verringert ist.
Der Zeilenadressdecoder 30 wählt eine Wortleitung in einem Speicherzellenfeld 36 aus, das den Zeilenadresssignalen X0 bis Xm entspricht. Der Zeilenadressdecoder 30 legt die Versorgungsspannung Vcc an eine nicht ausgewählte Wortleitung und die Massespannung GND an eine ausgewählte Wortleitung an. Der Spaltenadressdecoder 32 gibt ein Spaltenauswahlsignal zum Auswählen eines Bitleitungspaares in einem Speicherzellenfeld 36, das den Spaltenadresssignalen Y0 bis Yn entspricht, an den Multiplexer 35 aus.
Zur Zeit des Datenschreibens empfängt der Leseverstärker/Schreibtreiber 34 das Schreibfreigabesignal WE vom Steuersignalpuffer 26 und legt gemäß eines logischen Pegels der von dem Ein/Ausgangspuffer 28 empfangenen intern Daten IDQ0 bis IDQi die Versorgungsspannung Vcc an eine I/O-Leitung und die Massespannung GND an die andere I/O-Leitung eines I/O-Leitungspaares an, das jedem der internen Daten entspricht. Weiter empfängt zu der Zeit des Datenlesens der Leseverstärker/Schreibtreiber 34 das Ausgangsfreigabesignal OE von dem Steuersignalpuffer 26, tastet ab/verstärkt eine kleine Spannungsänderung, die auf dem I/O-Leitungspaar, das den gelesenen Daten entspricht, erzeugt wird, bestimmt den logischen Pegel der gelesenen Daten und gibt die gelesenen Daten an den Ein/Ausgangs-Puffer 28 aus.
Der Multiplexer 35 verbindet gemäß dem vom Spaltenadressdecoder 32 empfangenen Spaltenauswahlsignal das entsprechende Bitleitungspaar mit dem I/O-Leitungspaar.
Das Speicherzellenfeld 36 stellt eine Gruppe von Speicherelementen dar, in dem eine Vielzahl von Speicherzelllen in einer Matrix von Zeilen und Spalten angeordnet sind, die durch eine Mehrzahl den jeweiligen Zeilen entsprechenden Wortleitungen mit dem Zeilenadressdecoder 30 verbunden sind, und die durch eine Mehrzahl den jeweiligen Spalten entsprechenden Bitleitungspaaren mit dem Multiplexer 35 verbunden sind.
Bei der Halbleiterspeichervorrichtung 10 wird die Massespannung GND zu der Zeit des Datenschreibens von dem Zeilenadressdecoder 30 an eine Wortleitung angelegt, die den Zeilenadresssignalen X0 bis Xm entspricht, und ein den Spaltenadresssignalen Y0 bis Yn entsprechendes Bitleitungspaar wird durch den Spaltenadressdecoder 32 ausgewählt und durch den Multiplexer 35 mit dem I/O-Leitungspaar verbunden. Der Leseverstärker/Schreibtreiber 34 schreibt die von dem Ein/Ausgangs-Puffer 28 empfangenen internen Daten IDQ0 bis IDQi auf das I/O-Leitungspaar, und somit werden interne Daten IDQ0 bis IDQi in die Speicherzelle geschrieben, die durch die Zeilenadresssignale X0 bis Xm und die Spaltenadresssignale X0 bis Xn ausgewählt ist.
Zur Zeit des Datenlesens wird jedes Bitleitungspaar auf das Versorgungspotential Vcc vorgeladen, ein den Spaltenadresssignalen Y0 bis Yn entsprechendes Bitleitungspaar wird durch den Spaltenadressdecoder 32 ausgewählt, und das ausgewählte Bitleitungspaar wird durch den Multiplexer 35 mit dem I/O-Leitungspaar verbunden. Wenn die Massespannung GND an die den Zeilenadresssignalen X0 bis Xm entsprechende Wortleitung durch den Zeilenadressdecoder 30 angelegt ist, wird ein Datenwert von der ausgewählten Speicherzelle in das Bitleitungspaar und das I/O-Leitungspaar ausgelesen.
Dann liest/verstärkt der Leseverstärker/Schreibtreiber 34 eine kleine Änderung in der Spannung, die auf dem den gelesenen Daten entsprechendem I/O-Leitungspaar erzeugt wird, und gibt die gelesenen Daten an den Ein/Ausgangs-Puffer aus. Dementsprechend werden interne Daten IDQ0 bis IDQi von der durch die Zeilenadresssignale X0 bis Xm und die Spaltenadresssignale Y0 bis Yn ausgewählten Speicherzelle gelesen.
2 ist ein Schaltplan, der einen Aufbau der in einer Matrix von Zeilen und Spalten in dem in 1 dargestellten Speicherzellenbereich 36 angeordneten Speicherzellen zeigt.
Mit Bezug auf 2 beinhaltet eine Speicherzelle 100 N-Kanal-MOS-Transistoren 102, 104, P-Kanal-MOS-Transistoren 106, 108, P-Kanal-TFTs 110, 112 und Speicherknoten 114, 116.
Der P-Kanal-TFT 110 ist zwischen einen Spannungsversorgungsknoten 118, an den die Versorgungsspannung Vcc angelegt ist, und den Speicherknoten 114 geschaltet, wobei dessen Gate mit dem Speicherknoten 116 verbunden ist. Der P-Kanal-TFT 112 ist zwischen den Spannungsversorgungsknoten 118 und den Speicherknoten 116 geschaltet, wobei dessen Gate mit dem Speicherknoten 114 verbunden ist.
Die P-Kanal-TFTs 110 und 112 sind Widerstandselemente, die aus Polysilizium ausgebildet sind und eine Schaltfunktion haben, genauer ein Hochwiderstandselement mit einem Aus-Widerstand in der Größenordnung von T (Tera, "T" stellt 10¹² dar) Ω und einem An-Widerstand in der Größenordnung von G (Giga, "G" stellt 10⁹ dar Ω.
Der N-Kanal-MOS-Transistor 102 ist zwischen den Speicherknoten 114 und einen Masseknoten 120 geschaltet, an den die Massespannung GND angelegt ist, wobei dessen Gate mit einem Speicherknoten 116 verbunden ist. Der N-Kanal-MOS-Transistor 104 ist zwischen den Speicherknoten 116 und den Masseknoten ist zwischen den Speicherknoten 116 und den Masseknoten 120 geschaltet, wobei dessen Gate mit dem Speicherknoten 114 verbunden ist.
Die N-Kanal-MOS-Transistoren 102 und 104 sind Treibertransistoren, die von dem Speicherknoten 114 bzw. 116 Ladung herausziehen. Die N-Kanal-MOS-Transistoren 102 und 104 bilden das "erste Treiberelement" bzw. das "zweite Treiberelement".
Der P-Kanal-TFT 110 und der N-Kanal-MOS-Transistor 102, sowie der P-Kanal-TFT 112 und der N-Kanal-MOS-Transistor 104 bilden jeweils Inverter, und durch Überkreuzkoppeln dieser Inverter ist ein Flip-Flop ausgebildet. Somit werden komplementäre Daten in einem bistabilen Zustand in den Speicherknoten 114 und 116 festgehalten, und Daten werden in der Speicherzelle 100 gespeichert.
Der P-Kanal-MOS-Transistor 106 ist zwischen die Bitleitung 122 und den Speicherknoten 114 geschaltet, wobei dessen Gate mit einer Wortleitung 126 verbunden ist. Der P-Kanal-MOS-Transistor 108 ist zwischen eine Bitleitung 124, die eine zu der Bitleitung 122 komplementäre Bitleitung ist, und einen Speicherknoten 116 geschaltet, wobei dessen Gate mit einer Wortleitung 126 verbunden ist.
Die P-Kanal-MOS-Transistoren 106 und 108 sind Zugriffstransistoren, die die Speicherzelle 100 mit dem Paar von Bitleitungen 122 und 124 verbinden, wenn die Massespannung GND an die Wortleitung 126 angelegt ist. Die P-Kanal-MOS-Transistoren 106 und 108 bilden das "erste Gatterelement" bzw. das "zweite Gatterelement".
Ein Betrieb der Speicherzelle 100 wird im folgenden beschrieben.
(1) Lesebetrieb
Ein Lesebetrieb, wenn der Datenwert "1" in die Speicherzelle 100 geschrieben wurde, d.h. wenn die Potentiale der Speicherknoten 114 und 116 in dem "H"-Pegel (Hochpegelzustand) bzw. dem "L"-Pegel (Tiefpegelzustand) entsprechen, wird beschrieben.
Vor dem Lesebetrieb werden die Bitleitungen 122 und 124 auf das Versorgungspotential Vcc vorgeladen. Danach wird die Wortleitung 126 ausgewählt, und, wenn die Massespannung GND an die Wortleitung 126 angelegt ist, schalten die P-Kanal-MOS-Transistoren 106 und 108 als Zugriffstransistoren an. Dann fließen Ladungen von der Bitleitung 124 durch den N-Kanal-MOS-Transistor 108 zu dem Speicherknoten 116 und die so geflossenen Ladungen werden durch den N-Kanal-MOS-Transistor 104 entladen. Folglich tritt eine Potentialänderung an der Bitleitung 124 auf, wobei die Änderung durch einen Leseverstärker (nicht dargestellt) erfasst wird, uns somit wird der in der Speicherzelle 100 gespeicherte Datenwert "1" gelesen.
Hierbei sind in der Speicherzelle 100 Lastelemente durch P-Kanal-TFTs 110 und 112 verwirklicht, und TFTs sind beträchtlich schlechter in der Stromtreibfähigkeit im Vergleich zu einem Bulk-Transistor. Daher arbeiten bei einem Datenlesebetrieb die Lastelemente kaum und in der Betriebskennlinie der Speicherzelle 100 sind die Kennlinien der CMOS-Inverter, die aus dem Zugriffstransistor und dem Treibertransistor ausgebildet sind, vorherrschend.
3 stellt die SNM-Kennlinie dar, wenn Daten von der in 2 dargestellten Speicherzelle 100 gelesen werden.
Mit Bezug auf 3 stehen die Abszisse und die Ordinate für Spannungen an den Speicherknoten 114 bzw. 116, und die Punkte S1 und S2 stehen für stabile Punkte. Eine Kurve C1 stellt die Übertragungskennlinie eines Inverters dar, der aus dem P-Kanal-MOS-Transistor 108 als dem Zugriffstransistor und dem N-Kanal-MOS-Transistor 104 als dem Treibertransistor ausgebildet ist, während eine Kurve C2 die Übertragungskennlinie eines Inverters darstellt, der aus dem P-Kanal-MOS-Transistor 106 als dem Zugriffstransistor und aus dem N-Kanal-MOS-Transistor 102 als dem Treibertransistor ausgebildet ist.
Bei der Speicherzelle 100 ist der Zugriffstransistor aus einem P-Kanal-MOS-Transistor ausgebildet, und daher ist zu der Zeit des Datenlesens ein CMOS-Inverter durch den Zugriffstransistor und den Treibertransistor ausgebildet. Daher ist, selbst wenn die Versorgungsspannung Vcc gering ist, einen ausreichenden SNM (der Abstandsbereich wird dargestellt durch die Größe eines Kreises, der innerhalb der Kurven C1 und C2 ausgebildet ist) sichergestellt, und ein stabiler Datenlesebetrieb wird realisiert.
4 stellt SNM-Eigenschaften dar, wenn Daten von der Speicherzelle gelesen werden, wobei der Zugriffstransistor durch einen N-Kanal-MOS-Transistor realisiert ist.
Mit Bezug auf 4 stellen die Abszisse und die Ordinate Spannungen an den Speicherknoten 114 und 116 dar, und Punkte S3 und S4 stellen stabile Punkte dar. Die Kurven C3 und C4 stellen Übertragungskennlinien der jeweiligen Inverter dar, die jeweils aus einem Zugriffstransistor und einem Treibertransistor ausgebildet sind. In der Speicherzelle ist zu der Zeit des Datenlesens ein E-E-Inverter durch den Zugriffstransistor und den Treibertransistor ausgebildet. Hinsichtlich der Betriebscharakteristik der Speicherzelle zu der Zeit des Datenlesens ist die Betriebscharakteristik des E-E-Inverters dominant.
Folglich setzen stabile Punkte S3 und S4 um die Schwellspannung Vth des N-Kanal-MOS-Transistors geringere Werte als die Versorgungsspannung Vcc voraus. Insbesondere, wenn die Versorgungsspannung Vcc niedrig wird, wird der SNM-Abstandsbereich extrem klein, wodurch ein stabiler Datenlesebetrieb unmöglich wird.
In dem oben beschriebenen Beispiel wird ein Datenwert "1" in der Speicherzelle 100 gespeichert. Der Betrieb ist ähnlich, wenn der Datenwert "0" gespeichert wird.
(2) Schreibbetrieb
Wieder mit Bezug auf 2 wird beschrieben werden, wenn ein Datenwert "0" in die Speicherzelle 100 geschrieben werden soll, d.h., wenn die Potentiale in den Speicherknoten 114 und 116 auf den "L"-Pegel bzw. auf den "H"-Pegel gesetzt werden sollen.
Wenn die Massespannung GND durch einen Wortleitungstreiber (nicht dargestellt) an die Wortleitung 126 angelegt wird, sind P-Kanal-MOS-Transistoren 106 und 108 an und die Massespannung GND und die Versorgungsspannung Vcc werden jeweils durch einen Leseverstärker/Schreibtreiber 34 (nicht dargestellt) an Bitleitungen 122 und 124 angelegt, wobei Ladungen von der Bitleitung 124 durch den P-Kanal-MOS-Transistor 108 an den Speicherknoten 116 geliefert werden. Von dem Speicherknoten 114 werden Ladungen durch den N-Kanal-MOS-Transistor 106 an die Bitleitung 122 entladen, und somit wird der Zustand des Flip-Flops, der durch die P-Kanal-TFTs 110, 112 und die N-Kanal-MOS-Transistoren 102, 104 ausgebildet ist, festgelegt.
In dem oben beschriebenen Beispiel wird der Datenwert "0" in die Speicherzelle 100 geschrieben. Der Betrieb ist ähnlich, wenn der Datenwert "1" geschrieben wird.
Der Aufbau der in 2 dargestellten Speicherzelle 100 wird beschrieben werden. Als Lastelemente dienende P-Kanal-TFTs 110 und 112 sind oberhalb der als Bulk-Transistoren ausgebildeten N-Kanal-MOS-Transistoren 102, 104 und P-Kanal-MOS-Transistoren 106, 108 ausgebildet. Somit kann bei der Speicherzelle 100 nicht nur eine geringere Spannung, sondern auch eine geringere Größe realisiert werden.
5 ist eine Draufsicht, die einen Aufbau der in 2 dargestellten Speicherzelle 100 zeigt.
Mit Bezug auf 5 beinhaltet die Speicherzelle 100 Verunreinigungsbereiche 202 bis 216, welche durch gestrichelte Linie dargestellt sind, eine Gateelektrode 218, L-förmige Gateelektroden 220, 222, vergrabene Verbindungen 224 bis 230, Bitleitungskontaktabschnitte 232, 234, welche durch durchgezogene Linien dargestellt sind, Verbindungsöffnungen 236, 238, welche durch durchgezogene Linie dargestellt sind, und TFT-Gateabschnitte 240, 242, die durch Strichpunktlinien dargestellt sind. Wie später mit Bezug auf Querschnitte beschrieben wird, ist eine Polysiliziumschicht (Source/Drain-Abschnitt) als eine Komponente des TFT zwischen dem TFT-Gateabschnitt 240 und der vergrabenen Verbindung 224 ausgebildet. Der Einfachheit der Beschreibung halber ist dies in den Zeichnungen weggelassen.
Verunreinigungsbereiche 202 und 210 sind mit Bitleitungskontaktabschnitt 232 bzw. 234 verbunden. Die Verunreinigungsbereiche 204 und 206 sind mit der vergrabenen Verbindung 224 verbunden, und die Verunreinigungsbereiche 212 und 214 sind mit der vergrabenen Verbindung 226 verbunden. Die Verunreinigungsbereiche 208 und 216 sind mit vergrabenen Verbindungen 228 bzw. 230 verbunden.
Vergrabenen Verbindungen 224 und 226 sind aus einem Metall mit einem hohen Schmelzpunkt ausgebildet, das Wärmebearbeitung bei einer hohen Temperatur aushalten kann, wenn, wie später beschrieben werden wird, ein Polysiliziumfilm gebildet wird. Die vergrabene Verbindung 224 ist durch die Verbindungsöffnung 236 mit dem nicht dargestellten P-Kanal-TFT 110 und weiter mit dem TFT-Gateabschnitt 242, der als das Gate des P-Kanal-TFTs 112 dient, verbunden. Die vergrabene Verbindung 226 ist durch die Verbindungsöffnung 238 mit dem nicht dargestellten P-Kanal-TFT 112 und weiter mit dem TFT-Gateabschnitt 240, der als das Gate des P-Kanal-TFT 110 dient, verbunden. Oberhalb der Schicht, in der die P-Kanal-TFTs 110 und 112 mit den TFT-Gateabschnitten 240 und 242 ausgebildet sind, sind nicht dargestellte Bitleitungen 122 und 124 mit Bitleitungskontaktabschnitten 232 bzw. 234 verbunden.
Die Verbindungsöffnungen 236 und 238 bilden den "ersten Verbindungsabschnitt" und den "zweiten Verbindungsabschnitt".
In dem Bereich 244, in dem sich die vergrabene Verbindung 224 und die Gateelektrode 222 gegenseitig überlappen, sind die vergrabene Verbindung 224 und die Gateelektrode 222 elektrisch miteinander verbunden. Insbesondere ist die Gateelektrode von einem Isolator umgeben, aber im Bereich 244 ist der Isolator um die Gateelektrode 222 herum entfernt und die vergrabene Verbindung 224 ist direkt mit der Gateelektrode 222 verbunden. Ebenso sind in einem Bereich 246, in dem sich die vergrabene Verbindung 226 und die Gateelektrode 220 gegenseitig überlappen, die vergrabene Verbindung 226 und die Gateelektrode 220 elektrisch miteinander verbunden.
Weiter ist die vergrabene Verbindung 224 von den Gateelektroden 218 und 220 durch einen um die Gateelektroden 218 und 220 herum vorgesehenen Isolator isoliert. Des weiteren ist die vergrabene Verbindung 226 von den Gateelektroden 218 und 222 durch einen um die Gateelektroden 218 und 222 vorgesehenen Isolator isoliert. Die vergrabenen Verbindungen 224 und 226 werden die Speicherknoten 114 bzw. 116 sein.
Die Verunreinigungsbereiche 202, 204, 210 und 212 sind P-dotierte Verunreinigungsbereiche, welche in einer auf dem Halbleitersubstrat ausgebildeten N-dotierten Wanne vorgesehen sind. Die Verunreinigungsbereiche 202, 204 und die Gateelektrode 218 bilden den P-Kanal-MOS-Transistor 106 als einen Zugriffstransistor. Die Verunreinigungsbereiche 210, 212 und die Gateelektrode 218 bilden den P-Kanal-MOS-Transistor 108 als einen Zugriffstransistor.
Die Verunreinigungsbereiche 206, 208, 214 und 216 sind N-dotierte Verunreinigungsbereiche, welche in einer auf dem Halbleitersubstrat ausgebildeten P-dotierten Wanne vorhergesehen sind. Die Verunreinigungsbereiche 206, 208 und die Gateelektrode 220 bilden den N-Kanal-MOS-Transistor 102 als einen Treibertransistor. Die Verunreinigungsbereiche 214, 216 und die Gateelektrode 222 bilden den N-Kanal-MOS-Transistor 104 als einen Treibertransistor.
Die durch eine Strichpunktlinie festgelegte Fläche A1 stellt den Bereich der Speicherzelle 100 dar.
6 ist ein Querschnitt, der den Aufbau entlang der Linie VI-VI der in 5 dargestellten Speicherzelle 100 zeigt.
Mit Bezug auf 6 sind auf einem Halbleitersubstrat 252 eine N-dotierte Wanne 254 und eine P-dotierte Wanne 256 vorgesehen. In der N-dotierten Wanne 254 sind Verunreinigungsbereiche 202 und 204 ausgebildet. In der P-dotierten Wanne 256 ist ein Verunreinigungsbereich 206 ausgebildet. Die Feldoxidfilme 258 und 259 isolieren und trennen auf der N-dotierten Wanne 254 und auf der P-dotierten Wanne 256 ausgebildete Elemente.
In einem Kanalbildungsbereich zwischen den Verunreinigungsbereichen 202 und 204 ist eine Gateelektrode 218 mit einem dazwischen eingebrachten Gateoxidfilm 260 ausgebildet. Auf den Feldoxidfilmen 258 und 259 sind Gateelektroden 220 bzw. 222 ausgebildet. Die Gateelektroden 218 bis 222 sind z.B. aus Polysilizium oder Wolframsilizid (WSi) ausgebildet, welches hohe Verarbeitungstemperaturen aushalten kann.
Die Gateelektroden 218 und 220 sind von Isolatoren 261 bzw. 262 umgeben, und die Gateelektrode 222 ist mit Ausnahme des mit der vergrabenen Verbindung 224 zu verbindenden Abschnittes von einem Isolator 264 umgeben. Hierbei entspricht der Abschnitt, an dem die Gateelektrode 222 mit der vergrabenen Verbindung 224 verbunden wird, dem in 5 dargestellten Bereich 244.
Die vergrabene Verbindung 224, die der Speicherknoten 114 sein soll, ist über dem Verunreinigungsbereich 204, der von dem Isolator 262 bedeckten Gateelektrode 220, dem Verunreinigungsbereich 206 und der Gateelektrode 222 vorgesehen. Genauer wird ein dicker Isolator 266, der höher als die Isolatoren 262 und 264 sein wird, auf allen Verunreinigungsbereichen und Gateelektroden abgeschieden, und ein Graben zum Bilden der vergrabenen Verbindung 224 wird in dem Isolator 266 gebildet. Leitfähiges Metall wird in dem Graben vergraben.
Hierbei ist das die vergrabene Verbindung 224 bildende Metall ein Metall mit einem geringeren Widerstand als das Material der oben erwähnten Gateelektrode und hat einen Schmelzpunkt, der keinen thermischen Verlauf zeigt, wenn ein Polysiliziumfilm 270, der später beschrieben werden wird, oberhalb der vergrabenen Verbindung 224 gebildet wird.
Der Grund, weshalb Metall für die vergrabene Verbindung 224 verwendet wird, ist, dass Transistoren mit unterschiedlichen Polaritäten elektrisch miteinander zu verbinden sind. Weiter wird die vergrabene Verbindung 224 beträchtlich dick gemacht, um den Verdrahtungswiderstand der vergrabenen Verbindung 224 zu verringern, so dass ein Spannungsabfall unterdrückt wird.
Der Grund, weshalb Metall mit einem hohen Schmelzpunkt für die vergrabene Verbindung 224 verwendet wird, ist der folgende. Auf der vergrabenen Verbindung 224 ist ein Polysiliziumfilm 270 mit einem dazwischen eingebrachten Zwischenschichtisolierfilm 268 ausgebildet. Hierbei wird der Polysiliziumfilm 270 im allgemeinen durch ein Niederdruck-CVD-(Chemische Dampfphasenabscheidungs)-Verfahren gebildet, bei dem eine Hochtemperaturverarbeitung bei 600°C stattfindet. Daher ist es notwendig, Metall mit einem hohen Schmelzpunkt zu verwenden, das eine ausreichende Wärmewiderstandsfähigkeit aufweist, um diese Verarbeitungstemperatur auszuhalten.
Geeignetes Metall mit einem geringen Widerstand und einem hohen Schmelzpunkt, das für die vergrabene Verbindung 224 verwendet werden soll, kann Wolfram sein.
Der auf der vergrabenen Verbindung 224 mit dem dazwischen eingebrachten Zwischenschichtisolierfilm 268 ausgebildete Polysiliziumfilm 270 ist durch eine Verbindungsöffnung 236 mit der vergrabenen Verbindung 224 verbunden. Weiter ist auf dem Polysiliziumfilm 270 ein TFT-Gateabschnitt 240 mit einem dazwischen eingebrachten Isolierfilm ausgebildet, und durch den Polysiliziumfilm 270 und den TFT-Gateabschnitt 240 ist der P-Kanal-TFT 110 ausgebildet.
Auf dem Polysiliziumfilm 270 und dem TFT-Gateabschnitt 240 ist eine Metallverbindung 276 zu der Bitleitung 122 mit einem dazwischen eingebrachten Zwischenschichtisolierfilm 274 ausge bildet, und die Metallverbindung 276 ist mit dem Verunreinigungsbereich 202 durch die Bitleitungskontaktabschnitte 272, 232 verbunden. Andere Abschnitte der gleichen Schicht wie die vergrabene Verbindung 224 und der Bitleitungskontaktabschnitt 232 sind aus einem Isolator 266 ausgebildet.
Wie oben beschrieben hat die Speicherzelle 100 einen Aufbau derart, dass eine vergrabene Verbindungsschicht, die ein Speicherknoten sein soll, oberhalb eines Bulk-Transistors auf der Wanne ausgebildet ist, und ein P-Kanal-TFT als ein Lastelement weiter darauf gestapelt ist. Somit kann die zweidimensionale Flächennutzung der Speicherzelle 100 (in 5 gezeigte Fläche A1) verringert werden.
7 ist eine vergrößerte Ansicht des in 6 dargestellten Abschnittes A.
Mit Bezug auf 7 werden nacheinander in einem Kontaktabschnitt zwischen der vergrabenen Verbindung 224 und dem Verunreinigungsbereich 206 eine erste Siliziumlegierungsschicht 278, eine zweite Siliziumlegierungsschicht 280 und eine Barrierenmetallschicht 282 auf dem Verunreinigungsbereich 206 abgeschieden, und die vergrabene Verbindung 224 wird auf der Barrierenmetallschicht 282 bereitgestellt.
Die erste Siliziumlegierungsschicht 278 wird bereitgestellt zum Verhindern eines durch eine Legierungsspitze verursachten Verbindungsfehlers. Hierbei bezieht sich die Legierungsspitze auf ein Phänomen, bei dem Metall in den Verunreinigungsbereich 206 eintritt und bis zu der P-dotierten Wanne 256 reicht, was zu einem Kurzschluss zwischen dem Verunreinigungsbereich 206 und der P-dotierten Wanne 256 führt. Die Erzeugung von Legierungsspitzen verursacht einen Verbindungsfehler zwischen dem Verunreinigungsbereich 206 und der P-dotierten Wanne 256. Die erste Siliziumlegierungsschicht 278 ist gebildet aus einer Si liziumlegierung, die eine höhere Wärmewiderstandsfähigkeit als die zweite Siliziumlegierungsschicht 280 besitzt und einen Diffusionskoeffizienten in dem Verunreinigungsbereich 206 hat, der kleiner ist als der der zweiten Siliziumlegierungsschicht 280. Die erste Siliziumlegierungsschicht 278 ist beispielsweise ausgebildet aus Kobaltsilizid (CoSi) oder Nickelsilizid (NiSi).
Die zweite Siliziumlegierungsschicht 280 ist ausgebildet aus einem ohmschen Kontaktmaterial, welches einen ohmschen Kontakt in dem Kontaktabschnitt zwischen der vergrabenen Verbindung 224 und dem Verunreinigungsbereich 206 bildet, wie z.B. Titansilizid (TiSi). Hierbei bezieht sich "ohmscher Kontakt" auf einen Kontakt, dessen Kontaktwiderstand, wenn das Metall den Halbleiter berührt, auf ein Niveau verringert ist, welches gering genug ist, die Leistungsfähigkeit der Vorrichtung nicht zu beeinflussen.
Die Barrierenmetallschicht 282 ist bereitgestellt zum Schützen der darunter liegenden zweiten Siliziumlegierungsschicht 280 und/oder der ersten Siliziumlegierungsschicht 278, wenn die vergrabene Verbindung 224 gebildet wird, und sie ist ausgebildet aus z.B. Titannitrid (TiN).
Bei dem Vorherigen bildet die erste Siliziumlegierungsschicht 278 eine "erste Barrierenschicht", die zweite Siliziumlegierungsschicht 280 bildet eine "Verbindungsschicht" und die Barrierenmetallschicht 282 bildet eine "zweite Barrierenschicht".
Hierbei ist die erste Siliziumlegierungsschicht 278 aus dem folgenden Grund zusätzlich bereitgestellt unterhalb der zweiten Siliziumlegierungsschicht 280. Bei den herkömmlichen Speicherzellen vom Hochwiderstandslasttyp oder bei den Speicherzellen vom P-Kanal-TFT-Lasttyp sind eine Mehrzahl von in dem Halbleitersubstrat ausgebildeten Bulk-Transistoren alle N- dotierte Transistoren, und daher war es unnötig, ein solches Metall wie oben beschrieben zum Verbinden dieser Bulk-Transistoren zu verwenden, da die Verbindung durch N-dotiertes Polysilizium möglich war.
Bei den herkömmlichen CMOS-Speicherzellen sind P-dotierte und N-dotierte Bulk-Transistoren verschiedener Polaritäten in dem Halbleitersubstrat ausgebildet, und daher ist Metall für die Verbindung dazwischen notwendig. Bei den CMOS-Speicherzellen sind jedoch die Transistoren, welche die Speicherzellen bilden, alle in dem Halbleitersubstrat ausgebildet, und daher ist es nicht notwendig, eine bei einer hohen Temperatur zu verarbeitende Polysiliziumschicht auf einem oberen Abschnitt zu bilden.
Bei der ersten Ausführungsform sind P-dotierte und N-dotierte Bulk-Transistoren verschiedener Polaritäten in dem Halbleitersubstrat ausgebildet, ein Metall (vergrabene Verbindung 224) zum Verbinden dieser ist darauf ausgebildet, und die Polysiliziumschicht 270, welche bei einer hohen Temperatur zu verarbeiten ist, ist darauf weiter ausgebildet. Daher muss bei der ersten Ausführungsform ein Kontaktabschnitt gebildet werden, der eine Erzeugung von Legierungsspitzen verhindert und eine Wärmewiderstandsfähigkeit hat, so dass er die Verarbeitung bei einer hohen Temperatur aushält. Somit ist zwischen der zweiten Siliziumlegierungsschicht 280, die als ein ohmsches Kontaktmaterial dient, und den Verunreinigungsbereich 206 die erste Siliziumlegierungsschicht 278 mit einer besseren Wärmewiderstandfähigkeit und einem Diffusionskoeffizienten in dem Verunreinigungsbereich 206, der geringer ist als der der zweiten Siliziumlegierungsschicht 280, bereitgestellt.
Wiederum mit Bezug auf 6 ist die obere Oberfläche des Isolators 266 und der vergrabenen Verbindung 224, welche durch Vergraben von Metall in dem in dem Isolator 266 vorgesehenen Graben ausgebildet ist, planarisiert. Insbesondere sind die oberen Oberflächen des Isolators 266 und der vergrabenen Verbindung 224 derart verarbeitet, dass sie eben sind, ohne Vertiefung oder Vorsprung durch CMP (Chemisch Mechanisches Polieren), ein Zurückätzverfahren oder dergleichen. Hierbei bezieht sich CMP auf ein Verfahren des Polierens einer Objektoberfläche mit einer Schleifmaschine, wobei eine Chemikalie mit einem Schleifmittel verwendet wird. Das Zurückätzverfahren bezieht sich auf ein Verfahren, bei dem die Oberfläche eben gemacht wird durch Nützen der Viskosität des Photolackfilms, gefolgt durch Ätzen der gesamten Oberfläche von oben.
Die obere Oberfläche der darunterliegenden Schicht unterhalb des Polysiliziumfilmes 270, d.h. die obere Oberfläche der auf der vergrabenen Verbindung 224 und auf dem Isolator 266 ausgebildeten Schicht ist planarisiert, da die elektrischen Eigenschaften des durch den Polysiliziumfilm 270 aufgebauten P-Kanal-TFTs stark beeinflusst werden durch die Ebenheit der Oberfläche der darunterliegenden Schicht. Auf der planarisierten Oberfläche wird der Polysiliziumfilm 270 mit dem dazwischen eingebrachten Zwischenschichtisolierfilm 268 gebildet. Daher werden gemäß der ersten Ausführungsform die elektrischen Eigenschaften des P-Kanal-TFTs stabilisiert.
Weiter ist die Polysiliziumschicht 270 parallel zu der darunter liegenden Schicht bereitgestellt, welche durch die vergrabene Verbindung 224 und dem Isolator 266 ausgebildet ist, und daher bekommt das Layout der Kontaktabschnitte 236 zum Verbinden des Polysiliziumfilms 270 mit der vergrabenen Verbindung 224 einen größeren Freiheitsgrad, während die elektrischen Eigenschaften des durch den Polysiliziumfilm 270 ausgebildeten P-Kanal-TFTs erhalten sind.
Obwohl nicht im Detail dargestellt, sind in einem Kontaktabschnitt zwischen der vergrabenen Verbindung 224 und dem Verun reinigungsbereich 204 und in einem Kontaktabschnitt zwischen dem Bitleitungskontaktabschnitt 232 und dem Verunreinigungsbereich 202, die in 6 dargestellt sind, die erste Siliziumlegierungsschicht 278, die zweite Siliziumlegierungsschicht 280 und die Barrierenmetallschicht 282 ebenso wie in dem Kontaktabschnitt zwischen der vergrabenen Verbindung 224 und dem Verunreinigungsbereich 206, die in 7 dargestellt sind, bereitgestellt.
Weiter ist eine in 5 dargestellte andere vergrabene Verbindung 226 aus dem gleichen Metall ausgebildet wie die vergrabene Verbindung 224 und der Aufbau in dem Kontaktabschnitt zwischen der vergrabenen Verbindung 226 und dem Verunreinigungsbereich und die Ebenheit der oberen Fläche der vergrabenen Verbindung 226 sind auch genauso wie in den 7 und 6 gezeigt.
8 ist eine Draufsicht, die einen Aufbau der Speicherzelle zeigt, bei der der Zugriffstransistor realisiert ist durch einen N-Kanal-MOS-Transistor und das Lastelement durch einen P-Kanal-MOS-Transistor realisiert ist.
Mit Bezug auf 8 beinhaltet die Speicherzelle Verunreinigungsbereiche 302 bis 317, die durch gestrichelte Linien dargestellt sind, eine Gateelektrode 318, eine T-förmige Gateelektrode 320, eine L-förmige Gateelektrode 322, vergrabene Verbindungen 324 bis 330 und Bitleitungskontaktabschnitte 332, 334, die durch durchgezogene Linien dargestellt sind. Ein nicht dargestelltes Bitleitungspaar, das mit den Bitleitungskontaktabschnitten 332 und 334 verbunden werden soll, ist über diesen Komponenten ausgebildet.
Die Verunreinigungsbereiche 302 und 310 sind mit dem Bitleitungskontaktabschnitt 332 bzw. 334 verbunden. Die Verunreinigungsbereiche 304, 306 und 307 sind mit der vergrabenen Ver bindung 324 verbunden, und die Verunreinigungsbereiche 312, 314 und 315 sind mit der vergrabenen Verbindung 326 verbunden. Weiter sind die vergrabenen Verbindungen 328 und 330 mit dem Verunreinigungsbereich 309 bzw. 317 verbunden.
In dem Bereich 336, in dem sich die vergrabene Verbindung 324 und die Gateelektrode 322 gegenseitig überlappen, sind die vergrabene Verbindung 324 und die Gateelektrode 322 elektrisch miteinander verbunden. Insbesondere ist die Gateelektrode von einem Isolator umgeben, aber in dem Bereich 336 ist der Isolator um die Gateelektrode 322 entfernt und die vergrabene Verbindung 324 ist direkt mit der Gateelektrode 322 verbunden. Ebenso sind in einem Bereich 338, in dem die vergrabene Verbindung 326 und die Gateelektrode 320 gegenseitig überlappen, die vergrabene Verbindung 326 und die Gateelektrode 320 elektrisch miteinander verbunden.
Weiter ist die vergrabene Verbindung 324 von den Gateelektroden 318 und 322 durch einen um die Gateelektroden 318 und 320 vorgesehenen Isolator isoliert. Des weiteren ist die vergrabene Verbindung 326 von den Gateelektroden 318, 322 durch einen um die Gatelektroden 318 und 322 herum vorgesehenen Isolator isoliert. Die vergrabenen Verbindungen 324 und 326 werden in der Speicherzelle die Speicherknoten sein.
Verunreinigungsbereiche 302 bis 306, 308, 310 bis 314 und 316 sind N-dotierte Verunreinigungsbereiche, die in einer auf einem Halbleitersubstrat ausgebildeten P-dotierten Wanne vorgesehen sind. Verunreinigungsbereiche 302, 304, und die Gateelektrode 318, sowie Verunreinigungsbereiche 310, 312 und die Gateelektrode 318 bilden jeweils N-Kanal-MOS-Transistoren als Zugriffstransistoren. Weiter bilden Verunreinigungsbereiche 306, 308 und die Gateelektrode 320, sowie die Verunreinigungsbereiche 314, 316 und die Gateelektrode 322 jeweils N-Kanal-MOS-Transistoren als Treibertransistoren.
Die Verunreinigungsbereiche 307, 309, 315 und 317 sind P-dotierte Verunreinigungsbereiche, die in einer auf dem Halbleitersubstrat ausgebildeten N-dotierten Wanne vorgesehen sind. Die Verunreinigungsbereiche 307, 309 und die Gateelektrode 320, sowie die Verunreinigungsbereiche 315, 317 und die Gateelektrode 322 bilden jeweils einen P-Kanal-MOS-Transistor als Lastelemente.
Die durch eine Strichpunktlinie festgelegte Fläche A2 stellt die Fläche der Speicherzelle dar.
9 ist ein Querschnitt, der den Aufbau entlang der Linie IX-IX der in 8 dargestellten Speicherzelle zeigt.
Mit Bezug auf 9 sind auf einem Halbleitersubstrat 352 eine P-dotierte Wanne 354 und eine N-dotierte Wanne 356 ausgebildet. In der P-dotierten Wanne 354 sind Verunreinigungsbereiche 302 bis 306 bereitgestellt, und in der N-dotierten Wanne 356 ist ein Verunreinigungsbereich 307 bereitgestellt. Die Feldoxidfilme 358 bis 360 isolieren und trennen auf der P-dotierten Wanne 354 und auf der N-dotierten Wanne 356 ausgebildete Elemente.
In einem Kanalbildungsbereich zwischen den Verunreinigungsbereichen 302 und 304 ist die Gateelektrode 318 mit einem dazwischen eingebrachten Gateoxidfilm 361 ausgebildet. Auf den Feldoxidfilmen 359 und 360 ist die Gateelektrode 320 bzw. 322 ausgebildet. Die Gateelektroden 318 und 320 sind von Isolatoren 361 bzw. 362 umgeben, und die Gateelektrode 322 ist von einem Isolator 364 mit Ausnahme des mit der vergrabenen Verbindung 324 zu verbindenden Abschnittes umgeben. Hierbei entspricht der Abschnitt, in dem die Gateelektrode 322 mit der vergrabenen Verbindung 324 verbunden ist, dem in 8 gezeigten Bereich 336.
Die vergrabene Verbindung 324, welche der Speicherknoten sein soll, ist über dem Verunreinigungsbereich 304, dem Feldoxidfilm 358, dem Verunreinigungsbereich 306, der mit dem Isolator 363 gedeckten Gateelektrode 320, dem Verunreinigungsbereich 307 und der Gateelektrode 322 vorgesehen. Weiter ist auf der vergrabenen Verbindung 324 eine Metallverbindung 372, welche eine Bitleitung sein soll, mit einem dazwischen eingebrachten Zwischenschichtisolierfilm 370 ausgebildet, und die Metallverbindung 372 ist durch Bitleitungskontaktabschnitte 368 und 332 mit dem Verunreinigungsbereich 302 verbunden. Abschnitte der gleichen Schicht wie der vergrabenen Verbindung 324 und des Bitleitungskontaktabschnittes 332 sind aus einem Isolator 366 ausgebildet.
Wiederum mit Bezug auf die 5 und 8 werden Bereiche A1 und A2, welche die Bereiche der zwei Speicherzellen darstellen, miteinander verglichen werden. Die Fläche A1 ist etwa 0,6-mal so groß wie die Fläche A2. Insbesondere ist die Fläche der Speicherzelle 100 gemäß der vorliegenden Erfindung mit dem oben beschriebenen gestapelten Aufbau um etwa 40% verringert gegenüber der Speicherzelle, bei der die Lastelemente aus P-Kanal-MOS-Transistoren ausgebildet sind.
Abwandlung der ersten Ausführungsform
10 ist ein Querschnitt, der eine Abwandlung der in 6 dargestellten Speicherzelle zeigt.
Mit Bezug auf 10 hat die Speicherzelle einen Aufbau der in 6 gezeigten Speicherzelle 100, wobei der Polysiliziumfilm 270 durch einen Polysiliziumfilm 270A ersetzt ist und wobei die Kontaktöffnung 236 durch eine andere vergrabene Verbindung 284 ersetzt ist.
Die vergrabene Verbindung 284 verbindet elektrisch den Polysiliziumfilm 270A mit der vergrabenen Verbindung 224. Die vergrabene Verbindung 284 ist auch aus Metall mit einem hohen Schmelzpunkt ausgebildet, wie z.B. Wolfram, das den thermischen Verlauf aushalten kann, wenn der Polysiliziumfilm 270A gebildet wird.
Bei der Abwandlung der ersten Ausführungsform ist es nicht notwendig, eine Vertiefung in dem Polysiliziumfilm zum Bilden des Kontaktabschnittes bereitzustellen. Daher wird es möglich, den Polysiliziumfilm mit höherer Genauigkeit gleichmäßig zu machen, und daher können die elektrischen Eigenschaften des durch den Polysiliziumfilm 270A ausgebildeten P-Kanal-TFTs weiter stabilisiert werden.
Wie oben beschrieben, sind bei der Halbleitervorrichtung 10 gemäß der ersten Ausführungsform oder der Abwandlung davon die Lastelemente und die Zugriffstransistoren durch P-Kanal-TFTs bzw. P-Kanal-MOS-Transistoren ausgebildet, und die vergrabene Verbindung, die der Speicherknoten sein soll, und die die Lastelemente bildenden P-Kanal-TFTs sind auf den Bulk-Transistoren gestapelt. Somit wird es möglich, mit einer geringeren Spannung umzugehen und die Größe der Speicherzelle 100 wesentlich zu verringern.
Weiter ist in der Halbleitervorrichtung 10 der Speicherknoten mit einer vergrabenen Verbindung aus einem Metall mit einem hohen Schmelzpunkt realisiert, und daher kann der Widerstand zwischen den Transistoren gering gehalten werden, der Spannungsabfall kann unterdrückt werden, und die vergrabene Verbindung trägt keinen thermischen Verlauf einer Hochtemperaturverarbeitung, wenn ein Polysiliziumfilm auf der vergrabenen Verbindung gebildet wird.
In der Halbleitervorrichtung 10 wird die erste Siliziumlegierungsschicht mit überlegener Wärmewiderstandsfähigkeit zwischen der zweiten Siliziumlegierungsschicht, die als ein ohmsches Kontaktmaterial dient, und dem Verunreinigungsbereich bereitgestellt. Daher ist es, selbst wenn eine Hochtemperaturverarbeitung zum Bilden des Polysiliziumfilms durchgeführt wird, die Erzeugung einer Legierungsspitze zu verhindern.
Weiter ist in der Halbleitervorrichtung 10 die obere Oberfläche der unterhalb der Polysiliziumschicht darunterliegenden Schicht planarisiert. Daher ist die elektrische Kennlinie des durch den Polysiliziumfilm ausgebildeten P-Kanal-TFT stabilisiert, und das Layout-Muster in dem Kontaktabschnitt zum Verbinden des Polysiliziumfilms mit der vergrabenen Verbindung erhält einen höheren Freiheitsgrad.
Zweite Ausführungsform
In der zweiten Ausführungsform ist ein Kondensator für den Speicherknoten in der Speicherzelle gemäß der ersten Ausführungsform oder der Abwandlung davon ausgebildet. Somit ist die Kapazität des Speicherknotens erhöht und die Soft-Error-Festigkeit ist verbessert. Folglich wird der Speicherzellenbetrieb stabil.
Der Gesamtaufbau der Halbleiterspeichervorrichtung gemäß der zweiten Ausführungsform ist der gleiche wie der der in 1 gezeigten Halbleiterspeichervorrichtung 10, und daher wird eine Beschreibung von davon nicht wiederholt werden.
11 ist ein Schaltplan, der einen Speicherzellenaufbau, gemäß der zweiten Ausführungsform darstellt.
Mit Bezug auf 11 beinhaltet eine Speicherzelle 100A zusätzlich zu dem Aufbau der Speicherzelle 100 gemäß der ersten Ausführungsform Kondensatoren 128, 130 und einen Konstantpotentialknoten 132. Der Kondensator 128 ist zwischen den Speicherknoten 114 und den Konstantpotentialknoten 132 geschaltet. Der Kondensator 130 ist zwischen den Speicherknoten 116 und den Konstantpotentialknoten 132 geschaltet. Der weitere Schaltungsaufbau der Speicherzelle 100A ist der gleiche wie der der Speicherzelle 100.
Die Kondensatoren 128 und 130 sind gestapelt über einem Substrat ausgebildet und durch Kontaktlöcher jeweils mit vergrabenen Verbindungen verbunden, welche die Speicherknoten 114 und 116 sein werden. Somit kann die Kapazität der Speicherknoten 114 und 116 erhöht werden, ohne die Fläche der Speicherknoten 114 und 116 zu vergrößern. Insbesondere kann, da Kondensatoren 128 und 130 vorgesehen sind, die Soft-Error-Festigkeit der Speicherzelle 100A verbessert werden, ohne Vergrößerung der Fläche verglichen mit der Speicherzelle 100, und der Betrieb der Speicherzelle 100A kann stabil gemacht werden.
Wie oben beschrieben, ist in der Halbleiterspeichervorrichtunggemäß der zweiten Ausführungsform die Kapazität der Speicherknoten durch Verbinden von Kondensatoren mit den Speicherknoten vergrößert, um Soft-Errors zu verhindern, welche mit der Größenverringerung der Vorrichtung verknüpft sind. Somit ist die Vorrichtung betreibbar bei einer geringeren Spannung und in der Größe verringert, und dessen Betrieb wird stabil.
Dritte Ausführungsform
Bei der dritten Ausführungsform sind die Lastelemente in der Speicherzelle gemäß der ersten Ausführungsform oder der Abwandlung davon durch aus Polysilizium ausgebildete Widerstandselemente mit hohen Widerstandswerten realisiert.
Der Gesamtaufbau der Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform ist der gleiche wie der der in 1 gezeigten Halbleiterspeichervorrichtung, und daher wird die Beschreibung davon nicht wiederholt werden.
12 ist ein Schaltplan, der einen Speicherzellenaufbau gemäß der dritten Ausführungsform darstellt.
Mit Bezug auf 12 hat eine Speicherzelle 100B den gleichen Aufbau wie die Speicherzelle 100 gemäß der ersten Ausführungsform mit der Ausnahme, dass jeweils aus Polysilizium ausgebildete Hochwiderstandselemente 134, 136 anstelle der P-Kanal-TFTs 110 und 112 vorgesehen sind. Der weitere Aufbau der Speicherzelle 100B ist der gleiche wie der der Speicherzelle 100.
Ähnlich den P-Kanal-TFTs 110 und 112 in der Speicherzelle 100 sind auch die Hochwiderstandselemente 134 und 136 durch Abscheiden eines Polysiliziumfilms auf den vergrabenen Verbindungen, welche die Speicherknoten 114 und 116 sein sollen, mit einem dazwischen eingebrachten Zwischenschichtisolierfilm ausgebildet. Daher hat die Speicherzelle 100B eine Fläche vergleichbar mit der der Speicherzelle 100 gemäß der ersten Ausführungsform, und verglichen mit der in 8 gezeigten Speicherzelle ist die Fläche um etwa 40% verringert.
Der Bereich der Widerstandswerte der Widerstandselemente 134 und 136 ist festgelegt unter Berücksichtigung des Reststroms der N-Kanal-MOS-Transistoren 102 und 104 als Treibertransistoren, die Speicherkapazität der Halbleiterspeichervorrichtung, auf die die Speicherzelle 100B montiert ist, die Anforderung an den Bereitschaftsstrom (Stromverbrauch während der Bereitschaftszeitdauer) und dergleichen.
Wie oben beschrieben können auch durch die Halbleiterspeichervorrichtung gemäß der dritten Ausführungsform Effekte ähnlich zu denen der Halbleiterspeichervorrichtung gemäß der ersten Ausführungsform erzielt werden.
Vierte Ausführungsform
Bei der vierten Ausführungsform ist ein Kondensator für den Speicherknoten in der Speicherzelle gemäß der dritten Ausführungsform vorgesehen.
Der Gesamtaufbau der Halbleiterspeichervorrichtung gemäß der vierten Ausführungsform ist der gleiche wie der der in 1 gezeigten Halbleiterspeichervorrichtung, und daher wird die Beschreibung davon nicht wiederholt werden.
13 ist ein Schaltplan, der einen Speicherzellenaufbau gemäß der vierten Ausführungsform zeigt.
Mit Bezug auf 13 beinhaltet eine Speicherzelle 100C zusätzlich zu dem Aufbau der Speicherzelle 100B gemäß der dritten Ausführungsform Kondensatoren 128, 130 und einen Konstantpotentialknoten 132. Die Kondensatoren 128 und 130 sind mit Bezug auf die zweite Ausführungsform beschrieben, und daher wird eine Beschreibung davon nicht wiederholt werden. Der weitere Schaltungsaufbau der Speicherzelle 100C ist auch der gleiche wie der der Speicherzelle 100B, und daher wird eine Beschreibung davon nicht wiederholt werden.
Bei der vierten Ausführungsform sind auch wie bei der zweiten Ausführungsform Kondensatoren 128 und 130 oberhalb des Substrates gestapelt ausgebildet und mit den vergrabenen Verbindungen, die die Speicherknoten 114 und 116 sein sollen, jeweils durch Kontaktlöcher verbunden. Somit kann die Kapazität der Speicherknoten 114 und 116 vergrößert werden, ohne die Fläche der vergrabenen Verbindung, welche die Speicherknoten 114 und 116 bilden, zu vergrößern, und die Soft-Error-Festigkeit der Speicherzelle 100C ist verbessert.
Wie oben beschrieben, werden auch durch die Halbleiterspeichervorrichtung gemäß der vierten Ausführungsform Effekte ähnlich zu denen der Halbleitervorrichtung der zweiten Ausführungsform erzielt.
Obwohl die Spannungsversorgung Vcc, die durch die interne Spannungsversorgungserzeugungsschaltung 38 erzeugt wird, in den obigen Ausführungsform 1,8V war, ist die Versorgungsspannung Vcc nicht darauf beschränkt. Die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist besonders effektiv unter einer Niederspannungsbedingung, bei der die Versorgungsspannung Vcc unterhalb von 3V ist.
Bei der obigen Ausführungsform wurde die Halbleiterspeichervorrichtung 10 derart beschrieben, dass sie eine interne Spannungsversorgungserzeugungsschaltung 38 enthält, welche eine externe Versorgungsspannung ext. Vcc und eine Massespannung ext. Vss empfängt, um die Versorgungsspannung Vcc eines niedrigen Potentials zu erzeugen. Eine externe Spannung auf einem niedrigen Potential kann empfangen werden und direkt als die Versorgungsspannung Vcc verwendet werden, ohne dass eine interne Spannungsversorgungserzeugungsschaltung bereitgestellt ist.
Bei der obigen zweiten und vierten Ausführungsform wird die Kapazität der Speicherknoten 114 und 116 erhöht durch Verbinden von Kondensatoren 128 und 130 an die Speicherknoten 114 bzw. 116. Wenn es strukturell möglich ist, die Schicht der vergrabenen Verbindungen, welche die Speicherknoten 114 und 116 bilden, dicker zu machen, kann die Kapazität der Speicherknoten 114 und 116 erhöht werden durch Vergrößern der Dicke der vergrabenen Verbindungsschicht, ohne Kondensatoren 128 und 130 bereitzustellen. Auch in diesem Fall ist es möglich, die Soft-Error-Festigkeit der Speicherzelle zu verbessern, und der Speicherzellenbetrieb kann stabil gemacht werden, ohne verglichen mit der Speicherzelle 100 gemäß der ersten Ausführungsform die Fläche zu vergrößern.

Claims

Halbleiterspeichervorrichtung mit: einer Speicherzelle (100, 100A bis 100C), die Daten speichert; und einer Wortleitung (126) und einem Bitleitungspaar (122, 124), die mit der Speicherzelle (100, 100A bis 100C) verbunden sind; wobei die Speicherzelle (100, 100A bis 100C) enthält: – einen ersten Inverter mit einem ersten Lastelement (110, 134) und mit einem ersten Treiberelement (102), das einen ersten N-Kanal-MOS-Transistor aufweist, – einen mit dem ersten Inverter überkreuz gekoppelten zweiten Inverter mit einem zweiten Lastelement (112, 136) und mit einem zweiten Treiberelement (104), das einen zweiten N-Kanal-MOS-Transistor aufweist, – einen ersten und einen zweiten Speicherknoten (114, 116), die entsprechend mit Ausgangsknoten des ersten und zweiten Inverters verbunden sind, und – ein erstes und ein zweites Gatterelement (106, 108), die beide jeweils einen P-Kanal-MOS-Transistor mit einer mit der Wortleitung (126) verbundenen Gateelektrode beinhalten und den ersten und den zweiten Speicherknoten (114, 116) mit einer Bitleitung (122) bzw. der anderen Bitleitung (124) des Bitleitungspaares verbinden; eine erste Metallverbindung (224), die den ersten Speicherknoten (114) bildet, gestapelt bereitgestellt ist auf dem ersten Treiberelement (102) und dem ersten Gatterelement (106), das auf einer Substratoberfläche ausgebildet ist; eine zweite Metallverbindung (226), die den zweiten Speicherknoten (116) bildet, gestapelt bereitgestellt ist auf dem zweiten Treiberelement (104) und dem zweiten Gatterelement (108), das auf der Substratoberfläche ausgebildet ist; und das erste und das zweite Lastelement (110, 134; 112, 136) bereitgestellt sind oberhalb der ersten und der zweiten Metallverbindung (224, 226).
Halbleiterspeichervorrichtung nach Anspruch 1, wobei sowohl die erste, als auch die zweite Metallverbindung (224, 226) aus einem Metall mit einer Wärmebeständigkeit gegenüber der Verarbeitungstemperatur beim Bilden des ersten und des zweiten Lastelementes (110, 134; 112, 136) ausgebildet ist.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei das erste, als auch das zweite Lastelement (110, 112) jeweils einen P-Kanal-Dünnschicht-Transistor beinhaltet.
Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, wobei das erste, als auch das zweite Lastelement (134, 136) ein aus Polysilizium ausgebildetes Widerstandselement mit einem Widerstandswert höher als ein vorbestimmter Widerstandswert beinhaltet.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 4, wobei die erste, als auch die zweite Verbindung (224, 226) aus einem Metall mit geringerem Widerstand als ein Gateelektrodenmaterial des ersten und des zweiten Gatterelementes (106, 108) ausgebildet ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 5, wobei sowohl die erste, als auch die zweite Metallverbindung (224, 226) aus Wolfram ausgebildet ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 6, wobei die erste Metallverbindung (224) eine Drainelektrode (204) des ersten Gatterelementes (106), eine Drainelektrode (206) des ersten Treiberelementes (102) und eine Gateelektrode (222) des zweiten Treiberelementes (104) miteinander verbindet; die zweite Metallverbindung (226) eine Drainelektrode (212) des zweiten Gatterelementes (108), eine Drainelektrode (214) des zweiten Treiberelementes (104) und eine Gateelektrode (220) des ersten Treiberelementes (102) miteinander verbindet; und das erste und das zweite Lastelement (110, 134; 112, 136) mit einem dazwischen eingebrachten Zwischenschichtisolierfilm (268) über der ersten und der zweiten Metallverbindung (224, 226) ausgebildet und jeweils entsprechend mit der ersten und zweiten Metallverbindung (224, 226) durch einen ersten und einen zweiten Verbindungsabschnitt (236, 238) verbunden sind.
Halbleiterspeichervorrichtung nach Anspruch 7, weiter mit einer Mehrzahl von ersten Barrierenschichten (278), die bereitgestellt sind in Kontaktabschnitten zwischen der ersten oder zweiten Metallverbindung (224, 226) und jeweils einer von einer Mehrzahl von Drainelektroden (204, 206, 212, 214), mit einer Wärmewiderstandsfähigkeit gegen die Verarbeitungstemperatur beim Bilden des ersten oder zweiten Lastelementes (110, 134, 112, 136).
Halbleiterspeichervorrichtung nach Anspruch 8, wobei jede der Mehrzahl von ersten Barrierenschichten (278) ausgebildet ist aus Kobaltsilizid oder Nickelsilizid.
Halbleiterspeichervorrichtung nach Anspruch 8 oder 9, weiter mit einer Mehrzahl von Verbindungsschichten (280), die bereitgestellt sind zwischen jeder der Mehrzahl von ersten Barrierenschichten (289) und der entsprechenden ersten oder zweiten Metallverbindung (224, 226), und die einen ohmschen Kontakt zwischen der entsprechenden ersten oder zweiten Metallschicht (224, 226) und der entsprechenden Drainelektrode (204, 206, 212, 214) bilden.
Halbleiterspeichervorrichtung nach Anspruch 10, wobei jede der Mehrzahl von Verbindungsschichten (280) aus Titansilizid ausgebildet ist.
Halbleiterspeichervorrichtung nach Anspruch 10 oder 11, weiter mit einer Mehrzahl von zweiten Barrierenschichten (282), die bereitgestellt sind zwischen jeder der Mehrzahl von Verbindungsschichten (280) und der entsprechenden ersten oder zweiten Metallverbindung (224, 226), und die die entsprechende Verbindungsschicht (280) und/oder die entsprechende erste Barrierenschicht (278) schützen, wenn die entsprechende erste oder zweite Metallverbindung (224, 226) gebildet wird.
Halbleiterspeichervorrichtung nach Anspruch 12, wobei jeder der Mehrzahl von zweiten Barrierenschichten (282) aus Titannitrid ausgebildet ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 8 bis 13, wobei jede der ersten Barrierenschichten (278) einen Diffusionskoeffizienten in der entsprechenden Drainelektrode (204, 206, 212, 214) hat, der geringer ist als der Diffusionskoeffi zient der entsprechenden Verbindungsschicht (280) in der entsprechenden Drainelektrode (204, 206, 212, 214).
Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 14, wobei sowohl das erste als auch das zweite Lastelement (110, 112) einen P-Kanal-Dünnschicht-Transistor beinhaltet; und Ebenen, die dem P-Kanal-Dünnschicht-Transistor gegenüberstehen, in der ersten und der zweiten Metallverbindung (224, 226) planarisiert sind.
Halbleiterspeichervorrichtung nach einem der Ansprüche 7 bis 14, wobei sowohl das erste, als auch das zweite Lastelement (134, 136) ein aus Polysilizium ausgebildetes Widerstandselement mit einem Widerstandswert größer als ein vorbestimmter Widerstandswert beinhaltet; und Ebenen, die dem Widerstandselement gegenüberstehen, in der ersten und der zweiten Metallverbindung (224, 226) planarisiert sind.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 16, weiter mit: einer internen Spannungsversorgungserzeugungsschaltung (38), die eine externe Versorgungsspannung empfängt und eine interne Spannung geringer als eine vorbestimmte Spannung erzeugt; wobei die Speicherzelle (100, 100A bis 100C) mit der von der internen Spannungsversorgungserzeugungsschaltung (38) erzeugten internen Spannung arbeitet.
Halbleiterspeichervorrichtung nach Anspruch 17, wobei die vorbestimmte Spannung gleich 3 V ist.
Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 18, wobei die Speicherzelle (100, 100A bis 100C) weiter beinhaltet: ein erstes Kapazitätselement (128), dessen einer Anschluss mit dem ersten Speicherknoten (114) verbunden ist und dessen anderer Anschluss mit einem Knoten mit einem Konstantpotential (132) verbunden ist; und ein zweites Kapazitätselement (130), dessen einer Anschluss mit dem zweiten Speicherknoten (116) verbunden ist und dessen anderer Anschluss mit dem Knoten mit dem Konstantpotential (132) verbunden ist.