KR20040095709A - 스태틱형의 메모리셀을 구비하는 반도체 기억장치 - Google Patents

스태틱형의 메모리셀을 구비하는 반도체 기억장치 Download PDF

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KR20040095709A
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Abstract

기억노드와 비트선과의 사이에 설치되는 액세스 트랜지스터는, N형 웰(254) 내에 형성되는 P형의 불순물영역(202, 204)및 게이트전극(218)으로 구성되는 P채널 MOS 트랜지스터로 이루어지는 매립배선(224)은, 텅스텐 등의 고융점 금속으로 이루어지고, 상기 액세스 트랜지스터 및 P형 웰(256)의 주표면에 형성되는 드라이버 트랜지스터의 상부에 적층하여 설치된다. 부하소자인 P채널 TFT를 구성하는 폴리실리콘막(270)은, 평탄화된 매립배선(224)의 상부에 층간절연막(268)을 통해 막형성된다.

Description

스태틱형의 메모리셀을 구비하는 반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE WITH STATIC MEMORY CELLS}
본 발명은, 반도체 기억장치에 관한 것으로, 특히, 스태틱형의 메모리셀을 구비하는 반도체 기억장치에 관한 것이다.
대표적인 반도체 기억장치의 하나인 SRAM(Static Random Access Memory)은,기억데이터를 유지하기 위한 리플래시동작이 불필요한 RAM이다. SRAM의 메모리셀은, 부하소자 및 드라이버 트랜지스터로 이루어지는 2개의 인버터가 교차접속된 플립플롭이 액세스 트랜지스터를 통해 비트선쌍에 접속되는 구성으로 되어 있다.
SRAM에서의 대표적인 메모리셀로서는, 부하소자가 P채널 MOS 트랜지스터로 구성되고, 드라이버 트랜지스터 및 액세스 트랜지스터 N채널 MOS 트랜지스터로 구성되는 CMOS형 메모리셀이 일반적으로 알려지고 있다. 이 CMOS형 메모리셀은, 소비전력이 작고, 또한, CMOS의 특성상, 스태틱 노이즈 마진(Static Noise Margin, 이하 「SNM」이라고도 칭한다. ) 특성에 뛰어나고, 더욱이 소프트에러 내성에도 뛰어나다는 특성을 갖는다.
SRAM에서의 그 밖의 대표적인 메모리셀로서, 폴리실리콘으로 이루어지는 고저항소자로 부하소자가 구성되는 고저항 부하형 메모리셀이나 폴리실리콘으로 이루어지는 P채널 박막트랜지스터(이하, 「P채널 TFT(Thin Film Transistor)」라고도 칭한다. )로 부하소자가 구성되는 P채널 TFT 부하형 메모리셀도 알려져 있다. 이 고저항 부하형 메모리셀 및 P채널 TFT 부하형 메모리셀은, 1메모리셀당의 벌크트랜지스터(bulk transistor)의 수가 4개이기 때문에, 6개의 벌크트랜지스터로 구성되는 CMOS형 메모리셀에 비해 셀 면적을 작게 할 수 있다는 이점을 갖는다.
이때, 여기서 「벌크트랜지스터」란, 폴리실리콘으로 이루어지는 저항소자나 P채널 TFT와 같이 기판 상에 형성되는 박막소자에 대하여, 실리콘 기판 중에 형성되는 트랜지스터를 나타내고 있다.
또한, 저전압화에 대응하는 SRAM으로서, 일본특허공개평 7-57476호 공보에는, 액세스 트랜지스터가 P채널 MOS 트랜지스터로 구성된 SRAM이 개시되어 있다. 이에 따라, 액세스 트랜지스터의 게이트-소스 사이 전압을 전원전압과 같게 할 수 있기 때문에, 저전압화에 의한 셀 전류의 저하를 방지할 수 있어, 저전압 하에서의 동작이 보증된다(특허문헌 1 참조).
최근, 전자기기의 휴대화나 에너지 절약화를 배경으로, 반도체 기억장치에 대한 저소비 전력화 및 소형화의 요구가 점점 더 높아져 오고 있다. 소비전력은 전원전압의 2승에 비례하기 때문에, 저소비 전력화에 대해서는, 전원전압의 저전압화가 유효하다. 이렇기 때문에, 반도체 기억장치에 있어서는, 저전압 하에 있어서도 동작가능하고, 또한, 높은 퍼포먼스를 갖는 반도체 기억장치를 제공하는 것이 종래로부터 과제로 되어 있다.
여기서, 「저전압」이란, 3V 미만을 나타내는 것이 일반적이고, 최근에는, 종래 잘 사용되고 있었던 3.3V에서 2.5V, 1.8V로 전원전압이 저전압화하는 경향에 있다.
상기 과제에 대하여, 저전압 하에 사용되는 SRAM에서는, 전술한 CMOS형 메모리셀이 종래로부터 채용되고 있다. 그 이유는, 전술한 종래의 고저항 부하형 메모리셀이나 P채널 TFT 부하형 메모리셀에서는, 이들 부하소자의 전류구동능력이 작기 때문에 SNM이 작고, 저전압 하에서의 동작이 불안정하게 되는 등, CMOS형 메모리셀은, CMOS의 특성상 SNM이 크고, 저전압 하에 있어서도 CMOS 인버터가 안정동작하기때문이다. 이 때문에, 현재의 저전압화의 경향에 있어서는, 전술한 종래의 고저항 부하형 메모리셀이나 P채널 TFT 부하형 메모리셀이 채용되는 것은 거의 없고, CMOS형 메모리셀이 주류로 되어 있다.
그렇지만, 저전압화가 진행되면, 전술한 종래의 CMOS형 메모리셀에서도 대응할 수 없게 된다. 즉, 이 CMOS형 메모리셀에서는, N채널 MOS 트랜지스터로 구성되는 액세스 트랜지스터의 임계치전압에 의해, 저전위인 전원전위보다도 기억노드의 전위가 더 저하하고, 이미 드라이버 트랜지스터를 온시킬 수 없게 되기 때문이다.
여기서, N채널 MOS 트랜지스터의 임계치전압을 하강시키는 것도 생각되지만, 임계치전압의 저하는, 누설전류의 증가를 초래하고, 소비전력을 반대로 증가시켜 버린다.
그래서, 전술한 일본특허공개평 7-57476호 공보에 기재된 SRAM은, 기억노드의 전위저하를 초래하지 않기 때문에, 이러한 과제를 해결하는 것으로서 유용하다고 말할 수 있지만, 전술한 바와 같이, 최근에는, 저전력화에 부가하여, 전자기기의 휴대화에 따른 소형화를 더욱 실현하는 반도체 기억장치의 실현이 요망되고 있다.
더욱이, 반도체 기억장치의 소형화는, 메모리셀에 비축되는 전하량의 감소를 초래하기 때문에, 반도체 기억장치의 소형화에 따른 소프트에러의 발생을 방지하는 것도 중요한 과제이다.
도 1은 본 발명에 의한 반도체 기억장치의 구성을 개념적으로 나타내는 전체 블록도이다.
도 2는 도 1에 나타내는 메모리셀 어레이 상에 행렬형으로 배치되는 메모리셀의 구성을 나타내는 회로도이다.
도 3은 도 2에 나타내는 메모리셀의 데이터판독시에서의 SNM 특성도이다.
도 4는 액세스 트랜지스터를 N채널 MOS 트랜지스터로 구성한 경우의 메모리셀의 데이터판독시에서의 SNM 특성도이다.
도 5는 도 2에 나타내는 메모리셀의 구조를 나타내는 평면도이다.
도 6은 도 5에 나타내는 메모리셀의 단면 VI-VI의 구조를 나타내는 단면도이다.
도 7은 도 6에 표시되는 A부의 확대도이다.
도 8은 액세스 트랜지스터가 N채널 MOS 트랜지스터로 구성되고, 부하소자가 P채널 MOS 트랜지스터로 구성된 경우의 메모리셀의 구조를 나타내는 평면도이다.
도 9는 도 8에 나타내는 메모리셀의 단면 IX-IX의 구조를 나타내는 단면도이다.
도 10은 도 6에 나타내는 메모리셀의 변형예를 나타내는 단면도이다.
도 11은 실시예 2에서의 메모리셀의 구성을 나타내는 회로도이다.
도 12는 실시예 3에서의 메모리셀의 구성을 나타내는 회로도이다.
도 13은 실시예 4에서의 메모리셀의 구성을 나타내는 회로도이다.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기억장치 12 : 행 어드레스단자
14 : 열 어드레스단자 16 : 제어신호단자
18 : 데이터 입출력단자 20 : 전원단자
22 : 행 어드레스버퍼 24 : 열 어드레스버퍼
26 : 제어신호버퍼 28 : 입출력버퍼
30 : 행 어드레스 디코더 32 : 열 어드레스 디코더
34 : 센스앰프/라이트 드라이버 35 : 멀티플렉서
36 : 메모리셀 어레이 38 : 내부전원 발생회로
100, 100A∼100C : 메모리셀
102, 104 : N채널 MOS트랜지스터
106, 108 : P채널 MOS트랜지스터 110, 112 : P채널 TFT
114, 116 : 기억노드 118 : 전원노드
120 : 접지노드 122, 124 : 비트선
126 : 워드선 128, 130 : 커패시터
132 : 정전위노드 134, 136 : 저항소자
202∼216, 302∼317 : 불순물영역
218∼222, 318∼322 : 게이트전극
224∼230, 284, 324∼330 : 매립배선
232, 234, 272, 332, 334 : 비트선 콘택부
236, 238 : 접속개구부 240, 242 : TFT 게이트부
244, 246, 336, 338 : 영역 252, 352 : 반도체기판
254, 356 : N형 웰 256, 354 : P형 웰
258, 259, 358∼360 : 필드산화막 260, 361 : 게이트 산화막
261∼266, 362∼366 : 절연체 268, 274, 370 : 층간절연막
270, 270A : 폴리실리콘막 276, 372 : 금속배선
278 : 제1 실리콘 합금층 280 : 제2 실리콘 합금층
282 : 배리어 메탈층
그래서, 본 발명은, 이러한 과제를 해결하기 위해 이루어진 것으로, 그 목적은, 저전력화에 대응할 수 있고, 또한, 소형화를 실현하는 반도체 기억장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은, 저전력화에 대응할 수 있고, 또한, 소형화를 실현하여, 더욱이, 소프트에러의 발생을 방지하여 안정적으로 동작하는 반도체 기억장치를 제공하는 것이다.
본 발명에 의하면, 반도체 기억장치는, 데이터를 기억하는 메모리셀과, 메모리셀에 접속되는 워드선 및 비트선쌍을 구비하고, 메모리셀은, 제1 부하소자 및 N채널 MOS 트랜지스터로 이루어지는 제1 구동소자로 구성되는 제1 인버터와, 제1 인버터와 교차접속되고, 제2 부하소자 및 또 하나의 N채널 MOS 트랜지스터로 이루어지는 제2 구동소자로 구성되는 제2 인버터와, 제1 및 제2 인버터의 출력노드에 각각 접속되는 제1 및 제2 기억노드와, 워드선에 게이트전극이 접속되는 P채널 MOS 트랜지스터로 각각 구성되고, 제1 및 제2 기억노드를 비트선쌍의 한쪽 및 다른쪽의 비트선에 각각 접속하는 제1 및 제2 게이트소자를 포함하며, 제1 기억노드를 구성하는 제1 금속배선은, 기판 표면에 형성되는 제1 구동소자 및 제1 게이트소자에 적층하여 설치되고, 제2 기억노드를 구성하는 제2 금속배선은, 기판 표면에 형성되는 제2 구동소자 및 제2 게이트소자에 적층하여 설치되며, 제1 및 제2 부하소자는, 제1 및 제2 금속배선의 상부에 설치된다.
따라서, 본 발명에 의한 반도체 기억장치에 의하면, 메모리셀의 구성에 있어서, P채널 TFT 또는 폴리실리콘으로 이루어지는 고저항소자로 부하소자를 구성하고, 또한, 액세스 트랜지스터를 P채널 MOS 트랜지스터로 구성하며, 기억노드를 구성하는 매립배선 및 부하소자를 벌크트랜지스터의 상부에 적층하는 구조로 하였으므로, 저전압화에 대응할 수 있고, 또한, 메모리셀을 대폭 소형화할 수 있다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
[발명의 실시예]
이하, 본 발명의 실시예에 대하여, 도면을 참조하면서 상세히 설명한다. 이때, 도면에서 동일 또는 해당 부분에는 동일부호를 부착하고 그 설명은 반복하지 않는다.
(실시예 1)
도 1은, 본 발명에 의한 반도체 기억장치의 구성을 개념적으로 나타내는 전체 블록도이다.
도 1을 참조하여, 반도체 기억장치(10)는, 행 어드레스단자(12)와, 열 어드레스단자(14)와, 제어신호단자(16)와, 데이터 입출력단자(18)와, 전원단자(20)를 구비한다. 또한, 반도체 기억장치(10)는, 행 어드레스버퍼(22)와, 열 어드레스버퍼(24)와, 제어신호버퍼(26)와, 입출력버퍼(28)를 구비한다. 더욱이, 반도체 기억장치(10)는, 행 어드레스 디코더(30)와, 열 어드레스 디코더(32)와, 센스앰프/라이트 드라이버(34)와, 멀티플렉서(35)와, 메모리셀 어레이(36)와, 내부전원 발생회로(38)를 구비한다.
행 어드레스단자(12) 및 열 어드레스단자(14)는, 각각 행 어드레스신호 X0∼Xm 및 열 어드레스신호 Y0∼Yn(m, n은 자연수)을 수신한다. 제어신호단자(16)는, 기록제어신호 /W, 출력허가신호 /OE 및 칩셀렉트신호 /CS를 수신한다.
행 어드레스버퍼(22)는, 행 어드레스신호 X0∼Xm을 도입하고, 내부 행 어드레스신호를 발생하여 행 어드레스 디코더(30)로 출력한다. 열 어드레스버퍼(24)는, 열 어드레스신호 Y0∼Yn을 도입하고, 내부 열 어드레스신호를 발생하여 열 어드레스 디코더(32)로 출력한다. 제어신호버퍼(26)는, 기록제어신호 /W, 출력허가신호 /OE 및 칩셀렉트신호 /CS를 도입하고, 기록허가신호 WE 및 출력허가신호 OE를 센스앰프/라이트 드라이버(34)로 출력한다.
데이터 입출력단자(18)는, 반도체 기억장치(10)에서 읽고 쓰기가 되는 데이터를 외부와 주고 받는 단자로서, 데이터기록시에는 외부로부터 입력되는 데이터 DQ0∼DQi(i는 자연수)를 수신하고, 데이터판독시에는 데이터 DQ0∼DQi를 외부로 출력한다.
입출력버퍼(28)는, 데이터기록시에는, 데이터 DQ0∼DQi를 도입하여 래치하고, 내부 데이터 IDQ0∼IDQi를 센스앰프/라이트 드라이버 34로 출력한다. 한편, 입출력버퍼(28)는, 데이터판독시에는, 센스앰프/라이트 드라이버(34)로부터 수신하는 내부데이터 IDQ0∼IDQi를 데이터 입출력단자(18)로 출력한다.
전원단자(20)는, 외부로부터 외부전원전압 ext. Vcc 및 접지전압 ext. Vss를 수신한다. 내부전원 발생회로(38)는, 전원단자(20)로부터 외부전원전압 ext. Vcc 및 접지전압 ext. Vss를 수신하여 소정의 전위로 이루어지는 전원전압 Vcc를 발생하고, 발생한 전원전압 Vcc를 반도체 기억장치(10)의 각 내부회로로 출력한다. 그리고, 메모리셀 어레이(36)에 포함되는 메모리셀도, 이 전원전압 Vcc에 따라 동작한다.
이 반도체 기억장치(10)에 있어서는, 전원전압 Vcc는 1.8V이고, 전원전압이 저전압화되어 있다. 그렇지만, 후술하는 메모리셀의 구성의 설명으로 명백해지는 바와 같이, 이 반도체 기억장치(10)에 있어서는, 전원전압 Vcc가 이러한 저전압이어도, 메모리셀을 구성하는 트랜지스터의 임계치전압을 하강시키지 않고, 메모리셀은 안정하게 동작한다.
행 어드레스 디코더(30)는, 행 어드레스신호 X0∼Xm에 대응하는 메모리셀 어레이(36) 상의 워드선을 선택한다. 행 어드레스 디코더(30)는, 비선택의 워드선에 전원전압 Vcc를 인가하고, 선택된 워드선에 접지전압 GND를 인가한다. 또한, 열 어드레스 디코더 32는, 열 어드레스신호 Y0∼Yn에 대응하는 메모리셀 어레이(36) 상의 비트선쌍을 선택하기 위한 열선택신호를 멀티플렉서(35)로 출력한다.
센스앰프/라이트 드라이버(34)는, 데이터기록시에는, 제어신호버퍼(26)로부터 기록허가신호 WE를 수신하고, 입출력버퍼(28)로부터 수신하는 내부데이터 IDQ0∼IDQi의 논리레벨에 따라, 각 내부데이터에 대응하는 I/O선쌍 중 어느 한쪽의 I/O선에 전원전압 Vcc를 인가하고, 다른쪽의 I/O선에 접지전압 GND를 인가한다. 또한, 센스앰프/라이트 드라이버(34)는, 데이터판독시에는, 제어신호버퍼(26)로부터 출력허가신호 OE를 수신하고, 판독데이터에 대응하여 I/O선쌍에 발생하는 미소한 전압변화를 검출/증폭하여, 판독데이터의 논리레벨을 판정하여 판독데이터를 입출력버퍼(28)로 출력한다.
멀티플렉서(35)는, 열 어드레스 디코더(32)로부터 수신하는 열선택신호에 따라, 대응하는 비트선쌍을 I/O선쌍과 접속한다.
메모리셀 어레이 36은, 복수의 메모리셀이 행렬형으로 배치된 기억소자군이고, 각 행에 각각 대응하는 복수의 워드선을 통해 행 어드레스 디코더(30)와 접속되고, 또한, 각 열에 각각 대응하는 복수의 비트선쌍을 통해 멀티플렉서(35)와 접속된다.
이 반도체 기억장치(10)에 있어서는, 데이터기록시에는, 행 어드레스신호 X0∼Xm에 따른 워드선에 행 어드레스 디코더 32에 의해 접지전압 GND가 인가되고, 열 어드레스신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해 선택되어 멀티플렉서(35)에 의해 I/O선쌍과 접속된다. 그리고, 센스앰프/라이트 드라이버(34)는, 입출력버퍼(28)로부터 받는 내부데이터 IDQ0∼IDQi를 I/O선쌍에 기록하고, 이것에 의해, 행 어드레스신호 X0∼Xm 및 열 어드레스신호 Y0∼Yn에 의해 선택된 메모리셀에 내부데이터 IDQ0∼IDQi가 기록된다.
한편, 데이터판독시에는, 각 비트선쌍이 전원전위 Vcc로 프리차지된 후, 열 어드레스신호 Y0∼Yn에 따른 비트선쌍이 열 어드레스 디코더(32)에 의해 선택되고, 선택된 비트선쌍이 멀티플렉서(35)에 의해 I/O선쌍과 접속된다. 그리고, 행 어드레스신호 X0∼Xm에 따른 워드선에 행 어드레스 디코더(30)에 의해 접지전압 GND가 인가되면, 선택된 메모리셀로부터 비트선쌍 및 I/O선쌍에 데이터가 판독된다.
그리고, 센스앰프/라이트 드라이버(34)는, 판독데이터에 대응하여 I/O선쌍에발생한 미소한 전압변화를 검출/증폭하고, 판독데이터를 입출력버퍼(28)로 출력한다. 이것에 의해, 행 어드레스신호 X0∼Xm 및 열 어드레스신호 Y0∼Yn에 의해 선택된 메모리셀로부터 내부데이터 IDQ0∼IDQi가 판독된다.
도 2는, 도 1에 나타낸 메모리셀 어레이(36) 상에 행렬형으로 배치되는 메모리셀의 구성을 나타내는 회로도이다.
도 2를 참조하여, 메모리셀 100은, N채널 MOS 트랜지스터 102, 104와, P채널 MOS 트랜지스터 106, 108과, P채널 TFT 110, 112와, 기억노드 114, 116을 구비한다.
P채널 TFT 110은, 전원전압 Vcc가 인가되는 전원노드 118과 기억노드 114와의 사이에 접속되고, 게이트가 기억노드 116에 접속된다. P채널 TFT 112는, 전원노드 118과 기억노드 116과의 사이에 접속되고, 게이트가 기억노드 114에 접속된다.
P채널 TFT 110, 112는, 폴리실리콘으로 이루어지는 스위칭기능을 구비한 저항소자이고, T(테라, 「T」는 1012을 나타낸다. ) Ω오더의 오프저항과 G(기가, 「G」는 109을 나타낸다. ) Ω오더의 온저항을 갖는 고저항소자이다.
N채널 MOS 트랜지스터 102는, 기억노드 114와 접지전압 GND가 인가되는 접지노드 120과의 사이에 접속되고, 게이트가 기억노드 116에 접속된다. N채널 MOS 트랜지스터 104는, 기억노드 116과 접지노드 120과의 사이에 접속되고, 게이트가 기억노드 114에 접속된다.
N채널 MOS 트랜지스터 102, 104는, 각각 기억노드 114, 116의 전하를 인출하는 드라이버 트랜지스터이다. 이때, N채널 MOS 트랜지스터 102, 104는, 각각 「제1 구동소자」 및 「제2 구동소자」를 구성한다.
P채널 TFT 110 및 N채널 MOS 트랜지스터 102, 및 P채널 TFT 112 및 N채널 MOS 트랜지스터 104는, 각각 인버터를 구성하고, 이 2개의 인버터가 교차접속됨으로써 플립플롭이 구성되어 있다. 이것에 의해, 기억노드 114, 116에서 상보인 데이터가 쌍안정상태로 래치되고, 메모리셀 100에 데이터가 기억된다.
P채널 MOS 트랜지스터 106은, 비트선 122와 기억노드 114와의 사이에 접속되고, 게이트가 워드선 126에 접속된다. P채널 MOS 트랜지스터 108은, 비트선 122에 상보인 비트선 124와 기억노드 116과의 사이에 접속되고, 게이트가 워드선 126에 접속된다.
P채널 MOS 트랜지스터 106, 108은, 워드선 126에 접지전압 GND가 인가되었을 때에, 메모리셀 100을 비트선쌍 122, 124에 접속하는 액세스 트랜지스터이다. 이때, P채널 MOS 트랜지스터 106, 108은, 각각 「제1 게이트소자」 및 「제2 게이트소자」를 구성한다.
다음에, 이 메모리셀 100의 동작에 대하여 설명한다.
(1)판독동작
메모리셀 100에 데이터 "1"이 기록되어 있는 경우, 즉, 기억노드 114, 116의 전위가 각각 "H(논리하이)레벨", "L(논리로우)레벨"에 해당하는 전위인 경우의 판독동작에 대하여 설명한다.
판독동작에 앞서, 비트선 122, 124가 전원전위 Vcc로 프리차지된다. 그 후,워드선 126이 선택되고, 워드선 126에 접지전압 GND가 인가되면, 액세스 트랜지스터인 P채널 MOS 트랜지스터 106, 108이 온한다. 그렇다면, 비트선 124로부터 N채널 MOS 트랜지스터 108을 통해 기억노드 116에 전하가 유입되고, 이 유입한 전하는, N채널 MOS 트랜지스터 104를 통해 방전된다. 이것에 의해, 비트선 124에 전위변화가 생겨, 이 변화를 도시되지 않은 센스앰프에 의해 검출함으로써, 메모리셀 100의 기억데이터 "1"이 판독된다.
여기서, 이 메모리셀 100에 있어서는, 부하소자가 P채널 TFT 110, 112로 이루어지고, TFT는, 전류구동능력이 벌크트랜지스터에 비교하여 크게 뒤떨어진다. 따라서, 데이터판독동작에 있어서는, 부하소자는 거의 기능하지 않고, 메모리셀 100의 동작특성은, 액세스 트랜지스터 및 드라이버 트랜지스터로 이루어지는 CMOS 인버터의 특성이 지배적이게 된다.
도 3은, 도 2에 나타낸 메모리셀 100의 데이터판독시에서의 SNM 특성도이다.
도 3을 참조하여, 횡축 및 종축은, 각각 기억노드 114, 116의 전압을 나타내고, 점 S1, S2는, 안정점을 나타낸다. 곡선 C1은, 액세스 트랜지스터인 P채널 MOS 트랜지스터 108 및 드라이버 트랜지스터인 N채널 MOS 트랜지스터 104로 이루어지는 인버터의 전달특성을 나타내고, 곡선 C2는, 액세스 트랜지스터인 P채널 MOS 트랜지스터 106 및 드라이버 트랜지스터인 N채널 MOS 트랜지스터 102로 이루어지는 인버터의 전달특성을 나타낸다.
이 메모리셀 100은, 액세스 트랜지스터가 P채널 MOS 트랜지스터로 구성되기 때문에, 데이터판독시에는, 액세스 트랜지스터 및 드라이버 트랜지스터에 의해CMOS 인버터가 구성된다. 따라서, 전원전압 Vcc가 저전압이어도, 도 3에 나타낸 바와 같이, SNM(곡선 C1, C2 내부에 형성되는 원의 크기가 마진을 나타낸다. )이 충분히 확보되어, 안정한 데이터판독동작이 실현된다.
한편, 도 4는, 액세스 트랜지스터를 N채널 MOS 트랜지스터로 구성한 경우의 메모리셀의 데이터판독시에서의 SNM 특성도이다.
도 4를 참조하여, 횡축 및 종축은, 각각 기억노드 114, 116의 전압을 나타내고, 점 S3, S4는, 안정점을 나타낸다. 곡선 C3, C4는, 액세스 트랜지스터 및 드라이버 트랜지스터로 이루어지는 각 인버터의 전달특성을 나타낸다. 이 메모리셀에 있어서는, 데이터판독시에는, 액세스 트랜지스터 및 드라이버 트랜지스터에 의해 E-E 인버터가 구성된다. 그리고, 데이터판독시에서의 이 메모리셀의 동작특성은, 이 E-E 인버터에 의한 동작특성이 지배적이게 된다.
따라서, 도면에 나타나는 바와 같이, 안정점 S3, S4는, 전원전압 Vcc로부터 N채널 MOS 트랜지스터의 임계치전압 Vth만큼 낮은 값이 되고, 특히, 전원전압 Vcc가 저전압이 되면, SNM 마진은 극단적으로 작아져, 안정된 데이터판독동작을 실현할 수 없게 된다.
이때, 전술한 예에서는, 메모리셀 100에 데이터 "1"이 기억되어 있는 경우에 대하여 설명하였지만, 데이터 "0"이 기억되어 있는 경우에 대해서도 마찬가지로 생각할 수 있다.
(2)기록동작
다시 도 2를 참조하여, 메모리셀 100에 데이터 "0"을 기록하는 경우, 즉, 기억노드 114, 116의 전위를 각각 "L 레벨", "H 레벨"에 해당하는 전위로 하는 경우에 대하여 설명한다.
워드선 드라이버(도시하지 않음)에 의해 워드선 126에 접지전압 GND가 인가되고, P채널 MOS 트랜지스터 106, 108이 온된 상태로, 센스앰프/라이트 드라이버(34)(도시하지 않음)에 의해 비트선 122, 124에 각각 접지전압 GND 및 전원전압 Vcc가 인가되면, 비트선 124로부터 P채널 MOS 트랜지스터 108을 통해 기억노드 116에 전하가 공급된다. 한편, 기억노드 114로부터는 N채널 MOS 트랜지스터 106을 통해 비트선 122에 전하가 방전되고, P채널 TFT 110, 112 및 N채널 MOS 트랜지스터 102, 104로 구성되는 플립플롭의 상태가 설정된다.
이때, 전술한 예에서는, 메모리셀 100에 데이터 "0"을 기록하는 경우에 대하여 설명하였지만, 데이터 "1"을 기록하는 경우에 대해서도 마찬가지로 생각할 수 있다.
다음에, 도 2에 나타낸 메모리셀 100의 구조에 대하여 설명한다. 부하소자를 구성하는 P채널 TFT 110, 112는, 벌크트랜지스터인 N채널 MOS 트랜지스터 102, 104및 P채널 MOS 트랜지스터 106, 108의 상부에 형성된다. 이것에 의해, 이 메모리셀 100에 있어서는, 저전압화와 동시에 소형화도 동시에 실현된다.
도 5는, 도 2에 나타낸 메모리셀 100의 구조를 나타내는 평면도이다.
도 5를 참조하여, 메모리셀 100은, 점선으로 표시되는 불순물영역 202∼216과, 게이트전극 218과, L 자형의 게이트전극 220, 222와, 매립배선 224∼230과, 실선으로 표시되는 비트선 콘택부 232, 234와, 실선으로 표시되는 접속개구부 236,238과, 일점쇄선으로 표시되는 TFT 게이트부 240, 242를 포함한다. 이때, 후의 단면도에 있어서 설명하는 바와 같이, TFT 게이트부 240과 매립배선 224와의 사이에는 TFT를 구성하는 폴리실리콘막(소스/드레인부)이 형성되지만, 도면에 의한 설명의 관계상, 그 기재를 생략하고 있다.
불순물영역 202, 210은, 각각 비트선 콘택부 232, 234에 접속된다. 불순물영역 204, 206은, 매립배선 224에 접속되고, 불순물영역 212, 214는, 매립배선 226에 접속된다. 또한, 불순물영역 208, 216은, 각각 매립배선 228, 230에 접속된다.
매립배선 224, 226은, 후술하는 바와 같이, 폴리실리콘막을 형성할 때의 고온처리에 견딜 수 있는 고융점의 금속으로 구성된다. 그리고, 매립배선 224는, 접속개구부 236을 통해 도시되지 않은 P채널 TFT 110에 접속되어, 또한, P채널 TFT 112의 게이트를 구성하는 TFT 게이트부 242에 접속된다. 또한, 매립배선 226은, 접속개구부 238을 통해 도시되지 않은 P채널 TFT 112에 접속되고, 또한, P채널 TFT 110의 게이트를 구성하는 TFT 게이트부 240에 접속된다. TFT 게이트부 240, 242를 포함하는 P채널 TFT 110, 112가 형성되는 층의 상부에는, 각각 비트선 콘택부 232, 234에 접속되는 도시되지 않은 비트선 122, 124가 형성되어 있다.
이때, 접속개구부 236, 238은, I「제1 접속부」, 「제2 접속부」를 구성한다.
매립배선 224 및 게이트전극 222가 겹치는 부분인 영역 244는, 매립배선 224 및 게이트전극 222가 전기적으로 접속되어 있는 부분이다. 즉, 게이트전극은, 절연체로 주위가 덮어져 있는 등, 영역 244에서는, 게이트전극 222의 주위의 절연체가제거되어 있고, 매립배선 224가 게이트전극 222에 직접접합되어 있다. 마찬가지로, 매립배선 226 및 게이트전극 220의 겹치는 부분인 영역 246은, 매립배선 226 및 게이트전극 220이 전기적으로 접속되어 있는 부분이다.
또한, 매립배선(224)은, 게이트전극 218, 220이란 게이트전극 218, 220의 주위에 설치되는 절연체에 의해 절연되어 있다. 더욱이, 매립배선 226은, 게이트전극 218, 222란 게이트전극 218, 222의 주위에 설치되는 절연체에 의해 절연되어 있다. 이 매립배선 224, 226은, 각각 기억노드 114, 116을 구성한다.
불순물영역 202, 204, 210, 212는, 반도체기판 상에 형성되는 N형 웰 내에 설치되는 P형의 불순물영역이다. 불순물영역 202, 204 및 게이트전극 218은, 액세스 트랜지스터인 P채널 MOS 트랜지스터 106을 구성한다. 불순물영역 210, 212 및 게이트전극 218은, 액세스 트랜지스터인 P채널 MOS 트랜지스터 108을 구성한다.
불순물영역 206, 208, 214, 216은, 반도체기판 상에 형성되는 P형 웰 내에 설치되는 N형의 불순물영역이다. 불순물영역 206, 208 및 게이트전극 220은, 드라이버 트랜지스터인 N채널 MOS 트랜지스터 102를 구성한다. 불순물영역 214, 216 및 게이트전극 222는, 드라이버 트랜지스터인 N채널 MOS 트랜지스터 104를 구성한다.
이때, 일점쇄선으로 표시되는 영역 A1은, 이 메모리셀 100의 면적을 나타내고 있다.
도 6은, 도 5에 나타낸 메모리셀 100의 단면 VI-VI의 구조를 나타내는 단면도이다.
도 6을 참조하여, 반도체기판 252 상에 N형 웰 254 및 P형 웰 256이 설치된다. N형 웰 254 내에는, 불순물영역 202, 204가 설치되고, P형 웰 256 내에는, 불순물영역 206이 설치된다. 필드산화막 258, 259는, N형 웰 254 및 P형 웰 256 상에 형성되는 각 소자를 절연분리한다.
불순물영역 202, 204의 사이에 형성되는 채널형성영역의 상부에 게이트산화막 260을 통해 게이트전극 218이 설치된다. 또한, 필드산화막 258, 259의 상부에는, 각각 게이트전극 220, 222가 설치된다. 게이트전극 218∼222는, 예를 들면, 고온프로세스에 견딜 수 있는 폴리실리콘이나 규화텅스텐(WSi) 등으로 이루어진다.
그리고, 게이트전극 218, 220은, 각각 절연체 261, 262로 주위가 덮어지고, 게이트전극 222는, 매립배선 224에 접합되는 부분을 제외하고 절연체 264로 주위가 덮어져 있다. 여기서, 이 게이트전극 222가 매립배선 224와 접합되어 있는 부분이 도 5에 나타낸 영역 244에 해당한다.
기억노드 114를 구성하는 매립배선 224는, 불순물영역 204, 절연체 262로 덮인 게이트전극 220, 불순물영역 206, 및 게이트전극 222의 상부에 설치된다. 보다 구체적으로는, 절연체 262, 264보다도 높아지는 두꺼운 막두께로 이루어지는 절연체 266이 각 불순물영역 및 각 게이트전극의 상부에 퇴적되고, 매립배선 224를 형성하기 위한 홈이 절연체 266에 설치된다. 그리고, 이 홈에 도전성의 금속이 매립된다.
여기서, 매립배선 224를 구성하는 금속은, 전술한 게이트전극재보다도 저항이 낮고, 또한, 매립배선 224의 상부에 후술하는 폴리실리콘막 270을 형성할 때에 열이력이 생기지 않는 고융점의 금속으로 이루어진다.
매립배선 224에 금속을 사용하는 것은, 극성이 다른 트랜지스터를 전기적으로 접속하기 위해서이다. 또한, 매립배선 224에 해당한 두께를 설치하는 것은, 매립배선 224에서의 배선저항을 낮게 억제하고, 전압강하를 억제하기 위해서이다.
또한, 매립배선 224에 고융점의 금속을 사용하는 것은, 이하의 이유에 의한다. 매립배선 224의 상부에는, 층간절연막 268을 통해 폴리실리콘막 270이 형성된다. 여기서, 폴리실리콘막 270의 형성은, 감압 CVD(Chemical Vapor Deposition)법에 의해 행해지는 것이 일반적이고, 이 프로세스에 있어서는, 예를 들면 600℃ 정도의 고온처리가 주어지는 등, 이 처리온도에 대하여 내열성을 갖는 고융점의 금속을 매립배선(224)에 사용할 필요가 있다.
매립배선(224)에 사용하는 저저항 또한 고융점의 금속으로서는, 예를 들면, 텅스텐 등이 바람직하다.
층간절연막 268을 통해 매립배선 224의 상부에 형성된 폴리실리콘막 270은, 접속개구부 236을 통해 매립배선 224에 접속된다. 그리고, 폴리실리콘막 270의 그 위 상부에는, 절연막을 통해 TFT 게이트부 240이 설치되고, 폴리실리콘막 270 및 TFT 게이트부 240에 의해 P채널 TFT 110이 구성된다.
폴리실리콘막 270 및 TFT 게이트부 240의 상부에는, 층간절연막 274를 통해 비트선 122를 구성하는 금속배선 276이 설치되고, 금속배선 276은, 비트선 콘택부 272, 232를 통해 불순물영역 202와 접속된다. 이때, 매립배선 224 및 비트선 콘택부 232와 동일층의 그 밖의 부분은, 절연체 266으로 구성된다.
이와 같이, 이 메모리셀 100에 있어서는, 웰 상에 형성된 벌크트랜지스터의상부에 기억노드를 구성하는 매립배선층을 설치하고, 또한 그 상부에 부하소자인 P채널 TFT를 적층하는 구성으로 하였으므로, 메모리셀 100이 평면적인 점유면적(도 5에 나타낸 영역 A1)은 축소된다.
도 7은, 도 6에 표시되는 A부의 확대도이다.
도 7을 참조하여, 매립배선 224와 불순물영역 206과의 콘택부에는, 제1 실리콘 합금층 278, 제2 실리콘 합금층 280, 및 배리어 메탈층 282가 불순물영역 206의 상부에 순서대로 적층되고, 배리어 메탈층 282의 상부에 매립배선 224가 설치된다.
제1 실리콘 합금층 278은, 알로이 스파이크(alloy spike)에 의한 접합불량을 방지하기 위해 설치된다. 여기서, 알로이 스파이크란, 불순물영역 206에 금속이 침입하고, 그 침입한 금속이 P형 웰 256에까지 도달함으로써 불순물영역 206이 P형 웰 256과 단락하는 현상에 있어서, 알로이 스파이크의 발생은, 불순물영역 206과 P형 웰 256과의 접합불량을 야기한다. 또한, 제1 실리콘 합금층 278은, 상부에 설치되는 후술의 제2 실리콘 합금층 280보다도 내열성에 뛰어나, 불순물영역 206 중에서의 확산계수가 제2 실리콘 합금층 280보다도 작은 실리콘합금으로 이루어진다. 이 제1 실리콘 합금층 278은, 예를 들면, 규화코발트(C0Si)나 규화니켈(NiSi) 등으로 이루어진다.
제2 실리콘 합금층 280은, 매립배선 224와 불순물영역 206과의 콘택부에서의 오믹콘택을 형성하는 오믹콘택재로 이루어지고, 예를 들면, 규화티타늄(TiSi) 등으로 이루어진다. 여기서, 오믹콘택이란, 금속이 반도체와 접촉할 때의 접촉저항을 디바이스성능에 영향을 끼치지 않은 레벨까지 감소시켜 접속한 것을 말한다.
배리어 메탈층 282는, 매립배선 224의 형성시에 하층의 제2 실리콘 합금층 280 및/또는 제1 실리콘 합금층 278을 보호하기 위해 설치되고, 예를 들면, 질화티타늄(TiN) 등으로 이루어진다.
이때, 상기에 있어서, 제1 실리콘 합금층 278은, 「제1 장벽층」을 구성하고, 제2 실리콘 합금층 280은, 「접속층」을 구성하고, 배리어 메탈층 282는, 「제2 장벽층」을 구성한다.
여기서, 제2 실리콘 합금층 280의 하부에 제1 실리콘 합금층 278이 더 설치되는 것은, 이하의 이유에 의한다. 종래의 고저항 부하형 메모리셀이나 P채널 TFT 부하형 메모리셀에 있어서는, 반도체기판 중에 형성되는 복수의 벌크트랜지스터는, 어느 것이나 N형이기 때문에, 이들 벌크트랜지스터의 접속에 상기한 바와 같은 금속을 사용할 필요는 없고, N형 폴리실리콘 등에 의한 접속이 가능하였다.
또한, 종래의 CMOS형 메모리셀에 있어서는, 극성이 다른 P형 및 N형의 벌크트랜지스터가 반도체기판 중에 형성되기 때문에, 이들 접속에 금속이 필요하게 된다. 그렇지만, CMOS형 메모리셀에 있어서는, 메모리셀을 구성하는 트랜지스터는, 어느 것이나 반도체기판 중에 형성되므로, 고온처리되는 폴리실리콘층을 상부에 형성할 필요는 없다.
한편, 이 실시예 1에서는, 극성이 다른 P형 및 N형의 벌크트랜지스터가 반도체기판 중에 형성되고, 이들을 접속하는 금속(매립배선(224))이 상부에 형성되며, 또한 그 상부에 고온처리되는 폴리실리콘층 270이 형성된다. 따라서, 이 실시예 1에서는, 알로이 스파이크의 발생을 방지하고, 또한, 고온처리에 대하여 내열성을갖는 콘택부의 형성이 요구되는 등, 오믹콘택재로서 기능하는 제2 실리콘 합금층 280과 불순물영역 206과의 사이에, 불순물영역 206 중에서의 확산계수가 제2 실리콘 합금층 280보다도 작은, 내열성에 뛰어난 제1 실리콘 합금층 278이 설치된다.
다시 도 6을 참조하여, 절연체 266 및 그것에 설치되는 홈에 금속을 매립시킴으로써 형성되는 매립배선(224)의 상면은, 평탄가공된다. 구체적으로는, 절연체 266 및 매립배선 224의 상면은, 예를 들면 CMP(Chemical Mechanical Polishing:화학적 기계적 연마)법이나 에칭백법에 의해, 요철이 없는 평면으로 가공된다. 여기서, CMP법이란, 연마제가 들어간 약품을 사용하여 숫돌로 대상면을 연마하는 방법이다. 또한, 에칭백법이란, 레지스트막의 점성을 이용하여 표면을 평탄화한 후, 상부로부터 전체면 에칭을 행하는 방법이다.
폴리실리콘막(270)의 하지층, 즉 매립배선(224) 및 절연체(266)로 이루어지는 층의 상면을 평탄화하는 것은, 폴리실리콘막(270)에 의해 구성되는 P채널 TFT의 전기적특성이 하지층 표면의 평탄성의 영향을 크게 받기 때문이다. 그리고, 이 평탄가공된 면의 상부에 층간절연막(268)을 통해 폴리실리콘막(270)이 형성된다. 따라서, 이 실시예 1에 의하면, P채널 TFT의 전기적특성이 안정된다.
또한, 폴리실리콘막(270)은, 매립배선(224) 및 절연체(266)로 이루어지는 하지층에 병행되어 설치되므로, 폴리실리콘막(270)에 의해 구성되는 P채널 TFT의 전기적특성을 유지하면서, 폴리실리콘막(270)을 매립배선(224)과 접속하는 콘택부(236)의 레이아웃패턴의 자유도도 향상한다.
이때, 특히 도시하지 않지만, 도 6에서의 매립배선 224와 불순물영역 204와의 콘택부, 및 비트선 콘택부 232와 불순물영역 202와의 콘택부에서도, 도 7에 나타낸 매립배선 224와 불순물영역 206과의 콘택부와 마찬가지로, 제1 실리콘 합금층 278, 제2 실리콘 합금층 280, 및 배리어 메탈층 282가 설치된다.
또한, 도 5에 나타낸 또 하나의 매립배선 226도, 매립배선 224와 같은 금속에 의해 구성되고, 매립배선 226과 불순물영역과의 콘택부의 구성, 및 매립배선 226의 상면의 평탄성에 대해서도, 각각 도 7 및 도 6에 나타낸 구성과 동일하다.
한편, 도 8은, 액세스 트랜지스터가 N채널 MOS 트랜지스터로 구성되고, 부하소자가 P채널 MOS 트랜지스터로 구성되는 경우의 메모리셀의 구조를 나타내는 평면도이다.
도 8을 참조하여, 이 메모리셀은, 점선으로 표시되는 불순물영역 302∼317과, 게이트전극 318과, T자형의 게이트전극 320과, L자형의 게이트전극 322와, 매립배선 324∼330과, 실선으로 표시되는 비트선 콘택부 332, 334를 포함한다. 이들 상부에는, 비트선 콘택부 332, 334에 접속되는 도시되지 않은 비트선쌍이 형성되어 있다.
불순물영역 302, 310은, 각각 비트선 콘택부 332, 334에 접속된다. 불순물영역 304, 306, 307은, 매립배선 324에 접속되고, 불순물영역 312, 314, 315는, 매립배선 326에 접속된다. 또한, 매립배선 328, 330은, 각각 불순물영역 309, 317에 접속된다.
매립배선 324 및 게이트전극 322가 겹치는 부분인 영역 336은, 매립배선 324및 게이트전극 322가 전기적으로 접속되어 있는 부분이다. 즉, 게이트전극은, 절연체로 주위가 덮어져 있는 등, 영역 336에서는, 게이트전극 322의 주위의 절연체가 제거되어 있고, 매립배선 324가 게이트전극 322에 직접접합되어 있다. 마찬가지로, 매립배선 326 및 게이트전극 320이 겹치는 부분인 영역 338은, 매립배선 326 및 게이트전극 320이 전기적으로 접속되어 있는 부분이다.
또한, 매립배선 324는, 게이트전극 318, 320과는 게이트전극 318, 320의 주위에 설치되는 절연체에 의해 절연되어 있다. 더욱이, 매립배선 326은, 게이트전극 318, 322와는 게이트전극 318, 322의 주위에 설치되는 절연체에 의해 절연되어 있다. 이 매립배선 324, 326은, 이 메모리셀에서의 기억노드를 구성한다.
불순물영역 302∼306, 308, 310∼314, 316은, 반도체기판 상에 형성되는 P형 웰 내에 설치는 N형의 불순물영역이다. 불순물영역 302, 304 및 게이트전극 318, 및 불순물영역 310, 312 및 게이트전극 318은, 각각 액세스 트랜지스터인 N채널 MOS 트랜지스터를 구성한다. 또한, 불순물영역 306, 308 및 게이트전극 320, 및 불순물영역 314, 316 및 게이트전극 322는, 각각 드라이버 트랜지스터인 N채널 MOS 트랜지스터를 구성한다.
불순물영역 307, 309, 315, 317은, 반도체기판 상에 형성되는 N형 웰 내에 설치되는 P형의 불순물영역이다. 불순물영역 307, 309 및 게이트전극 320 및 불순물영역 315, 317 및 게이트전극 322는, 각각 부하소자인 P채널 MOS 트랜지스터를 구성한다.
이때, 일점쇄선으로 표시되는 영역 A2는, 이 메모리셀의 면적을 나타내고 있다.
도 9는, 도 8에 나타낸 메모리셀의 단면 IX-IX의 구조를 나타내는 단면도이다.
도 9를 참조하여, 반도체기판 352 상에 P형 웰 354 및 N형 웰 356이 설치된다. P형 웰 354 내에는, 불순물영역 302∼306이 설치되고, N형 웰 356 내에는, 불순물영역 307이 설치된다. 필드산화막 358∼360은, P형 웰 354 및 N형 웰 356 상에 형성되는 각 소자를 절연분리한다
불순물영역 302, 304의 사이에 형성되는 채널형성영역의 상부에 게이트산화막 361을 통해 게이트전극 318이 설치된다. 또한, 필드산화막 359, 360의 상부에는, 각각 게이트전극 320, 322가 설치된다. 게이트전극 318, 320은, 각각 절연체 361, 362로 주위가 덮어지고, 게이트전극 322는, 매립배선 324와 접속되는 부분을 제외하고 절연체 364로 주위가 덮어져 있다. 여기서, 이 게이트전극 322가 매립배선 324와 접합되어 있는 부분이 도 8에 나타낸 영역 336에 해당한다.
기억노드를 구성하는 매립배선 324는, 불순물영역 304, 필드산화막 358, 불순물영역 306,절연체 363으로 덮인 게이트전극 320, 불순물영역 307, 및 게이트전극 322의 상부에 설치된다. 그리고, 매립배선 324의 그 위 상부에는, 층간절연막 370을 통해 비트선을 구성하는 금속배선 372가 설치되고, 금속배선 372는, 비트선 콘택부 368, 332를 통해 불순물영역 302와 접속된다. 이때, 매립배선 324 및 비트선 콘택부 332와 동일층의 그 밖의 부분은, 절연체 366으로 구성된다.
다시 도 5 및 도 8을 참조하여, 양쪽 메모리셀의 면적을 나타내는 영역 A1, A2를 비교하면, 영역 A1은, 영역 A2의 약 0.6배이다. 즉, 본 발명에서의 메모리셀100은, 전술한 적층구조에 의해, 부하소자가 P채널 MOS 트랜지스터로 구성되는 메모리셀에 비해, 면적이 약 4분할 삭감된다.
(실시예 1의 변형예)
도 10은, 도 6에 나타낸 메모리셀의 변형예를 나타내는 단면도이다.
도 10을 참조하여, 이 메모리셀은, 도 6에 나타낸 메모리셀 100의 구성에 있어서, 폴리실리콘막 270 대신에 폴리실리콘막 270A를 구비하고, 접속개구부 236 대신에 또 하나의 매립배선 284를 구비한다.
매립배선 284는, 폴리실리콘막 270A를 매립배선 224와 전기적으로 접속한다. 이 매립배선 284도, 매립배선 224와 같이, 폴리실리콘막 270을 형성할 때의 열이력에 견딜 수 있는 고융점의 금속으로 이루어지고, 예를 들면 텅스텐 등으로 이루어진다.
이 실시예 1의 변형예에 있어서는, 콘택부를 구성하기 위해 폴리실리콘막에 오목부(recess)를 설치할 필요가 없다. 따라서, 폴리실리콘막 270A를 더욱 정밀도 좋게 균일화할 수 있고, 폴리실리콘막 270A에 의해 구성되는 P채널 TFT의 전기적특성이 더욱 안정화된다.
이상과 같이, 실시예 1 또는 그 변형예에 의한 반도체 기억장치(10)에 의하면, 부하소자 및 액세스 트랜지스터를 각각 P채널 TFT 및 P채널 MOS 트랜지스터로 구성하고, 기억노드를 구성하는 매립배선 및 부하소자를 구성하는 P채널 TFT를 벌크트랜지스터의 상부에 적층하는 구조로 하였으므로, 저전압화에 대응할 수 있고, 또한, 메모리셀(100)을 대폭 소형화할 수 있다.
또한, 이 반도체 기억장치(10)에 의하면, 기억노드를 고융점의 금속으로 매립배선화하였으므로, 트랜지스터 사이의 저항이 낮게 억제되고, 전압강하가 억제됨 과 동시에, 매립배선에 있어서 그 상부에 폴리실리콘막을 형성할 때의 고온처리에 의한 열이력을 생기지 않게 한다.
또한, 이 반도체 기억장치(10)에 의하면, 오믹콘택재로서 기능하는 제2 실리콘 합금층과 불순물영역과의 사이에 내열성에 뛰어난 제1 실리콘 합금층을 설치하였으므로, 폴리실리콘막을 형성할 때에 고온처리가 이루어져도, 알로이 스파이크의 발생을 방지할 수 있다.
또한, 이 반도체 기억장치(10)에 의하면, 폴리실리콘막의 하지층의 상면을 평탄화하였으므로, 그 폴리실리콘막에 의해 구성되는 P채널 TFT의 전기적특성이 안정화되고, 더욱이, 폴리실리콘막을 매립배선과 접속하는 콘택부의 레이아웃패턴의 자유도가 향상한다.
(실시예 2)
실시예 2에서는, 실시예 1 또는 그 변형예에서의 메모리셀에 있어서, 기억노드에 커패시터가 설치된다. 이것에 의해, 기억노드의 용량이 증가하고, 소프트에러내성이 향상한다. 그 결과, 메모리셀의 동작이 안정된다.
실시예 2에 의한 반도체 기억장치의 전체 구성은, 도 1에 나타낸 반도체 기억장치(10)의 구성과 동일하므로, 그 설명은 반복하지 않는다.
도 11은, 실시예 2에서의 메모리셀의 구성을 나타내는 회로도이다.
도 11을 참조하여, 메모리셀 100A는, 실시예 1에서의 메모리셀 100의 구성에있어서, 커패시터 128, 130과, 정전위노드 132를 더 구비한다. 커패시터 128은, 기억노드 114와 정전위노드 132와의 사이에 접속된다. 커패시터 130은, 기억노드 116과 정전위노드 132와의 사이에 접속된다. 메모리셀 100A의 그 밖의 회로구성은, 메모리셀 100의 구성과 동일하다.
이 커패시터 128, 130은, 기판의 상부에 적층하여 형성되고, 기억노드 114, 116을 구성하는 매립배선과 콘택홀을 통해 각각 접속된다. 이것에 의해, 기억노드 114, 116을 구성하는 매립배선의 면적을 증가시키지 않고, 기억노드 114, 116의 용량을 증가시킬 수 있다. 즉, 커패시터 128, 130이 설치됨으로써, 메모리셀 100에 비해 면적을 증가시키지 않고, 메모리셀 100A의 소프트에러내성을 향상시킬 수 있어, 메모리셀 100A의 동작을 안정화할 수 있다.
이상과 같이, 실시예 2에 의한 반도체 기억장치에 의하면, 장치의 소형화에 따른 소프트에러 대책으로서, 기억노드에 커패시터를 접속하여 기억노드의 용량을 증가시켰으므로, 저전압화에 대응가능하고, 또한, 소형화가 실현되고, 더욱, 동작도 안정화된다.
(실시예 3)
실시예 3에서는, 실시예 1 또는 그 변형예에서의 메모리셀에 있어서, 폴리실리콘으로 이루어지는 저항값이 높은 저항소자로 부하소자가 구성된다.
실시예 3에 의한 반도체 기억장치의 전체구성은, 도 1에 나타낸 반도체 기억장치의 구성과 동일하므로, 그 설명은 반복하지 않는다.
도 12는, 실시예 3에서의 메모리셀의 구성을 나타내는 회로도이다.
도 12를 참조하여, 메모리셀 100B는, 실시예 1에서의 메모리셀 100의 구성에 있어서, P채널 TFT 110, 112 대신에, 각각 폴리실리콘으로 이루어지는 고저항소자 134, 136을 구비한다. 메모리셀 100B의 그 밖의 회로구성은, 메모리셀 100의 구성과 동일하다.
이 폴리실리콘으로 이루어지는 고저항소자 134, 136도, 메모리셀 100에서의 P채널 TFT 110, 112와 마찬가지로, 기억노드 114, 116을 구성하는 매립배선의 상부에 층간절연막을 통해 폴리실리콘막을 적층함으로써 형성된다. 따라서, 이 메모리셀 100B도, 실시예 1에서의 메모리셀 100과 동일한 정도의 면적으로 이루어져, 도 8에 나타낸 메모리셀에 비해, 면적이 약 4분할 삭감된다.
이때, 저항소자 134, 156의 저항값의 범위는, 드라이버 트랜지스터인 N채널 MOS 트랜지스터 102, 104의 누설전류나, 이 메모리셀 100B가 탑재되는 반도체 기억장치의 메모리용량 및 스탠바이전류(스탠바이기간 동안의 소비전류)의 사양 등에 의해 결정된다.
이상과 같이, 실시예 3에 의한 반도체 기억장치에 의해서도, 실시예 1에 의한 반도체 기억장치와 동일한 효과를 얻을 수 있다.
(실시예 4)
실시예 4에서는, 실시예 3에서의 메모리셀에 있어서, 기억노드에 커패시터가 설치된다.
실시예 4에 의한 반도체 기억장치의 전체구성은, 도 1에 나타낸 반도체 기억장치의 구성과 동일하므로, 그 설명은 반복하지 않는다.
도 13은, 실시예 4에서의 메모리셀의 구성을 나타내는 회로도이다.
도 13을 참조하여, 메모리셀 100C는, 실시예 3에서의 메모리셀 100B의 구성에 있어서, 커패시터 128, 130과, 정전위노드 132를 더 구비한다. 커패시터 128, 130에 대해서는, 실시예 2에서 이미 설명하였으므로, 그 설명은 반복하지 않는다. 또한, 메모리셀 100C의 그 밖의 회로구성도, 메모리셀 100B의 구성과 동일하므로, 설명은 반복하지 않는다.
이 실시예 4에서도, 실시예 2와 같이, 커패시터 128, 130은, 기판의 상부에 적층하여 형성되고, 기억노드 114, 116을 구성하는 매립배선과 콘택홀을 통해 각각 접속된다. 이것에 의해, 기억노드 114, 116을 구성하는 매립배선의 면적을 증가시키지 않고, 기억노드 114, 116의 용량을 증가시킬 수 있어, 메모리셀 100C의 소프트에러내성이 향상한다.
이상과 같이, 실시예 4에 의한 반도체 기억장치에 의해서도, 실시예 2에 의한 반도체 기억장치와 동일한 효과를 얻을 수 있다.
이때, 상기한 실시예에서는, 내부전원 발생회로(38)가 발생하는 전원전압 Vcc는 1.8V로 하였지만, 전원전압 Vcc는, 이 크기에 한정되는 것은 아니다. 그리고, 특히, 전원전압 Vcc가 3V보다도 낮은 저전압환경 하에서, 본 발명에 의한 반도체 기억장치는, 그 효과를 발휘할 수 있다.
또한, 상기한 실시예에서는, 반도체 기억장치(10)는, 외부전원전압 ext. Vcc 및 접지전압 ext. Vss를 수신하여 저전위의 전원전압 Vcc를 발생하는 내부전원 발생회로(38)를 구비하는 것으로 했지만, 내부전원 발생회로(38)를 구비하지 않고,외부로부터 저전위의 전압을 수신하고, 그것을 직접전원전압 Vcc로서 사용해도 된다.
더욱이, 상기 실시예 2, 4에서는, 기억노드 114, 116에 각각 커패시터 128, 130을 접속함으로써 기억노드 114, 116의 용량을 증가시키는 것으로 하였지만, 기억노드 114, 116을 구성하는 매립배선의 층을 두껍게 하는 것이 구조상 가능하면, 커패시터 128, 130을 설치하지 않고, 매립배선층의 두께를 증가시킴으로써, 기억노드 114, 116의 용량을 증가시켜도 된다. 이 경우도, 실시예 1에서의 메모리셀 100에 비해 면적을 증가시키지 않고, 메모리셀의 소프트에러내성을 향상시킬 수 있어, 메모리셀의 동작을 안정화할 수 있다.
본 발명을 상세히 설명하여 나타내 왔지만, 이것은 예시를 위한 것으로서, 한정될 수는 없고, 본 발명의 정신과 범위는 첨부한 청구의 범위에 의해서만 한정되는 것이 명백하게 이해될 것이다.
본 발명에 의한 반도체 기억장치에 의하면, 메모리셀의 구성에 있어서, P채널 TFT 또는 폴리실리콘으로 이루어지는 고저항소자로 부하소자를 구성하고, 또한, 액세스 트랜지스터를 P채널 MOS 트랜지스터로 구성하며, 기억노드를 구성하는 매립배선 및 부하소자를 벌크트랜지스터의 상부에 적층하는 구조로 하였으므로, 저전압화에 대응할 수 있고, 또한, 메모리셀을 대폭 소형화할 수 있다.

Claims (3)

  1. 데이터를 기억하는 메모리셀과,
    상기 메모리셀에 접속되는 워드선 및 비트선쌍을 구비하고,
    상기 메모리셀은,
    제1 부하소자 및 N채널 MOS 트랜지스터로 이루어지는 제1 구동소자로 구성되는 제1 인버터와,
    상기 제1 인버터와 교차접속되고, 제2 부하소자 및 N채널 MOS 트랜지스터로 이루어지는 제2 구동소자로 구성되는 제2 인버터와,
    상기 제1 및 제2 인버터의 출력노드에 각각 접속되는 제1 및 제2 기억노드와,
    상기 워드선에 게이트전극이 접속되는 P채널 MOS 트랜지스터로 각각이 구성되고, 상기 제1 및 제2 기억노드를 상기 비트선쌍의 한쪽 및 다른쪽의 비트선에 각각 접속하는 제1 및 제2 게이트소자를 포함하며,
    상기 제1 기억노드를 구성하는 제1 금속배선은, 기판 표면에 형성되는 상기 제1 구동소자 및 상기 제1 게이트소자에 적층하여 설치되고,
    상기 제2 기억노드를 구성하는 제2 금속배선은, 상기 기판 표면에 형성되는 상기 제2 구동소자 및 상기 제2 게이트소자에 적층하여 설치되며,
    상기 제1 및 제2 부하소자는, 상기 제1 및 제2 금속배선의 상부에 설치된 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 금속배선의 각각은, 상기 제1 및 제2 부하소자가 형성될 때의 처리온도에 대하여 내열성을 갖는 금속으로 이루어진 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 제1 금속배선은, 상기 제1 게이트소자의 드레인전극, 상기 제1 구동소자의 드레인전극 및 상기 제2 구동소자의 게이트전극을 서로 접속하고,
    상기 제2 금속배선은, 상기 제2 게이트소자의 드레인전극, 상기 제2 구동소자의 드레인전극 및 상기 제1 구동소자의 게이트전극을 서로 접속하며,
    상기 제1 및 제2 부하소자는, 상기 제1 및 제2 금속배선의 상부에 층간절연막을 통해 형성되고, 각각 제1 및 제2 접속부를 통해 상기 제1 및 제2 금속배선에 접속되며,
    상기 제1 또는 제2 금속배선과 복수의 상기 드레인전극의 각각의 접속부에 설치되고, 상기 제1 또는 제2 부하소자가 형성될 때의 처리온도에 대하여 내열성을 갖는 복수의 제1 장벽층을 더 구비한 것을 특징으로 하는 반도체 기억장치.
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