JP3428240B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、スタティックランダムアクセスメモリ
（以下、ＳＲＡＭという）の構造に関する。

【０００２】

【従来の技術】従来のＳＲＡＭのメモリセルは、図１９
に示すように、４つのＮ型トランジスタ（２つのアクセ
ストランジスタＱ１，Ｑ２と、２つのドライバトランジ
スタＱ３，Ｑ４）と、２つのＰ型トランジスタ（負荷ト
ランジスタＱ５およびＱ６）の合計６素子で形成されて
いる。しかし、これらの６つのトランジスタは半導体基
板の表面に形成されていたため、セルサイズが大きくな
るという不都合が生じていた。

【０００３】このため、従来、Ｐ型トランジスタとして
ＴＦＴ（薄膜トランジスタ）を用いることによって、半
導体基板表面に４素子、その半導体基板の上方に２素子
のＴＦＴを形成し、それによりセルサイズを小さくして
いた。

【０００４】ところが、近年、３Ｖ以下の低電圧動作を
ＴＦＴ負荷を用いて安定的に動作させることが難しくな
っている。これは、ＴＦＴの良好な電流性能を低電圧で
得ることが難しいためである。そこで、低電圧動作を安
定的に行なうために、Ｐ型トランジスタとして、電流性
能のよい半導体基板表面に形成されたＰ型トランジスタ
を用いることが提案されている。これらは、たとえば、
IEICE TRANS. ELECTRON., VOL. E77-C, No.8 AUGUST 19
94, pp 1385-1394に開示されている。

【０００５】この文献に開示されたＳＲＡＭのメモリセ
ルのレイアウトが図２０および図２１に示される。図２
０を参照して、この文献に開示された従来のメモリセル
では、半導体基板（図示せず）の主表面にＮ型ＭＯＳト
ランジスタからなる２つのアクセストランジスタＱ１お
よびＱ２と、Ｎ型ＭＯＳトランジスタからなる２つのド
ライバトランジスタＱ３およびＱ４と、Ｐ型ＭＯＳトラ
ンジスタからなる２つの負荷トランジスタＱ５およびＱ
６とが形成されている。Ｎ型ＭＯＳトランジスタのソー
ス／ドレイン領域を構成するようにＮ型ＭＯＳ用活性領
域１が形成されており、Ｐ型ＭＯＳトランジスタのソー
ス／ドレイン領域を構成するようにＰ型ＭＯＳ用活性領
域６が形成されている。

【０００６】半導体基板表面のＮ型ＭＯＳ用活性領域１
およびＰ型ＭＯＳ用活性領域６が形成される領域以外の
領域にはトレンチ分離領域２０３が形成されている。ま
た、アクセストランジスタＱ１およびＱ２のゲート電極
をも構成する第１ポリサイド層からなるワード線３ａが
形成されている。また、ドライバトランジスタＱ３およ
び負荷トランジスタＱ５のゲート電極３ｂと、ドライバ
トランジスタＱ４および負荷トランジスタＱ６のゲート
電極３ｃとも第１ポリサイド層によって形成されてい
る。第１ポリサイド層３ｂおよび３ｃと活性領域１，６
とは第１ポリコンタクト７によって接続されている。ま
た、後述する第２ポリサイド層と活性領域１，６とは第
２ポリコンタクト８によって接続されている。

【０００７】図２１を参照して、この図は上記した文献
には掲載されていない予想図である。第２ポリサイド層
からなるＧＮＤ配線９ｂが第２ポリコンタクト８を介し
て活性領域１（図２０参照）と接続されている。また、
第２ポリサイド層からなるＶｃｃ配線９ｃが第２ポリコ
ンタクト８を介してＰＭＯＳ用活性領域６と接続されて
いる。また、アクセストランジスタＱ１およびＱ２のＮ
ＭＯＳ用活性領域１には第２ポリコンタクト８を介して
第２ポリサイド層からなるパッド層９ａが形成されてい
る。そして、そのパッド層９ａとメタル配線からなる１
対のビット線１０とがコンタクト１１を介して接続され
ている。

【０００８】図２２は図２０および図２１のレイアウト
に対応した等価回路図であり、図２３は図２２を一般的
な等価回路に書換えた等価回路図である。図２２および
図２３を参照して、アクセストランジスタＱ１とドライ
バトランジスタＱ３との接続点が記憶ノード１２であ
り、アクセストランジスタＱ２とドライバトランジスタ
Ｑ４との接続点が記憶ノード１３である。電流経路Ｉ１
には第１ポリコンタクト７が存在せず、その一方電流経
路Ｉ２には第１ポリコンタクト７が２個存在する。

【０００９】図２４は、図２０の２００−２００線に沿
った断面図である。図２４を参照して、半導体基板２０
１の主表面には、ＰＭＯＳ領域とＮＭＯＳ領域とに対応
して、Ｎ^- ウェル２０２とＰ^- ウェル２０１とが隣接し
て形成されている。また、活性領域１および６が形成さ
れる領域以外の半導体基板２０１の主表面には、トレン
チ分離溝２０３が形成されている。また、負荷トランジ
スタＱ６のソース／ドレイン領域を構成するｐ⁺ 不純物
領域２０５がＮ^- ウェル２０２の主表面の所定領域に形
成されている。また、ドライバトランジスタＱ４のソー
ス／ドレイン領域を構成するｎ⁺ 不純物領域２０４がＰ
^- ウェル２０１の主表面の所定領域に形成されている。
また、半導体基板２０１の主表面上には酸化膜２０６が
形成されており、その酸化膜２０６のｐ⁺ 不純物領域２
０５およびｎ⁺ 不純物領域２０４上に位置する領域には
第１ポリコンタクト７が形成されている。

【００１０】その第１ポリコンタクト７においてｐ⁺ 不
純物領域２０５とｎ⁺ 不純物領域２０４とに電気的に接
続するとともに酸化膜２０６の表面上に沿って延びるよ
うに、第１ポリサイド層からなるゲート電極３ｂが形成
されている。ゲート電極３ｂは、ｎ型のポリシリコン層
３０およびそのｎ型ポリシリコン層３０と一体的に形成
されるｐ型ポリシリコン層３１と、ｎ型ポリシリコン層
３０およびｐ型ポリシリコン層３１の表面上に形成され
たＷＳｉ層３２とから構成される。このようにＰＭＯＳ
トランジスタのゲート電極をＰ型ポリシリコン層３１に
よって形成し、ＮＭＯＳトランジスタのゲート電極をＮ
型ポリシリコン層３０によって形成した構造をデュアル
ゲートトランジスタと読んでいる。このデュアルゲート
トランジスタは、従来ＰＭＯＳトランジスタのゲート電
極としてＮ型ポリシリコン層を用いていた場合、そのＮ
型ポリシリコン層とＰ型トランジスタのｐ⁺ 不純物領域
２０５との接続部分でＰＮ接合が形成される不都合を防
止するものである。

【００１１】

【発明が解決しようとする課題】前述した従来のＳＲＡ
Ｍでは、図２３に示したように、電流経路Ｉ１には第１
ポリコンタクト７が存在しないのに対して、電流経路Ｉ
２には第１ポリコンタクト７が２つも存在する。このた
め、電流経路Ｉ２では電流経路Ｉ１に比べて２つの第１
ポリコンタクト７分だけコンタクト抵抗が増加する。そ
れにより、電流経路Ｉ２に流れる電流は電流経路Ｉ１に
流れる電流に比べて少なくなる。その結果、電流経路Ｉ
２側で電流が流れるとき（記憶ノード１３がＬデータの
とき）には読出が遅れることになる。このように従来の
メモリセルでは電流経路Ｉ１とＩ２とで抵抗値が異なる
ため、電気特性にアンバランスを生じるという不都合が
あった。

【００１２】また、図２０および図２１に示した従来の
ＳＲＡＭのメモリセルでは、アクセストランジスタＱ１
およびＱ２のゲート電極３ａと、ドライバトランジスタ
Ｑ３および負荷トランジスタＱ５のゲート電極３ｂと、
ドライバトランジスタＱ４および負荷トランジスタＱ６
のゲート電極３ｃとを第１ポリサイド層によって構成し
ていたため、ゲート電極３ａと３ｂと３ｃとをオーバー
ラップさせることができず、その結果、セルサイズを縮
小することは困難であった。

【００１３】また、従来のＳＲＡＭのメモリセル構造で
は、図２４に示すようにＰ型ポリシリコン層３１とＮ型
ポリシリコン層３０とからなるデュアルゲートトランジ
スタ構造を有していたため、Ｐ型ポリシリコン層３１内
のボロンがゲート酸化膜２０６を突き抜けてしまうとい
う不都合が生じていた。この場合には、Ｐ型トランジス
タのしきい値電圧が変動してしまうという問題点が発生
していた。

【００１４】さらに、図２４に示したデュアルゲートト
ランジスタにおいて、Ｐ型ポリシリコン層３１内のＰ型
不純物であるボロンはその上層のＷＳｉ層３２に拡散し
やすく、その結果、Ｎ型ポリシリコン層にボロンが入
り、しきい値電圧Ｖ_THが変動してしまうという不都合が
生じていた。このため、ゲート電極の抵抗値が変動して
しまうという問題点があった。この問題点を解決するた
めに、従来では、下層のポリシリコン層３１と上層のＷ
Ｓｉ層３２との間にアモルファスシリコン層（図示せ
ず）を介在させてボロンの拡散を抑制する方法が提案さ
れている。しかし、この方法では、アモルファスシリコ
ン層を形成する工程が余分に必要であるという新たな問
題点が発生する。さらに、この方法では、アモルファス
シリコン層を形成する分だけゲート電極３ｂの高さが高
くなり、その結果ゲート電極の薄膜化による低段差化が
困難になるという不都合が生じる。そのため、写真製版
技術を用いて微細パターンを形成する際に焦点ずれが大
きくなり、フォーカスマージンが減少してしまうという
問題点もある。

【００１５】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜８に記載の発明の目
的は、メモリセルサイズの縮小を行なうことが可能な半
導体記憶装置を提供することである。

【００１６】

【００１７】

【００１８】

【００１９】

【００２０】

【課題を解決するための手段】請求項１〜８における半
導体記憶装置は、メモリセル領域に位置する半導体基板
の主表面に２つの駆動トランジスタと２つのアクセスト
ランジスタと２つの負荷トランジスタとが形成される半
導体記憶装置である。その半導体記憶装置は、第１の導
電層と第２の導電層とを備えている。第１の導電層は、
ドライバトランジスタのゲート電極と負荷トランジスタ
のゲート電極とを構成し、少なくとも第１のポリシリコ
ン層を含んでいる。第２の導電層は、アクセストランジ
スタのゲート電極を兼ねるワード線と、電源配線と、駆
動トランジスタおよびアクセストランジスタを構成する
第１導電型トランジスタの活性領域と負荷トランジスタ
を構成する第２導電型トランジスタの活性領域とを接続
するための接続配線とを構成し、少なくとも第２のポリ
シリコン層を含んでいる。このように、請求項１〜８に
係る半導体記憶装置では、ドライバトランジスタのゲー
ト電極と負荷トランジスタのゲート電極とが第１の導電
層によって構成され、アクセストランジスタのゲート電
極を兼ねるワード線が第２の導電層によって構成されて
いるので、第１の導電層と第２の導電層とを平面的に重
ねることが可能となり、従来の６つのトランジスタのゲ
ート電極すべてを第１の導電層で形成していた場合に比
べてセルサイズの縮小が可能となる。

【００２１】

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。

【００２８】（実施の形態１）図１〜図３は、本発明の
実施の形態１の平面レイアウトを示した平面図であり、
図１は分離領域、活性領域、第１および第２ポリシリコ
ン層、第１ポリコンタクトを示しており、図２は分離領
域、活性領域、第２および第３ポリシリコン層、第２ポ
リコンタクトを示しており、図３は分離領域、活性領
域、第３ポリシリコン層、コンタクトおよびメタル配線
を示している。なお、図４は図１〜図３の１００−１０
０線に沿った断面図である。

【００２９】まず、図１を参照して、この実施の形態１
によるＳＲＡＭのメモリセルでは、アクセストランジス
タＱ１およびドライバトランジスタＱ３が共通のＮ型Ｍ
ＯＳ用活性領域１内に形成されている。同様に、アクセ
ストランジスタＱ２およびドライバトランジスタＱ４も
共通のＮ型ＭＯＳ用活性領域１内に形成されている。ド
ライバトランジスタＱ３と負荷トランジスタＱ５とのゲ
ート電極を構成するように第１のポリシリコン層からな
るゲート電極３ａが形成されている。また、ドライバト
ランジスタＱ４と負荷トランジスタＱ６とのゲート電極
を構成するように第１ポリシリコン層からなるゲート電
極３ｂが形成されている。また、アクセストランジスタ
Ｑ１およびＱ２のゲート電極を兼ねるように第２ポリシ
リコン層からなるワード線９ａが形成されている。

【００３０】また、アクセストランジスタＱ１およびド
ライバトランジスタＱ３の共通のＮ型ＭＯＳ用活性領域
１と、負荷トランジスタＱ５のＰ型ＭＯＳ用活性領域６
とを第１ポリコンタクト７を介して電気的に接続するよ
うに第２ポリシリコン層からなる接続配線９ｂが形成さ
れている。アクセストランジスタＱ２およびドライバト
ランジスタＱ４の共通のＮ型ＭＯＳ用活性領域１と負荷
トランジスタＱ４のＰ型ＭＯＳ用活性領域６とを第１ポ
リコンタクト７を介して電気的に接続するように第２ポ
リシリコン層からなる接続配線９ｃが形成されている。
また、負荷トランジスタＱ５およびＱ６のＰ型ＭＯＳ用
活性領域６と第１ポリコンタクト７を介して電気的に接
続するように第２ポリシリコン層からなるＶｃｃ配線
（電源配線）９ｄが形成されている。

【００３１】このように、この実施の形態１では、ドラ
イバトランジスタＱ３，Ｑ４および負荷トランジスタＱ
５，Ｑ６を第１のポリシリコン層からなるゲート電極３
ａ，３ｂによって形成し、アクセストランジスタＱ１，
Ｑ２のゲート電極を兼ねるワード線９ａを第２のポリシ
リコン層によって形成することによって、ゲート電極３
ａ，３ｂと、ワード線９ａとを平面的に重ねて配置する
ことができる。これにより、従来のすべてのトランジス
タのゲート電極を第１ポリシリコン層によって形成して
いた場合に比べて、メモリセルサイズを縮小することが
できる。

【００３２】次に、図２を参照して、第２ポリシリコン
層からなる接続配線９ｂと第１ポリシリコン層からなる
ゲート電極３ｂ（図１参照）とを第２ポリコンタクト１
０８を介して接続するように第３ポリシリコン層１０９
ｃが形成されている。同様に、接続配線９ｃとゲート電
極３ａ（図１参照）とを第２ポリコンタクト１０８を介
して接続するように第３ポリシリコン層からなる接続配
線１０９ｄが形成されている。また、アクセストランジ
スタＱ１およびＱ２のソース／ドレイン領域には、第２
ポリコンタクトを介して第３ポリシリコン層からなるパ
ッド層１０９ａ，１０９ｂがそれぞれ形成されている。
また、ドライバトランジスタＱ３およびＱ４の活性領域
には第２ポリコンタクト１０８を介して第３ポリシリコ
ン層からなるパッド層１０９ｅ，１０９ｆがそれぞれ形
成されている。

【００３３】図３を参照して、パッド層１０９ａ，１０
９ｂと、コンタクト１１を介して電気的に接続するよう
に所定の方向に延びる１対のビット線（ＢＬ，／ＢＬ）
１０が形成されている。また、パッド層１０９ｅおよび
１０９ｆ上にはコンタクト１１を介してそれぞれ所定の
方向に延びるＧＮＤ配線（接地配線）１０が形成されて
いる。これら接地配線１０および１対のビット線１０は
金属配線（メタル配線）によって形成されている。

【００３４】図４を参照して、実施の形態１のＳＲＡＭ
のメモリセル領域の断面構造について説明する。半導体
基板１０１の主表面の所定領域には素子分離のためのフ
ィールド酸化膜１０６が形成されている。また、半導体
基板１０１の主表面のＮＭＯＳトランジスタが形成され
る領域には、Ｐウェル１０２が形成されている。Ｐウェ
ル１０２の中に埋込まれるように、ラッチアップの発生
を防止するためおよびＮ型ＭＯＳトランジスタ同士を分
離するためのＰ⁺ アイソレーション領域５が形成されて
いる。また、Ｐウェル１０２の主表面にはチャネル領域
を規定するように所定の間隔を隔てて１対のｎ型ソース
／ドレイン領域１ａが形成されている。チャネル領域上
にはゲート酸化膜１１０を介してアクセストランジスタ
Ｑ１およびＱ２のゲート電極９ａが形成されている。こ
のゲート電極９ａは第２のポリシリコン層によって形成
される。また、一方のｎ型ソース／ドレイン領域１ａに
接続するように第３のポリシリコン層からなるパッド層
１０９ａが形成されている。そのパッド層１０９ａには
コンタクト１１を介してビット線１０が電気的に接続さ
れている。また、Ｐウェル１０２と所定の間隔を隔てた
半導体基板１０１の主表面には深さの浅いＮウェル１０
５が形成されている。Ｎウェル１０５の表面上にはｐ型
ソース／ドレイン領域６ａが形成されている。ｐ型ソー
ス／ドレイン領域６ａとｎ型ソース／ドレイン領域１ａ
とを電気的に接続するように第２のポリシリコン層から
なる接続配線９ｂが形成されている。なお、接続配線９
ｂはフィールド酸化膜１０６上にゲート酸化膜１１０を
介して形成されている。その接続配線９ｂ上の所定領域
には第３ポリシリコン層からなる接続配線１０９ｃが形
成されている。また、フィールド酸化膜１０６上にはゲ
ート酸化膜１１０を介して負荷トランジスタＱ５および
ドライバトランジスタＱ３のゲート電極３ａが表わされ
ている。

【００３５】図５は、図１〜図３に示した実施の形態１
のメモリセルの配線やポリコンタクトを図１〜図３に示
したレイアウトに対応して示した等価回路図である。ま
た、図６は、図５の等価回路図を図１９に示したような
従来の一般的な等価回路図として書き直したものであ
る。図５および図６を参照して、この実施の形態１のメ
モリセルでは、電流経路Ｉ１とＩ２とに第１ポリコンタ
クト７が存在しない。したがって、図２３に示した従来
のメモリセルのように電流経路Ｉ１とＩ２とで抵抗値が
異なることがない。その結果、この実施の形態１では、
メモリセルの電気的アンバランスを解消することができ
る。また、記憶ノード１２および１３に対してコンタク
トが電気的に等価回路上対称に配置されているので、バ
ランスのとれた電気的特性を得ることが可能である。

【００３６】また、この実施の形態１のメモリセル内の
レイアウトでは、ビット線１０およびＧＮＤ配線１０の
み金属配線によって構成し、Ｖｃｃ配線９ｄは第２ポリ
シリコン層によって形成することにより、１対のビット
線およびＧＮＤ配線をレイアウト上の困難なく形成する
ことができる。なお、実施の形態１のメモリセルでは、
アクセストランジスタＱ１，Ｑ２とドライバトランジス
タＱ３，Ｑ４を通してＧＮＤに流れるセル電流に比べ
て、Ｖｃｃを通る負荷トランジスタＱ５，Ｑ６の電流が
小さくなるようにしているため、寄生抵抗による電圧降
下はＧＮＤ側の方が大きい。したがって、Ｖｃｃ配線９
ｄを金属配線よりも抵抗の高い第２のポリシリコン層に
よって形成し、ＧＮＤ配線１０および１対のビット線１
０は抵抗の小さい金属配線によって形成しても問題はな
い。

【００３７】なお、上記した実施の形態１において、ア
クセストランジスタのゲート電極９ａと、接続配線９ｂ
および９ｃと、Ｖｃｃ配線９ｄとを構成する第２のポリ
シリコン層を、ポリシリコン層とその上の金属シリサイ
ド層とからなるポリサイド構造によって形成してもよ
い。この場合、上記した第１および第３ポリシリコン層
はポリサイド構造にせずにそのままポリシリコン層を用
いる。つまり、Ｖｃｃ電源に用いられる第２のポリシリ
コン層は寄生抵抗によるＶｃｃ電位の降下を防ぐために
低抵抗化する必要があり、このため第２ポリシリコン層
の代わりに第２ポリサイド層を用いる。しかし、第１〜
第３ポリシリコン層のすべてにポリサイド層を用いると
すべての層の厚みが増加しこのため段差が大きくなる。
したがって、段差をある程度少なくしながらＶＣＣ電位
の降下を防ぐために、第２ポリシリコン層のみ第２ポリ
サイド層に変更する。なお、この第２のポリシリコン層
は図示しない周辺回路のトランジスタのゲート電極とし
ても用いられるので、その第２のポリシリコン層を低い
抵抗値を有するポリサイド構造にすることによって周辺
回路のトランジスタの動作速度を増加することができ
る。これにより、段差が少なくかつ高速なＳＲＡＭを実
現することができる。

【００３８】（実施の形態２）図７および図８は、本発
明の実施の形態２を説明するための断面構造図であり、
図７は比較例に相当するものであり、図８が実施の形態
２に相当するものである。図７および図８を参照して、
この断面図は、図４に示したＰ型ソース／ドレイン領域
６ａとＮ型ソース／ドレイン領域１ａとの接続配線９０
ｂ部分の部分拡大図である。この実施の形態２では、接
続配線９ｂをＮ型のポリシリコン層９０ｂとその上に形
成されたＷＳｉ層９１ｂとからなるポリサイド層によっ
て構成する場合を示している。この場合において、図７
に示す構造では第１ポリコンタクト７においてＮ型ポリ
シリコン層９０ｂがＰ型ソース／ドレイン領域６ａの表
面とＮ型ソース／ドレイン領域１ａの表面とに直接接触
している。このため、Ｎ型ポリシリコン層９０ｂとＰ型
ソース／ドレイン領域６ａとの接触部分においてＰＮ接
合が形成されてしまうという問題点があった。このため
従来では図２４に示したようなデュアルゲート構造を用
いていた。しかしデュアルゲート構造を用いると前述し
たようなしきい値電圧の低下などの種々の問題点が発生
する。このため、図８に示した実施の形態２では、ポリ
サイド構造を構成するＷＳｉ層９１ｂのみをＰ型ソース
／ドレイン領域６ａとＮ型ソース／ドレイン領域１ａの
表面に直接接触させ、Ｎ型ポリシリコン層９０ｂはＰ型
ソース／ドレイン領域６ａおよびＮ型ソース／ドレイン
領域１ａに直接接触させない。これにより、デュアルゲ
ート構造を用いる必要がなくなり、その結果デュアルゲ
ート構造を用いることに伴う種々の問題点を解消するこ
とができる。

【００３９】なお、図４および図８のようにＮウェル１
０５がフィールド酸化膜１０６よりも浅く形成され、各
Ｎウェル１０５が独立している場合には、図１のＶｃｃ
配線９ｄをＮウェル１０５の電位固定としても用いてよ
い。この場合、図１のＡおよびＢにＮウェルコンタクト
をとればよい。これにより、Ｎウェル電位が安定し、そ
の結果ラッチアップ耐性を強化することができる。

【００４０】なお、上記した実施の形態１および２では
アクセストランジスタＱ１およびＱ２をＮ型トランジス
タによって構成したが、本発明はこれに限らず、図９に
示すように、アクセストランジスタＱ１およびＱ２をＰ
型トランジスタによって構成してもよい。

【００４１】（実施の形態３）図１０〜図１２は、本発
明の実施の形態３によるＳＲＡＭのメモリセルを示した
平面図および断面図である。なお、図１２は図１０およ
び図１１の３００−３００線に沿った断面図である。こ
の実施の形態３では、上記した実施の形態１の３つのポ
リシリコン層と１つの金属配線層とでメモリセルを構成
した構造と異なり、２つのポリシリコン層と１つの金属
配線層とでメモリセルを構成している。これにより、実
施の形態１に比べてメモリセルを構成する層が少ないと
いう利点がある。なお、セル電流の経路にポリコンタク
トが存在しない点は実施の形態１と同様である。この実
施の形態３では、ドライバトランジスタＱ３および負荷
トランジスタＱ５のゲート電極３ａと、ドライバトラン
ジスタＱ４および負荷トランジスタＱ６のゲート電極３
ｂと、アクセストランジスタＱ１およびＱ２のゲート電
極を兼ねるワード線３ｃと、活性領域１と６とを接続す
る接続配線３ｄ，３ｅとを、実施の形態１の第１ポリシ
リコン層に相当する第１ポリサイド層によって形成して
いる。そして、Ｖｃｃ配線９ｃと、接続配線３ｄとゲー
ト電極３ｂとを接続する接続配線９ａと、接続配線３ｅ
とゲート電極３ａとを接続する接続配線９ｂとを第２ポ
リサイド層によって形成している。さらに、図１１に示
すように、１対のビット線１０と、ＧＮＤ配線１０とを
金属配線によって構成している。このようにこの実施の
形態３では、２層のポリサイド層と１層の金属配線層と
によってメモリセルを構成している。

【００４２】なお、図１２に示すように、実施の形態３
の基本的な断面構造は図４に示した実施の形態１と同様
であるが、異なる点は以下のとおりである。まず、アク
セストランジスタのゲート電極を構成するワード線３ｃ
と、ｎ型ソース／ドレイン領域１ａおよびｐ型ソース／
ドレイン領域６ａを接続する接続配線３ｄとが、第１ポ
リサイド層によって形成されている。また、接続配線３
ｄ上の所定領域には第２ポリコンタクト８を介して第２
ポリサイド層からなる接続配線９ａが形成されている。
接続配線９ａと所定の間隔を隔てて第２ポリサイド層か
らなる接続配線９ｂが形成されている。さらに、フィー
ルド酸化膜１０６の上方には第２ポリサイド層からなる
Ｖｃｃ配線９ｃが形成されている。

【００４３】（実施の形態４）図１３〜図１５は、本発
明の実施の形態４によるＳＲＡＭのメモリセルを示した
平面図および断面図である。なお、図１５は、図１３お
よび図１４の４００〜４００線に沿った断面図である。
図１３を参照して、この実施の形態４では、メモリセル
を１層のポリシリコン層と２層の金属配線層とによって
構成している。これにより、実施の形態１の３層のポリ
シリコン層と１層の金属配線層とによってメモリセルを
構成していた場合に比べてメモリセルを構成する層を少
なくすることができる。具体的には、図１３に示すよう
に、アクセストランジスタＱ１およびＱ２のゲート電極
を兼ねるワード線３ｃと、ドライバトランジスタＱ３お
よび負荷トランジスタＱ５のゲート電極とドライバトラ
ンジスタＱ４および負荷トランジスタＱ６の接続配線と
を構成する配線層３ａと、ドライバトランジスタＱ４お
よび負荷トランジスタＱ６のゲート電極とドライバトラ
ンジスタＱ３および負荷トランジスタＱ５の接続配線と
を兼ねる配線層３ｂとを、第１ポリシリコン層によって
形成する。そして、後述するビット線のためのパッド層
１０ｅと、ＧＮＤ配線１０ｃと、Ｖｃｃ配線１０ｄと
を、第１の金属配線層によって形成し、１対のビット線
１３２を第２の金属配線層によって形成する。なお、配
線層３ａおよび３ｂと活性領域１および６とは第１ポリ
コンタクト７を介して接続されている。また、パッド層
１０ｅ，ＧＮＤ配線１０ｃおよびＶｃｃ配線１０ｄと、
活性領域１および６とはコンタクト１１を介して接続さ
れている。１対のビット線１３２とパッド層１５ｅとは
スルーホール１３１を介して接続されている。

【００４４】なお、この実施の形態４では、配線層３ａ
のうち領域２５０はトランジスタのゲート電極としては
機能しない。したがって、この領域２５０の下に位置す
る活性領域１の部分には、配線層３ａの形成前に予めソ
ース／ドレイン領域形成のためのＮ型の不純物領域を形
成しておく必要がある。この実施の形態４においても、
上記した実施の形態１〜３と同様セル電流経路にビット
線コンタクトおよびＧＮＤコンタクト以外のコンタクト
部が存在しないため、メモリセルの電気的アンバランス
を解消することができる。

【００４５】図１５を参照して、この実施の形態４の断
面構造では、ゲート電極を構成するワード線３ｃと配線
層３ａと３ｂとが、ポリサイド構造を有する第１ポリサ
イド層によって形成されている。また、アクセストラン
ジスタＱ１のソース／ドレイン領域１ａにはコンタクト
１１を介して第１金属配線層からなるパッド層１０ｅが
接続されている。

【００４６】（実施の形態５）図１６および図１７は本
発明の実施の形態５を説明するための平面レイアウト図
であり、図１６は図１０に示した実施の形態３のメモリ
セルを２つ並べた平面図であり、図１７は実施の形態５
の２つのメモリセルの配置を示した平面図である。図１
６では２つのメモリセル１５０と１５１の活性領域６間
の間隔（ｘ）は、ゲート電極３ｂの活性領域６に対する
重ね合せ余裕（ａ）の２倍と、ゲート電極３ｂ間の間隔
（ｂ）との和によって表わされる。これに対して、図１
７に示すように、メモリセル１５０と１５１とをずらし
て配置すれば、メモリセル１５０のゲート電極３ｂとメ
モリセル１５１のゲート電極３ｂのそれぞれの延長線が
重ならない。このため、メモリセル１５０の活性領域６
とメモリセル１５１の活性領域６との間隔（ｘ）を
（ａ）に等しくすることができる。その結果、集積度を
向上させることができる。

【００４７】（実施の形態６）図１８は、本発明の実施
の形態６による隣接するメモリセルのレイアウトを示し
た平面図である。図１８を参照して、この実施の形態６
では、メモリセル１５０全体とメモリセル１５１全体と
の配置はずらさずに、メモリセル１５０内のゲート電極
３ｂとメモリセル１５１内のゲート電極３０ｂとをそれ
ぞれの延長線が互いに重ならないようにずらして配置し
ている。このようにしても隣接する活性領域６間の間隔
（ｘ）をゲート電極３ｂの活性領域６に対する重ね合せ
余裕（ａ）に等しくすることができる。これにより、集
積度を向上させることができる。

【００４８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【００４９】

【発明の効果】請求項１〜８に記載の発明によれば、ド
ライバトランジスタおよび負荷トランジスタのゲート電
極と、アクセストランジスタのゲート電極を兼ねるワー
ド線とを異なる導電層によって形成するこにとより、メ
モリセルの平面積を縮小することができる。

【００５０】

【００５１】

【００５２】

【００５３】

【００５４】

【００５５】

【図面の簡単な説明】

【図１】 本発明の実施の形態１によるＳＲＡＭのメモ
リセルの平面レイアウト図である。

【図２】 本発明の実施の形態１によるＳＲＡＭのメモ
リセルの平面レイアウト図である。

【図３】 本発明の実施の形態１によるＳＲＡＭのメモ
リセルの平面レイアウト図である。

【図４】 図１〜図３に示した実施の形態１のメモリセ
ルの１００−１００線に沿った断面図である。

【図５】 図１〜図３に示した実施の形態１のメモリセ
ルの平面レイアウトに対応した等価回路図である。

【図６】 図５に示した等価回路図を従来の一般的な等
価回路図に書き直した等価回路図である。

【図７】 本発明の実施の形態２のメモリセルを説明す
るための比較例を示した断面図である。

【図８】 本発明の実施の形態２によるメモリセルを示
した断面図である。

【図９】 実施の形態１および２のメモリセルの変形例
を示した等価回路図である。

【図１０】 本発明の実施の形態３によるＳＲＡＭのメ
モリセルを示した平面レイアウト図である。

【図１１】 本発明の実施の形態３によるＳＲＡＭのメ
モリセルを示した平面レイアウト図である。

【図１２】 図１０および図１１に示した実施の形態３
のメモリセルの３００−３００線に沿った断面図であ
る。

【図１３】 本発明の実施の形態４によるＳＲＡＭのメ
モリセルを示した平面レイアウト図である。

【図１４】 本発明の実施の形態４によるＳＲＡＭのメ
モリセルを示した平面レイアウト図である。

【図１５】 図１３および図１４に示した実施の形態４
のメモリセルの４００−４００線に沿った断面図であ
る。

【図１６】 図１０に示した実施の形態３のメモリセル
を２つ並べた平面図である。

【図１７】 本発明の実施の形態５によるメモリセルの
配置を示した平面図である。

【図１８】 本発明の実施の形態６によるメモリセルの
配置を示した平面図である。

【図１９】 従来の一般的なＳＲＡＭのメモリセルの等
価回路図である。

【図２０】 従来のＳＲＡＭのメモリセルの平面レイア
ウト図である。

【図２１】 従来のＳＲＡＭのメモリセルの平面レイア
ウト図である。

【図２２】 図２０および図２１に示した従来のメモリ
セルの平面レイアウトに対応した等価回路図である。

【図２３】 図２０の等価回路図を図１９に示した一般
的なものに書き直した等価回路図である。

【図２４】 図２０に示したメモリセルの２００−２０
０線に沿った断面図である。

【符号の説明】

１ 活性領域、３ａ，３ｂ ゲート電極（第１ポリシリ
コン層）、９ａ ワード線（第２ポリシリコン層または
第２ポリサイド層）、９ｂ，９ｃ 配線層（第２ポリシ
リコン層または第２ポリサイド層）、Ｖｃｃ 配線（電
源配線）（第２ポリシリコン層または第２ポリサイド
層）、１０ 金属配線層、１０９ａ，１０９ｂ パッド
層（第３ポリシリコン層）、１０９ｃ，１０９ｄ 配線
層（第３ポリシリコン層）、１０９ｅ，１０９ｆ パッ
ド層（第３ポリシリコン層）、Ｑ１，Ｑ２ アクセスト
ランジスタ、Ｑ３，Ｑ４ ドライバトランジスタ、Ｑ
５，Ｑ６ 負荷トランジスタ。

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 メモリセル領域に位置する半導体基板の
   主表面に、２つの駆動トランジスタと２つのアクセスト
   ランジスタと２つの負荷トランジスタとが形成される半
   導体記憶装置であって、 前記ドライバトランジスタのゲート電極と前記負荷トラ
   ンジスタのゲート電極とを構成し、少なくとも第１のポ
   リシリコン層を含む第１の導電層と、 前記アクセストランジスタのゲート電極を兼ねるワード
   線と、電源配線と、前記駆動トランジスタおよびアクセ
   ストランジスタを構成する第１導電型トランジスタの活
   性領域と前記負荷トランジスタを構成する第２導電型ト
   ランジスタの活性領域とを接続するための接続配線とを
   構成し、少なくとも第２のポリシリコン層を含む第２の
   導電層とを備えた、半導体記憶装置。
2. 【請求項２】 前記メモリセルの電流経路には、ビット
   線のコンタクト部と接地配線のコンタクト部のみ存在
   し、それ以外のコンタクト部は存在しない、請求項１に
   記載の半導体記憶装置。
3. 【請求項３】 さらに、上層金属配線のパッド層と前記
   メモリセル領域内の接続配線とを構成し、少なくとも第
   ３のポリシリコン層を含む第３の導電層を備える、請求
   項１に記載の半導体記憶装置。
4. 【請求項４】 さらに、ビット線と接地配線とを構成す
   る金属配線層を備える、請求項１に記載の半導体記憶装
   置。
5. 【請求項５】 前記第１の導電層は第１のポリシリコン
   層のみからなり、 前記第２の導電層は、前記第２のポリシリコン層と前記
   第２のポリシリコン層上に接触して形成された金属シリ
   サイド層とを含むポリサイド層である、請求項１に記載
   の半導体記憶装置。
6. 【請求項６】 前記第２の導電層に含まれる金属シリサ
   イド層が、前記第１導電型トランジスタの第１の活性領
   域と前記第２導電型トランジスタの第２の活性領域とを
   直接接続し、前記第２の導電層に含まれる第２のポリシ
   リコン層は前記第１および第２の活性領域には直接接触
   しない、請求項５に記載の半導体記憶装置。
7. 【請求項７】 前記第２の導電層によって構成される前
   記電源配線は、前記負荷トランジスタのソース／ドレイ
   ン領域がその中に形成されるＮ型ウェル領域にも電気的
   に接続されている、請求項１または５に記載の半導体記
   憶装置。
8. 【請求項８】 前記第１および第２の導電層のコンタク
   ト部は、前記メモリセルの２つの記憶ノードに対して電
   気的に等価回路上対称に配置されている、請求項１に記
   載の半導体記憶装置。