JP2013030247A - 情報処理システム - Google Patents
情報処理システム Download PDFInfo
- Publication number
- JP2013030247A JP2013030247A JP2011165713A JP2011165713A JP2013030247A JP 2013030247 A JP2013030247 A JP 2013030247A JP 2011165713 A JP2011165713 A JP 2011165713A JP 2011165713 A JP2011165713 A JP 2011165713A JP 2013030247 A JP2013030247 A JP 2013030247A
- Authority
- JP
- Japan
- Prior art keywords
- command
- refresh
- self
- terminal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4072—Circuits for initialization, powering up or down, clearing memory or presetting
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
- G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50016—Marginal testing, e.g. race, voltage or current testing of retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4067—Refresh in standby or low power modes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Memory System (AREA)
Abstract
【解決手段】例えば、コントローラ50は、半導体装置10に対してセルフリフレッシュコマンドSREとセルフリフレッシュイグジットコマンドSRXを交互に周期的に発行する。半導体装置10は、セルフリフレッシュコマンドSREに同期してリフレッシュ動作を例えば1回だけ実行し、セルフリフレッシュイグジットコマンドSRXに応答してDLL回路200の状態更新を実行する。これにより、セルフリフレッシュイグジットコマンドSRXを発行した後、ロウ系のコマンドや位相制御された内部クロック信号ICLK1を必要とするコマンドを短時間で発行することが可能となる。
【選択図】図1
Description
[付記1]
半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記半導体装置をセルフリフレッシュモードからイグジットさせるセルフリフレッシュイグジットコマンド、並びに前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンド、並びに前記記憶データのリフレッシュを行なわず前記半導体装置をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンド、並びに前記記憶データへのアクセスを行う第1のコマンド、を少なくとも発行するコマンド発行部を備え、
前記コマンド発行部は、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを同一として、それぞれ対応するコマンドを発行し、
前記第1のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、
前記第1及び第2の期間は、同一の時間長である、ことを特徴とするコントローラ。
[付記2]
前記コマンド発行部は、更に、
前記半導体装置が備えるデータ端子から前記記憶データを出力させる制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、
前記第2のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、
前記第3及び第4の期間は、同一の時間長である、付記1に記載のコントローラ。
[付記3]
前記コマンド発行部は、
前記第1のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行する、付記1又は2に記載のコントローラ。
[付記4]
前記コマンド発行部は、
前記第2のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行する、付記2または3に記載のコントローラ。
[付記5]
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記クロック発行部は、
前記パワーダウンモードにおいて、前記外部同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記外部同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記外部同期信号を所定時間、供給する、付記1乃至4のいずれかに記載のコントローラ。
[付記6]
前記クロック発行部は、更に、前記外部同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記外部同期信号の発行を再開する、付記5に記載のコントローラ。
[付記7]
前記クロック発行部は、更に、前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記5又は6に記載のコントローラ。
[付記8]
前記コマンド発行部は、
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記1乃至7のいずれかに記載のコントローラ。
[付記9]
前記コマンド発行部は、更に、
前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第2のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記1に記載のコントローラ。
[付記10]
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記第2のコマンドを、前記外部同期信号に関連なくに発行する、付記9に記載のコントローラ。
[付記11]
前記コントローラは、更に、
第1及び第2の前記半導体装置を制御し、
所定の周波数を有する同期信号を前記第1及び第2の半導体装置に共通に供給するクロック端子を、備える、付記1乃至10のいずれかに記載のコントローラ。
[付記12]
前記コントローラは、更に、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給するデータ端子と、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロックイネーブル端子と、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のインピーダンス制御端子と、を備え、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記11に記載のコントローラ。
[付記13]
前記コントローラは、
第1及び第2の前記半導体装置を制御し、
所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロック端子と、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給するデータ端子と、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のクロックイネーブル端子と、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、第1及び第2のインピーダンス制御端子と、を備える、付記1乃至10のいずれかに記載のコントローラ。
[付記14]
前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記13に記載のコントローラ。
[付記15]
前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、第1及び第2のチップ選択端子を備える、付記11乃至14のいずれかに記載のコントローラ。
[付記16]
前記コントローラは、更に、前記セルフリフレッシュコマンド及び前記セルフリフレッシュイグジットコマンドの発行タイミングを制御するリフレッシュ管理部を備え、
前記リフレッシュ管理部は、疑似セルフリフレッシュモードにエントリすると、前記コマンド発行部に前記セルフリフレッシュコマンドと前記セルフリフレッシュイグジットコマンドを周期的に交互に発行させ、
前記コマンド発行部は、前記疑似セルフリフレッシュモードにエントリしている期間においては、前記セルフリフレッシュイグジットコマンドを発行した後、前記セルフリフレッシュコマンドを発行するまでの期間に他のコマンドを発行しない、ことを特徴とする付記1に記載のコントローラ。
[付記17]
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記セルフリフレッシュコマンドは、第1の組み合わせからなるコマンド信号と、前記外部同期信号が有効か否かを示すイネーブル信号の第1の論理レベルによって定義され、
前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号の前記第1の論理レベルから第2の論理レベルへの遷移によって定義される、付記16に記載のコントローラ。
[付記18]
前記コマンド発行部は、更に、前記第1の組み合わせからなるコマンド信号と、前記第2の論理レベルのイネーブル信号によって定義されるオートリフレッシュコマンドを周期的に発行する、付記17に記載のコントローラ。
[付記19]
前記リフレッシュ管理部は、単位期間当たりの前記セルフリフレッシュコマンドの発行数を、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と一致させる、付記18に記載のコントローラ。
[付記20]
前記コマンド発行部は、更に、前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、
前記パワーダウンコマンドは、第2の組み合わせからなるコマンド信号と前記第1の論理レベルのイネーブル信号によって定義され、
前記パワーダウンイグジットコマンドは、前記イネーブル信号の前記第1の論理レベルから第2の論理レベルへの遷移によって定義され、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間と等しく、
前記セルフリフレッシュイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間は、前記パワーダウンイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間と等しい、付記17乃至19のいずれかに記載のコントローラ。
[付記21]
前記コントローラは、更に、所定の周波数を有する外部同期信号を前記半導体装置に供給するクロック発行部を備え、
前記クロック発行部は、前記セルフリフレッシュコマンドを発行した後、前記セルフリフレッシュイグジットコマンドを発行するまでの少なくとも一部の期間において前記外部同期信号の発行を停止する、付記16乃至20のいずれかに記載のコントローラ。
[付記22]
前記クロック発行部は、前記外部同期信号の発行を停止した後、前記セルフリフレッシュイグジットコマンドが発行される前に、前記外部同期信号の発行を再開する、付記21に記載のコントローラ。
[付記23]
前記クロック発行部は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記外部同期信号の発行を継続する、付記21又は22に記載のコントローラ。
[付記24]
前記コントローラは、更に、第1及び第2の動作モードを備え、
前記コマンド発行部は、
前記第1の動作モードにおいては、前記セルフリフレッシュコマンドの発行から前記セルフリフレッシュイグジットコマンドの発行までの期間を、第1の周期よりも長い期間とし、
前記第2の動作モードにおいては、前記疑似セルフリフレッシュモード中に前記セルフリフレッシュコマンドを前記第1の周期で周期的に発行する、付記16乃至23のいずれかに記載のコントローラ。
[付記25]
前記コマンド発行部は、
前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記記憶データへのアクセスを行う第1のコマンドを発行可能な最短時間を第1の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記半導体装置が備えるデータ端子の状態を制御する第2のコマンドを発行可能な最短時間を第2の時間とし、
前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドを発行した後、前記第1のコマンドを発行可能な最短時間を前記第1の時間よりも短い第3の時間とし、前記セルフリフレッシュイグジットコマンドを発行した後、前記第2のコマンドを発行可能な最短時間を前記第2の時間よりも短い第4の時間とする、付記24に記載のコントローラ。
[付記26]
前記コマンド発行部は、更に、前記半導体装置を前記第1又は第2の動作モードに設定するモードレジスタ設定コマンドを発行する、付記24又は25に記載のコントローラ。
[付記27]
前記セルフリフレッシュコマンドと共に前記第1又は第2の動作モードを定義する付加信号を発行する、付記24又は25に記載のコントローラ。
[付記28]
更に、前記半導体装置とデータ線を介して送受信される前記記憶データを処理するデータ処理部と、前記記憶データのアドレスを指定するアドレス処理部とを備え、
前記データ処理部または前記アドレス処理部が前記付加信号を発行する、付記27に記載のコントローラ。
[付記29]
半導体装置の第1の数の記憶データをリフレッシュするセルフリフレッシュモードにエントリさせるセルフリフレッシュコマンド、及び前記セルフリフレッシュモードを解除するセルフリフレッシュイグジットコマンドを、それぞれ発行し、
前記第1の数の記憶データをリフレッシュするオートリフレッシュコマンドを発行し、
前記記憶データのリフレッシュを行なわず前記半導体装置の消費電力をパワーダウンさせるパワーダウンモードにエントリさせるパワーダウンコマンド、及び前記パワーダウンモードを解除するパワーダウンイグジットコマンドを、それぞれ発行し、
前記セルフリフレッシュコマンドのインターバル時間と、前記オートリフレッシュコマンドのインターバル時間とを、同一インターバル時間とし、
前記記憶データへのアクセスを行う第1のコマンドを発行し、
前記第1のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、
前記第1及び第2の期間は、同一の時間長である、ことを特徴とするコントローラの制御方法。
[付記30]
前記コントローラは、更に、
前記半導体装置が備えるデータ端子から前記記憶データを出力する制御、または前記データ端子のインピーダンスを制御する第2のコマンドを発行し、
前記第2のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、
前記第3及び第4の期間は、同一の時間長である、付記29に記載のコントローラの制御方法。
[付記31]
前記コントローラは、
前記第1のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行する、付記29又は30に記載のコントローラの制御方法。
[付記32]
前記コントローラは、
前記第2のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行する、付記30または31に記載のコントローラの制御方法。
[付記33]
前記コントローラは、更に、
前記第1のコマンドが最も早く発行できる時間として、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記29乃至32のいずれかに記載のコントローラの制御方法。
[付記34]
前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記33に記載のコントローラの制御方法。
[付記35]
前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記33又は34に記載のコントローラの制御方法。
[付記36]
前記コントローラは、
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しい、付記29乃至35のいずれかに記載のコントローラの制御方法。
[付記37]
前記コントローラは、更に、
前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する第2のコマンドを、前記セルフリフレッシュモードの期間に発行する、付記29に記載のコントローラの制御方法。
[付記38]
前記コントローラは、更に、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記第2のコマンドを、前記同期信号に関連なくに発行する、付記37に記載のコントローラの制御方法。
[付記39]
前記コントローラは、
第1及び第2の前記半導体装置を制御し、
所定の周波数を有する同期信号を、前記第1及び第2の半導体装置に共通に供給する、付記29乃至38のいずれかに記載のコントローラの制御方法。
[付記40]
前記コントローラは、更に、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記39に記載のコントローラの制御方法。
[付記41]
前記コントローラは、
第1及び第2の前記半導体装置を制御し、
所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、付記29乃至38のいずれかに記載のコントローラの制御方法。
[付記42]
前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記41に記載のコントローラの制御方法。
[付記43]
前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、付記39乃至42のいずれかに記載のコントローラの制御方法。
[付記44]
コントローラは、
セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ半導体装置へ発行し、
前記第1のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記半導体装置の記憶データをアクセスする第1のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、
前記第1及び第2の期間は、同一の時間長であり、
前記半導体装置は、
前記セルフリフレッシュコマンドを受信して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドを受信して、前記セルフリフレッシュモードを解除し、
前記オートリフレッシュコマンドを受信して、前記第1の数の記憶データをリフレッシュし、
前記パワーダウンコマンドを受信して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置をパワーダウンし、
前記パワーダウンイグジットコマンドを受信して、前記パワーダウンモードを解除し、
前記第1のコマンドを受信して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システムの制御方法。
[付記45]
前記コントローラは、更に、第2のコマンドを発行し、
前記第2のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、
前記第3及び第4の期間は、同一の時間長であり、
前記半導体装置は、
前記第2のコマンドを受信し、前記半導体装置が備えるデータ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、付記44に記載の情報処理システムの制御方法。
[付記46]
前記コントローラは、
前記第1のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行し、
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記44または45に記載の情報処理システムの制御方法。
[付記47]
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記45または46に記載の情報処理システムの制御方法。
[付記48]
前記コントローラは、更に、所定の周波数を有する同期信号を供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、付記44乃至47のいずれかに記載の情報処理システムの制御方法。
[付記49]
前記同期信号の供給を停止した後、前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、付記48に記載の情報処理システムの制御方法
[付記50]
前記セルフリフレッシュコマンドを発行した場合であっても、前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、付記48又は49に記載の情報処理システムの制御方法。
[付記51]
単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、
前記半導体装置は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、付記44乃至50のいずれかに記載の情報処理システムの制御方法。
[付記52]
前記コントローラは、更に、第2のコマンドを、前記セルフリフレッシュモードの期間に発行し、
前記半導体装置は、
前記第2のコマンドを受信し、前記半導体装置が備える前記記憶データを出力するデータ端子のインピーダンスを制御する、付記44に記載の情報処理システムの制御方法。
[付記53]
前記コントローラは、更に、
所定の周波数を有する同期信号を前記半導体装置に供給し、
前記第2のコマンドを前記同期信号に関連なく発行し、
前記半導体装置は、前記同期信号に非同期に前記データ端子のインピーダンスを制御する、付記52に記載の情報処理システムの制御方法。
[付記54]
前記少なくとも一つの半導体装置は、第1及び第2の半導体装置を含み、
前記コントローラは、更に、所定の周波数を有する同期信号を、前記第1及び第2の半導体装置に共通に供給する、付記44乃至53のいずれかに記載の情報処理システムの制御方法。
[付記55]
前記コントローラは、更に、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記コントローラが備えるコマンド発行部は、
前記セルフリフレッシュイグジットコマンドを、それぞれ前記第1及び第2のクロックイネーブル信号で定義する、付記54に記載の情報処理システムの制御方法。
[付記56]
前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、
前記コントローラは、更に、
所定の周波数を有する互いに独立な制御の第1及び第2の同期信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを、前記第1及び第2の半導体装置に共通なバス線に供給し、
前記同期信号が有効か否かを示す互いに独立な制御の第1及び第2のクロックイネーブル信号を、それぞれ対応する前記第1及び第2の半導体装置に供給し、
前記記憶データを出力する前記第1及び第2の半導体装置がそれぞれ備えるデータ端子のインピーダンスを制御する互いに独立な制御の第1及び第2のインピーダンス制御コマンドを、それぞれ対応する前記第1及び第2の半導体装置に供給する、付記44乃至53のいずれかに記載の情報処理システムの制御方法。
[付記57]
前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、付記56に記載の情報処理システムの制御方法。
[付記58]
前記コントローラは、更に、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を供給する、付記54乃至57のいずれかに記載の情報処理システムの制御方法。
[付記59]
所定の周波数を有する外部同期信号が外部から供給される第1の入力バッファ回路と、
前記第1の入力バッファ回路が出力する信号に基づいて、位相制御された内部同期信号を生成するDLL回路と、
記憶データのリフレッシュが必要な複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイから読み出された記憶データを前記内部同期信号に同期してデータ端子を介して外部へ出力する出力バッファ回路と、
アクセス制御回路と、を備え、
前記アクセス制御回路は、
第1のコマンドに応答して前記メモリセルアレイへのアクセスを行い、
第2のコマンドに応答して前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御し、
オートリフレッシュコマンドに同期して第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュし、
セルフリフレッシュコマンドに同期して前記第1の時間で前記メモリセルアレイに含まれるn個のメモリセルをリフレッシュするとともに、セルフリフレッシュモードにエントリし、
前記セルフリフレッシュモードに対応して、前記DLL回路を一時的に所定時間活性化させ、これにより前記DLL回路の状態を更新する、ことを特徴とする半導体装置。
[付記60]
前記アクセス制御回路は、更に、
セルフリフレッシュイグジットコマンドに応答して前記セルフリフレッシュモードからイグジットし、
前記セルフリフレッシュコマンドまたは前記セルフリフレッシュイグジットコマンドに同期して前記DLL回路を一時的に所定時間活性化する、付記59に記載の半導体装置。
[付記61]
前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドが発行された後、前記第2のコマンドが発行されたことに応答して、前記セルフリフレッシュモードに対応して状態が更新された前記DLL回路により生成される前記内部同期信号に同期して前記データ端子の状態を制御する、付記60に記載の半導体装置。
[付記62]
前記アクセス制御回路は、
前記セルフリフレッシュイグジットコマンドに同期して前記DLL回路を一時的に所定時間活性化し、
前記セルフリフレッシュコマンドに応答して、前記第1の入力バッファ回路を非活性化させる、付記59乃至61のいずれかに記載の半導体装置。
[付記63]
前記アクセス制御回路は、前記セルフリフレッシュコマンドが発行された場合であっても、前記セルフリフレッシュイグジットコマンドが発行されてから所定期間が経過するまでは、前記第1の入力バッファ回路を活性状態に維持する、付記62に記載の半導体装置。
[付記64]
更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第2の入力バッファ回路を備え、
前記アクセス制御回路は、更に、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を非活性化させる、付記62又は63に記載の半導体装置。
[付記65]
前記アクセス制御回路は、前記セルフリフレッシュイグジットコマンドに応答して、前記DLL回路を活性化させる更新開始信号を出力し、
前記DLL回路は、前記内部同期信号が所望の位相に達したことに応答して更新終了信号を前記アクセス制御回路へ出力し、
前記アクセス制御回路は、前記更新開始信号に同期して前記第1の入力バッファ回路を活性化し、前記更新終了信号に同期して前記第1の入力バッファ回路を非活性化させる、付記62乃至64のいずれかに記載の半導体装置。
[付記66]
更に、前記外部同期信号が有効か否かを示すイネーブル信号が外部から供給される第3の入力バッファ回路を備え、
前記セルフリフレッシュイグジットコマンドは、前記イネーブル信号によって示される、付記59乃至65のいずれかに記載の半導体装置。
[付記67]
前記セルフリフレッシュコマンドは、前記第1及び第2コマンドが供給されるコマンド端子からの信号及び前記イネーブル信号によって示される付記66に記載の半導体装置。
[付記68]
前記半導体装置は、第1及び第2の動作モードを備え、
前記アクセス制御回路は、
前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第1の時間でn個のメモリセルをリフレッシュするセットを、外部とは非同期に周期的に繰り返し、
前記第2の動作モードにおいては、前記セルフリフレッシュコマンドに同期して、前記セットを一回実行する、付記59乃至67のいずれかに記載の半導体装置。
[付記69]
前記アクセス制御回路は、
前記第1の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路が有する遅延量に関連する保持情報をリセットした後に前記DLL回路を活性化させ、
前記第2の動作モードにおいては、前記セルフリフレッシュイグジットコマンドに応答して前記DLL回路が有する前記保持情報をリセットすることなく活性化させる、付記68に記載の半導体装置。
[付記70]
前記半導体装置は、外部から供給されるモードレジスタ設定コマンドによって前記第1又は第2の動作モードに設定される、付記68又は69に記載の半導体装置。
[付記71]
前記半導体装置は、更に、前記セルフリフレッシュコマンドと共に外部から供給される付加信号によって前記第1又は第2の動作モードに設定される、付記68又は69に記載の半導体装置。
[付記72]
更に、前記データ端子のインピーダンスを制御するインピーダンス制御信号が外部から供給される第2の入力バッファ回路を備え、
前記アクセス制御回路は、
前記第1の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を非活性化させ、
前記第2の動作モードにおいては、前記セルフリフレッシュモードの期間に、前記第2の入力バッファ回路を活性化させる、付記59乃至64のいずれかに記載の半導体装置。
[付記73]
前記第2の動作モードにおいては、前記アクセス制御回路は、前記セルフリフレッシュモードの期間に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は前記内部同期信号とは非同期に前記データ端子のインピーダンスを制御する、付記72に記載の半導体装置。
[付記74]
前記第1及び第2の動作モードのいずれにおいても、前記アクセス制御回路は、前記セルフリフレッシュモードにエントリしていない期間中に前記インピーダンス制御信号が発行されたことに応答して、前記外部同期信号又は内部同期信号に同期して前記データ端子のインピーダンスを制御する、付記72又は73に記載の半導体装置。
11 メモリセルアレイ
12 ロウデコーダ
13 カラムデコーダ
14 センス回路
15 アンプ回路
20,20b アクセス制御回路
21 アドレス端子
22 コマンド端子
23,24 クロック端子
25 クロックイネーブル端子
26 ODT端子
27 モードレジスタ
28 チップ選択端子
30 データ入出力回路
30a 出力バッファ回路
31 データ端子
40 電源回路
41,42 電源端子
50 コントローラ
51 コマンド発行部
52 クロック発行部
53 データ処理部
61 コマンド端子
62 クロック端子
63 データ端子
71〜73,72a,72b 入力バッファ回路
82〜84,82b ラッチ回路
85 セレクタ
90 リフレッシュカウンタ
91 オートリフレッシュカウンタ
92 セルフリフレッシュカウンタ
95 ロウコントロール回路
100 セルフリフレッシュ制御回路
120 クロック発行部
150 オシレータ
200 DLL回路
210 ディレイライン
220 カウンタ回路
230 レプリカバッファ回路
240 位相比較回路
250 DLL制御回路
300 パッケージ基板
301 接着剤
302 ボンディングワイヤ
303 外部端子
304 封止樹脂
CK,CKB 外部クロック信号
CKE クロックイネーブル信号
CS チップ選択信号
END 更新終了信号
ICLK0,ICLK1 内部クロック信号
ODT,IODT0,IODT1 インピーダンス制御信号
L1,L2 ラッチ回路
SRE セルフリフレッシュコマンド
SRX セルフリフレッシュイグジットコマンド
SS セルフステート信号
ST 更新開始信号
Claims (15)
- 記憶データを保持するメモリセルアレイと、前記記憶データへのアクセス及び消費電力を制御するアクセス制御回路と、外部からのコマンドを受信し前記アクセス制御回路へ供給する第1のコマンド端子と、を有する少なくとも一つの半導体装置と、
セルフリフレッシュコマンド及びセルフリフレッシュイグジットコマンド、オートリフレッシュコマンド、パワーダウンコマンド、パワーダウンイグジットコマンド、及び第1のコマンドを、それぞれ前記半導体装置に発行するコマンド発行部と、前記コマンド発行部が発行するコマンドを前記半導体装置へ供給する第2のコマンド端子と、を有するコントローラと、備え、
前記第1及び第2のコマンド端子は、互いに接続され、
前記コマンド発行部は、
前記第1のコマンドが最も早く発行できる時間として、
前記パワーダウンイグジットコマンドの発行に続いて第1の期間の後に、前記記憶データをアクセスする第1のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第2の期間の後に、前記第1のコマンドを発行し、
前記第1及び第2の期間は、同一の時間長であり、
前記アクセス制御回路は、
前記セルフリフレッシュコマンドに応答して、セルフリフレッシュモードにエントリし、前記半導体装置の第1の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、
前記オートリフレッシュコマンドに応答して、前記第1の数の記憶データをリフレッシュし、
前記セルフリフレッシュイグジットコマンドに応答して、前記セルフリフレッシュモードを解除し、
前記パワーダウンコマンドに応答して、パワーダウンモードにエントリし、前記記憶データのリフレッシュを行なわず、前記半導体装置の消費電力をパワーダウンし、
前記パワーダウンイグジットコマンドに応答して、前記パワーダウンモードを解除し、
前記第1のコマンドに応答して、前記記憶データへのアクセスを実行する、ことを特徴とする情報処理システム。 - 前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、
前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、
前記データ端子及び第2のデータ端子は、互いに接続され、
前記コマンド発行部は、更に、第2のコマンドを発行し、
前記第2のコマンドが最も早く発行できる時間として、
前記コマンド発行部は、前記パワーダウンイグジットコマンドの発行に続いて第3の期間の後に、前記第2のコマンドを発行し、
前記セルフリフレッシュイグジットコマンドの発行に続いて第4の期間の後に、前記第2のコマンドを発行し、
前記第3及び第4の期間は、同一の時間長であり、
前記アクセス制御回路は、
前記第2のコマンドを受信し、前記データ端子から前記記憶データを出力し、または前記データ端子のインピーダンスを制御する、請求項1に記載の情報処理システム。 - 前記コマンド発行部は、
前記第1のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第1及び第2の期間よりも遅い第5の期間の後に、前記第1のコマンドを発行し、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項1または2に記載の情報処理システム。 - 前記コマンド発行部は、
前記第2のコマンドが最も早く発行できる時間として、
前記オートリフレッシュコマンドの発行に続いて前記第3及び第4の期間よりも遅い第6の期間の後に、前記第2のコマンドを発行し、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項2または3に記載の情報処理システム。 - 前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、
前記第1及び第2のクロック端子は、互いに接続され、
前記クロック発行部は、前記同期信号を前記半導体装置に供給し、
前記パワーダウンモードにおいて、前記同期信号を供給し続け、
前記セルフリフレッシュモードの期間の少なくとも一部において、前記同期信号の供給を停止し、
前記セルフリフレッシュイグジットコマンドの発行に同期して、前記同期信号を所定時間、供給する、請求項1乃至4のいずれか一項に記載の情報処理システム。 - 前記クロック発行部は、前記同期信号の供給を停止した後、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行する前に、前記同期信号の発行を再開する、請求項5に記載の情報処理システム。
- 前記クロック発行部は、前記コマンド発行部が前記セルフリフレッシュコマンドを発行した場合であっても、前記コマンド発行部が前記セルフリフレッシュイグジットコマンドを発行してから前記所定期間が経過するまでは、前記同期信号の発行を継続する、請求項5又は6に記載の情報処理システム。
- 単位期間当たりの前記セルフリフレッシュコマンドの発行数は、前記単位期間当たりの前記オートリフレッシュコマンドの発行数と等しく、
前記アクセス制御回路は、
前記オートリフレッシュコマンドを受信し、前記記憶データをリフレッシュする、請求項1乃至7のいずれか一項に記載の情報処理システム。 - 前記半導体装置は、更に、前記記憶データを外部と送受信するデータ端子を備え、
前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、
前記データ端子及び第2のデータ端子は、互いに接続され、
前記コマンド発行部は、更に、第2のコマンドを、前記セルフリフレッシュモードの期間に発行し、
前記アクセス制御回路は、
前記第2のコマンド受信し、前記データ端子のインピーダンスを制御する、請求項1に記載の情報処理システム。 - 前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、
前記第1及び第2のクロック端子は、互いに接続され、
前記クロック発行部は、前記同期信号を前記半導体装置に供給し、
前記コマンド発行部は、前記第2のコマンドを、前記同期信号に関連なくに発行する、請求項9に記載の情報処理システム。 - 前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、
前記コントローラは、更に、所定の周波数を有する前記同期信号を発行するクロック発行部と、前記同期信号を前記半導体装置に供給する第2のクロック端子と、を備え、
前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、
前記第1及び第2の半導体装置にそれぞれ対応する前記第1のクロック端子は、互いに共通に接続され、
前記コントローラは、前記同期信号を前記第1及び第2の半導体装置に共通に供給する、請求項1乃至10のいずれか一項に記載の情報処理システム。 - 前記コントローラは、更に、前記記憶データを外部と送受信する第2のデータ端子を備え、
前記コントローラの前記第2のコマンド端子は、第1及び第2のクロックイネーブル端子、第1及び第2のODT端子を含み、
前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、
前記第1及び第2の半導体装置のそれぞれは、更に、
前記記憶データを外部と送受信するデータ端子、
前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び
前記データ端子のインピーダンスを制御する前記インピーダンス制御コマンドが供給されるODT端子、を備え、
前記第1及び第2の半導体装置にそれぞれ対応する前記第1のクロック端子、及び第2のクロック端子は、互いに共通に接続し、
前記第1及び第2の半導体装置にそれぞれ対応する前記データ端子、及び前記第2のデータ端子は、互いに共通に接続し、
前記第1の半導体装置の前記クロックイネーブル端子、及び第1のクロックイネーブル端子は、互いに共通に接続し、前記第2のクロックイネーブル端子と電気的に分離され、
前記第2の半導体装置の前記クロックイネーブル端子、及び第2のクロックイネーブル端子は、互いに共通に接続し、前記第1のクロックイネーブル端子と電気的に分離され、
前記第1の半導体装置の前記ODT端子及び第1のODT端子は、互いに共通に接続し、前記第2のODT端子と電気的に分離され、
前記第2の半導体装置の前記ODT端子及び第2のODT端子は、互いに共通に接続し、前記第1のODT端子と電気的に分離され、
前記コマンド発行部は、
前記セルフリフレッシュイグジットコマンドを前記クロックイネーブル信号で定義し、
互いに異なる制御の第1及び第2の前記クロックイネーブル信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第1及び第2の前記インピーダンス制御コマンドを、前記第1及び第2の半導体装置にそれぞれ分離して供給する、請求項11に記載の情報処理システム。 - 前記半導体装置は、更に、同期信号を受信し前記アクセス制御回路へ供給する第1のクロック端子を備え、
前記コントローラは、更に、
前記記憶データを、外部と送受信する第2のデータ端子と、
所定の周波数を有する前記同期信号を発行するクロック発行部と、
前記同期信号を前記半導体装置に供給する第2及び第3のクロック端子と、を備え、
前記少なくとも一つの半導体装置は第1及び第2の半導体装置を含み、
前記コントローラの前記第2のコマンド端子は、第1及び第2のクロックイネーブル端子、第1及び第2のODT端子を含み、
前記コマンド発行部は、更に、インピーダンス制御コマンドを発行し、
前記第1及び第2の半導体装置のそれぞれは、更に、
前記記憶データを外部と送受信するデータ端子、
前記同期信号が有効か否かを示すクロックイネーブル信号が供給されるクロックイネーブル端子、及び
前記データ端子のインピーダンスを制御するインピーダンス制御コマンドが供給されるODT端子、を備え、
前記第1及び第2の半導体装置にそれぞれ対応する前記データ端子、及び前記第2のデータ端子は、互いに共通に接続し、
前記第1の半導体装置の前記クロック端子、及び前記第2のクロック端子は、互いに電気的に共通に接続し、前記第3のクロック端子と電気的に分離され、
前記第2の半導体装置の前記クロック端子、及び前記第3のクロック端子は、互いに電気的に共通に接続し、前記第2のクロック端子と電気的に分離され、
前記第1の半導体装置の前記クロックイネーブル端子、及び第1のクロックイネーブル端子は、互いに共通に接続し、前記第2のクロックイネーブル端子と電気的に分離され、
前記第2の半導体装置の前記クロックイネーブル端子、及び第2のクロックイネーブル端子は、互いに共通に接続し、前記第1のクロックイネーブル端子と電気的に分離され、
前記第1の半導体装置の前記ODT端子及び第1のODT端子は、互いに共通に接続し、前記第2のODT端子と電気的に分離され、
前記第2の半導体装置の前記ODT端子及び第2のODT端子は、互いに共通に接続し、前記第1のODT端子と電気的に分離され、
前記コントローラは、
互いに異なる制御の第1及び第2の前記同期信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第1及び第2の前記クロックイネーブル信号を、前記第1及び第2の半導体装置にそれぞれ分離して供給し、
互いに異なる制御の第1及び第2の前記インピーダンス制御コマンドを、前記第1及び第2の半導体装置にそれぞれ分離して供給する、請求項1乃至10のいずれか一項に記載の情報処理システム。 - 前記第1及び第2の半導体装置は、それぞれ異なるモジュール基板に搭載される、請求項13に記載の情報処理システム。
- 前記コントローラの前記第2のコマンド端子は、前記第1及び第2の半導体装置を選択する第1及び第2のチップ選択端子を含み、
前記第1及び第2の半導体装置のそれぞれは、更に、チップ選択信号を前記アクセス制御回路へ供給するチップ選択端子を備え、
前記第1の半導体装置の前記チップ選択端子、及び第1のチップ選択端子は、互いに共通に接続し、前記第2のチップ選択端子と電気的に分離され、
前記第2の半導体装置の前記チップ選択端子、及び第2のチップ選択端子は、互いに共通に接続し、前記第1のチップ選択端子と電気的に分離される、請求項1乃至14のいずれか一項に記載の情報処理システム。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011165713A JP2013030247A (ja) | 2011-07-28 | 2011-07-28 | 情報処理システム |
US13/559,448 US8769194B2 (en) | 2011-07-28 | 2012-07-26 | Information processing system including semiconductor device having self-refresh mode |
US14/296,296 US20140289461A1 (en) | 2011-07-28 | 2014-06-04 | Information processing system including semiconductor device having self-refresh mode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011165713A JP2013030247A (ja) | 2011-07-28 | 2011-07-28 | 情報処理システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013030247A true JP2013030247A (ja) | 2013-02-07 |
Family
ID=47598238
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011165713A Ceased JP2013030247A (ja) | 2011-07-28 | 2011-07-28 | 情報処理システム |
Country Status (2)
Country | Link |
---|---|
US (2) | US8769194B2 (ja) |
JP (1) | JP2013030247A (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101894469B1 (ko) * | 2012-02-24 | 2018-10-04 | 에스케이하이닉스 주식회사 | 제어신호생성회로 및 이를 이용한 반도체모듈 및 반도체시스템 |
JP2015076711A (ja) * | 2013-10-08 | 2015-04-20 | マイクロン テクノロジー, インク. | 半導体装置 |
KR20160147517A (ko) * | 2015-06-15 | 2016-12-23 | 에스케이하이닉스 주식회사 | 반도체시스템 |
KR102293246B1 (ko) * | 2015-10-28 | 2021-08-26 | 에스케이하이닉스 주식회사 | 셀프 리프레쉬 제어 장치 |
KR102393426B1 (ko) | 2015-11-10 | 2022-05-04 | 에스케이하이닉스 주식회사 | 반도체장치 |
US10607681B2 (en) * | 2018-06-28 | 2020-03-31 | Micron Technology, Inc. | Apparatuses and methods for switching refresh state in a memory circuit |
US10964363B2 (en) * | 2018-08-14 | 2021-03-30 | Mediatek Inc. | Delay tracking method and memory system |
US11049543B2 (en) * | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
US10923177B1 (en) * | 2019-12-23 | 2021-02-16 | Nanya Technology Corporation | Delay-locked loop, memory device, and method for operating delay-locked loop |
US10965292B1 (en) | 2020-06-08 | 2021-03-30 | Winbond Electronics Corp. | Delay-locked loop device and operation method therefor |
US10892764B1 (en) | 2020-08-14 | 2021-01-12 | Winbond Electronics Corp. | Delay locked loop device and update method thereof |
CN116168759B (zh) * | 2023-04-26 | 2023-09-12 | 长鑫存储技术有限公司 | 半导体存储装置的自刷新功耗分析方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273106A (ja) * | 2003-03-04 | 2004-09-30 | Samsung Electronics Co Ltd | 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 |
JP2013030001A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
JP2013030246A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
JP2013030245A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4000206B2 (ja) * | 1996-08-29 | 2007-10-31 | 富士通株式会社 | 半導体記憶装置 |
JP4707244B2 (ja) * | 2000-03-30 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置および半導体装置 |
JP4060514B2 (ja) | 2000-05-22 | 2008-03-12 | 株式会社東芝 | 同期信号発生回路 |
JP2002373489A (ja) * | 2001-06-15 | 2002-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP5041631B2 (ja) * | 2001-06-15 | 2012-10-03 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7164615B2 (en) * | 2004-07-21 | 2007-01-16 | Samsung Electronics Co., Ltd. | Semiconductor memory device performing auto refresh in the self refresh mode |
US7200062B2 (en) * | 2004-08-31 | 2007-04-03 | Micron Technology, Inc. | Method and system for reducing the peak current in refreshing dynamic random access memory devices |
KR20090013342A (ko) * | 2007-08-01 | 2009-02-05 | 삼성전자주식회사 | 멀티 포트 반도체 메모리 장치 및 그에 따른 리프레쉬 방법 |
JP5528724B2 (ja) * | 2009-05-29 | 2014-06-25 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム |
JP2011061457A (ja) | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
JP5710947B2 (ja) * | 2010-11-26 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置およびその制御方法 |
-
2011
- 2011-07-28 JP JP2011165713A patent/JP2013030247A/ja not_active Ceased
-
2012
- 2012-07-26 US US13/559,448 patent/US8769194B2/en not_active Expired - Fee Related
-
2014
- 2014-06-04 US US14/296,296 patent/US20140289461A1/en not_active Abandoned
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004273106A (ja) * | 2003-03-04 | 2004-09-30 | Samsung Electronics Co Ltd | 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 |
JP2013030001A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
JP2013030246A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
JP2013030245A (ja) * | 2011-07-28 | 2013-02-07 | Elpida Memory Inc | 情報処理システム |
Also Published As
Publication number | Publication date |
---|---|
US20130031305A1 (en) | 2013-01-31 |
US8769194B2 (en) | 2014-07-01 |
US20140289461A1 (en) | 2014-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2013030246A (ja) | 情報処理システム | |
JP2013030001A (ja) | 情報処理システム | |
JP2013030247A (ja) | 情報処理システム | |
US10665273B2 (en) | Semiconductor memory devices, memory systems and refresh methods of the same | |
US8971143B2 (en) | Semiconductor device periodically updating delay locked loop circuit | |
US8630144B2 (en) | Semiconductor device outputting read data in synchronization with clock signal | |
US10269397B2 (en) | Apparatuses and methods for providing active and inactive clock signals | |
US10147477B2 (en) | System, method, and controller for supplying address and command signals after a chip select signal | |
TWI296804B (en) | Voltage generation control circuit in semiconductor memory device and method thereof | |
US7548468B2 (en) | Semiconductor memory and operation method for same | |
US7283421B2 (en) | Semiconductor memory device | |
US8811105B2 (en) | Information processing system including semiconductor device having self-refresh mode | |
EP3699912A2 (en) | Semiconductor device | |
US8750067B2 (en) | Semiconductor device having reset function | |
US11037616B2 (en) | Apparatuses and methods for refresh operations in semiconductor memories | |
JP2015219927A (ja) | 半導体装置 | |
US10438646B1 (en) | Apparatuses and methods for providing power for memory refresh operations | |
US7715270B2 (en) | Address synchronous circuit capable of reducing current consumption in DRAM | |
JP2012018711A (ja) | 半導体装置及びその制御方法 | |
JP2014229332A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20130730 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130822 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140630 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150217 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150303 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150323 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150421 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150804 |
|
A045 | Written measure of dismissal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20151222 |