DE10065477A1 - Automatisches Vorladegerät einer Halbleiter-Speicheranordnung - Google Patents
Automatisches Vorladegerät einer Halbleiter-SpeicheranordnungInfo
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Abstract
Die vorliegende Erfindung beschreibt ein automatisches Vorladegerät einer Halbleiter-Speicheranordnung. Ein Gegenstand der vorliegenden Erfindung ist es, einen edlen bzw. zuverlässigen Vorladevorgang durchzuführen, welcher keinen Bezug zum Wechsel der Taktfrequenz hat, indem das Ausführen eines Vorladevorgangs nach einer konstanten Verzögerungszeit, ohne Rücksicht auf ein externes Taktsignal gesteuert wird. Das automatische Vorladegerät einer Halbleiter-Speicheranordnung weist eine Einheit zum Erzeugen eines automatischen Vorladesignals auf, welche externe Steuersignale empfängt und dann ein internes Vorladebefehlssignal erzeugt und ein automatisches Vorladesignal ausgibt, indem das interne Vorladebefehlssignal und Steuersignale, welche auf eine Burst-Operation bezogen sind, genutzt werden, eine Einheit zum Erzeugen von RAS-Vorladesignalen, um ein RAS-Vorladesignal zu erzeugen indem das automatische Vorladesignal empfangen wird, eine Verzögerungseinheit zum Ausgeben eines Signals zum Neustart des Schreibens mit einer konstanten Verzögerungszeit, welches beim Lesevorgang gesperrt ist und nur bei einem Schreibvorgang freigeschaltet wird, wenn ein internes Vorladebefehlssignal zugeführt wird, eine Einheit zum Erzeugen eines RAS-Signals, um ein RAS-Signal ohne Verzögerungszeit zu erzeugen, wenn ein externes Vorladebefehlssignal zugeführt wird, wohingegen nach einer konstanten Verzögerungszeit als Antwort auf das Signal zum Neustart des Schreibens, wenn das RAS-Vorladesignal ...
Description
Die vorliegende Erfindung bezieht sich auf ein automati
sches Vorladegerät einer Halbleiter-Speicheranordnung und im
besonderen auf ein automatisches Vorladegerät einer Halblei
ter-Speicheranordnung, in welchem, wenn ein Vorladebefehlssig
nal von außen zugeführt wird, ein Vorladevorgang ohne Verzöge
rungszeit ausgeführt wird und wenn ein Vorladebefehlssignal
von innen zugeführt wird, nach Schreib-/Lesevorgängen mit ei
ner vorbestimmten Burst-Länge innerhalb einer internen Schal
tung, ein Vorladevorgang nach einer konstanten Verzögerungs
zeit ohne Rücksicht auf die Zeitdauer eines von außen kommen
den Taktsignals durchgeführt wird.
In einem automatischen Vorladegerät einer Halbleiter-
Speicheranordnung entsprechend dem Stand der Technik, wird,
wenn ein Vorladebefehlssignal von außen zugeführt wird, ein
Vorladevorgang ausgeführt, welcher mit der Periode eines von
außen kommenden Taktsignals synchronisiert wird und wird, wenn
ein internes Vorladebefehlssignal zugeführt wird, nach
Schreib-/Lesevorgängen mit einer vorbestimmten Burst-Länge in
nerhalb einer internen Schaltung, ein Vorladevorgang ausge
führt, welcher mit der Periode eines von außen kommenden Takt
signals synchronisiert ist.
In einem Fall, dass eine Halbleiter-Speicheranordnung be
trieben wird, indem ein automatisches Vorladegerät entspre
chend dem Stand der Technik verwendet wird, welches einen Vor
ladevorgang durchführt, welcher mit der Periode des von außen
kommenden Taktsignals synchronisiert ist, steuert das Gerät
so, dass im allgemeinen, wenn die Taktfrequenz hoch ist, ein
Vorladesignal von außen nach der Periode von 2 oder 3 Takten
zugeführt wird und wenn die Taktfrequenz niedrig ist, ein Vor
ladesignal nach einer vorbestimmten konstanten Zeit, z. B. der
Periode eines Taktes, zugeführt wird.
Jedoch bei dem herkömmlichen Stand der Technik, bei welchem
ein Vorladebefehlssignal zugeführt wird, welches mit der Peri
ode eines von außen kommenden Taktsignals synchronisiert ist,
gibt es einige Nachteile, nämlich, wenn eine Frequenz des von
außen kommenden Taktsignals hoch ist, ein Vorladebefehlssig
nal, welches innerhalb erzeugt wurde, mit hoher Geschwindig
keit zugeführt wird und ein Vorladevorgang mit hoher Geschwin
digkeit durchgeführt wird, auf der anderen Seite, wenn eine
Frequenz des von außen kommenden Taktsignals niedrig ist, ein
Vorladevorgang nach einer längeren Zeitperiode, als benötigt,
durchgeführt wird.
Fig. 1 ist ein Zeitdiagramm, welches die Operationen bzw.
Vorgänge entsprechend dem Stand der Technik erläutert, welche
Nachteile erzeugen, wie dies oben erwähnt wurde. Nach dem Zu
führen eines Schreibe-/Lesesignals Wt_RDb, wird ein Vorlade
vorgang durchgeführt, welcher mit einem Taktsignal CLK nach
einer Burst-Länge (BL = Periode von 4 Takten) synchronisiert
ist.
Wie in Fig. 1 gezeigt wird, da ein Vorladevorgang ausge
führt wird, welcher mit einem Taktsignal nach Zuführen eines
Schreib-/Lesesignals Wt_RDb synchronisiert ist und dann ein
RAS-Signal erzeugt wird, gibt es mehrere Nachteile, dass bei
einer Operation bzw. einem Vorgang mit hoher Frequenz, ein
Vorladevorgang ausgeführt wird, ohne einen Spielraum der Ope
ration sicherzustellen, so dass die Häufigkeit, Fehloperatio
nen zu erzeugen, zunimmt und dass bei einer Operation mit
niedriger Frequenz umgekehrt, mehrere Takte, als bei einem in
ternen Vorladevorgang nötig, genutzt werden, so dass die Takte
eine Operation bzw. Arbeitsvorgang mit hoher Geschwindigkeit
behindern.
Dementsprechend ist ein Gegenstand der vorliegenden Erfin
dung, ein automatisches Vorladegerät einer Halbleiter-
Speicheranordnung zu liefern, in welchem gesteuert wird, dass
wenn ein internes Vorladebefehlssignal für Schreibe-
/Lesevorgänge zugeführt wird, ohne Rücksicht auf ein externes
Taktsignal, ein Vorladevorgang mit einer konstanten Verzöge
rungszeit nach Ausführen der letzten Burst-Operation durchge
führt wird.
Ein weiterer Gegenstand der vorliegenden Erfindung ist es,
ein automatisches Vorladegerät einer Halbleiter-
Speicheranordnung zu liefern, in welchem gesteuert wird, dass,
wenn ein internes Vorladebefehlssignal für Schreibe-
/Leseoperationen bzw. -vorgänge zugeführt wird, welches mit
einem externen Taktsignal, nach Ausführen der letzten Burst-
Operation in dem Lesevorgang, eine Vorladeoperation durchge
führt wird und eine Vorladeoperation nach einer konstanten
Verzögerungszeit durchgeführt wird, welche der letzten Burst-
Operation in dem Schreibvorgang folgt.
Um den oben beschriebenen Gegenstand eines Aspektes der
vorliegenden Erfindung zu erreichen, beinhaltet ein automati
sches Vorladegerät einer Halbleiter-Speicheranordnung: ein Ge
rät zur Erzeugung eines automatischen Vorladesignals, um ex
terne Steuersignale zu empfangen und dann ein internes Vorla
desteuersignal zu erzeugen und ein automatisches Vorladesignal
auszugeben, indem das interne Vorladesignal genutzt wird und
Steuersignale auf eine Burst-Operation bezogen werden; ein Ge
rät zur Erzeugung eines RAS-Vorladesignals, um das automati
sche Vorladesignal zu empfangen und dann ein RAS-Vorladesignal
zu erzeugen; eine Verzögerungseinheit, um ein das Schreiben
neustartendes Signal mit einer konstanten Verzögerungszeit
auszugeben, welches für den Lesevorgang gesperrt ist und nur
für den Schreibvorgang freigeschaltet ist, wenn ein internes
Vorladebefehlssignal für Schreib-/Lesevorgänge zugeführt wird;
und eine RAS-Erzeugungseinheit, um ein RAS-Signal ohne Verzö
gerungszeit zu erzeugen, wenn ein externes Vorladebefehlssig
nal zugeführt wird, wohingegen mit einer konstanten Verzöge
rungszeit zu erzeugen, als Antwort auf ein das Schreiben neu
startendes Signal, wenn das RAS-Vorladesignal zugeführt wird.
Die vorliegende Erfindung kann besser mit Bezug auf die
beigefügten Zeichnungen verstanden werden, welche nur zum
Zweck der Erläuterung gegeben werden und damit nicht die vor
liegende Erfindung eingrenzen, wobei:
Fig. 1 ist ein Zeitdiagramm, welches die Operationen bzw.
Arbeitsabläufe eines automatischen Vorladegerätes einer Halb
leiter-Speicheranordnung entsprechend dem Stand der Technik
erläutert;
Fig. 2a und 2b sind Ansichten eines Schaltungsaufbaus eines
automatischen Vorladegerätes einer Halbleiter-
Speicheranordnung entsprechend einer ersten Ausführungsform
der vorliegenden Erfindung;
Fig. 3 und 4 sind Zeitdiagramme, welche die Operationen
bzw. Arbeitsabläufe eines automatischen Vorladegerätes einer
Halbleiter-Speicheranordnung entsprechend der vorliegenden Er
findung erläutern;
Fig. 5a und 5b sind Ansichten eines Schaltungsaufbaus eines
automatischen Vorladegerätes einer Halbleiter-
Speicheranordnung entsprechend einer zweiten Ausführungsform
der vorliegenden Erfindung;
Fig. 6 und 7 sind Zeitdiagramme, welche die Operationen
bzw. Arbeitsabläufe eines automatischen Vorladegerätes einer
Halbleiter-Speicheranordnung entsprechend der vorliegenden Er
findung erläutern.
Ein automatisches Vorladegerät einer Halbleiter-
Speicheranordnung entsprechend bevorzugter Ausführungsformen
der vorliegenden Erfindung wird nun mit Bezug auf die beige
fügten Zeichnungen beschrieben.
Fig. 2a und 2b zeigen ein automatisches Vorladegerät einer
Halbleiter-Speicheranordnung entsprechend einer ersten Ausfüh
rungsform der vorliegenden Erfindung. Wie in Fig. 2a und 2b
gezeigt wird, wird in dem Gerät, wenn ein Vorladesignal PCG
von außen ohne Rücksicht auf ein externes Taktsignal CLK zuge
führt wird, eine Vorladeoperation ohne eine Verzögerungszeit
durchgeführt, aber es wird, wenn ein internes Vorladebefehls
signal APCG_FLAG zugeführt wird, nachdem die letzte Burst-
Operation durchgeführt wurde, eine Vorladeoperation nach einer
konstanten Verzögerungszeit ausgeführt.
In dem automatischen Vorladegerät einer Halbleiter-
Speicheranordnung, welche in Fig. 2a und 2b erläutert wird,
empfängt ein Gerät 20 zur Erzeugung eines automatischen Vorla
designals Steuersignale, wie z. B. ein CASp und ein RAS_DELAY,
und erzeugt dann ein internes Vorladebefehlssignal APCG_FLAG
und gibt ein automatisches Vorladesignal APCG aus, um zu
bestimmen, ob entweder eine Vorladeoperation ausgeführt wird
oder nicht, indem das intern erzeugte Vorladebefehlssignal
APCG_FLAG und Kontrollsignale wie z. B. BSTENDpl2, BL1, und
BR_SWb, welche auf eine Burst-Operation bezogen sind, genutzt
werden. Ein Gerät 30 zur Erzeugung eines RAS-Vorladesignals
empfängt das automatische Vorladesignal APCG und erzeugt ein
RA5-Vorladesignal RAS_PCG, welches bestimmt ob oder ob nicht
ein RAS-Signal erzeugt wird. Eine Verzögerungseinheit 10 gibt
ein das Schreiben neustartendes Signal WRb mit einer konstan
ten Verzögerungszeit aus, welches bei einem Lesevorgang ge
sperrt ist und nur bei einem Schreibvorgang freigeschaltet
wird, wenn ein internes Vorladebefehlssignal APCG_FLAG bei
Schreib-/Lesevorgängen zugeführt wird. Eine Einheit 40 zum Er
zeugen eines RAS-Signals erzeugt ein RAS-Signal ohne eine Ver
zögerungszeit wenn von außen ein externes Vorladebefehlssignal
PCG zugeführt wird, wohingegen nach einer konstanten Verzöge
rungszeit in Antwort auf das das Schreiben neustartende Signal
WRb, wenn das RAS-Vorladesignal RAS_PCG zugeführt wird.
Wie in Fig. 2a gezeigt wird, beinhaltet die Einheit 20 zur
Erzeugung eines automatischen Vorladesignals einen PMOS-
Transistor P1, welcher mit der Versorgungsspannung verbunden
ist und welcher eine externe Adresse GA10 durch sein Gate zu
geführt bekommt, einen Inverter I1, zum Empfangen und Inver
tieren eines externen Steuersignals CASp, einen PMOS-
Transistor P2, bei dem ein Ausgangssignal des Inverters I1
seinem Gate zugeführt wird und dessen Quelle mit dem Drai
nanschluss des PMOS-Transistors P1 verbunden ist, einen NMOS-
Transistor N1, dessen Drainanschluss mit dem Drainanschluss
des PMOS-Transistors P2 verbunden ist, an dessen Gate das ex
terne Steuersignal CASp zugeführt wird, einen NMOS-Transistor
N2, dessen Drainanschluss mit der Quelle des NMOS-Transistors
N1 verbunden ist und an dessen Gate die externe Adresse GA10
zugeführt wird, einen NMOS-Transistor N3, bei dem sein Drai
nanschluss mit der Quelle des NMOS-Transistors N2 verbunden
ist und seine Quelle mit der Erde verbunden ist und an dessen
Gate ein RAS-Verzögerungssignal RAS_DELAY zugeführt wird, ein
PMOS-Transistor P3, bei dem sein Gate mit einer Masse des
NMOS-Transistors N3 verbunden ist und dessen Quelle mit der
Versorgungsspannung verbunden ist, ein Inverter I2, bei dem
dessen Eingang mit dem Drainanschluss des PMOS-Transistors P3
verbunden ist, ein NAND-Gate ND1 zum Empfangen und zum Ausfüh
ren einer NAND-Operation eines Ausgangssignals des Inverters
I2 und ein Versorgungsspannungs-Up-Signal PWUb, ein Inverter
I3 zum Empfangen und zum Invertieren eines Schreibe-
/Lesesignals Wt_RDb, ein NOR-Gate NR1 zum Empfangen und zum
Ausführen einer NOR-Operation eines Burst-Signals zum alleini
gen Lesen und Schreiben BR_SWb und eines Ausgangssignals des
Inverters I3, eine Vielzahl von NAND-Gates ND2, ND3 und ND4
zum Empfang eines internen Vorladebefehlssignals APCG_FLAG,
eines Burst-Beendigungssignal BSTENDp12, und eines Signals BL1
der Burst-Länge 1 (eine Takt-Periode), und eines Ausgangssig
nals des NOR-Gates NR1, ein NAND-Gate ND5 zum Empfangen und
Durchführen von NAND-Operationen mit den Ausgangssignalen der
Vielzahl von NAND-Gates ND2, ND3 und ND4, ein NOR-Gate NR2 zum
Empfangen und Durchführen von NOR-Operationen mit dem internen
Vorladebefehlssignal APCG_FLAG und einem Ausgangssignal des
NAND-Gates ND5, ein Inverter I4 zum Empfangen und Invertieren
eines Ausgangssignals des NOR-Gates NR2 und dann Aussenden ei
nes automatischen Vorladesignals APCG.
Nachfolgend wird die Funktionsweise bzw. der Arbeitsvorgang
der Einheit 20 zum Erzeugen eines automatischen Vorladesignals
beschrieben.
In der Einheit 20 zum Erzeugen eines automatischen Vorlade
signals ist der Grund dafür, dass eine externe Adresse GA10
einen hohen Pegel erhält der, dass ein automatischer Vorlade
vorgang nach einem Schreib-/Lesevorgang durchgeführt wird.
Hier behält ein Schreib-/Lese-Signal beim Schreibvorgang einen
hohen Pegel und behält einen niedrigen Pegel bei einem Lese
vorgang.
Dementsprechend, wenn ein externes Steuersignal CASp, eine
externe Adresse GA10 und ein RAS-Verzögerungssignal RAS_DELAY
einen hohen Pegel erhält, erhält ein internes Vorladebefehls
signal APCG_FLAG eine hohen Pegel. Ab da gehen die NAND-Gates
ND2, ND3 und ND4 zum Empfangen eines internen Vorladesignals
APCT_FLAG, eines Burst-Beendigungssignal BSTENDp12 und eines
Signals BL1 der Burst-Länge 1 (eine Takt-Periode) als Ein
gangssignal in Stand-by-Stellung. Das ist der Fall, wenn das
interne Vorladebefehlssignal APCG FLAG einen hohen Pegel be
sitzt, wenn das Burst-Beendigungssignal BSTENDp12 freigeschal
tet ist, und das automatische Vorladesignal APCG freigeschal
tet wird.
Als nächstes beinhaltet eine Einheit 30 zum Erzeugen eines
RAS-Vorladesignals, welche in Fig. 2a erläutert wird, einen
PMOS-Transistor P4 bei welchem seine Quelle mit der Versor
gungsspannung verbunden ist und ein RAS-Signal PAS wird seinem
Gate zugeführt, ein NMOS-Transistor N4, bei welchem sein Drai
nanschluss mit dem Drainanschluss des PMOS-Transistors P4 ver
bunden ist und ein automatisches Vorladesignal APCG, welches
von der Einheit 20 zum Erzeugen des automatischen Vorladesig
nals ausgegeben wird, wird zu dessen Gate geführt, ein NMOS-
Transistor N5 bei welchem sein Drainanschluss mit der Quelle
des NMOS-Transistors N4 verbunden ist, dessen Quelle ist mit
der Erde verbunden und ein PAS-Signal RAS wird seinem Gate zu
geführt, Verriegelungsschaltungen 15 und 16 sind mit dem all
gemeinen Kontaktpunkt des PMOS-Transistors P4 und dem NMOS-
Transistor N4 verbunden, ein Inverter I7 zum Empfangen und In
vertieren des Ausgangssignals der Verriegelungsschaltungen 15
und 16, ein NAND-Gate ND6 zum Empfangen und zum Durchführen
von NAND-Operationen des Ausgangssignals des Inverters I7 und
eines Versorgungsspannungs-Up-Signals PWUb, ein Inverter I8
zum Empfangen und Invertieren des Ausgangssignals des NAND-
Gates ND6 und dann zum Ausgeben eines RAS-Vorladesignals
RAS_PCG.
Nachfolgend wird ein Arbeitsvorgang der Einheit 30 zum Er
zeugen eines RAS-Vorladesignals entsprechend der vorliegenden
Erfindung beschrieben.
In Einheit 30 zum Erzeugen der PAS-Vorladung, erzeugt das
RAS-Vorladesignal PAS_PCG einen Impuls mit niedrigem Pegel,
nachdem ein automatisches Vorladesignal APCG, welches von der
Einheit 20 zum Erzeugen eines automatischen Vorladesignals
ausgegeben wird, in einem Zustand freigeschaltet ist, bei wel
chein das RAS-Signal RAS einen hohen Pegel behält, dies ist der
Fall, wenn ein RAS-Signal RAS und das automatische Vorladesig
nal APCG auf einem hohen Pegel sind, wenn ein Knoten 1 einen
hohen Pegel erhält indem die NMOS-Transistoren N4 und N5 ange
schaltet werden.
Als nächstes beinhaltet eine Verzögerungseinheit 10, welche
in Fig. 2b erläutert wird, eine Einheit 12 mit logischer
Schaltung zum Empfangen und logischen Verknüpfen des externen
Steuersignals CASp und eines internen Steuersignals ICASp, des
internen Vorladebefehlssignals APCG_FLAG und des Schreib-
/Lesesignals Wt_RDb, eine Einheit 14 mit Verzögerungsschaltung
zum Empfangen eines Ausgangssignals der Einheit 12 mit logi
scher Schaltung und zum Verzögern mit einer konstanten Zeit,
und eine Einheit 16 mit Ausgangspuffer zum Empfangen und logi
schen Verknüpfen von Ausgangssignalen der Einheit 12 mit logi
scher Schaltung und der Einheit 14 mit Verzögerungsschaltung
und zu deren Ausgabe an die Einheit 40 zum Erzeugen des RAS-
Signals.
Hier beinhaltet die Einheit 12 mit logischer Schaltung ein
NOR-Gate NR4 zum Empfangen und logischen Verknüpfen der exter
nen und der internen Steuersignale CASp und ICASp, des inter
nen Vorladebefehlssignals APCG_FLAG und des Schreib-
/Lesesignals Wt_RDb, einen Inverter I12 zum Empfangen und In
vertieren des Ausgangssignals des NOR-Gates NR4 und ein NAND-
Gate ND7 zum Empfangen und logischen Verknüpfen des Ausgangs
signals des Inverters I12, des internen Vorladebefehlssignals
APCG FLAG und des Schreib-/Lesesignals Wt_RDb.
Und die Einheit 14 mit Verzögerungsschaltung beinhaltet ei
ne Vielzahl von Steuereinheiten 1, 2, 3 und 4 zur Verzögerung
und welche nur die Zeit für Schreibfunktion verzögern, und die
jeweiligen Steuereinheiten 1, 2, 3 und 4 zur Verzögerung bein
halten einen PMOS-Transistor P7, bei welchem dessen Quelle mit
der Versorgungsspannung und dem Ausgangssignal der Einheit 12
mit logischer Schaltung verbunden ist, welche an seinem Gate
angelegt wird, einen NMOS-Transistor N20, bei welchem seine
Quelle mit der Erdspannung und dem Ausgangssignal der Einheit
12 mit logischer Schaltung verbunden ist, welche an seinem Ga
te angelegt wird, eine Vielzahl von Widerständen R1, R2 und
R3, welche mit dem Drain-Anschluss des NMOS-Transistors N20
verbunden sind, einen Inverter I13, welcher mit den Widerstän
den R1, R2, und R3 verbunden ist und eine Vielzahl von NMOS-
Transistoren N8, N9 und N10, welche zwischen dem allgemeinen
Verbindungspunkt des PMOS-Transistors P7, dem Inverter I12 und
dem Widerstand R3 und der Erdspannung angeschlossen sind.
Und die obige Einheit 16 mit Ausgangspuffer beinhaltet ein
NAND-Gate ND9 zum Empfangen und logischen Verknüpfen der Aus
gangssignale der Einheit 12 mit logischer Schaltung und der
letzten Einheit 4 zur Steuerung der Verzögerung innerhalb der
Vielzahl von Einheiten 1, 2, 3 und 4 zur Steuerung der Verzö
gerung und einer Vielzahl von Invertern I18 und I19 zum Emp
fangen und Invertieren des Ausgangssignals des NAND-Gates ND9.
Nachfolgend wird hier der Arbeitsvorgang der Verzögerungs
einheit 10 beschrieben, welcher in Fig. 2b erläutert wird.
In der Verzögerungseinheit 10 wird, wenn das interne Vorla
debefehlssignal APCG_FLAG mit hohem Pegel zugeführt wird, bei
Lese-/Schreibvorgängen das Signal WPb zum Neustart des Schrei
bens mit niedrigem Pegel ausgegeben, da das Schreib-
/Lesesignal Wt_RDb auf niedrigem Pegel ist. Und wenn die ex
ternen und internen Steuersignale CASp und ICASp mit hohem Pe
gel zugeführt werden, wird das Signal WPb zum Neustart des
Schreibens mit hohem Pegel ausgegeben, da das Schreib-
/Lesesignal Wt_RDb einen hohen Pegel aufweist.
Das heißt in einem Fall, dass der Vorladevorgang nach Aus
führen eines Schreib-/Lesevorgangs mit einer vorbestimmten
Burst-Länge BL = 4 im Innern der Schaltung durch Zuführen des
internen Vorladebefehlssignals APCG_FLAG ausgeführt wird, wird
die Verzögerungseinheit 10 zugefügt, um einen Vorladevorgang
nach einer konstanten Verzögerungszeit, ungeachtet der Periode
des externen Taktsignals, durchzuführen.
Als nächstes beinhaltet die Einheit 40 zum Erzeugen von
RAS-Signalen, welche in Fig. 2a erläutert wird, einen PMOS-
Transistor P5, bei welchem seine Quelle mit der Versorgungs
spannung verbunden ist und ein Vorladebefehlssignal PCG von
außen an sein Gate angelegt wird, einen PMOS-Transistor P6,
bei welchem seine Quelle mit der Versorgungsspannung verbunden
ist und das RAS-Vorladesignal RAS_PCG, welches von der Einheit
30 zum Erzeugen eines RAS-Vorladesignals erzeugt wird, an sein
Gate angelegt wird, einen NMOS-Transistor N6, bei welchem sein
Drain-Anschluss mit dem allgemeinen Punkt des PMOS-Transistors
P5 und P6 verbunden ist und an dessen Gate ein aktives Signal
ACT angelegt wird, einen NMOS-Transistor N7, bei welchem sein
Drain-Anschluss mit der Quelle des NMOS-Transistors N6 verbun
den ist, seine Quelle mit der Erde verbunden ist und eine
Speicheradressbereich-Adresse BA an seinem Gate angelegt wird,
Verriegelungsschaltungen I9 und I10, welche zwischen dem all
gemeinen Verbindungspunkt der PMOS-Transistoren und dem Drain-
Anschluss der NMOS-Transistors N6 und dem NOR-Gate NR3 zum
Empfang und logischen Verknüpfen des Ausgangssignals der Ver
riegelungsschaltungen I9 und I10 angeschlossen sind und das
Signal WRb zum Neustart des Schreibens, welches von der Verzö
gerungseinheit 10 ausgegeben wird und ein Inverter I11 zum
Empfangen und Invertieren des Ausgangssignals des NOR-Gates
NR3 und zum darauffolgenden Erzeugen eines RAS-Signals RAS.
Nachfolgend wird hier der Arbeitsvorgang der Einheit 40 zum
Erzeugen von RAS-Signalen entsprechend der vorliegenden Erfin
dung beschrieben.
In der Einheit 40 zum Erzeugen von RAS-Signalen wird ein
RAS-Signal mit hohem Pegel freigeschaltet, wenn das aktive
Signal ACT und die Speicheradressbereich-Adresse BA zugeführt
wird. Gleichzeitig ist, in einem Zustand, in dem das Schreib-
/Lesesignal Wt_RDb nicht zugeführt wird, da die externen und
internen Steuersignale CASp und ICASp nicht erzeugt werden,
das Signal WRb zum Neustart des Schreibens, welches von der
Verzögerungseinheit 10 ausgegeben wird auf einem niedrigen Pe
gel. Als nächstes, wenn das Schreib-/Lesesignal Wt_RDb zuge
führt wird und damit die externen und internen Steuersignale
CASp und ICASp erzeugt werden, bleibt das Signal WRb zum Neu
start des Schreibens auf einem niedrigen Pegel im Lesevorgang,
wohingegen es bei einem hohen Pegel für einen Schreibvorgang
freigeschaltet wird.
Ähnlich ist es, wenn das RAS-Vorladesignal RAS_PCG einen
Impuls mit niedrigem Pegel durch die Funktion bzw. den Ar
beitsvorgang der Einheit 30 zur Erzeugung eines RAS-
Vorladesignals erzeugt, wird das RAS-Vorladesignal RAS_PCG dem
Gate des PMOS-Transistors P6 zugeführt, wobei der PMOS- Tran
sistor P6 angeschaltet wird. Gleichzeitig wird das RAS-Signal
RAS bei einem niedrigen Pegel im Lesevorgang gesperrt, da das
Signal WRb zum Neustart des Schreibens, welches von der Verzö
gerungseinheit 10 ausgegeben wird, bei einem niedrigen Pegel
ist. Aber das RAS-Signal RAS wird im Schreibvorgang gesperrt,
nachdem es gewartet hat, bis das Signal WRb zum Neustart des
Schreibens einen niedrigen Pegel erhält, da das Signal WRb zum
Neustart des Schreibens, welches von der Verzögerungseinheit
10 ausgegeben wird, auf einem hohen Pegel ist (Bezug zu Fig. 3
und 4).
Die Fig. 3 und 4 sind Zeitdiagramme, welche die Vorgänge
eines automatischen Vorladegerätes einer Halbleiter-
Speicheranordnung in Übereinstimmung mit einer ersten Ausfüh
rungsform der vorliegenden Erfindung erläutern.
Entsprechend der Zeitdiagramme, welche in Fig. 3 und 4
erläutert werden, wenn das interne Vorladebefehlssignal
APCG_FLAG bei dem Schreib-/Lesevorgang zugeführt wird, wird im
Lesevorgang ein automatischer Ladevorgang nach einer Verzöge
rungszeit t1, welche der letzten Burst-Operation folgt, ausge
führt und dann wird das RAS-Signal RAS erzeugt. Und bei einem
Schreibvorgang wird ein automatischer Ladevorgang nach einer
Verzögerungszeit t2, welche der letzten Burst-Operation folgt,
ausgeführt und dann wird das RAS-Signal RAS erzeugt.
Dementsprechend wird, wenn ein internes Vorladebefehlssig
nal APCG_FLAG bei Schreib-/Lesevorgängen zugeführt wird, das
Signal WRb zum Neustart des Schreibens nach einer Verzöge
rungszeit t3 im Schreibvorgang ausgegeben und das Signal WRb
zum Neustart des Schreibens wird im Lesevorgang ohne Verzöge
rungszeit ausgegeben, wobei es fähig ist, den Spielraum eines
stabilisierten Arbeitsvorgangs zu erhalten und hohe Geschwin
digkeit während des Arbeitsvorgangs zu realisieren.
Fig. 5a und 5b sind Ansichten eines Schaltungsaufbaus
eines automatischen Vorladegerätes einer Halbleiter-
Speicheranordnung entsprechend einer zweiten Ausführungsform
der vorliegenden Erfindung.
Wie in den Fig. 5a und 5b gezeigt wird, wird, wenn ein
automatisches Vorladebefehlssignal PCG von außen zugeführt
wird, ein Vorladevorgang ohne Verzögerungszeit ausgeführt. Und
wenn ein internes Vorladebefehlssignal APCG_FLAG im Lesevor
gang zugeführt wird, wird ein Vorladevorgang ausgeführt, wel
cher mit einem externen Taktsignal CLK nach Ausführen der
letzten Burst-Operation synchronisiert ist und im Schreibvor
gang wird ein Vorladevorgang nach einer konstanten Verzöge
rungszeit, welche der letzten Burst-Operation folgt, ausge
führt.
Der Aufbau eines automatischen Vorladegerätes einer Halb
leiter-Speicheranordnung, welches in den Fig. 5a und 5b er
läutert wird, ist der gleiche wie der des automatischen Vorla
degerätes eines Halbleiters, welches in den Fig. 2a und 2b
erläutert wird, außer dass eine Einheit 52 zum Steuern der
RAS-Vorladesignalübertragung innerhalb der Einheit 50 zum Er
zeugen der RAS-Signale vorhanden ist und deshalb wird eine Er
klärung desselben Teils unterlassen.
Die Einheit 52 zum Steuern der RAS-Vorladesignalüber
tragung, welche mit Fig. 5a erläutert wird, beinhaltet einen
Inverter I20 zum Empfangen und Invertieren eines Taktsignals
CLK, ein Transmissionsgate T1 zum Empfangen und Übertragen des
Ausgangssignals des Inverters I20, das RAS-Vorladesignal
RAS PCG, welches von der Einheit 30 zum Erzeugen des RAS-
Vorladesignals ausgegeben wird und ein Taktsignal CLK, Verrie
gelungsschaltungen I21 und I22 zum Empfangen und Verriegeln
des Ausgangssignals des Transmissionsgates T1, einen Inverter
I23 zum Empfangen und Invertieren des Ausgangssignals der Ver
riegelungsschaltung, ein NAND-Gate ND10 zum Empfangen und zum
logischen Verknüpfen des Ausgangssignals des Inverters I23 und
eines Versorgungsspannungs-Up-Signals PWUb, einen Inverter I24
zum Empfangen und Invertieren des Ausgangssignals des NAND-
Gates ND10, einen Inverter I25 zum Empfangen und Invertieren
des Schreib-/Lesesignals Wt_RDb, ein Transmissionsgate T2 zum
Empfangen und Übertragen von Ausgangssignalen der Inverter I24
und I25, ein Transmissionsgate T3 zum Empfangen und Übertragen
des RAS-Vorladesignals RAS_PCG, welches von der Einheit 30 zur
Erzeugung des RAS-Vorladesignals erzeugt wird, und des Aus
gangssignals des Inverters I25.
Nachfolgend wird hier die Funktion bzw. der Arbeitsvorgang
der Einheit 50 zum Erzeugen der RAS-Signale beschrieben.
In der Einheit 50 zum Erzeugen der RAS-Signale, da ein
Transmissionsgate T3 unter den zwei Transmissionsgates T2 und
T3 geöffnet wird, wenn das Schreib-/Lesesignal Wt_RDb bei ei
nem hohen Pegel bei dem Schreibvorgang ist, unterscheidet sich
die Funktion bzw. der Arbeitsvorgang wenig verglichen mit der
des automatischen Vorladegerätes einer Halbleiter-Speicher
anordnung, welche in den Fig. 2a und 2b erläutert wird. Je
doch beim Lesevorgang, erhält das Schreib-/Lesesignal Wt_RDb
einen niedrigen Pegel und somit ist das Transmissionsgate T2
geöffnet. Wenn das Transmissionsgate T2 geöffnet ist, obwohl
das RAS-Vorladesignal RAS PACG von der Einheit 30 zum Erzeugen
von RAS-Vorladesignalen einen niedrigen Pegel erhält, da es
wartet bis das Transmissionsgate T1 durch das Taktsignal CLK
geöffnet wird, wird es mit dem Taktsignal CLK synchronisiert.
Entsprechend dazu wird das automatische Vorladesignal APCG
ausgegeben, welches immer mit dem nächsten Taktsignal beim Le
sevorgang synchronisiert ist und nach einer konstanten Verzö
gerungszeit ohne Rücksicht auf das Taktsignal beim Schreibvor
gang ausgegeben wird.
Die Fig. 6 und 7 sind Zeitdiagramme, welche die Arbeits
vorgänge eines automatischen Vorladegerätes einer Halbleiter-
Speicheranordnung entsprechend einer zweiten Ausführungsform
der vorliegenden Erfindung erläutern.
Entsprechend der Zeitdiagramme zum Arbeitsvorgang, wie sie
in den Fig. 6 und 7 gezeigt werden, wird, wenn das interne
Vorladebefehlssignal APCG_FLAG beim Lesevorgang zugeführt
wird, ein Vorladevorgang nach einer Verzögerungszeit t4 durch
geführt, welche mit einem Takt nach Ausführen der letzten
Burst-Operation synchronisiert ist. Und beim Schreibvorgang
wird nach einer Verzögerungszeit t5 ein Vorladevorgang ausge
führt, welche mit der letzten Burst-Operation folgt.
Entsprechend wird das Signal WRb zum Neustart des Schrei
bens beim Schreib-/Lesevorgang, wenn das interne Vorladebe
fehlssignal APCG_FLAG zugeführt wird, nach einer Verzögerungs
zeit t6 ausgegeben, womit der Spielraum des Arbeitsvorganges
erhalten wird.
Wie oben beschrieben, wird, entsprechend dem automatischen
Vorladegerät der vorliegenden Erfindung, wenn das externe Vor
ladebefehlssignal PCG von außen zugeführt wird, der Vorlade
vorgang ohne Verzögerungszeit ausgeführt, wohingegen wenn das
interne Vorladebefehlssignal APCG_FLAG zugeführt wird, der
Vorladevorgang nach einer konstanten Verzögerungszeit durchge
führt wird und so ein stabilisierter Vorladevorgang ausgeführt
werden kann ohne die Taktfrequenz zu ändern, wodurch man fähig
ist, den Spielraum eines stabilisierten Arbeitsvorganges zu
erhalten und einen Arbeitsvorgang mit hoher Geschwindigkeit zu
realisieren.
Da die vorliegende Erfindung in verschiedenen Formen ausge
führt werden kann, ohne vom Wesen oder wesentlichen Eigen
schaften davon abzuweichen, sollte auch verstanden werden,
dass die oben beschriebene Ausführungsform nicht durch irgend
welche Details der vorausgehenden Beschreibung eingeschränkt
ist, es sei denn, dass dies in anderer Weise spezifiziert
wird, aber sie sollte doch weit innerhalb deren Gehalt und Um
fang ausgelegt werden, wie dies in den angefügten Ansprüchen
definiert wird, und deshalb sollten alle Abänderungen und Mo
difikationen, welche in die Anforderungen und den Bereich der
Ansprüche fallen oder Äquivalente solcher Anforderungen und
Bereiche durch die angefügten Ansprüche umfasst bzw. einge
schlossen sein.
Claims (9)
1. Ein automatisches Vorladegerät einer Halbleiter-
Speicheranordnung, welches aufweist:
eine Einrichtung zum Erzeugen eines automatischen Vorlade signals zum Empfangen externer Steuersignale und danach zum Erzeugen eines internen Vorladebefehlssignals und zum Ausgeben eines automatischen Vorladesignals, indem das interne Vorlade befehlssignal und Steuersignale, die auf eine Burst-Operation bezogen sind, genutzt werden,
eine Einrichtung zum Erzeugen eines RAS-Vorladesignals zum Empfangen des automatischen Vorladesignals und danach zum Er zeugen eines RAS-Vorladesignals,
eine Verzögerungseinrichtung zum Ausgeben eines Signals zum Neustart des Schreibens nach einer konstanten Verzögerungs zeit, welches bei einem Lesevorgang gesperrt ist und nur bei einem Schreibvorgang freigeschaltet wird, wenn das interne Vorladebefehlssignal bei einem Schreib-/Lesevorgang zugeführt wird,
eine Einrichtung zum Erzeugen von RAS-Vorladesignalen zum Erzeugen eines RAS-Signals ohne Verzögerungszeit, wenn ein ex ternes Vorladebefehlssignal zugeführt wird, wohingegen mit Verzögerungszeit als Antwort auf das Signal zum Neustart des Schreibens, wenn das RAS-Vorladesignal zugeführt wird.
eine Einrichtung zum Erzeugen eines automatischen Vorlade signals zum Empfangen externer Steuersignale und danach zum Erzeugen eines internen Vorladebefehlssignals und zum Ausgeben eines automatischen Vorladesignals, indem das interne Vorlade befehlssignal und Steuersignale, die auf eine Burst-Operation bezogen sind, genutzt werden,
eine Einrichtung zum Erzeugen eines RAS-Vorladesignals zum Empfangen des automatischen Vorladesignals und danach zum Er zeugen eines RAS-Vorladesignals,
eine Verzögerungseinrichtung zum Ausgeben eines Signals zum Neustart des Schreibens nach einer konstanten Verzögerungs zeit, welches bei einem Lesevorgang gesperrt ist und nur bei einem Schreibvorgang freigeschaltet wird, wenn das interne Vorladebefehlssignal bei einem Schreib-/Lesevorgang zugeführt wird,
eine Einrichtung zum Erzeugen von RAS-Vorladesignalen zum Erzeugen eines RAS-Signals ohne Verzögerungszeit, wenn ein ex ternes Vorladebefehlssignal zugeführt wird, wohingegen mit Verzögerungszeit als Antwort auf das Signal zum Neustart des Schreibens, wenn das RAS-Vorladesignal zugeführt wird.
2. Automatisches Vorladegerät nach Anspruch 1, wobei die
Verzögerungseinrichtung aufweist:
eine Einrichtung für eine logische Schaltung zum Empfangen und logischen Verknüpfen eines externen und internen Steuer signals, des internen Vorladebefehlssignals und eines Schreib- /Lesesignals,
eine Einrichtung für eine Verzögerungsschaltung zum Empfan gen und zum Verzögern des Ausgangssignals der Einrichtung für eine logische Schaltung, und
eine Einrichtung für einen Ausgangspuffer zum Empfangen und logischen Verknüpfen von Ausgangssignalen der Einrichtung für eine logische Schaltung und der Einrichtung für eine Verzöge rungsschaltung und dann zum Ausgeben des Signals zum Neustart des Schreibens.
eine Einrichtung für eine logische Schaltung zum Empfangen und logischen Verknüpfen eines externen und internen Steuer signals, des internen Vorladebefehlssignals und eines Schreib- /Lesesignals,
eine Einrichtung für eine Verzögerungsschaltung zum Empfan gen und zum Verzögern des Ausgangssignals der Einrichtung für eine logische Schaltung, und
eine Einrichtung für einen Ausgangspuffer zum Empfangen und logischen Verknüpfen von Ausgangssignalen der Einrichtung für eine logische Schaltung und der Einrichtung für eine Verzöge rungsschaltung und dann zum Ausgeben des Signals zum Neustart des Schreibens.
3. Automatisches Vorladegerät nach Anspruch 2, wobei die
Einrichtung für eine Verzögerungsschaltung eine Vielzahl von
Verzögerungssteuereinrichtungen aufweist, welche das Ausgangs
signal der Einrichtung für eine logische Schaltung mit einer
konstanten Zeit nur bei einem Schreibvorgang verzögert.
4. Automatisches Vorladegerät nach Anspruch 3, wobei die
jeweiligen Verzögerungssteuereinrichtungen aufweisen:
einen ersten Transistor, welcher mit der Versorgungsspan nung und zum Empfangen eines Ausgangssignals der Einrichtung für eine logische Schaltung mit dessen Gate verbunden ist,
einen zweiten Transistor, welcher mit der Erdspannung und zum Empfangen eines Ausgangssignals der Einrichtung für eine logische Schaltung mit dessen Gate verbunden ist,
eine Vielzahl von Widerständen, welche zwischen den ersten und zweiten Transistoren angeschlossen sind,
eine Invertieranordnung, welche mit dem letzten Widerstand aus der Vielfalt der Widerstände verbunden ist,
einen dritten Transistor, welcher zwischen dem allgemeinen Kontaktpunkt des ersten Transistors, der Invertieranordnung und dem letzten Widerstand aus der Vielfalt der Widerstände und der Erdspannung angeschlossen ist.
einen ersten Transistor, welcher mit der Versorgungsspan nung und zum Empfangen eines Ausgangssignals der Einrichtung für eine logische Schaltung mit dessen Gate verbunden ist,
einen zweiten Transistor, welcher mit der Erdspannung und zum Empfangen eines Ausgangssignals der Einrichtung für eine logische Schaltung mit dessen Gate verbunden ist,
eine Vielzahl von Widerständen, welche zwischen den ersten und zweiten Transistoren angeschlossen sind,
eine Invertieranordnung, welche mit dem letzten Widerstand aus der Vielfalt der Widerstände verbunden ist,
einen dritten Transistor, welcher zwischen dem allgemeinen Kontaktpunkt des ersten Transistors, der Invertieranordnung und dem letzten Widerstand aus der Vielfalt der Widerstände und der Erdspannung angeschlossen ist.
5. Automatisches Vorladegerät nach Anspruch 2, wobei die
Einrichtung für eine logische Schaltung aufweist, eine erste
logische Anordnung zum Empfangen und logischen Verknüpfen der
externen und internen Steuersignale, eine Invertieranordnung
zum Empfangen und Invertieren eines Ausgangssignals der ersten
logischen Anordnung, und eine zweite logische Anordnung zum
Empfangen und logischen Verknüpfen eines Ausgangssignals der
Invertieranordnung, das interne Vorladebefehlssignal und das
Schreib-/Lesesignal.
6. Automatisches Vorladegerät nach Anspruch 2, wobei die
Puffereinrichtung eine dritte logische Anordnung zum Empfangen
und logischen Verknüpfen der Ausgangssignale der Einrichtung
für eine logische Schaltung und der letzten Verzögerungssteu
ereinrichtung innerhalb der Vielzahl von Verzögerungssteuer
einrichtungen und eine Vielzahl von Invertieranordnungen zum
Empfangen und Invertieren des Ausgangssignals der dritten lo
gischen Anordnung aufweist.
7. Automatisches Vorladegerät nach Anspruch 1, wobei die
Einrichtung zum Erzeugen der RAS-Signale aufweist:
erste und zweite Transistoren, welche parallel und zum Emp fangen eines externen Vorladebefehlssignals und des RAS- Vorladesignals, welches von der Einrichtung zum Erzeugen des RAS-Vorladesignals erzeugt wird, mit den jeweiligen Gates ver bunden sind,
dritte und vierte Transistoren, welche in Reihe und zum Empfang eines aktiven Signals und eines Speicheradressbereich- Adress-Signals mit den jeweiligen Gates verbunden sind,
Verriegelungsschaltungen, welche zwischen dem allgemeinen Kontaktpunkt der ersten und zweiten Transistoren und dem drit ten Transistor angeschlossen sind,
eine logische Anordnung zum Empfangen und logischen Ver knüpfen des Ausgangssignals der Verriegelungsschaltungen und der Signale zum Neustart des Schreibens, welche von der Verzö gerungseinrichtung ausgegeben wird, und
eine Invertieranordnung zum Empfangen und Invertieren des Ausgangssignals der logischen Anordnung und zum darauffolgen den Erzeugen eines RAS-Signals.
erste und zweite Transistoren, welche parallel und zum Emp fangen eines externen Vorladebefehlssignals und des RAS- Vorladesignals, welches von der Einrichtung zum Erzeugen des RAS-Vorladesignals erzeugt wird, mit den jeweiligen Gates ver bunden sind,
dritte und vierte Transistoren, welche in Reihe und zum Empfang eines aktiven Signals und eines Speicheradressbereich- Adress-Signals mit den jeweiligen Gates verbunden sind,
Verriegelungsschaltungen, welche zwischen dem allgemeinen Kontaktpunkt der ersten und zweiten Transistoren und dem drit ten Transistor angeschlossen sind,
eine logische Anordnung zum Empfangen und logischen Ver knüpfen des Ausgangssignals der Verriegelungsschaltungen und der Signale zum Neustart des Schreibens, welche von der Verzö gerungseinrichtung ausgegeben wird, und
eine Invertieranordnung zum Empfangen und Invertieren des Ausgangssignals der logischen Anordnung und zum darauffolgen den Erzeugen eines RAS-Signals.
8. Automatisches Vorladegerät nach Anspruch 1, wobei die
Einrichtung zum Erzeugen der RAS-Signale aufweist:
eine Einrichtung zur Steuerung der Übertragung der RAS- Vorladesignale, um das RAS-Vorladesignal, welches von der Ein richtung zum Erzeugen der RAS-Vorladesignale ausgegeben wird und ein Schreib-/Lesesignal zu empfangen und ein Ausgabesteu ersignal, welches ein Taktsignal synchronisiert, auszugeben,
erste und zweite Transistoren, welche parallel und zum Emp fangen des Ausgangssignals der Steuereinrichtung zur Übertra gungssteuerung des RAS-Vorladesignals und des externen Vorla debefehlssignals an die jeweiligen Gates angeschlossen sind,
dritte und vierte Transistoren, welche in Reihe und zum Empfang eines aktiven Signals und eines Speicheradressbereich- Adress-Signals mit den jeweiligen Gates verbunden sind,
Verriegelungsschaltungen, welche zwischen dem allgemeinen Kontaktpunkt der ersten und zweiten Transistoren und dem drit ten Transistor angeschlossen sind,
eine logische Anordnung zum Empfangen und logischen Ver knüpfen des Ausgangssignals der Verriegelungsschaltungen und des Signals zum Neustart des Schreibens, welches von der Ver zögerungseinrichtung ausgegeben wird, und
eine Invertieranordnung zum Empfangen und Invertieren des Ausgangssignals der logischen Anordnung und zum darauffolgen den Erzeugen eines RAS-Signals.
eine Einrichtung zur Steuerung der Übertragung der RAS- Vorladesignale, um das RAS-Vorladesignal, welches von der Ein richtung zum Erzeugen der RAS-Vorladesignale ausgegeben wird und ein Schreib-/Lesesignal zu empfangen und ein Ausgabesteu ersignal, welches ein Taktsignal synchronisiert, auszugeben,
erste und zweite Transistoren, welche parallel und zum Emp fangen des Ausgangssignals der Steuereinrichtung zur Übertra gungssteuerung des RAS-Vorladesignals und des externen Vorla debefehlssignals an die jeweiligen Gates angeschlossen sind,
dritte und vierte Transistoren, welche in Reihe und zum Empfang eines aktiven Signals und eines Speicheradressbereich- Adress-Signals mit den jeweiligen Gates verbunden sind,
Verriegelungsschaltungen, welche zwischen dem allgemeinen Kontaktpunkt der ersten und zweiten Transistoren und dem drit ten Transistor angeschlossen sind,
eine logische Anordnung zum Empfangen und logischen Ver knüpfen des Ausgangssignals der Verriegelungsschaltungen und des Signals zum Neustart des Schreibens, welches von der Ver zögerungseinrichtung ausgegeben wird, und
eine Invertieranordnung zum Empfangen und Invertieren des Ausgangssignals der logischen Anordnung und zum darauffolgen den Erzeugen eines RAS-Signals.
9. Automatisches Vorladegerät nach Anspruch 8, wobei die
Steuereinrichtung zur Übertragungssteuerung des RAS-
Vorladesignals aufweist:
ein erstes Transmissions- bzw. Übertragungsgate zum Empfan gen und Übertragen des RAS-Vorladesignals, ein Invertiersignal des RAS-Vorladesignals und ein Taktsignal,
Verriegelungsschaltungen zum Empfangen und zum Verriegeln des Ausgangssignals des ersten Transmissionsgates, eine logische Anordnung zum Empfangen und logischen Ver knüpfen eines invertierenden Signals des Ausgangssignals der Verriegelungsschaltungen und eines Versorgungsspannungs-Up- Signals,
ein zweites Transmissionsgate zum Empfangen und Übertragen der invertierenden Signale der logischen Anordnung und des Schreib-/Lesesignals,
ein drittes Transmissionsgate zum Empfangen und Übertragen der RAS-Vorladesignale, des invertierenden Signals des Schreib-/Lesesignals.
ein erstes Transmissions- bzw. Übertragungsgate zum Empfan gen und Übertragen des RAS-Vorladesignals, ein Invertiersignal des RAS-Vorladesignals und ein Taktsignal,
Verriegelungsschaltungen zum Empfangen und zum Verriegeln des Ausgangssignals des ersten Transmissionsgates, eine logische Anordnung zum Empfangen und logischen Ver knüpfen eines invertierenden Signals des Ausgangssignals der Verriegelungsschaltungen und eines Versorgungsspannungs-Up- Signals,
ein zweites Transmissionsgate zum Empfangen und Übertragen der invertierenden Signale der logischen Anordnung und des Schreib-/Lesesignals,
ein drittes Transmissionsgate zum Empfangen und Übertragen der RAS-Vorladesignale, des invertierenden Signals des Schreib-/Lesesignals.
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US7124260B2 (en) * | 2002-08-26 | 2006-10-17 | Micron Technology, Inc. | Modified persistent auto precharge command protocol system and method for memory devices |
KR100518543B1 (ko) * | 2002-12-04 | 2005-10-04 | 삼성전자주식회사 | 프리차지 회로를 제어하는 프리차지 제어회로, 이를구비하는 반도체 메모리장치 및 프리차지 회로를제어하는 프리차지 제어신호를 생성하는 방법 |
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US5995426A (en) * | 1997-11-04 | 1999-11-30 | Micron Technology, Inc. | Testing parameters of an electronic device |
KR20000008774A (ko) * | 1998-07-15 | 2000-02-15 | 김영환 | 동기식 디램의 자동 프리차지 장치 |
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