DE10361692A1 - Speichervorrichtung mit Testmodus zum Steuern einer Bitleitungs-Erfassungsspannenzeit - Google Patents
Speichervorrichtung mit Testmodus zum Steuern einer Bitleitungs-Erfassungsspannenzeit Download PDFInfo
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Abstract
Eine Halbleiterspeichervorrichtung schließt eine Speicherzelle, die mit einer Bitleitung und einer Wortleitung verbunden ist; eine Ladeeinheit zum Laden von Daten der Speicherzelle auf die Bitleitung durch ein Aktivieren der Wortleitung; eine Verstärkereinheit zum Verstärken der geladenen Daten der Bitleitung im Ansprechen auf ein Erfassungsverstärker-Freigabesignal und eine Einheit zum Aktivieren des Erfassungsverstärker-Freigabesignals ein, um eine Erfassungsspannenzeit in einem normalen Modus zu erhalten oder eine eingestellte Erfassungsspannenzeit in einem Testmodus zu erhalten, wobei die eingestellte Erfassungsspannenzeit durch eine Zeitgebung bestimmt wird, wenn ein vorgegebenes Eingabesignal in dem Testmodus eingegeben wird.
Description
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung; und insbesondere eine Halbleiterspeichervorrichtung, die eine verbesserte Fähigkeit zum Steuern einer Bitleitungs-Erfassungsspannenzeit aufweist.
- Beschreibung des Standes der Technik
- Eine Halbleiterspeichervorrichtung, wie etwa ein dynamischer Schreib/Lese-Speicher (DRAM, Dynamic Random Access Memory), weist einen Erfassungsverstärker auf, der eine kleine Potenzialdifferenz zwischen Bitleitungen verstärkt, um Daten von Einheitszellen zu lesen oder Daten wieder aufzufrischen, die in den Einheitszellen gespeichert sind. In dem Prozess eines Verstärkens der Potenzialdifferenz zwischen den Bitleitungen ist eine Erfassungsspannenzeit, d.h. eine Einstellzeit des Erfassungsverstärkers, bis jede Bitleitung mit einem vorbestimmten Spannungspegel versorgt ist, nachdem begonnen wird, Daten jeder Bitleitung zuzuführen, vorhanden. Hierin ist der vorbestimmte Spannungspegel ein minimaler Wert, so dass der Erfassungsverstärker die Spannungsdifferenz zwischen den Bitleitungen erfassen kann.
-
1 zeigt einen Bitleitungs-Erfassungsverstärker und Schaltungen, die mit dem Bitleitungs-Erfassungsverstärker verbunden sind. - Wie gezeigt, sind eine Speicherzelle
100 und eine erste Vorladeeinheit110 vorhanden. Die erste Vorladeeinheit110 lädt ein Bitleitungspaar BL und /BL auf den Pegel einer Vorladespannung VBLP in Abhängigkeit von einem Vorlade-Steuersignal BLEQ vor und gleicht diese aus. Die Verstärkereinheit120 , die mit dem Bitleitungspaar BL und /BL verbunden ist, verstärkt eine Potenzialdifferenz zwischen dem Bitleitungspaar BL und /BL. - Eine erste Aktivierungsspannung RTO und eine zweite Aktivierungsspannung SB werden von einer Aktivierungsspannungs-Erzeugungseinheit
130 erzeugt. Die Aktivierungsspannungs-Erzeugungseinheit130 ist mit einer zweiten Vorladeeinheit131 , einem PMOS-Transistor132 und einem NMOS-Transistor133 versehen. Die zweite Vorladeeinheit131 lädt die erste Aktivierungsspannung RTO und die zweite Aktivierungsspannung SB auf den Pegel einer Vorladespannung VBLP in Abhängigkeit von dem Vorlade-Steuersignal BLEQ vor und gleicht diese aus. Der PMOS-Transistor132 erhöht die erste Aktivierungsspannung RTO auf den Pegel von VDD in Abhängigkeit von einem ersten Freigabesignal RTOEN. Der NMOS-Transistor133 senkt die zweite Aktivierungsspannung SB auf den Pegel von VSS in Abhängigkeit von einem zweiten Freigabesignal SBEN ab. -
2 zeigt ein Zeitgebungsdiagramm, das einen Bitleitungs-Erfassungsbetrieb veranschaulicht. - Unter Bezugnahme auf die
1 und2 deaktiviert ein aktiviertes RAS-Aktivsignal RASATV das Vorlade-Steuersignal BLEQ, und die Vorladeeinheit110 wird von dem deaktivierten Vorlade-Steuersignal BLEQ abgeschaltet. Dann wird ein Wortleitungssignal WL der Speicherzelle100 aktiviert. Nach der Erfassungsspannenzeit starten die Aktivierungsspannungs-Erzeugungseinheit130 und die Verstärkereinheit120 , in Abhängigkeit von dem aktivierten ersten Freigabesignal RTOEN und dem aktivierten zweiten Freigabesignal SBEN zu wirken. -
3 ist ein Blockdiagramm, das einen herkömmlichen synchronen DRAM zeigt. - Wie gezeigt, werden, wenn externe Signale, die ein Taktsignal CLK, ein Adresssignal ADD und ein Steuersignal CONTROL einschließen, eingegeben werden, diese Signale CLK, ADD und CONTROL gepuffert und von einem Puffer/Eingabedecoder
310 decodiert, und ein RAS-Aktivsignal RASATV wird von einer RAS-Signalerzeugungseinheit320 erzeugt. - Danach erzeugt eine Wortleitungs-Zeitgebungssteuereinheit
330 in Abhängigkeit von dem RAS-Aktivsignal RASATV ein zweites Steuersignal ACT1, das ein Wortleitungssignal WL steuert, und eine Erfassungsverstärker-Zeitgebungssteuereinheit360 erzeugt ein erstes Steuersignal ACT0, das ein Vorlade-Steuersignal BLEQ steuert, und eine Verzögerungseinheit370 erzeugt ein drittes Steuersignal ACT2, das ein erstes Freigabesignal RTOEN und ein zweites Freigabesignal SBEN steuert. - Danach wird ein Zeilenadresssignal RWOADD in Abhängigkeit von dem zweiten Steuersignal ACT1 von einem Zeilendecoder
340 decodiert, und das Wortleitungssignal WL des Speicherzellenfelds350 wird von dem Zeilendecoder340 erzeugt. In Abhängigkeit von dem ersten Steuersignal ACT0 erzeugt eine Erfassungsverstärker-Steuereinheit380 das Vorlade-Steuersignal BLEQ. In Abhängigkeit von dem dritten Steuersignal ACT2 erzeugt die Erfassungsverstärker-Steuereinheit380 das erste Freigabesignal RTOEN und das zweite Freigabesignal SBEN. - Typischerweise weist die herkömmliche Halbleiterspeichervorrichtung einen Testmodus auf, um die Erfassungsspannenzeit zu erweitern, d.h. es ist möglich, die Erfassungsspannenzeit zu erweitern, um einen Speicherchip zu einem bestimmten Zweck zu testen. Jedoch ist es, sobald die erweiterte Erfassungsspan nenzeit vorbestimmt ist, nicht möglich, die Erfassungsspannenzeit frei zu ändern.
- Unter Bezugnahme auf
3 wird ein Verzögerungswert der Verzögerungseinheit370 auf einen vorbestimmten Wert unterschiedlich von einem normalen Wert, wenn die Verzögerungseinheit370 in einem Testmodus arbeitet, in Abhängigkeit von einem Testmodussignal TM-SAEN erweitert. - Wie oben beschrieben, ist es, da die Erfassungsspannenzeit der herkömmlichen Halbleiterspeichervorrichtung auf einen bestimmten Wert eingestellt ist, nicht möglich, die Erfassungsspannenzeit frei zu ändern. Deswegen besteht ein Problem dahingehend, dass eine bestimmte angeforderte Spannenzeit für einen bestimmten Testmodus nicht erreicht werden kann. Beispielsweise ist es in einem derartigen Testmodus, um Defekte einer Halbleiterspeichervorrichtung zu überprüfen, hart zu entscheiden, wo die Defekte aufgetreten sind. Eines der Verfahren zum Überprüfen der Defekte besteht darin, die Erfassungsspannenzeit auf einen bestimmten Wert zu erweitern, der für den Testmodus benötigt wird.
- Zusammenfassung der Erfindung
- Es ist deswegen eine Aufgabe der vorliegenden Erfindung, eine Vorrichtung zum Steuern einer Begleitungs-Erfassungsspannenzeit bereitzustellen.
- In Übereinstimmung mit einem Aspekt der Erfindung ist eine Speichervorrichtung bereitgestellt, die eine Speicherzelle, die mit einer Bitleitung und einer Wortleitung verbunden ist; eine Einheit zum Laden von Daten der Speicherzelle auf die Bitleitung durch ein Aktivieren der Wortleitung; eine Einheit zum Verstärken der geladenen Daten der Bitleitung durch ein Freigabesignal; und eine Einheit zum Steuern des Freigabesig nals einschließt, so dass das Signal nach einem Verzögern um eine gesetzte Erfassungsspannenzeit in dem Fall des normalen Modus oder nach einem Verzögern um eine eingestellte Erfassungsspannenzeit, die von einem Eingangssignal von außerhalb eines Chips gesteuert wird, in dem Fall des Testmodus aktiviert werden kann.
- Kurze Beschreibung der Zeichnungen
- Die obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsformen offensichtlich werden, die in Verbindung mit den zugehörigen Zeichnungen genommen wird. In den Zeichnungen zeigen:
-
1 einen Bitleitungs-Erfassungsverstärker und andere Schaltungen, die mit dem Verstärker verbunden sind; -
2 ein Zeitgebungsdiagramm, das einen Bitleitungs-Erfassungsbetrieb zeigt; -
3 ein Blockdiagramm eines herkömmlichen synchronen DRAM, das einen Prozess eines Erzeugens eines Aktivierungssignals für einen Erfassungsverstärker zeigt; -
4 ein Blockdiagramm, das die Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung veranschaulicht; -
5 ein Blockdiagramm, das eine Steuereinheit, die in4 gezeigt ist, beschreibt; -
6A und6B schematische Schaltungsdiagramme einer Taktsynchronisiereinheit, die in5 gezeigt ist; -
7 ein Zeitgebungsdiagramm, das einen Betrieb eines Taktsynchronisier-Taktsignals, das in6 gezeigt ist, zeigt; -
8 ein schematisches Schaltungsdiagramm einer Signalerzeugungseinheit für einen externen Eingabemarker, die in2 gezeigt ist; -
9 ein Zeitgebungsdiagramm, das einen Betrieb der Signalerzeugungseinheit für einen externen Eingabemarker zeigt, die in8 gezeigt ist; -
10 ein schematisches Schaltungsdiagramm einer Erfassungsspannenzeit-Steuereinheit, die in5 gezeigt ist; -
11 ein Zeitgebungsdiagramm, das einen Betrieb einer Erfassungsspannenzeit-Steuereinheit zeigt, die in10 gezeigt ist; -
12A ,12B und12C schematische Schaltungsdiagramme einer Erfassungsspannenzeit-Steuereinheit, die in5 gezeigt ist; und -
13 ein Zeitgebungsdiagramm, das einen Betrieb der Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung in dem Fall eines Testmodus zeigt. - Detaillierte Beschreibung der Erfindung
- Nachstehend wird eine Halbleiterspeichervorrichtung in Übereinstimmung mit der vorliegenden Erfindung im Detail unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben werden.
-
4 ist ein Blockdiagramm, das eine Halbleiterspeichervorrichtung beschreibt; und insbesondere einen Prozess eines Er zeugens von Signalen zeigt, die zum Betrieb der Halbleiterspeichervorrichtung benötigt werden. - Wie gezeigt, schließt die Halbleiterspeichervorrichtung ein Speicherzellenfeld
350 , einen Puffer/Eingangsdecoder310 , einen RAS-Signalgenerator320 , eine Wortleitungs-Zeitgebungs-Steuereinheit330 , einen Zeilendecoder340 , eine Erfassungsverstärker-Zeitgebungssteuereinheit360 , eine Erfassungsverstärker-Steuereinheit380 , eine Erfassungsverstärkereinheit390 und eine Steuereinheit400 ein. - Das Speicherzellenfeld
350 ist mit einer Bitleitung und einer Wortleitung verbunden. Die Blöcke310 ,320 ,330 ,340 ,360 und380 dienen dazu, Daten auf die Bitleitung durch ein Floaten der Bitleitung und ein Aktivieren der Wortleitung zu laden. Die Erfassungsverstärkereinheit390 , die durch ein erstes Freigabesignal RTOEN und ein zweites Freigabesignal SBEN gesteuert wird, verstärkt die Daten der Bitleitung. Die Steuereinheit400 aktiviert das erste Freigabesignal RTOEN und das zweite Freigabesignal SBEN in dem Fall eines normalen Modus oder eines Testmodus. -
5 ist ein Blockdiagramm der Steuereinheit400 . Wie gezeigt, schließt die Steuereinheit400 eine Taktsynchronisiereinheit410 , eine Signalerzeugungseinheit420 für einen externen Eingabemarker, eine Erfassungsspannenzeit-Steuereinheit430 und eine Erfassungsverstärker-Steuereinheit440 ein. - Die Taktsynchronisiereinheit
410 erzeugt ein Taktsynchronisiersignal SAE_CLK durch ein Synchronisieren eines externen Eingangssignals EXT_IN mit einem Taktsignal CLK. Die Signalerzeugungseinheit420 für einen externen Eingabemarker erzeugt ein externes Eingabemarkersignal SAE_FLAG in Abhängigkeit von dem Taktsynchronisiersignal SAE_CLK, ein Testmodussignal TM_SAEN und ein RAS-Leerlaufschienensignal RASIDLEB. Hierin wird das RASIDLEB aus dem RAS-Signalgenerator320 erzeugt, um die Signalerzeugungsschaltung420 für einen externen Eingabemarker zu steuern. - Die Erfassungsspannen-Zeitsteuereinheit
430 erzeugt in Abhängigkeit von dem Testmodussignal TM_SAEN ein drittes Steuersignal ACT2, das dem Erzeugungssignal SAE_FLG für einen externen Eingabemarker in dem Fall des Testmodus entspricht. In dem Fall des normalen Modus erzeugt die Erfassungsspannen-Steuereinheit430 in Abhängigkeit von dem Testmodussignal TM_SAEN das dritte Steuersignal ACT2, das dem RAS-aktiven Signal RASATV entspricht. - Die
6A und6B zeigen zwei unterschiedliche Ausführungsformen einer Taktsynchronisiereinheit410 , die ein Taktsynchronisiersignal SAE_CLK erzeugt. - Wie gezeigt, kann das Taktsynchronisiersignal SAE_CLK durch ein Synchronisieren eines externen Eingabesignals EXT_IN mit einem Taktsignal CLK, wie in
6A gezeigt, oder durch ein Synchronisieren einer mehrfachen Anzahl eines decodierten Adresssignals ADDRESS oder eines decodierten Steuersignals CONTROL mit einem Taktsignal CLK, wie in6B gezeigt, erzeugt werden. - Unter Bezugnahme auf
6A schließt die Taktsynchronisiereinheit410 eine interne Takterzeugungseinheit412 und eine Taktsynchronisiersignal-Erzeugungseinheit414 ein. Die Taktsynchronisiereinheit410 erzeugt ein internes Taktsignal CLK_PULSE aus einem Taktsignal CLK. Die Taktsynchronisiersignal-Erzeugungseinheit414 erzeugt ein Taktsynchronisiersignal SAE_CLK durch ein Synchronisieren eines Eingangssignals EXT_IN mit dem internen Taktsignal CLK_PULSE. - Unter Bezugnahme auf
6B schließt die Taktsynchronisiereinheit410 eine interne Takterzeugungseinheit412 , eine Taktsynchronisiersignal-Erzeugungseinheit414 und eine Eingabeeinheit416 ein. Die Eingabeeinheit416 erzeugt ein Mischsignal NODE 0 durch ein Mischen eines Adresssignals ADDRESS und eines Steuersignals CONTROL. -
7 ist ein Zeitgebungsdiagramm, das einen Betrieb der Speichervorrichtung; insbesondere eines Taktsynchronisiersignals SAE_CLK darstellt, das durch ein externes Eingabesignals EXT_IN und ein Mischsignal NODE 0 aktiviert wird. Wie gezeigt, wird das Taktsynchronisiersignal SAE_CLK bei T4 aktiviert. -
8 ist eine Schaltung einer Signalerzeugungseinheit420 für einen externen Eingabemarker. -
9 ist ein Zeitgebungsdiagramm, das einen Betrieb der Speichervorrichtung in einem Testmodus darstellt. - Unter Bezugnahme auf die
8 und9 erzeugt die Signalerzeugungseinheit420 , wenn ein Testmodussignal TM_SAEN als ein logischer "H"-Pegel aktiviert wird, ein externes Eingabemarker4signal, das ein RAS-Leerlaufschienensignal RASIDLEB zu einem Zeitpunkt durchschaltet, wenn ein Taktsynchronisiersignal SAE_CLK aktiviert wird. Das Signal SAE_FLAGB wird als ein logischer "H"-Pegel deaktiviert, wenn das RAS-Leerlaufschienensignal RASIDLEB als ein logischer "L"-Pegel deaktiviert wird. - Die in
8 gezeigte Schaltung ist als eine beispielhafte Ausführungsform der obigen Funktion dargestellt. Es können verschiedene Ausführungsformen, die die gleiche Funktion implementieren, vorhanden sein. - Unter Bezugnahme auf
8 ist ein RAS-Leerlaufschienensignal RASIDLEB, das sich auf einen Betrieb einer Speichervorrichtung bezieht, ein Mischsignal durch ein Mischen von Signalen von dem RAS-Aktivsignal RASATV jeder Bank. Das RAS-Leerlaufschienensignal RASIDLEB wird aktiviert, wenn ein aktives Befehlssignal ACTIVE COMMAND für die Speichervorrichtung in die Speichervorrichtung eingegeben wird, und wird deaktiviert, wenn ein Vorladebefehl eingegeben wird. Deswegen wird das externe Eingabemarkersignal SAE_FLAGB aktiviert, wenn ein Taktsynchronisiersignal SAE_CLK aktiviert wird, nachdem das aktive Befehlssignal ACTIVE COMMAND in die Speichervorrichtung eingegeben ist, und dann wird das externe Eingabemarkersignal SAE_FLAGB durch ein Bitleitungs-Vorladebefehlssignal BIT LINE PRECHARGE COMMAND deaktiviert. -
10 ist ein schematisches Schaltungsdiagramm, das eine Erfassungsspannen-Zeitsteuereinheit430 zeigt. -
11 ist ein Zeitgebungsdiagramm, das einen Betrieb der Erfassungsspannen-Zeitsteuereinheit, die in10 gezeigt ist, darstellt. - Unter Bezugnahme auf die
10 und11 schließt die Erfassungsspannen-Zeitsteuereinheit430 eine Auswahleinheit432 und eine Verzögerungseinheit434 ein. Die Auswahleinheit432 , die durch ein Testmodussignal TM_SAEN gesteuert wird, wählt entweder ein RAS-Aktivsignal RASATV oder ein externes Eingabemarkersignal SAE_FLAGB und führt dieses zu. Die Verzögerungseinheit434 erzeugt das dritte Steuersignal ACT2 durch ein Verzögern eines ausgegebenen Signals der Auswahleinheit432 . - Wenn ein Testmodussignal TM_SAEN als ein logischer "H"-Pegel aktiviert wird, wird das dritte Steuersignal ACT2 als ein logischer "H"-Pegel aktiviert, verzögert von dem Punkt, wo ein externes Eingabemarkersignal SAE_FLAGB als ein logischer "L"-Pegel aktiviert ist.
- Deswegen wird das dritte Steuersignal ACT2 in Abhängigkeit von einem externen Eingabesignal bestimmt.
- Unter Bezugnahme auf
10 veranlasst ein Flip-Flop432A , der ein RAS-Aktivsignal RASATV und ein externes Eingabemarkersignal SAE_FLAGB empfängt, dass ein NODE B deaktiviert wird, sobald das NODE B einen Vorladebefehl erhält. - Es ist auch möglich, dass ein Wert von NODE B durch ein externes Eingabemarkersignal SAE_FLAGB ohne ein externes Eingabemarkersignal SAE_FLAGB in
12A bestimmt wird. - Die
12B und12C zeigen zwei unterschiedlichen Ausführungsformen einer Erfassungsspannen-Zeitsteuereinheit430 , die eine Verzögerungseinheit436 und eine Auswahleinheit438 einschließt. - Die Schaltungen der
12B und12C können angewandt werden, wenn eine kürzere Erfassunqsspannenzeit als eine normale Erfassungsspannenzeit benötigt wird. -
13 ist ein Zeitgebungsdiagram, das einen Betrieb der vorliegenden Erfindung in einem Fall eines Testmodus zeigt. - Wie gezeigt, werden das RAS-Aktivsignal RASATV und ein RAS-Leerlaufschienensignal RASIDLEB als ein logischer "H"-Pegel durch das aktive Befehlssignal ACTIVE COMMAND aktiviert.
- Danach erzeugt eine Wortleitungs-Zeitgebungssteuereinheit
330 in Abhängigkeit von einem RAS-Aktivsignal RASATV das zweite Steuersignal ACT1, und eine Erfassungsverstärker-Zeitgebungssteuereinheit360 erzeugt ein erstes Steuersignal ACT0. - In Abhängigkeit von dem zweiten Steuersignal ACT1 wird ein Zeilenadresssignal ROWADD von einem Zeilendecoder
340 deco diert, und dann wird ein Wortleitungssignal WL einer gewählten Speicherzelle350 aktiviert. - In einer Erfassungsverstärker-Steuereinheit
380 wird in Abhängigkeit von dem ersten Steuersignal ACT0 ein Vorlade-Steuersignal BLEQ deaktiviert, und eine Bitleitung wird gefloatet. - Und dann wird begonnen, Daten einer Speicherzelle auf eine Bitleitung zu laden.
- Wenn ein externes Eingabesignal (angenommene Adresse ist A0) oder ein externes Mischsignal bei T3 eingegeben wird, wird ein externes Eingabemarkersignal SAE_FLAGB über eine Taktsynchronisiereinheit
410 und eine Signalerzeugungseinheit420 für einen externen Eingabemarker aktiviert. - Danach wird in einer Erfassungsspannen-Zeitsteuereinheit
430 ein drittes Steuersignal ACT2 von dem externen Eingabemarkersignal SAE_FLAGB aktiviert. Dann werden ein erstes Freigabesignal RTOEN und das zweite Freigabesignal SBEN von dem dritten Steuersignal act2 in einer Erfassungsverstärker-Steuereinheit440 aktiviert. - Schließlich wird begonnen, ein Bitleitungspaar BL und /BL nach einer Erfassungsspannenzeit tSM0 zu verstärken.
- Wenn das externe Signal bei T4 oder T7 eingegeben wird, wird eine Erfassungsspannenzeit tSM1 oder tSM2 sein.
- Deswegen kann die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung die Erfassungspannenzeit frei steuern.
- Während die vorliegende Erfindung unter Bezugnahme auf die bestimmten Ausführungsformen beschrieben worden ist, wird es für Durchschnittsfachleute offensichtlich sein, dass verschiedene Änderungen und Modifikationen ausgeführt werden können, ohne von dem Grundgedanken und Umfang der Erfindung abzuweichen, wie sie in den folgenden Ansprüchen definiert ist.
Claims (14)
- Halbleiterspeichervorrichtung, umfassend: eine Speicherzelle, die mit einer Bitleitung und einer Wortleitung verbunden ist; eine erste Einrichtung zum Laden von Daten der Speicherzelle auf die Bitleitung durch ein Aktivieren der Wortleitung; eine zweite Einrichtung zum Verstärken der geladenen Daten der Bitleitung im Ansprechen auf ein Erfassungsverstärker-Freigabesignal; und eine dritte Einrichtung zum Aktivieren des Erfassungsverstärker-Freigabesignals, um eine Erfassungsspannenzeit in einem normalen Modus zu erhalten, oder um eine eingestellte Erfassungsspannenzeit in einem Testmodus zu erhalten, wobei die eingestellte Erfassungsspannenzeit durch eine Zeitgebung bestimmt wird, wenn ein vorbestimmtes Eingangssignal in dem Testmodus eingegeben wird.
- Halbleiterspeichervorrichtung nach Anspruch 1, wobei die dritte Einrichtung einschließt: eine Taktsynchronisiereinheit, die ein Taktsynchronisiersignal durch ein Synchronisieren des vorgegebenen Eingangssignals mit einem Taktsignal erzeugt; eine Erzeugungseinheit für ein externes Eingabemarkersignal, die ein externes Eingabemarkersignal im Ansprechen auf ein von der Taktsynchronisiereinheit ausgegebenes Sig nal, ein Testmodussignal und ein Chipaktivierungssignal erzeugt; eine Erfassungsspannenzeit-Steuereinheit, die ein Erfassungsspannenzeit-Steuersignal im Ansprechen auf das Chipaktivierungssignal in dem normalen Modus erzeugt, oder ein eingestelltes Erfassungsspannenzeit-Steuersignal im Ansprechen auf das externe Eingabemarkersignal in dem Testmodus erzeugt; und eine Erfassungsverstärker-Steuereinheit, die das Erfassungsverstärker-Freigabesignal im Ansprechen auf ein von der Erfassungsspannenzeit-Steuereinheit ausgegebenes Signal erzeugt.
- Speichervorrichtung nach Anspruch 2, wobei die Erfassungsspannenzeit-Steuereinheit einschließt: eine Verzögerungseinheit, die das Erfassungsspannenzeit-Steuersignal durch ein Verzögern des Chipaktivierungssignals in dem normalen Modus erzeugt oder das eingestellte Erfassungsspannenzeit-Steuersignal durch ein Verzögern des externen Eingabemarkersignals oder durch ein Puffern des externen Eingabemarkersignals ohne eine Verzögerung erzeugt.
- Speichervorrichtung nach Anspruch 2, wobei die zweite Einrichtung einschließt: eine Verstärkereinheit zum Verstärken des Bitleitungssignals; und eine Aktivierungsspannungs-Erzeugungseinheit zum Erzeugen einer Aktivierungsspannung im Ansprechen auf das Erfassungsverstärker-Freigabesignal.
- Verfahren zum Verstärken einer Bitleitung einer Halbleiterspeichervorrichtung, umfassend die Schritte: Laden von Daten einer Speicherzelle auf die Bitleitung durch ein Floaten der Bitleitung und ein Aktivieren einer Wortleitung; Betreiben eines normalen Modus, in welchem die Halbleiterspeichervorrichtung beginnt, die Daten der Bitleitung zu verstärken, nachdem eine vorgegebene Erfassungsspannenzeit verstrichen ist; und Betreiben eines Testmodus, in welchem die Halbleiterspeichervorrichtung die Daten der Bitleitung verstärkt, nachdem eine eingestellte Erfassungsspannenzeit verstrichen ist; wobei die eingestellte Erfassungsspannenzeit durch eine Zeitgebung bestimmt wird, wenn ein vorgegebenes Eingabesignal in dem Testmodus eingegeben ist.
- Verfahren zum Verstärken einer Bitleitung einer Halbleiterspeichervorrichtung nach Anspruch 5, wobei der Schritt eines Betreibens des Testmodus die Schritte einschließt: Erzeugen eines Taktsynchronisiersignals, das aktiviert wird, wenn das vorgegebene Eingabesignal eingegeben wird; Erzeugen eines Markersignals, das im Ansprechen auf das Taktsynchronisiersignal aktiviert und durch einen Bitleitungs-Vorladebefehl bei einem Chipaktivierungssignal deaktiviert wird; Erzeugen eines Steuersignals durch ein Verzögern des Markersignals um eine vorgegebene Zeit; Erzeugen eines Erfassungsverstärker-Freigabesignals zum Erzeugen einer Aktivierungsspannung für einen Bitleitungs-Erfassungsverstärker im Ansprechen auf das Steuersignal; und Beginnen, Daten der Bitleitung im Ansprechen auf das Erfassungsverstärker-Freigabesignal zu verstärken.
- Verfahren zum Verstärken einer Bitleitung einer Speichervorrichtung nach Anspruch 5, wobei der Schritt eines Betreibens des Testmodus die Schritte einschließt: Erzeugen eines Taktsynchronisiersignals, das aktiviert wird, wenn das vorgegebene Eingabesignal eingegeben wird; Erzeugen eines Markersignals, das im Ansprechen auf das Taktsynchronisiersignal aktiviert und durch ein Bitleitungs-Vorladebefehl bei einem Chipaktivierungssignal deaktiviert wird; Erzeugen eines Steuersignals durch ein Puffern des Markersignals ohne ein Verzögern; Erzeugen eines Erfassungsverstärker-Freigabesignals zum Erzeugen einer Aktivierungsspannung für einen Bitleitungs-Erfassungsverstärker im Ansprechen auf das Steuersignal; und Beginnen, Daten der Bitleitung im Ansprechen auf das Erfassungsverstärker-Freigabesignal zu verstärken.
- Erfassungsspannenzeit-Steuervorrichtung zum Steuern einer Erfassungsspannenzeit einer Bitleitung, umfassend: eine Taktsynchronisiereinheit, die ein Taktsynchronisiersignal durch ein Synchronisieren eines Signals, das von außerhalb eines Chips eingegeben wird, mit einem Takt erzeugt; eine Erzeugungseinheit für ein externes Eingabemarkersignal, die ein externes Eingabemarkersignal im Ansprechen auf das Taktsynchronisiersignal, ein Signal, das einen aktiven Bereich eines Chips bestimmt, und ein Testmodussignal erzeugt; und eine Erfassungsspannenzeit-Steuereinheit, die im Ansprechen auf ein Testmodussignal ein Steuersignal im Ansprechen auf das externe Eingabemarkersignal in dem Fall eines Testmodus erzeugt und ein Steuersignal im Ansprechen auf ein Signal, das einen aktiven Bereich einer Bank bestimmt, in dem Fall eines normalen Modus erzeugt.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei die Taktsynchronisiereinheit einschließt: eine interne Takterzeugungseinheit, die einen internen Takt aus einem Takt von außerhalb eines Chips erzeugt; und eine Taktsynchronisiersignal-Erzeugungseinheit, die ein Signal von außerhalb eines Chips mit dem internen Taktsignal synchronisiert.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei die Taktsynchronisiereinheit einschließt: eine interne Takterzeugungseinheit, die einen internen Takt von einem Takt von außerhalb eines Chips erzeugt; eine Eingabeeinheit, die ein Mischsignal durch ein Mischen von Signalen von außerhalb eines Chips erzeugt; und eine Taktsynchronisiersignal-Erzeugungseinheit, die das Mischsignal mit dem internen Taktsignal synchronisiert.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei die Erzeugungseinheit für das externe Eingabemarkersignal ein externes Eingabemarkersignal durch ein Durchschalten eines Chipaktivierungssignals zu einem Zeitpunkt erzeugt, wenn das Taktsynchronisiersignal in dem Testmodus aktiviert wird; und dann deaktiviert wird, wenn das Chipaktivierungssignal deaktiviert wird.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei die Erfassungsspannenzeit-Steuereinheit einschließt: eine Einrichtung zum Auswählen eines von zwei Signalen, die ein Signal, das auf einen aktiven Bereich der Bank bezogen ist, und das externe Eingabemarkersignal sind, im Ansprechen auf ein Testmodussignal; und eine Verzögerungseinheit, die ein Steuersignal durch ein Verzögern des ausgewählten Signals ausgibt.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei die Erfassungsspannenzeit-Steuereinheit einschließt: eine Verzögerungseinheit, die ein Signal ausgibt, das das Signal verzögert, das sich auf einen aktiven Bereich der Bank bezieht, und das Signal ausgibt; eine Einrichtung zum Auswählen eines von zwei Signalen, die ein ausgegebenes Signal der Verzögerungseinheit und das externe Eingabemarkersignal sind.
- Erfassungsspannenzeit-Steuervorrichtung nach Anspruch 8, wobei das Signal, das sich auf einen aktiven Bereich eines Chips bezieht, und das Signal, das sich auf einen aktiven Bereich einer Bank bezieht, die gleiche Zeitgebung aufweisen.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030027610A KR100550638B1 (ko) | 2003-04-30 | 2003-04-30 | 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치 |
KR200327610 | 2003-04-30 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10361692A1 true DE10361692A1 (de) | 2004-11-18 |
Family
ID=33308337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10361692A Withdrawn DE10361692A1 (de) | 2003-04-30 | 2003-12-30 | Speichervorrichtung mit Testmodus zum Steuern einer Bitleitungs-Erfassungsspannenzeit |
Country Status (6)
Country | Link |
---|---|
US (1) | US6980476B2 (de) |
JP (1) | JP2004335078A (de) |
KR (1) | KR100550638B1 (de) |
CN (1) | CN100409362C (de) |
DE (1) | DE10361692A1 (de) |
TW (1) | TWI299168B (de) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100761358B1 (ko) * | 2004-06-03 | 2007-09-27 | 주식회사 하이닉스반도체 | 반도체 기억 소자 및 그의 내부 전압 조절 방법 |
US20060218455A1 (en) * | 2005-03-23 | 2006-09-28 | Silicon Design Solution, Inc. | Integrated circuit margin stress test system |
KR100673903B1 (ko) * | 2005-04-30 | 2007-01-25 | 주식회사 하이닉스반도체 | 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법 |
KR100682207B1 (ko) * | 2005-06-23 | 2007-02-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 센스앰프 제어회로 |
KR100712528B1 (ko) * | 2005-08-26 | 2007-04-27 | 삼성전자주식회사 | 센싱마진 가변회로 및 이를 구비하는 반도체 메모리 장치 |
US7423911B2 (en) | 2005-09-29 | 2008-09-09 | Hynix Semiconductor Inc. | Bit line control circuit for semiconductor memory device |
DE102006019507B4 (de) * | 2006-04-26 | 2008-02-28 | Infineon Technologies Ag | Integrierter Halbleiterspeicher mit Testfunktion und Verfahren zum Testen eines integrierten Halbleiterspeichers |
US7768866B2 (en) * | 2006-05-03 | 2010-08-03 | Macronix International Co., Ltd. | Method and system for preventing noise disturbance in high speed, low power memory |
KR100802075B1 (ko) * | 2006-08-31 | 2008-02-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US7793172B2 (en) * | 2006-09-28 | 2010-09-07 | Freescale Semiconductor, Inc. | Controlled reliability in an integrated circuit |
CN1963944B (zh) * | 2006-11-13 | 2013-02-13 | 威盛电子股份有限公司 | 可实现双端口存储功能的存储装置与相关方法 |
US7688656B2 (en) * | 2007-10-22 | 2010-03-30 | Freescale Semiconductor, Inc. | Integrated circuit memory having dynamically adjustable read margin and method therefor |
KR100955682B1 (ko) | 2008-04-28 | 2010-05-03 | 주식회사 하이닉스반도체 | 센싱 지연회로 및 이를 이용한 반도체 메모리 장치 |
KR101895420B1 (ko) * | 2012-05-25 | 2018-09-06 | 에스케이하이닉스 주식회사 | 센스 앰프 제어 회로 및 이를 포함하는 반도체 메모리 장치 |
KR20180106127A (ko) * | 2017-03-17 | 2018-10-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 이를 위한 플래그 생성회로와 데이터 출력 방법 |
CN116504296A (zh) * | 2022-01-19 | 2023-07-28 | 长鑫存储技术有限公司 | 存储芯片的测试方法及设备 |
CN114649021A (zh) * | 2022-03-14 | 2022-06-21 | 长鑫存储技术有限公司 | 一种裕度调整方法、裕度调整电路及存储器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0138208B1 (ko) * | 1994-12-08 | 1998-04-28 | 문정환 | 반도체 메모리 소자 |
JP3803463B2 (ja) | 1997-07-23 | 2006-08-02 | エルピーダメモリ株式会社 | 半導体記憶装置 |
KR100282707B1 (ko) | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
JPH11328972A (ja) * | 1998-05-18 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置、その設計方法およびその検査方法 |
US6304486B1 (en) * | 1999-12-20 | 2001-10-16 | Fujitsu Limited | Sensing time control device and method |
-
2003
- 2003-04-30 KR KR1020030027610A patent/KR100550638B1/ko active IP Right Grant
- 2003-12-24 US US10/746,524 patent/US6980476B2/en not_active Expired - Lifetime
- 2003-12-26 TW TW092137030A patent/TWI299168B/zh not_active IP Right Cessation
- 2003-12-30 DE DE10361692A patent/DE10361692A1/de not_active Withdrawn
-
2004
- 2004-03-31 JP JP2004107874A patent/JP2004335078A/ja active Pending
- 2004-04-27 CN CNB2004100373520A patent/CN100409362C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
TWI299168B (en) | 2008-07-21 |
KR20040093789A (ko) | 2004-11-09 |
JP2004335078A (ja) | 2004-11-25 |
TW200423148A (en) | 2004-11-01 |
KR100550638B1 (ko) | 2006-02-10 |
US6980476B2 (en) | 2005-12-27 |
CN1551223A (zh) | 2004-12-01 |
US20040218438A1 (en) | 2004-11-04 |
CN100409362C (zh) | 2008-08-06 |
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---|---|---|---|
8127 | New person/name/address of the applicant |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
|
8127 | New person/name/address of the applicant |
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|
8110 | Request for examination paragraph 44 | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |