DE68920233T2

DE68920233T2 - Steuerschaltung für eine Halbleiterspeicheranordnung und Halbleiterspeichersystem.

Info

Publication number: DE68920233T2
Application number: DE68920233T
Authority: DE
Inventors: Takashi C O Intellectua Ohsawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-08-26
Filing date: 1989-08-24
Publication date: 1995-05-24
Anticipated expiration: 2009-08-25
Also published as: EP0355828A3; USRE35065E; EP0355828B1; EP0355828A2; KR930008641B1; US5031150A; KR900003898A; DE68920233D1

Description

Die vorliegende Erfindung betrifft eine Steuerschaltung für eine Halbleiterspeichereinrichtung und insbesondere betrifft sie einen dynamischen Speicher und ferner ein dynamisches Speichersystem, die entweder eine - Zeitüberschreitungsfunktion oder eine dazu äquivalente Funktion ausführen können, und zwar in Abhängigkeit von einem von einer externen Einrichtung gelieferten RAS-Signal.
Um einen herkömmlichen dynamischen Speicher mit wahlfreiem Zugriff (im folgenden als "DRAM" bezeichnet) zu verwenden, muß der Benutzer dem Speicher zu der in Figur 11 gezeigten Zeitgabe ein (Zeilen-Adresshinweissignal) eingeben. Ein neuer DRAM-Typ besitzt eine -Zeitüberschreitungsfunktion und kann, im Ansprechen auf das von einer externen Einrichtung gelieferten Zeilen-Adresshinweissignal ( ), automatisch ein inneres Zeilen-Adresshinweissignal ( ) für eine vorgegebene Periode, wie in Figur 13 dargestellt ist, auf einem aktiven Pegel (d.h. einem niedrigen Pegel) halten.
Aufgrund der -Zeitüberschreitungsfunktion muß sich der Benutzer um die Zeitgabe eines Voraufladens des auf einen hohen Pegel nicht kümmern, und er/sie kann den DRAM-Speicher leicht verwenden. Auch bleiben aufgrund der - Zeitüberschreitungsfunktion die in den Speicherzellen des DRAM-Speichers gespeicherten Daten unzerstört, selbst wenn Rauschen auf dem auftritt, was unweigerlich eine Voraufladung des RAS verursacht.
Die RAS-Zeitüberschreitungsfunktion ist in der Tat in dieser Hinsicht hilfreich, aber sie bringt die folgenden Probleme mit sich, wenn sie auf einen hochintegrierten Hochgeschwindigkeits-DRAM-Speicher angewendet wird.
Wie in Figur 14 gezeigt gibt es zwei Zeitdauern, während denen einem DRAM Signale eingegeben werden können. Die erste Zeitdauer ist eine -Aktivitätszeitdauer tRAS und die zweite Zeitdauer ist eine -Vorladezeitdauer tRP. Die Zykluszeit tRC des DRAM ist wie folgt gegeben:
tRC = tRAS + tRP + 2tT (1)
wobei tT die Übergangszeit tT ist, die zum Umschalten des -Signals von dem niedrigen Pegel auf den hohen Pegel oder umgekehrt benötigt wird. Die unteren Grenzen für tRC, tRAS, tRP und tT sind vorgegeben, wie in der folgenden Tabelle aufgelistet. Dies bedeutet, daß der DRAM-Speicher selbst dann normal arbeiten muß, wenn tRC, tRAS, tRP und tT auf diese minimalen Werte reduziert sind.
Einer der Vorteile der RAS-Zeitüberschreitungsfunktion besteht darin, daß praktisch keine untere Grenze für tRAS gesetzt ist. (Wenn die untere Grenze gesetzt ist, dann muß auf dem niedrigen Pegel für eine Periode von 80 ns gehalten werden, wie aus der obigen Tabelle entnommen werden kann.) Somit kann der Benutzer das -Signal viel früher auf den hohen Pegel setzen, als für den Fall, bei dem eine untere Grenze für tRAS gesetzt wird. Da die Anzahl von kritischen Zeitgaben eines Betriebs des DRAMs somit um eins reduziert ist, wird es für den Benutzer einfach den DRAM zu verwenden. Allerdings muß der DRAM eine Zeitsteüerungseinrichtung aufweisen, um das interne -Signal (d.h. das ) für 80 ns zu halten.
In dem herkömmlichen DRAM-Speicher, der die - Zeitüberschreitungsfunktion nicht ausführen kann, steigt das Potential einer Wortleitung zur Zuführung von in einer Speicherzelle gespeicherten Daten an eine Bitleitung bei Ablauf einer gewissen Zeit nach dem Umschalten des - Signals auf den niedrigen Pegel an, wie aus Figur 12 ersichtlich ist. Dabei entsteht eine Potentialdifferenz zwischen dem Paar von Bitleitungen, der mit diesen Bitleitungen verbundene Leseverstärker wird aktiviert, wodurch die Potentialdifferenz verstärkt wird. Wenn das - Signal auf den hohen Pegel geschaltet wird, nimmt das Potential der Wortleitung ab, wodurch die Daten in die Speicherzelle hinein gespeichert werden. Der Augenblick, bei dem das Potential der Wortleitung auf 0 V abfällt, werden diese Bitleitungen auf das Potential VCC/2 abgeglichen, wobei VCC das Energiequellenpotential ist.
Je größer die Integrationsdichte und Geschwindigkeit des DRAM-Speichers ist, desto länger ist die Zeit, die der Leseverstärker benötigt, um die Potentialdifferenz zwischen dem Paar von Bitleitungen zu verstärken und desto kürzer ist gleichzeitig die Zeit, die für die Wiederherstellung der Bitleitungen erlaubt ist. Wenn beispielsweise die - Zugriffszeit 80 ns (wie beispielsweise in einem 4M-Bit DRAM der ersten Generation) ist, dann ist tRASmin gleich 80 ns und die Bitleitungen müssen innerhalb von 80 ns wiederhergestellt werden. Außerdem muß im Fall eines mittels des herkömmlichen Verfahrens hergestellten und drei Polysilizium-Schichten und ein Aluminium-Schicht aufweisenden 4M-Bit DRAMs die Bitleitung innerhalb von nur 20 ns wiederhergestellt werden, nachdem der P-Kanal-Leseverstärker aktiviert worden ist, wenn VCC = 4 V, Vtn = +1,0 V, Vtp = -1, 0 V und Tc = 85ºC sind -- wobei all diese die schlechtesten möglichen Bedingungen sind. (Vth ist die Schwellspannung der in dem DRAM verwendeten N- Kanal-Transistoren und Vtp ist die Schwellspannung der dort verwendeten P-Kanal-Transistoren). Es ist praktisch unmöglich die Bitleitungen innerhalb einer so kurzen Zeit wie 20 ns auf einen ausreichend hohen Pegel zurückzubringen bzw. wiederherzustellen.
Die zur Erfassung und Verstärkung der Potentialdifferenz zwischen dem Paar von Bitleitungen benötigte Zeit kann verringert werden, indem eine Mehrebenen- Metallverdrahtungstechnik verwendet wird. Die Verwendung einer derartigen Technik erfordert ein komplexeres Verfahren zur Herstellung des DRAMs und führt zu höheren Kosten für das DRAM. Wenn in dem DRAM, welches die - Zeitüberschreitungsfunktion nicht ausführen kann, das - Signal innerhalb der Zeit tRASmin vorgeladen wird, fällt somit das Potential jeder Wortleitung unvermeidbar auf 0 V ab, bevor die Potentialdifferenz zwischen den Bitleitungen ausreichend verstärkt ist. Demzufolge können ausreichende Ladungen nicht in die Speicherzelle hineingespeichert werden, was unvermeidbar weiche Fehler und eine Verschlechterung der Datenhalteeigenschaften des DRAM-Speichers verursacht.
Um weiche Fehler und die Verschlechterung von Datenhalteeigenschaften zu vermeiden, muß das DRAM zur Durchführung der -Zeitüberschreitungsfunktion modifiziert und mit einer Zeitsteuerungseinrichtung ausgerüstet werden, um das interne -Signal (d.h. das ) für eine längere Periode als die Zeit tRASmin von 80 ns auf dem niedrigen Pegel zu halten. Wenn das DRAM so modifiziert ist und eine Zeitsteuerungseinrichtung aufweist, wird die Potentialdifferenz zwischen den Bitleitungen innerhalb der Zeit tRAMmin von 80 ns ausreichend verstärkt, vorausgesetzt, daß das Potential jeder Wortleitung auf 0 V zurückgeht und das Paar von Wortleitungen auf das Potential VCC/2 ausgeglichen wird, und zwar vollständig innerhalb der Zeit tRPmin von 60 ns.
Wenn die Zeitsteuerungseinrichtung das interne -Signal für eine längere Periode als die Zeit tRASmin von 80 ns auf dem niedrigen Pegel hält, ergibt sich ein Problem. Wenn während des vorangehenden Betriebszyklusses des DRAMs (zum Beispiel einem -Nur-Auffrischungszyklusses) ein Datenlesebetrieb untersagt ist, sollten von dem DRAM während einer Periode tRPC, die beim Vorladen des beginnt und bei der Aktivierung des (Spalten-Adresshinweissignals) endet, wie in Figur 4 gezeigt, keine Daten gelesen werden. (Die Periode tRPC muß ihren minimalen Wert von 0 ns aufweisen, selbst wenn tRASmin 80 ns ist). Diese Bedingung kann erfüllt werden, wenn das interne RAS länger als die Zeit tRASmin von 80 ns auf den niedrigen Pegel gesetzt ist.
Wie voranstehend beschrieben wurde, bringt die - Zeitüberschreitungsfunktion mit sich, daß es für den Benutzer nicht erforderlich ist, sich um die Zeitgabe einer Vorladung des auf einen hohen Pegel zu kümmern und verhindert ferner, daß die in den Speicherzellen des DRAM gespeicherten Daten zerstört werden, selbst wenn Rauschen auf dem auftritt. Trotzdem kann diese -Zeitüberschreitungsfunktion nicht auf einen DRAM angewendet werden, der eine höhere Integrationsdichte aufweist und bei einer höheren Geschwindigkeit arbeitet, und in dem eine längere Zeit benötigt wird, um die Potentialdifferenz zwischen jedem Paar von Bitleitungen zu verstärken und die Zeit tRASmin kürzer ist. Um die Zeitdauer tRAS zu verlängern, ohne die Zeitdauer tRC zu verändern, kann die Zeitdauer tRP intern verkürzt werden. Wenn dieses Verfahren verwendet wird, weist allerdings die Zeitdauer tRPC ihren minimalen Wert nicht auf.
Dieses Problem ergibt sich aus der Tatsache, daß der DRAM, der die -Zeitüberschreitungsfunktion ausführen kann, nur eine Zeitsteuerungseinrichtung aufweist, und der Ausgang dieser Zeitsteuerungseinrichtung, d.h. die innere Zeit tRAS, steuert alle anderen Schaltungen des DRAMs, wenn die externe tRAS zu kurz ist.
Die JP-A-62 134 894 offenbart eine Steuerschaltung für einen DRAM-Speicher, die von einem externen -Signal ein einziges internes -Signal erzeugt, welches aufgrund einer Verzögerung der hinteren Kante des externen -Signals eine erweiterte Zeit mit niedrigem Pegel aufweist. Die erweiterte Niedrig-Pegel zeit des einzigen internen -Signals und genauso die Niedrigpegelzeit des externen -Signals sind von der Verzögerungszeit einer Verzögerungsschaltung abhängig.
Eine Aufgabe der vorliegenden Erfindung besteht darin, einen dynamischen Speicher und auch ein dynamisches Speichersystem vorzusehen, die beide schnell und richtig arbeiten können, und zwar lediglich durch Aktivierung eines extern zugeführten Zeitsteuersignals für eine kurze Zeit von 80 ns.
Diese Aufgabe wird durch eine Steuerschaltung für eine Halbleiterspeichereinrichtung gelöst, umfassend: einen - Eingangsanschluß zum Empfang eines externen Zeilenadress- Strobesignals; eine Zeilen-Steuerschaltung einschließlich einer Zeilenadressen-Steuerschaltung zur Steuerung von Zeilenadressen für die Halbleiterspeichereinrichtung und einer Wortleitungs-Ansteuerschaltung zur Ansteuerung von Wortleitungen; eine Spalten-Steuerschaltung einschließlich einer Spaltenadressen-Steuerschaltung zur Steuerung von Spaltenadressen für die Halbleiterspeichereinrichtung und einer Ausgangs-Steuerschaltung zur Steuerung einer Datenausgabe; einen Generator für ein inneres -Signal zur Erzeugung von wenigstens einem ersten internen -Signal, welches an die Zeilen-Steuerschaltung geliefert wird, und eines zweiten internen -Signals, welches an die Spalten- Steuerschaltung geliefert wird, so daß die Niedrigpegelzeit des ersten internen -Signals um wenigstens eine erste Verzögerungszeit verlängert wird und kürzer ist als die Niedrigpegelzeit des externen -Signals und auch länger als die Niedrigpegelzeit des zweiten inneren -Signals.
Vorzugsweise wird die Niedrigpegelzeit des zweiten internen -Signal um wenigstens eine zweite Verzögerungszeit verlängert und ist länger als die Niedrigpegelzeit des externen -Signals.
Gemäß einer weiteren Entwicklung der Erfindung erzeugt der Generator für interne -Signale ein drittes internes - Signal, welches an eine Spalten-Dekodierungssteuerung in der Spalten-Steuerschaltung geliefert wird, um die zu dekodierenden Spalten-Adressignale so zu steuern, daß die Niedrigpegelzeit des dritten internen -Signals um wenigstens eine dritte Verzögerungszeit verlängert wird und kürzer als die Niedrigpegelzeit des ersten internen - Signals und länger als die Niedrigpegelzeit des zweiten internen -Signals ist.
Weitere bevorzugte Entwicklungen und Ausführungsformen der Erfindung ergeben sich aus den Ansprüchen 4 bis 15.
Inbesondere sieht die Erfindung eine Halbleiterspeichereinrichtung vor, die umfaßt: eine Anordnung von Speicherzellen, eine Vielzahl von Leseverstärkern, eine Zeilen-Steuerschaltung, eine Spalten-Steuerschaltung, einen -Eingangsanschluß zum Empfang eines Zeilenadress- Strobesignals und wenigstens zwei Zeitsteuerungseinrichtungen zur Verlängerung des -Signals und zur Zuführung der erweiterten -Signale an die Zeilen-Steuerschaltung bzw. die Spalten-Steuerschaltung.
Da die zwei erweiterten -Signale, die von den Zeitsteuerungseinrichtungen ausgegeben werden, an die Zeilen- Steuerschaltung und die Spalten-Steuerschaltung geliefert werden, sind ausreichende Zeitperioden zum vollständigen Vorladen des -Signals und vollständigen Betreibens der Leseverstärker vorgesehen. Deshalb kann die Speichereinrichtung gemäß der vorliegenden Erfindung mit hoher Geschwindigkeit arbeiten. Die Zeitsteuerungseinrichtung kann entweder in das Speicherzellenchip eingebaut oder außerhalb des Speicherzellenchips angeordnet werden. In beiden Fällen kann die Speichereinrichtung gemäß der vorliegenden Erfindung bei hoher Geschwindigkeit arbeiten, selbst wenn sie eine hohe Integrationsdichte aufweist.
Die Erfindung kann vollständiger aus der folgenden eingehenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verstanden werden. In den Zeichnungen zeigen:
Fig. 1A ein Diagramm, welches den in einer ersten Speichereinrichtung gemäß der Erfindung eingebauten Generatorabschnitt für interne -Signale zeigt;
Fig. 1B ein Blockschaltbild, welches zwei Gruppen von Steuerschaltungen darstellt, die in der ersten Speichereinrichtung eingebaut sind und unter der Steuerung der durch den in Figur 1A gezeigten Abschnitt erzeugten internen -Signale arbeiten;
Fig. 1C ein Zeitablaufdiagramm, welches erklärt, wie die internen -Signale, die von dem in Figur 1A gezeigten Abschnitt ausgegeben werden, die in Figur 1B gezeigten Schaltungen steuern;
Fig. 2A ein Schaltbild, welches den in eine zweite Speichereinrichtung gemäß der Erfindung eingebauten Generatorabschnitt für interne -Signale zeigt;
Fig. 2B ein Blockschaltbild, welches die Steuerschaltungen darstellt, die in der zweiten Speichereinrichtung verwendet werden und unter der Steuerung der internen -Signale arbeiten, die von dem in Figur 2A gezeigten Abschnitt erzeugt werden;
Fig. 2C ein Zeitablaufdiagramm, welches erläutert, wie die internen -Signale, die von dem in Figur 2A gezeigten Abschnitt ausgegeben werden, die in Figur 2B gezeigten Schaltungen steuert;
Fig. 3A ein Schaltbild, welches den in einer dritten Speichereinrichtung gemäß der Erfindung eingebauten Generatorabschnitt für interne -Signale zeigt;
Fig. 3B ein Blockschaltbild, welches zwei Gruppen von Steuerschaltungen zeigt, die in der dritten Speichereinrichtung verwendet werden und unter der Steuerung der internen Signale arbeiten, die von dem in Figur 3A gezeigten Abschnitt erzeugt werden;
Fig. 3C ein Zeitablaufdiagramm, welches erläutert, wie die internen RAS-Signale, die von dem in Figur 3A gezeigten Abschnitt erzeugt werden, die in Figur 3B gezeigten Schaltungen steuern;
Fig. 4 ein Zeitablaufdiagramm, welches den Betrieb eines DRAM-Speichers erläutert;
Fig. 5, 6 und 7 Kurvenzüge, die die Betriebscharakteristika darstellen, welches die Speichereinrichtungen der vorliegenden Erfindung aufweisen können;
Fig. 8A, 8B und 8C Blockschaltbilder, die schematisch diejenigen Einheiten der ersten, zweiten und dritten Speichereinrichtungen darstellen, die jeweils einen -Signal- Generatorabschnitt und zwei Steuerschaltungen umfassen;
Fig. 9A, 9B und 9C Blockschaltbilder, die schematisch diejenigen Einheiten der vierten, fünften und sechsten Speichereinrichtungen gemäß der vorliegenden Erfindung zeigen, die jeweils einen -Signal- Generatorabschnitt und zwei Steuerschaltungen zeigen;
Fig. 10A bis 10F Schaltbilder, die jeweils eine Schaltung zeigen, die in der vorliegenden Erfindung verwendet werden kann; und
Fig. 11, 12, 13 und 14 Zeitablaufdiagramme, die den Betrieb von herkömmlichen dynamischen Speichereinrichtungen erläutern.
Ein DRAM-Speicher, der eine erste Ausführungsform der vorliegenden Erfindung ist, wird nachstehend unter Bezugnahme auf die Figuren 1A, 1B und 1C beschrieben.
Figur 1A zeigt den in diesen DRAM eingebauten Generatorabschnitt für interne -Signale, und Figur 1B zeigt die beiden Steuerschaltungen, die ebenfalls in dem DRAM eingebaut sind und unter der Steuerung der internen - Signale arbeiten, die von dem -Signal-Generatorabschnitt erzeugt werden, wie nachstehend noch ausführlich erläutert wird.
Wie in Figur 1A dargestellt umfaßt der Generatorabschnitt für interne -Signale einen Eingngspuffer 1 für die Eingabe eines externen -Signals, eine Generatorschaltung 2 für ein erstes internes -Signal, eine Generatorschaltung 3 für ein zweiten internes -Signal, eine erste Zeitsteuerungsschaltung 4 und eine zweite Zeitsteuerungsschaltung 5. Der Puffer 1 ist zum Empfang eines von einer externen Einrichtung gelieferten -Signals angeschlossen. Er umfaßt zwei in Reihe geschaltete Inverter 6 und 7. Die Schaltungen 2 und 3 sind ausgelegt, um aus dem externen -Signal ein erstes internes -Signal (RINT) bzw. ein zweites internes -Signal
zu erzeugen. Die Signale und
steuern eine Zeilenadressen- Steuerschaltung bzw. eine Spaltenadressen-Steuerschaltung (die beide später noch beschrieben werden). Die Generatorschaltung 2 für das erste interne -Signal umfaßt ein Flip-Flop vom Setz-Rücksetz-Typ FF1 und einen mit dem Setz-Ausgang des Flip-Flops FF1 verbundenen Inverter 8. Genauso umfaßt die Generatorschaltung 3 für das zweite interne -Signal ein Flip-Flop FF2 vom Setz-Rücksetz-Typ FF2 und einen mit dem Setz-Ausgang des Flip-Flops FF2 verbundenen Inverter 9. Das in jeder Generatorschaltung für interne Signale verwendete Flip-Flop ist aus zwei NAND-Gates mit zwei Eingängen aufgebaut, die über Kreuz miteinander verbunden sind. Die von den Invertern 8 und 9 ausgegebene Signale sind jeweils die internen -Signale bzw.
Die Setz-Anschlüsse der Flip-Flops FF1 und FF2 sind mit dem Ausgang des -Eingangspuffers 1 verbunden. Die Rücksetz-Anschlüsse der Flip-Flops FF1 und FF2 sind mit den Ausgängen der Zeitsteuerungsschaltungen 4 und 5 verbunden, um die Ausgangssignale RTM bzw. KRTM von diesen Zeitsteuerungsschaltungen zu empfangen.
Die erste Zeitsteuerungsschaltung 4 umfaßt ein NAND-Gate mit zwei Eingängen 10, eine erste Verzögerungsschaltung 11 und zwei Inverter 12 und 13. Der erste Eingang des NAND-Gates 10 ist angeschlossen, um ein Wortleitungs-Ansteuersignal WDRV zu empfangen. Der Inverter 12 empfängt das Wort-Ansteuersignal WDRV und invertiert das Signal. Die erste Verzögerungsschaltung 11 empfängt das Ausgangssignal des Inverters 12 und verzögert das Signal um eine Zeit τ1 und liefert das Signal an den zweiten Eingang des NAND-Gatters 11. Der Inverter 13 invertiert das Ausgangssignal des NAND- Gatters 10. Das von diesem Inverter 13 ausgegebene Signal ist das Signal RTM.
Die zweite Zeitsteuerungsschaltung 5 umfaßt ein NAND-Gate mit zwei Eingängen 14, eine zweite Verzögerungsschaltung 15 und zwei Inverter 16 und 17. Der erste Eingang des NAND-Gatters 14 ist angeschlossen, um ein Wort-Ansteuersignal WDRV zu empfangen. Der Inverter 16 empfängt das Wort-Ansteuersignal WDRV und invertiert das Signal. Die zweite Verzögerungsschaltung 15 empfängt das Ausgangssignal des Inverters 16 und verzögert das Signal um die Zeit τ2 und liefert das Signal an den zweiten Eingang des NAND-Gatters 14. Der Inverter 17 invertiert das Ausgangssignal des NAND- Gatters 10. Das von diesem Inverter 17 ausgegebene Signal ist das Signal KRTM.
Unter Bezugnahme auf die Figur 1B werden nachstehend die Steuerschaltungen 91 und 92 beschrieben, die beide in den DRAM-Speicher eingebaut sind. Die Schaltung 91, bei der es sich um eine Zeilen-Steuerschaltung handelt, umfaßt eine Zeilenadressen-Puffersteuereinrichtung 21, einen Wortleitungstreiber 22, einen Zeilenadressen-Puffer 23, einen Zeilendekoder 24 und zwei Verzögerungsschaltungen 25 und 26. Die Zeilenadressen-Puffersteuereinrichtung 21 steuert den Zeilenadressen-Puffer 23 entsprechend dem Signal , welches von der Generatorschaltung 2 für das erste interne -Signal ausgegeben wird. Das Ausgangssignal SEN der Verzögerungsschaltung 25 wird zur Aktivierung der in dem DRAM eingebauten (nicht dargestellten) N-Kanal-Leseverstärker verwendet. Die Schaltung 92, bei der es sich um eine Spalten- Steuerschaltung handelt, umfaßt eine Spaltenadressen- Puffersteuereinrichtung 27, einen Zeilenadressen-Puffer 28, eine Spalten-Steuereinrichtung 29, einen Spaltendekoder 30, einen Adressen-Übergangsdetektor 31, eine Ausgangs- Steuereinrichtung 32 und eine Schreib-Steuereinrichtung 33. Die Spaltenadressen-Puffersteuereinrichtung 27 steuert den Spaltenadressen-Puffer 28 in Abhängigkeit von dem Signal
welches von der Generatorschaltung 3 für das zweite interne -Signal ausgegeben wird.
Der Betrieb der in den Figuren 1A und 1B gezeigten Schaltüngen wird nachstehend unter Bezugnahme auf das in Figur 1C gezeigte Zeitablaufdiagramm erläutert.
Zunächst befindet sich das Wortleitungs-Ansteuersignal WDRV auf einem niedrigen Pegel. Wenn das Wortleitungs- Ansteuerungssgianl WDRV von dem niedrigen Pegel auf einen hohen Pegel ansteigt, wird eine Wortleitung WL angesteuert. Der Ausgang RTM der ersten Zeitsteuerungsschaltung 4 steigt dann von dem niedrigen Pegel auf den hohen Pegel an, wodurch das in der Generatorschaltung 2 für das erste interne - Signal eingebaute Flip-Flop FF1 gesetzt wird. Der Inverter 8 invertiert das Ausgangssignal des Flip-Flops FF1 in das Signal . Das Signal wird durch das externe RAS- Signal nicht beeinflußt und wird somit auf dem niedrigen Pegel festgehalten. Mit anderen Worten wird die - Zeitüberschreitungsfunktion ausgeführt. Einige Zeit danach werden die (nicht dargestellten) Leseverstärker aktiviert. Beim Ablauf der Verzögerungszeit τ1 der ersten Verzögerungsschaltung 11 nach dem Anstieg des Signals WDRV auf den hohen Pegel fällt der Ausgang RTM der ersten Zeitsteuerungsschaltung 4 auf den niedrigen Pegel. Zu dieser Zeit wird die -Zeitüberschreitungsfunktion angehalten und das Signal wird durch das externe -Signal beeinflußt und startet die Ausführung seiner Funktion. Die Verzögerungszeit τ1 der ersten Verzögerungsschaltung 11 ist gleich der längeren Zeit von entweder der Zeit, die zum Ansteigen des Potentials der Bitleitung mit höherem Potential von jedem Paar auf das VCC-Potential benötigt wird, nachdem die (nicht dargestellte) Leseverstärker aktiviert worden sind, oder der Zeit, die zum Abfall des Potentials der Bitleitung mit niedrigerem Potential jedes Paars auf das VSS- Potential benötigt wird, nachdem die Leseverstärker aktiviert worden sind. Somit kann die Verzögerungszeit τ1 allein durch die Geschwindigkeit der Aufladung der Bitleitungen bestimmt werden, und zwar nicht unter dem Einfluß von der kürzest möglichen Zeitdauer, während der das -Signal auf dem niedrigen Pegel bleibt.
Wenn andererseits das Wortleitungs-Ansteuersignal WDRV von dem niedrigen Pegel auf den hohen Pegel ansteigt und somit beginnt die Wortleitung WL anzusteuern, dann steigt der Ausgang KRTM der zweiten Zeitsteuerungsschaltung 5 von dem niedrigen Pegel auf den hohen Pegel an. Infolgedessen wird das in der Generatorschaltung 3 für das zweite interne - Signal eingebaute Flip-Flop FF2 gesetzt und das Ausgangssignal
dieser Schaltung 3 wird auf den niedrigen Pegel festklemmt, und zwar nicht unter dem Einfluß durch das externe -Signal. Mit anderen Worten wird die -Zeitüberschreitungsfunktion gestartet. Beim Ablauf der Verzögerungszeit τ2 der zweiten Verzögerungsschaltung 15, nachdem das Signal WDRV auf den hohen Pegel angestiegen ist, fällt das Ausgangssignal KRTM der zweiten Zeitsteuerungsschaltung 5 auf den niedrigen Pegel. Zu dieser Zeit wird die -Zeitüberschreitungsfunktion angehalten, und das Signal
wird durch das externe -Signal beeinflußt und startet die Ausführung seiner Funktion.
Die Verzögerungszeit τ2 der zweiten Verzögerungsschaltung 15 ist entweder gleich der Zeit tRASmin oder ein wenig kürzer als tRASmin, und zwar unbeeinflußt von der Geschwindigkeit der Aufladung der Bitleitungen.
Somit gleicht die Zeitdauer, während der das interne - Signal auf dem niedrigen Pegel bleibt, gleich der Zeit tRASmin, selbst wenn die Zeitdauer, während der das an den DRAM gelieferte externe -Signal auf dem niedrigen Pegel bleibt, kürzer als tRASmin ist. (Es erübrigt sich darauf hinzuweisen, daß das externe Signal auf dem niedrigen Pegel länger als die Zeit τ0 zwischen der hinteren Kante des externen -Signals und der führenden Kante des Wortleitungs-Ansteuersignals WDRV bleiben muß). Mit anderen Worten besitzen die Verzögerungszeit τ1, die Verzögerungszeit τ2 und die Zeitdauer tRAMmin den folgenden Zusammenhang:
τ0 + τ2 ≤ tRASmin < τ0 + τ1
Selbst wenn tRASmin auf 80 ns eingestellt ist, wird die zur ausreichenden Vergrößerung der Potentialdifferenz zwischen dem Paar von Bitleitungen benötigte Zeit bis auf ungefähr 40 ns verlängert, indem die Zeitdauer tRAS in Richtung auf die Zeitdauer tRP (d.h. die -Vorladezeitdauer) verändert wird. Deshalb wird die Potentialdifferenz zwischen dem Paar von Bitleitungen ausreichend vergrößert. Infolgedessen macht weder der DRAM weiche Fehler noch werden seine Datenhalte- Eigenschaften in irgendeiner Hinsicht beeinträchtigt. Somit kann der DRAM mit hoher Geschwindigkeit arbeiten. Wie voranstehend beschrieben wurde, wird die Spalten- Steuerschaltung 92 durch das interne -Signal
gesteuert, welches von dem Ausgangssignal der zweiten Zeitsteuerungsschaltung 5 erzeugt worden ist, und die Verzögerungszeit τ2 der in der zweiten Zeitsteuerungsschaltung 15 verwendeten Verzögerungsschaltung 15 wird kürzer als die Verzögerungszeit τ1 der Verzögerungsschaltung 11 der ersten Zeitsteuerungsschaltung 4. Deswegen kann die Spalten-Steuerschaltung 92 früher als die Zeilen-Steuerschaltung 91 im Ansprechen auf das zweite interne -Signal
angehalten werden. Daten können in den DRAM richtig eingeschrieben und daraus richtig gelesen werden. Somit kann die Anzahl von kritischen Zeitgaben um eine verringert werden, und zwar aufgrund der durch den DRAM ausgeführten -Zeitüberschreitungsfunktion.
Figur 2A zeigt den Generatorabschnitt für interne - Signale, der in einem DRAM eingebaut ist, der eine zweite Ausführungsform der Erfindung ist. Dieser Generatorabschnitt für interne -Signale ist ausgelegt, um drei interne - Signale
auszugeben. Das Signal
steuert eine Zeilen-Steuerschaltung und die Signale
steuern eine Spalten-Steuerschaltung, wie nachstehend noch eingehend beschrieben wird. Wie in Figur 2A gezeigt, umfaßt der Abschnitt einen Eingangspuffer 1 für das externe -Signal, drei Generatorschaltungen 2, 3 und 3-2 für interne -Signale und drei Zeitsteuerungsschaltungen 4, 5 und 5-2. Der Puffer 1 besitzt den gleichen Aufbau wie der in Figur 1A gezeigte. Die Generatorschaltungen 2, 3 und 3-2 für interne -Signale besitzen den identischen Aufbau wie die in Figur 1A gezeigten. Auch die Zeitsteuerungsschaltungen 4, 5 und 5-4 besitzen den gleichen Aufbau wie die in Figur 1A gezeigten.
Die erste Zeitsteuerungsschaltung 4 beginnt bei der führenden Kante eines Wortleitungs-Ansteuersignals WDRV zu arbeiten und hört beim Ablauf einer Zeit τ1 auf zu arbeiten, wenn die Potentialdifferenz zwischen dem Paar von Bitleitungen ausreichend ansteigt. Während dieser Zeitperiode τ1 bleibt das Signal
auf einem niedrigen Pegel, und zwar unabhängig von dem Spannungswert des externen -Signals, welches an den Eingangspuffer 1 für das externe Signal geliefert wird.
Das Signal
wird an die Zeilen-Steuerschaltung 91 geliefert. Insbesondere, wie in Figur 2B gezeigt, wird dieses Signal
an die Zeilenadressen-Puffersteuereinrichtung 21 und den Wortleitungstreiber 22 geliefert, die beide in der Steuerschaltung 91 eingebaut sind. Die Zeitdauer tRAS (d.h. die Zeitdauer, während der das -Signal auf dem niedrigen Pegel bleibt) ist kurz, aber länger als die Zeit, die zum Anstieg des Potentials der Wortleitung WL auf den hohen Pegel benötigt wird. Deswegen bleibt das Potential der Wortleitung WL auf dem hohen Pegel bis die Potentialdifferenz zwischen den Bitleitungen ausreichend anwächst. Wenn diese Potentialdifferenz groß genug wird, wird die Wortleitung deaktiviert. Danach gleicht das Ausgangssignal des Zeilenadressen-Puffers 23, der ebenfalls in der Zeilen- Steuerschaltung 91 verwendet wird, die Bitleitungen aus; das heißt, es setzt die Bitleitungen auf das gleiche Potential.
Andererseits wird das Signal
welches aus dem Ausgangssignal der zweiten Zeitsteuerungsschaltung 5 erzeugt wird, an die Spalten-Steuerschaltung 92 geliefert. Insbesondere, wie in Figur 2B gezeigt, wird das Signal
der Spaltenadressen-Puffersteuereinrichtung 27 und der Spalten-Steuereinrichtung 29 eingegeben, die beide in die Steuerschaltung 92 eingebaut sind. Wie das Signal
fällt dieses Signal
bei der hinteren Kante des externen - Signals auf den niedrigen Pegel. Das Signal
bleibt auf dem niedrigen Pegel unabhängig von dem Spannungswert des externen -Signals. Dies rührt daher, da die zweite Zeitsteuerungsschaltung 5 den Betrieb bei der führenden Kante des Wortleitungs-Ansteuersignals WDRV startet. Die zweite Zeitsteuerungsschaltung 5 stoppt den Betrieb beim Ablauf einer Zeit τ2, die kürzer als die Verzögerungszeit τ1 der in der ersten Zeitsteuerungsschaltung 4 eingebauten Verzögerungsschaltung 11 ist. Somit ist das Signal
synchron zu dem externen -Signal. Die Periode, während derer diese Zeitsteuerungsschaltung arbeitet, ist entweder gleich zu der Zeitdauer tRASmin des DRAMs oder geringfügig kürzer als die Zeit tRASmin. Deshalb erlaubt die zweite Zeitsteuerungsschaltung 5 dem DRAM, Daten richtig zu schreiben und zu lesen, selbst wenn die Zeitdauer tRAS relativ kurz ist. Mit anderen Worten ausgedrückt dient die zweite Zeitsteuerungsschaltung 5 auch zur Verkleinerung der Anzahl von kritischen Zeitgaben um eine, und zwar durch die in dem DRAM-Speicher ausgeführte - Zeitüberschreitungsfunktion.
Die dritte Zeitsteuerungsschaltung 5-2, die die zweite Ausführungsform der Erfindung charakterisiert, besitzt eine Zeitkonstante τ3, die größer als τ2 und kleiner als τ1 ist; das heißt, τ2 < τ3 < τ1. Das Signal
welches aus dem Ausgangssignal der dritten Zeitsteuerungsschaltung 5-2 erzeugt wird, wird der Spalten-Steuerschaltung 92 eingegeben. Insbesondere und wie in Figur 2B dargestellt wird das Signal
an den in der Steuerschaltung 92 verwendeten Spaltendekoder 30 geliefert. Die Zeitdauer tRAS des DRAM- Speichers ist relativ kurz. Deshalb wird das den Schaltungen 27 und 29 eingegebene Signal
auf den hohen Pegel früher als die anderen internen -Signale
zurückgesetzt. Für einige Zeit, nachdem das Signal
somit zurückgesetzt worden ist, bleibt das dem Spaltendekoder 30 eingegebene Signal
auf dem niedrigen Pegel. Somit bleibt die Spalten-Wählleitung CSL gewählt. Allerdings wird das Signal
auf den hohen Pegel früher als das Signal
zurückgesetzt, welches der Zeilenadressen- Puffersteuereinrichtung 21 und dem Wortleitungstreiber 22 eingegeben wird. Dies ist so, da τ3 < τ1 ist.
Der Grund, warum τ3 < τ1 ist, wird nachstehend kurz diskutiert. Wenn die Spalten-Wählleitung CSL gleichzeitig mit dem Signal
zurückgesetzt wird, können in einigen Fällen Daten nicht vollständig in den DRAM-Speicher eingeschrieben werden, wenn die externe Zeit tRAS kleiner als die Zeit tRASmin ist. Dies liegt daran, da die Leitung CSL unweigerlich vor dem Abschluß der Daten-Schreiboperation zurückgesetzt wird. Wenn andererseits die Spalten-Wählleitung CSL gleichzeitig mit dem Signal RINT1 zurückgesetzt wird, kann keine Zeit gespart werden, damit sich die Wortleitung WL schließt, nachdem die Bitleitung mit niedrigerem Potential der Bitleitungen auf das VSS-Potential gesetzt worden ist. Infolgedessen ist die Größe des Datensignals, welches in eine Speicherzelle neu eingeschrieben werden soll, in einigen Fällen unzureichend, so daß es unmöglich ist, richtige Daten in den DRAM-Speicher hineinzuschreiben. Die Bitleitung mit niedrigerem Potential befindet sich auf einem Potential von ungefähr 1 V höher als das VSS-Potential, wenn die Spalten- Wählleitung CSL gewählt wird. Dies ist so, da ein P-Kanal- Lasttransistor mit einer DQ-Leitung verbunden ist, um die in der Speicherzelle gespeicherten Daten zu schützen. (Die DQ- Leitung ist mit einer Bitleitung gekoppelt, so lange die Spalten-Wählleitung CSL auf dem hohen Pegel bleibt, die DQ- Leitung liegt auch auf einem Potential von ungefähr 1 V größer als das VSS-Potential, wenn die Spalten-Wählleitung CSL gewählt wird). Da die Zeit tRAS relativ lang ist und das RAS-Signal während dieser Zeit tRAS voraufgeladen wird, ist trotzdem die Potentialdifferenz zwischen den Bitleitungen ausreichend groß. Die Größe des Datensignals ist deshalb ausreichend, selbst wenn die Wortleitung WL geschlosssen wird, wenn sich die Bitleitung mit dem niedrigeren Potential noch auf einem Potential von ungefähr 1 V größer als das VSS- Potential befindet. Der Datenwert kann dann richtig in die Speicherzelle hinein eingeschrieben werden.
Der DRAM-Speicher gemäß der zweiten Ausführungsform besitzt Vorteile in zweierlei Hinsicht. Zunächst kann der DRAM mit hoher Geschwindigkeit arbeiten, selbst wenn seine Integrationsdichte vergleichsweise groß ist. Zweitens können die Daten richtig in den DRAM hinein eingeschrieben werden. Der DRAM kann bei hoher Geschwindigkeit arbeiten, da die Zeitdauer tRP (d.h. die Zeitdauer zum Vorladen des - Signals) relativ lang ist. Ein Teil der langen Zeitdauer tRP wird zu der Zeitdauer tRAS addiert, wodurch diese Zeitdauer tRAS, während der das Signal
auf dem niedrigen Pegel bleibt, verlängert, während die Zeitdauer tRC (d.h. die ungeladene -Zykluszeit) aufrecht erhalten wird. Somit ist die Zeitdauer tRAS länger als tRASmin und die Potentialdifferenz zwischen dem Paar von Bitleitungen steigt in einer kurzen Zykluszeit ausreichend an. Die Daten können richtig in das DRAM eingeschrieben werden, da das Signal
welches von dem Ausgangssignal der Zeitsteuerungsschaltung 52 erzeugt wird, die einen Betrieb anhält, bevor die Zeitdauer tRASmin abläuft, früher als das Signal
und später als das Signal
zurückgesetzt wird, um dadurch das Datensignal zu verstärken, welches in eine Speicherzelle eingeschrieben werden soll, bevor die Wortleitung auf den niedrigen Pegel gesetzt wird. Dies ist so, da, wenn das Signal
bei dem Ablauf der Zeitdauer tRASmin zurückgesetzt wird, die Daten-Schreiboperation nicht richtig durchgeführt werden kann, und wenn das Signal
an der führenden Flanke des Signals
zurückgesetzt wird, die Bitleitung mit niedrigerem Potential unter Umständen nicht auf das VSS-Potential gesetzt wird.
Figur 3A zeigt den Generatorabschnitt für interne - Signale, der in einem DRAM eingebaut ist, der eine dritte Ausführungsform der Erfindung ist. Figur 3B zeigt eine Zeilen-Steuerschaltung 91 und eine Spalten-Steuerschaltung 92, die beide in diesem DRAM eingebaut sind. Figur 3C ist ein Zeitablaufdiagramm, welches die Betriebsvorgänge der in Figur 3B gezeigten Steuerschaltungen 91 und 92 erläutert. In den Figuren 3A und 3B bezeichnen die gleichen Bezugszahlen, wie die in den Figuren 1A und 1B verwendeten, die gleichen Komponenten, wie die in Figuren 1A und 1B gezeigten.
Wieden Figuren 3A, 3B und 3C entnommen werden kann, ist die dritte Ausführungsform dadurch gekennzeichnet, daß die Zeitsteuerungsschaltung 4 eine Zeitkonstante τ1 aufweist, die größer als die Zeitdauer tRASmin ist, so daß die Potentialdifferenz zwischen einem Paar von Bitleitungen ausreichend innerhalb der Zeitdauer tRASmin vergrößert werden kann. Da die Zeitdauer tRP (d.h. die Periode zum Vorladen der Bitleitungen) relativ lang ist, muß die -Zyklus zeit tRC nicht verlängert werden, selbst wenn ein Teil der Zeitdauer tRP verwendet wird, um die interne Zeit tRAS zu verlängern. Um die Zeitdauer, die von der Zeit eines Vorladens des RAS- Signals bis tRASmin definiert ist, zu halten, wird das externe -Signal, nicht das von dem Ausgangssignal der Zeitsteuerungsschaltung 4 erzeugte interne -Signal, verwendet, um die Spaltenadressen-Puffersteuereinrichtung 27 und die Spaltenadressen-Steuereinrichtung 29, die beide in der Spalten-Steuerschaltung 92 eingebaut sind, zu steuern.
Der Betrieb der dritten Ausführungsform wird nachstehend unter Bezugnahme auf die Figuren 3A, 3B und 3C beschrieben.
Zunächst empfängt der Eingangspuffer 1 für das externe - Signal ein externes -Signal. Der in Figur 3A gezeigte Abschnitt gibt zwei interne -Signale -1 und
aus. Das Signal -1 wird von dem externen -Signal nicht beeinflußt und bleibt auf dem niedrigen Pegel, sobald das externe Signal auf den niedrigen Pegel abgefallen ist, und das Wortleitungs-Ansteuersignal WDLV auf den hohen Pegel angestiegen ist. Beim Ablauf der Zeit T, während der die Potentialdifferenz zwischen den Bitleitungen ausreichend ansteigt, wird das Signal -1 wieder beeinflußt. Dieses Signal -1 wird nur der Zeilenadressen- Puffersteuereinrichtung 21 und dem Wortleitungstreiber 22 eingegeben, wie in Figur 3B dargestellt. Somit wird die Wortleitung beim Ablauf einer Periode deaktiviert, während der die Potentialdifferenz zwischen den Bitleitungen ausreichend ansteigt, selbst wenn die Zeitdauer tRASmin 80 ns ist. Danach werden die Bitleitungen durch das Ausgangssignal des Zeilenadressen-Puffers 23 ausgeglichen.
Andererseits ist das Signal
zu dem externen - Signal vollständig synchron. Dieses Signal wird der Spaltenadressen-Puffersteuereinrichtung 27 und der Spaltenadressen-Steuereinrichtung 29 eingegeben, wie in Figur 3B dargestellt. Somit kann das -Signal innerhalb der Zeitdauer tRASmin vorgeladen werden. Mit anderen Worten kann das Signal
die Spalten-Steuerschaltung 92 unabhängig von dem Wert von τ steuern.
In Figur 4 sind zwei Zeitperioden, nämlich tRPG ( -zu- - Vorladezeit) und tRRH (Lesebefehls-Haltezeit-Referenz-zu- ) definiert. Die Periode tRPG startet, wenn das -Signal vorgeladen ist und endet, wenn das -Signal aktiviert wird. Allerdings gibt es die Regel, daß der DRAM Daten Daus durch einen (nicht dargestellten) Ausgangspuffer nicht lesen darf, selbst wenn tRPGmin = 0 bei dem Ende irgendeines anderen Betriebszyklusses (z.B. einem -Nur-Auffrischungszyklus) als einem Lesezyklus ist. Es erübrigt sich darauf hinzuweisen, daß diese Regel beachtet werden sollte, wenn tRASmin 80 ns ist.
Um diese Regel zu beachten, darf der DRAM die Daten Daus in dem Bereich 41 des in Figur 5 gezeigten Graphen nicht lesen, wobei die Zeitdauer tRAS und die Periode tRPG auf der X-Achse bzw. der Y-Achse aufgetragen sind. Wenn der Spaltenadressen- Puffer 27 und die Spaltenadressen-Steuereinrichtung 29 durch das Signal
gesteuert werden, welches von dem Ausgangssignal der Zeitsteuerungsschaltung 4 erzeugt wird, deren Verzögerungszeit länger als die Zeitdauer tRASmin ist, dann gibt der DRAM die Daten Daus in dem in Figur 6 gezeigten Fehlerbereich 43 aus. Dieser Bereich umfaßt einen Unterbereich 42, in dem der DRAM-Speicher die Daten Daus nicht ausgeben sollte. Dies ist so, da der Fehlerbereich 43 zu groß ist, da der Anstieg des Signals -1 verzögert ist. In der dritten Ausführungsform der Erfindung stören sich das Signal
und das Signal
nicht und der Fehlerbereich 43-2 ist klein und schmal, wie in Figur 7 dargestellt. Wie aus Figur 7 ersichtlich ist, gibt das DRAM die Daten Daus in dem Bereich 41 nicht aus, wodurch somit die voranstehend erwähnte Regel beachtet wird.
Die in Figur 4 definierte Periode tRRH startet, wenn das - Signal vorgeladen ist, und endet, wenn das Schreib- Aktivierungssignal aktiviert wird. Es gibt die Regel, daß das DRAM Daten Dein durch einen (nicht dargestellten) Eingangspuffer nicht schreiben darf, selbst wenn tRRHmin = 0 bei dem Ende irgendeines anderen Betriebszyklusses (z.B. eines -Nur-Auffrischungszyklusses) als einem Schreibzyklus ist. Da der Spaltenadressen-Puffer 28 und die Spaltenadressen-Steuereinrichtung 29 durch das Signal
nicht durch das Signal -1 gesteuert werden, beachtet der DRAM-Speicher auch diese Regel, selbst wenn die Zeitdauer tRASmin 80 ns ist.
In der dritten Ausführungsform der vorliegenden Erfindung wird das Signal
welches zu dem externen Signal synchron ist, der Spaltenadressen-Steuerschaltung 92 eingegeben. Dies löst die folgenden Probleme, die für den herkömmlichen DRAM-Speicher eigentümlich sind.
Bei dem herkömmlichen DRAM fällt die Zeit, die zur ausreichenden Vergrößerung der Potentialdifferenz zwischen irgendeinem Paar von Bitleitungen benötigt wird, in die Zeitdauer tRASmin (d.h. die minimale Impulsbreite des - Signals). Deshalb wird die -Zeitüberschreitungsfunktion für zweierlei Zwecke durchgeführt: (i) zur Reduzierung der Anzahl von kritischen Zeitgaben, wodurch dem Benutzer erleichtert wird, den DRAM zu betreiben; (ii) zur Verhinderung einer Zerstörung der in dem DRAM-Speicher gespeicherten Daten.
Es besteht eine zunehmende Nachfrage dahingehend, daß DRAMs bei hoher Geschwindigkeit arbeiten. Um diese Anforderung zu erfüllen, sollte die Zeit tRAS so kurz wie 80 ns oder 60 ns sein. Es wird gefordert, daß ein DRAM mit einer größeren Speicherkapazität zur Verfügung gestellt wird. Allgemein gilt, daß mit einer Vergrößerung der Speicherkapazität eines DRAMs die erforderliche Zeit zum ausreichenden Erhöhen der Potentialdifferenz zwischen jedem Paar von Bitleitungen länger wird. Unter diesen Umständen sollte die - Zeitüberschreitungsfunktion für einen anderen Zweck verwendet werden, nämlich um eine Zeit bereitzustellen, die lang genug ist, um die Potentialdifferenz ausreichend zu erhöhen, selbst wenn der Benutzer die Zeit tRASmin auf 80 ns oder 60 ns an dem DRAM eingestellt hat. Um eine derartige lange Zeit bereitzustellen, muß eine Zeitsteuerungseinrichtung mit einer großen Zeitkonstanten in den DRAM-Chip eingebaut werden. Selbst wenn diese Zeitsteuerungseinrichtung verwendet wird, kann die Zeitdauer tRC unverändert aufrechterhalten werden, da die Zeit tRP in dem DRAM viel kürzer als tRPmin ist. Mit anderen Worten ausgedrückt, ist es möglich, in einem Chip die Zeit tRC frei in tRAS und tRP aufzuteilen. Wenn allerdings der Spalten-Steuerabschnitt dieses DRAMs und auch die Bitleitungen und Wortleitungen davon durch das Ausgangssignal der Zeitsteuerungseinrichtung gesteuert werden, kann das DRAM nicht mehr arbeiten, wenn die Periode tRPC oder die Periode tRRH auf ihre jeweiligen Minimalwerte gesetzt sind. Dieses Problem wird in der dritten Ausführungsform der vorliegenden Erfindung gelöst, indem das Signal
welches zu dem externen -Signal synchron ist, an die Spalten- Steuerschaltung 92 geliefert wird. Somit kann der DRAM gemäß der dritten Ausführungsform ein Speicher mit hoher Geschwindigkeit und großer Kapazität sein, der frei von weichen Fehlern ist und gute Datenhalte-Eigenschaften aufweist.
Die Figuren 8A, 8B und 8C sind Blockschaltbilder, die schematisch diejenigen Einheiten der ersten, zweiten und dritten Ausführungsform zeigen, die jeweils wenigstens einen Generatorabschnitt für interne -Signale und zwei Steuerschaltungen aufweisen.
Insbesondere weist die in Figur 8A gezeigte Einheit einen Chip 51 auf, in dem die Zeitsteuerungsschaltungen 4 und 5 und die Steuerschaltungen 91 und 92 -- die alle in Figur 1B dargestellt sind, eingebaut sind. Wie der Figur 8A entnommen werden kann, wird dem Chip 51 das externe -Signal eingegeben. In dem Chip 51 erzeugt die Zeitsteuerungsschaltung 4 ein internes -Signal zur Steuerung der Zeilen-Steuerschaltung 91, wohingegen die Zeitsteuerungsschaltung 5 ein inneres -Signal
zur Steuerung der Spalten-Steuerschaltung 92 erzeugt.
Die in Figur 8B dargestellte Einheit weist ein Chip 52 auf, in dem die Zeitsteuerungsschaltungen, 4, 5 und 5-2 und die Steuerschaltungen 91 und 92 -- die alle in Figur 2B dargestellt sind, eingebaut sind. Wie aus Figur 8B ersichtlich ist, wird dem Chip 52 das externe Signal eingegeben. In dem Chip 52 erzeugt die Zeitsteuerungsschaltung 4 ein internes -Signal
zur Steuerung der Zeilen-Steuerschaltung 91, die Zeitsteuerungsschaltung 5 erzeugt ein internes -Signal
zur Steuerung der Spalten-Steuerschaltung 92 und die Zeitsteuerungsschaltung 5-2 erzeugt ein interes -Signal
zur Steuerung auch der Spalten-Steuerschaltung 92.
Die in Figur 8C gezeigte Einheit weist einen Chip 53 auf, in dem die Zeitsteuerungsschaltung 4 und die Steuerschaltungen 91 und 92 -- die alle in Figur 3B dargestellt sind, eingebaut sind. Wie aus Figur 8C ersichtlich ist, wird dem Chip 53 das externe -Signal eingegeben. In dem Chip 53 erzeugt die Zeitsteuerungsschaltung 4 zwei interne -Signale -1 und
zur Steuerung der Zeilen-Steuerschaltung 91 bzw. der Spalten-Steuerschaltung 92.
Die Figuren 9A, 9B und 9C sind Blockschaltbilder, die schematisch diejenigen Einheiten einer vierten, fünften und sechsten Ausführungsform zeigen, die jeweils wenigstens einen Generatorabschnitt für interne -Signale und zwei Steuerschaltungen umfassen.
Insbesondere ist die in Figur 9A gezeigte Einheit aus zwei Chips 61 und 51-2 gebildet. Zeitsteuerungsschaltungen 4 und 5 sind in dem Chip 61 gebildet, und Steuerschaltungen 91 und 92 sind in dem Chip 51-2 gebildet. Wie in Figur 9A gezeigt, wird das externe -Signal dem Chip 61 über einen Eingangsanschluß 96 eingegeben. In dem Chip 61 erzeugt die Zeitsteuerungsschaltung 4 ein internes -Signal zur Steuerung der Zeilen-Steuerschaltung 91, wohingegen die Zeitsteuerungsschaltung 5 ein internes -Signal
zur Steuerung der Spalten-Steuerschaltung 92 erzeugt. Das Signal wird an den Eingangsanschluß 64 des Chips 51-2 geführt, und das Signal
wird an den Eingangsanschluß 65 des Chips 51-2 geführt. Das externe -Signal kann von einer außerhalb des Chips 61 angeordneten Schaltung geliefert werden.
Die in Figur 9B dargestellte Einheit weist Chips 62 und 52-2 auf. Drei Zeitsteuerungsschaltungen 4, 5 und 5-2 sind in dem Chip 62 gebildet, und zwei Steuerschaltungen 91 und 92 sind in dem Chip 92-2 gebildet. Wie in Figur 9B gezeigt, wird das externe -Signal dem Chip 62 über einen Eingangsanschluß 97 eingegeben. In dem Chip 62 erzeugt die Zeitsteuerungsschaltung 4 ein internes Signal
zur Steuerung der Zeilen-Steuerschaltung 91, die Zeitsteuerungsschaltung 5 erzeugt ein internes -Signal
zur Steuerung der Spalten-Steuerschaltung 92 und die Zeitsteuerungsschaltung 5-2 erzeugt ein internes -Signal
zur Steuerung auch der Spalten-Steuerschaltung 92. Das Signal
wird an den Eingangsanschluß 66 der Schaltung 91 geführt, und die Signale
werden an den Eingangsanschluß 65 der Schaltung 92, nämlich jeweils an die Anschlüsse 67 und 68 der Schaltung 92 geliefert. Das externe -Signal kann von einer sich außerhalb des Chips 62 befindlichen Schaltung geliefert werden.
Die in Figur 9C gezeigte Einheit weist Chips 63 und 53-2 auf. Eine Zeitsteuerungsschaltung 4 ist in dem Chip 63 gebildet, und zwei Steuerschaltungen 91 und 92 sind in dem Chip 53-1 gebildet. Dem Chip 63 wird über einen Eingangsanschluß 98 das externe -Signal eingegeben. In dem Chip 63 erzeugt die Zeitsteuerungsschaltung 4 ein internes -Signal -1 zur Steuerung der Spalten-Steuerschaltung 91. Das externe - Signal wird direkt oder synchron an den Chip 53-2 als
geliefert. Das Signal -1 wird an den Eingangsanschluß 69 der Schaltung 91 geführt, und das Signal
an den Eingangsanschluß 70 der Schaltung 92. Das externe RAS-Signal kann von einer Schaltung außerhalb des Chips 63 zugeführt werden.
Die Figuren 10A bis 10F sind Schaltbilder, die jeweils eine Schaltung zum Erzeugen eines inneren -Signals zeigen, die in der vorliegenden Erfindung verwendet werden kann. Die in Figur 10A dargestellte Schaltung kann in dem in Figur 1A gezeigten Abschnitt verwendet werden. Die in Figur 10B gezeigte Schaltung ist eine Modifikation der in Figur 10A dargestellten Schaltung; der Eingangspuffer 1 für das externe , die Zeitsteuerungsschaltungen 4 und die Generatorschaltung 2 für interne -Signale unterscheiden sich von ihren jeweiligen Gegenstücken der in Figur 10A gezeigten Zeitsteuerungsschaltung. Die in Figur 10C gezeigte Schaltung unterscheidet sich von der Schaltung aus der Figur 10A darin, daß ein NAND-Gatter 71 anstelle des Flip-Flops (Figur 10A) verwendet wird. Die in Figur 10D gezeigte Schaltung unterscheidet sich von der Schaltung der Figur 10B darin, daß ein NAND-Gatter 72 anstelle des Flip-Flops (Figur 10B) verwendet wird. Die in Figur 10E gezeigte Schaltung ist eine Kombination der in Figur 10A gezeigten Schaltung und einer Schaltung 81, um zu verhindern, daß die Zeilen- Steuerschaltung 91 zurückgesetzt wird. Das der Schaltung 81 eingegebene Signal befindet sich während der Schreibdauer des DRAM-Speichers auf einem niedrigen Pegel. Die in Figur 10F gezeigte Schaltung ist eine Modifikation der in Figur 10E gezeigten Schaltung; sie unterscheidet sich von dem Aufbau der Zeitsteuerungsschaltung 4 und der Schaltung 81.
Die in Figuren 10A bis 10F gezeigten Schaltungen können als Schaltungen zur Erzeugung eines internen -Signals zur Steuerung sowohl der Zeilen-Steuerschaltung 91 als auch der Spalten-Steuerschaltung 92 verwendet werden.
Die vorliegende Erfindung ist nicht auf die voranstehend beschriebenen Ausführungsformen beschränkt. Verschiedene Anderungen und Modifikationen können durchgeführt werden, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
Wie voranstehend beschrieben wurde, sieht die vorliegenden Erfindung einen dynamischen Speicher und ein dynamisches Speichersystem vor, welche zuverlässig Daten auf den Bitleitungen wiedergewinnen und bei hoher Geschwindigkeit und mit richtigen verschiedenen -Zeitgaben arbeiten.

Claims

1. Steuerschaltung für eine Halbleiterspeichereinrichtung, umfassend:

einen RAS-Eingangsanschluß (93-98) zum Empfang eines externen Zeilen-Adressstrobe (RAS)-Signals;

eine Zeilen-Steuerschaltung (91) einschließlich einer Zeilenadressen-Steuerschaltung zur Steuerung von Zeilenadressen für die Halbleiterspeichereinrichtung und eine Wortleitungs-Ansteuerschaltung (22) zur Ansteuerung von Wortleitungen;

eine Spalten-Steuerschaltung (92) einschließlich einer Spaltenadressen-Steuerschaltung (27) zur Steuerung von Spaltenadressen für die Halbleiterspeichereinrichtung und einer Ausgangssteuerschaltung (32) zur Steuerung einer Datenausgabe;

einen Generator (1-5) für interne -Signale zur Erzeugung von wenigstens einem ersten internen - Signal

welches an die Zeilen- Steuerschaltung (91) geliefert wird, und eines zweiten internen -Signals

welches an die Spalten-Steuerschaltung (92) geliefert wird, so daß die Niedrigpegelzeit des ersten internen -Signals ( ) um wenigstens eine erste Verzögerungszeit (τ1) erweitert wird und länger ist als die Niedrigpegelzeit des externen -Signals und auch länger als die Niedrigpegelzeit des zweiten internen -Signals

2. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Niedrigpegelzeit des zweiten internen -Signals

um wenigstens eine zweite Verzögerungszeit (τ2) erweitert wird und länger ist als die Niedrigpegelzeit des externen -Signals.

3. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Generator (1-5) für interne -Signale ein drittes internes - Signal

erzeugt, welches an eine Spalten- Dekodierungssteuerung (30) in der Spalten- Steuerschaltung (92) geführt wird, um zu dekodierende Spalten-Adressignale so zu steuern, daß die Niedrigpegelzeit des dritten internen -Signals

um wenigstens eine dritte Verzögerungszeit (τ3) erweitert wird und kürzer als die Niedrigpegelzeit des ersten internen -Signals

und länger als die Niedrigpegelzeit des zweiten internen -Signals

ist.

4. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 1, ferner umfassend:

einen Halbleiterchip (61 bis 63) mit dem - Eingangsanschluß (96-98) zum Empfang des externen Zeilen-Adressstrobe- -Signals und mit einer ersten Zeitsteuerungseinrichtung (4) zur Erweiterung der Niedrigpegelzeit des externen -Signals um wenigstens eine erste Verzögerungszeit (τ, τ1), um das erste interne -Signal

bereitzustellen; und

eine Halbleiterspeichereinrichtung (53-2) mit einem ersten Eingangsanschluß (64, 66, 69) zum Empfang des ersten internen -Signals

erweitert durch die erste Zeitsteuerungseinrichtung (4) und zum Zuführen des ersten internen -Signals

an die Zeilen-Steuerschaltung (91), und mit einem zweiten Eingangsanschluß (65, 67, 70) zum Empfang des zweiten internen -Signals und zum Zuführen des zweiten internen -Signals an die Spalten- Steuerschaltung (92).

5. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Halbleiterchip (61, 62) ferner eine zweite Zeitsteuerungseinrichtung (5) zum Erweitern der Niedrigpegelzeit des externen -Signals um wenigstens eine zweite Zeitverzögerungszeit ( 2) zu erweitern, um das zweite interne -Signal

bereitzustellen; und

der zweite Eingangsanschluß (65, 67) der Halbleiterspeichereinrichtung (51-2) angeschlossen ist, um das zweite interne -Signal

erweitert durch die zweite Zeitsteuerungseinrichtung (5) zu empfangen und das zweite interne -Signal

an die Spalten-Steuerschaltung (92) zu führen.

6. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 5, dadurch gekennzeichnet, daß der Halbleiterchip (62) ferner eine dritte Zeitsteuerungseinrichtung (5-2) zur Erweiterung der Niedrigpegelzeit des externen -Signals um wenigstens eine dritte Verzögerungszeit (τ3) umfaßt, um ein drittes internes -Signal

bereitzustellen; und

die Halbleiterspeichereinrichtung (51-2) einen dritten Eingangsanschluß (68) umfaßt, um das dritte interne - Signal

erweitert durch die dritte Zeitsteuerungseinrichtung (5-2) zu empfangen und das dritte interne -Signal

an die Spalten- Steuerschaltung (92) zu führen.

7. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 2, 3, 5 oder 6, dadurch gekennzeichnet, daß die erste Verzögerungszeit (τ1) länger als die zweite Verzögerungszeit (τ2) ist.

8. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 3 oder 6, dadurch gekennzeichnet, daß die erste Verzögerungszeit (τ1) länger als die dritte Verzögerungszeit (τ3) ist, und die dritte Verzögerungszeit (τ3) länger als die zweite Verzögerungszeit (τ2) ist.

9. Steuerschaltung für eine Halbleiterspeichereinrichtung nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, daß das - Signal ein Impulssignal ist, welches eine Breite von weniger als 80 nsek. aufweist, und die erste Zeitsteuerungseinrichtung (4) für die erste Verzögerungszeit (τ1) zeitlich aktiviert wird, nachdem die erste Zeitsteuerungseinrichtung (4) auf ein Wortleitungs-Ansteuersignal (WDRV) anspricht.

10. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 2, 3, 5 oder 6 dadurch gekennzeichnet, daß das - Signal ein Impulssignal ist, welches eine Breite von weniger als 80 nsek. aufweist, und die zweite Zeitsteuerungseinrichtung (5) für die zweite Verzögerungszeit (τ2) zeitlich aktiviert wird, nachdem die zweite Zeitsteuerungseinrichtung (5) auf ein Wortleitungs-Ansteuersignal (WDRV) anspricht.

11. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 3 oder 6, dadurch gekennzeichnet, daß das - Signal ein Impulssignal mit einer Breite von weniger als 80 nsek. ist, und die dritte Zeitsteuerungseinrichtung (5-2) für die dritte Verzögerungszeit (τ3) zeitlich aktiviert wird, nachdem die dritte Zeitsteuerungseinrichtung (5-2) auf ein Wortleitungs- Ansteuersignal (WDRV) anspricht.

12. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 1 oder 4, dadurch gekennzeichnet, daß die erste Zeitsteuerungseinrichtung (4) umfaßt eine erste Inverterschaltung (12) zum Empfang eines Wortleitungs- Ansteuersignals (WDRV), eine erste Verzögerungsschaltung (11), die mit dem Ausgang der ersten Inverterschaltung (12) verbunden ist, um das Wortleitungs-Ansteuersignal um eine erste Verzögerungszeit (τ1) zu verzögern, und eine NAND-Gatterschaltung (10) mit zwei Eingängen, die einen ersten Eingang zum Empfang des Wortleitungs- Ansteuersignals und einen mit dem Ausgang der ersten Verzögerungsschaltung (11) verbundenen zweiten Eingang aufweist.

13. Steuerschaltung für eine Halbleiterspeichereinrichtung nach Anspruch 2 oder 5, dadurch gekennzeichnet, daß die zweite Zeitsteuerungseinrichtung (5) umfaßt: eine zweite Inverterschaltung (16) zum Empfang eines Wortleitungs-Ansteuersignals (WDRV), eine zweite Verzögerungsschaltung (15), die mit dem Ausgang der zweiten Inverterschaltung (16) verbunden ist, um das Wortleitungs-Ansteuersignal um die zweite Verzögerungszeit (τ2) zu verzögern, und eine zweite NAND-Gatterschaltung (14) mit zwei Eingängen, die einen ersten Eingang zum Empfang des Wortleitungs- Ansteuersignals und einen mit dem Ausgang der zweiten Verzögerungsschaltung (15) verbundenen zweiten Eingang aufweist.

14. Steuerschaltung einer Halbleiterspeichereinrichtung nach Anspruch 3 oder 6, dadurch gekennzeichnet, daß die dritte Zeitsteuerungseinrichtung (5-2) umfaßt: eine dritte Inverterschaltung (16-2) zum Empfang eines Wortleitungs- Ansteuersignals (WDRV), eine dritte Verzögerungsschaltung (15-2), die mit dem Ausgang der dritten Inverterschaltung (16-2) verbunden ist, um das Wortleitungs-Ansteuersignal um die dritte Verzögerungszeit (τ3) zu verzögern, und eine dritte NAND-Gatterschaltung (14-2) mit zwei Eingängen, die einen ersten Eingang zum Empfang des Wortleitungs-Ansteuersignals und einen mit dem Ausgang der dritten Verzögerungsschaltung (15-2) verbundenen zweiten Eingang aufweist.

15. Halbleiterspeichereinrichtungssystem umfassend eine Steuerschaltung nach irgendeinem der vorangehenden Ansprüche und einen Halbleiterspeicher, der angeordnet ist, um durch die Steuerschaltung gesteuert zu werden.