DE10110157A1 - Halbleitervorrichtung mit verringertem Stromverbrauch im Standby-Zustand - Google Patents
Halbleitervorrichtung mit verringertem Stromverbrauch im Standby-ZustandInfo
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Abstract
Ein Logikabschnitt (2) gibt an einen DRAM-Abschnitt (4) vor dem Übergang in die Ruhebetriebsart mit verringertem Stromverbrauch eine Startadresse und eine Endadresse aus, die ein Speichergebiet angeben, in dem zu speichernde Daten liegen. In der Ruhebetriebsart hält eine Auffrisch-Steuereinheit (132) die Startadresse und die Endadresse und steuert das Auffrischen, das nur für Daten in einem Gebiet, die ein Auffrischen erfordern, ausgeführt wird. Die Stromversorgung des Logikabschnitts (2) wird in der Ruhebetriebsart in den ausgeschalteten Zustand eingestellt, wobei eine Halbleitervorrichtung (1) dementsprechend beim Halten von Daten einen niedrigeren Strom verbrauchen kann.
Description
Die Erfindung betrifft das Gebiet der Halbleitervorrichtungen
und insbesondere die Verringerung des Stromverbrauchs im
Standby-Zustand einer Halbleitervorrichtung, die eine dynami
sche Halbleiterspeichervorrichtung enthält, die aufgefrischt
werden muß.
Seit kurzem werden mit dem umfassenden Gebrauch persönlicher
digitaler Assistenten kleinere Halbleiterspeichervorrichtun
gen mit niedrigerem Leistungsverbrauch gefordert. Häufig wird
eine Halbleiterspeichervorrichtung verwendet, die mit einem
Mikrocomputer und einer großen Logikschaltung auf einem Chip
integriert ist. Eine integrierte Schaltung, in der zur Reali
sierung eines Systems auf einem Chip verschiedene derartige
große Schaltungen angebracht sind, wird hier als System-LSI
bezeichnet.
Vor der Diskussion einer Verringerung des Speisestromver
brauchs der System-LSI wird zunächst die Struktur einer Halb
leiterspeichervorrichtung beschrieben.
Fig. 35 ist ein schematischer Blockschaltplan einer Struktur
einer Halbleiterspeichervorrichtung 1000.
Wie in Fig. 35 gezeigt ist, enthält die Halbleiterspeicher
vorrichtung 1000 einen externen Taktsignal-Eingangsanschluß
1116, der die von außen zugeführten komplementären Taktsig
nale ext.CLK und ext./CLK empfängt, die Takteingabepuffer
1084 und 1085, die die dem externen Taktsignal-Eingangsan
schluß 1116 zugeführten Taktsignale puffern, eine Schaltung
1118 zur Erzeugung eines internen Steuertaktsignals, die die
jeweiligen Ausgangssignale der Takteingabepuffer 1084 und
1085 empfängt, um ein internes Taktsignal int.CLK zu erzeu
gen, und einen Betriebsartdecodierer 1120, der ein externes
Steuersignal empfängt, das über die gemäß dem internen Signal
int.CLK arbeitenden Eingabepuffer 1112-1120 einem Eingangsan
schluß 1110 für das externe Taktsignal zugeführt wird.
Der Eingangsanschluß 1110 für das externe Taktsignal empfängt
ein Taktfreigabesignal CKE, ein Chipauswahlsignal /CS, ein
Zeilenadressen-Freigabesignal /RAS, ein Spaltenadressen-Frei
gabesignal /CAS und ein Schreibsteuersignal /WE.
Das Taktfreigabesignal CKE wird verwendet, um ein Steuersig
nal in den Chip eingeben zu können. Wenn dieses Signal nicht
aktiviert ist, ist keine Eingabe des Steuersignals möglich,
wobei die Halbleiterspeichervorrichtung 1000 kein von außen
eingegebenes Signal annimmt.
Das Chipauswahlsignal /CS wird verwendet, um zu bestimmen, ob
ein Befehlssignal eingegeben wird oder nicht. Wenn dieses
Signal aktiviert (auf dem L-Pegel) ist, wird auf der steigen
den Flanke des Taktsignals gemäß einer Kombination von Pegeln
anderer Steuersignale ein Befehl identifiziert.
Der Betriebsartdecodierer 1120 gibt ein internes Steuersignal
zum Steuern einer Operation einer internen Schaltung der
Halbleiterspeichervorrichtung 1000 gemäß diesen externen
Steuersignalen aus. Der Betriebsartdecodierer 1120 gibt als
interne Steuersignale ein Signal ROWA, ein Signal COLA, ein
Signal ACT, ein Signal PC, ein Signal READ, ein Signal WRITE,
ein Signal APC und ein Signal SR aus.
Das Signal ROWA gibt an, daß ein Zeilenzugriff ausgeführt
wird, das Signal COLA gibt an, daß ein Spaltenzugriff ausge
führt wird, und das Signal ACCT wird verwendet, um das Akti
vieren einer Wortleitung anzuweisen.
Das Signal PC spezifiziert eine Vorladeoperation zum Ab
schließen einer Zeilenschaltungsoperation. Das Signal READ
weist eine Spaltenschaltung an, eine Leseoperation auszufüh
ren, während das Signal WRITE die Spaltenschaltung anweist,
eine Schreiboperation auszuführen.
Das Signal APC spezifiziert die Autovorladeoperation. Wenn
die Autovorladeoperation bestimmt ist, wird gleichzeitig mit
dem Ende eines Burst-Zyklus automatisch die Vorladeoperation
gestartet. Das Signal SR bestimmt eine Selbstauffrischopera
tion. Wenn die Selbstauffrischoperation beginnt, wird ein
Selbstauffrisch-Zeitgeber betätigt. Nachdem eine bestimmte
Zeitdauer vergangen ist, wird eine Wortleitung aktiviert und
die Auffrischoperation begonnen.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen
Selbstauffrisch-Zeitgeber 1054, dessen Operation gestartet
wird, wenn durch das Signal SR die Selbstauffrisch-Betriebs
art bestimmt ist, woraufhin er nach einer bestimmten Zeit die
Aktivierung einer Wortleitung, d. h. den Start der Auffrisch
operation, bestimmt, und einen Auffrischadressenzähler 1056
zum Erzeugen einer Auffrischadresse gemäß einer Anweisung vom
Selbstauffrisch-Zeitgeber 1054.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen
Referenzpotential-Eingangsanschluß 1022, der das Signal VREF
empfängt, das als Referenz verwendet werden soll, um zu
bestimmen, ob ein Eingangssignal auf dem H- oder auf dem L-
Pegel ist, ein Betriebsartregister 1046, das ein über einen
Adressensignal-Eingangsanschluß 1112 zugeführtes Adressensig
nal sowie Informationen in bezug auf eine vorgegebene Ar
beitsbetriebsart, z. B. Informationen in bezug auf die Burst-
Länge gemäß einer Kombination der obenbeschriebenen externen
Steuersignale, hält, einen Zeilenadressenzwischenspeicher
1250, der über die gemäß einem internen Taktsignal int.CLK2
arbeitenden Adresseneingabepuffer 1032-1038 die Adressensig
nale empfängt, um bei der Eingabe einer Zeilenadresse die
eingegebene Zeilenadresse zu halten, einen Spaltenadressen
zwischenspeicher 1550, der die Adressensignale A0-A12 emp
fängt, um bei der Eingabe einer Spaltenadresse diese Spalten
adresse zu halten, einen Multiplexer 1058, der die jeweiligen
Ausgangssignale von dem Auffrischadressenzähler 1056 und von
dem Zeilenadressen-Zwischenspeicher 1250 empfängt, um im
Normalbetrieb das Ausgangssignal vom Zeilenadressen-Zwischen
speicher 1250 und im Selbstauffrischbetrieb das Ausgangssig
nal vom Auffrischadressenzähler 1056 auszuwählen und das aus
gewählte Signal dementsprechend auszugeben, und einen Zeilen
vordecodierer 1136, der ein Ausgangssignal vom Multiplexer
1058 empfängt, um eine Zeilenadresse vorzudecodieren.
Ferner enthält die Halbleiterspeichervorrichtung 1000 einen
Burst-Adressenzähler 1060, der anhand der im Spaltenadressen-
Zwischenspeicher 1550 gehaltenen Spaltenadresse gemäß den
Burst-Längen-Daten vom Betriebsartregister 1046 eine interne
Spaltenadresse erzeugt, einen Spaltenvordecodierer 1134, der
ein Ausgangssignal des Burst-Adressenzählers 1060 empfängt,
um eine entsprechende Spaltenadresse vorzudecodieren, einen
Bankadressen-Zwischenspeicher 1052, der die einem Adressen
eingangsanschluß über die gemäß dem internen Taktsignal
int.CLK arbeitenden Eingabepuffer 1040-1044 zugeführten Bank
adressen BA0-BA2 empfängt, und einen Bankdecodierer 1122, der
ein Ausgangssignal des Bankadressen-Zwischenspeichers 1052
empfängt, um eine Bankadresse zu decodieren.
Das dem Adressensignal-Eingangsanschluß 112 zugeführte Adres
sensignal wird außerdem verwendet, um Daten durch eine Kombi
nation irgendwelcher Bits in das Betriebsartregister zu
schreiben, wenn Arbeitsbetriebsartinformationen in das Be
triebsartregister geschrieben werden. Zum Beispiel sind die
Burst-Länge BL, der Wert der CAS-Latenzzeit CL und derglei
chen durch eine Kombination einer vorgegebenen Anzahl von
Bits eines Adressensignals bestimmt.
Die Bankadressensignale BA0-BA2 bestimmen sowohl beim Zeilen
zugriff als auch beim Spaltenzugriff eine Zugriffsbank. Ge
nauer werden die den Adressensignal-Eingabepuffern 1040-1044
jeweils beim Zeilenzugriff und beim Spaltenzugriff zugeführ
ten Bankadressensignale BA0-BA2 durch den Bankadressen-Zwi
schenspeicher 1052 erfaßt und daraufhin durch den Bankdeco
dierer 1122 decodiert, um sie an jeden Speicheranordnungs
block (Bank) zu senden.
Außerdem enthält die Halbleiterspeichervorrichtung 1000 die
jeweils als die Bänke 0-7 für eine unabhängige Lese/Schreib-
Operation dienenden Speicheranordnungsblöcke 100a-100g, einen
Zeilendecodierer 1244 zum Auswählen einer Zeile (Wortleitung)
in einer entsprechenden Bank gemäß den jeweiligen
Ausgangssignalen vom Bankdecodierer 1122 und vom Zeilenvorde
codierer 1136, einen Spaltendecodierer 1242 zum Auswählen
einer Spalte (Bitleitungspaar) in einer entsprechenden Bank
gemäß einem Ausgangssignal vom Spaltenvordecodierer 1134, ei
nen E/A-Port 1266, der in einer Leseoperation aus einer aus
gewählten Speicherzelle in einer ausgewählten Bank gelesene
Daten einem globalen E/A-Bus G-I/O zuführt, während er in
einer Schreiboperation über den Bus G-I/O übertragene Daten
einer entsprechenden Bank zuführt, eine Daten-Eingabe/Aus
gabe-Schaltung 1086, die in einer Schreiboperation von außen
zugeführte Schreibdaten hält und sie dem Bus G-I/O zuführt,
während sie in einer Leseoperation über den Bus G-E/O über
tragene gelesene Daten hält, und die Zweirichtungs-Ein
gabe/Ausgabe-Puffer 1072-1082 zum Übertragen von Eingabe/Aus
gabe-Daten DQ0-DQ31 zwischen der Daten-Eingabe/Ausgabe-Schal
tung 1086 und dem Daten-Eingabe/Ausgabe-Anschluß 1070.
Die Zweirichtungs-Eingabe/Ausgabe-Puffer 1072-1082 arbeiten
gemäß den im Betriebsartregister 1046 gehaltenen Arbeitsbe
triebsartdaten synchron zum internen Taktsignal.
Fig. 36 zeigt ein von außen an eine System-LSI angelegtes
Stromversorgungspotential.
Wie Fig. 36 zeigt, enthält die System-LSI einen Chip CH, auf
dem ein Logikabschnitt LD und ein DRAM-Abschnitt MEM ange
bracht sind. Der DRAM-Abschnitt enthält eine Stromversor
gungs-Erzeugungsschaltung VGEN1, die das erhöhte Potential
VPP erzeugt, und eine Stromversorgungs-Erzeugungsschaltung
VGEN2, die das Substratpotential VBB erzeugt.
Der Logikabschnitt LG empfängt das über einen Anschluß T50
von außen angelegte Speisepotential LVDDH von 3,3 V und das
über einen Anschluß T51 von außen angelegte Potential LVDDL
von 1,5 V. Der DRAM-Abschnitt MEM empfängt das über einen
Anschluß T52 von außen angelegte Speisepotential DVDDH von
3,3 V und das über einen Anschluß T53 von außen angelegte
Speisepotential DVDDL von 1,5 V.
Um in einer solchen System-LSI den Speisestromverbrauch im
Standby-Zustand zu senken und gleichzeitig die in einer Spei
cherzelle des DRAM-Abschnitts MEM gespeicherten Daten zu er
halten, werden die an den Logikabschnitt LG angelegten Spei
sepotentiale LVDDH und LVDDL auf 0 V eingestellt, so daß der
Stromversorgungsstrom nicht weiter angelegt wird. Auf diese
Weise kann im Standby-Zustand der Stromverbrauch in dem Lo
gikabschnitt LG verringert werden.
Vorzugsweise lassen sich persönliche digitale Assistenten und
dergleichen mit einer Batterie so lange wie möglich betrei
ben. Hierzu muß der Stromverbrauch der System-LSI so weit wie
möglich verringert werden.
Um die in einer Speicherzelle gespeicherten Daten zu erhal
ten, benötigt der in der System-LSI enthaltene DRAM-Abschnitt
selbst im Standby-Zustand eine Auffrischoperation. Die Auf
frischoperation wird entweder in jedem Zyklus in regelmäßigen
Abständen ausgeführt oder es werden sämtliche Speicherzellen
nacheinander aufgefrischt, wobei dieses aufeinanderfolgende
Auffrischen in regelmäßigen Abständen ausgeführt wird. Auf
jeden Fall wird während der Zeitdauer, in der die Auffrisch
operation ausgeführt wird, in dem DRAM-Abschnitt irgendeine
Schaltungsoperation ausgeführt, die bei Aktivierung eines
Transistors von einem Leckstrom begleitet ist. Der Leckstrom
im Betrieb und im Standby-Zustand steigt, wenn die Schwellen
spannung eines verwendeten MOS-Transistors gesenkt wird, um
die Betriebsgeschwindigkeit zu erhöhen und das Stromversor
gungspotential zu senken. Im Ergebnis steigt der Stromver
brauch der gesamten Vorrichtung.
Fig. 37 zeigt das an die Peripherieschaltungsanordnung des in
Fig. 36 gezeigten DRAM-Abschnitts MEM angelegte Stromversor
gungspotential.
Wie in den Fig. 36 und 37 gezeigt ist, wird das an den DRAM-
Abschnitt MEM angelegte Stromversorgungspotential DVDDL einer
Taktsteuereinheit 1402, einer Zeilen-Befehlssteuereinheit
1404, einer Spalten-Befehlssteuereinheit 1406, einer Zeilen-
Adressensteuereinheit 1408, einer Bank-Adressensteuereinheit
1410, einer Spalten-Adressensteuereinheit 1412, einer Ein
gangs/Ausgangs-Datensteuereinheit 1414 und einer Selbstauf
frisch-Steuereinheit 1416 zugeführt. Außerdem wird das Spei
sepotential DVDDL von außen der Peripherieschaltungsanordnung
mit Ausnahme des in Fig. 36 gezeigten Speicheranordnungsab
schnitts zugeführt. Aus diesem Grund wird im Standby-Zustand
in jeder Schaltung, die in der Auffrischoperation nicht er
forderlich ist, z. B. in der Eingabe/Ausgabe-Datensteuerein
heit 1414 und dergleichen, ein beträchtlicher Leckstrom er
zeugt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halblei
tervorrichtung mit einem Ruhezustand zu schaffen, die im
Standby-Zustand weniger Stromversorgungsstrom verbraucht,
während die in einem DRAM-Abschnitt gespeicherten Informatio
nen erhalten werden.
Diese Aufgabe wird erfindungsgemäß gelöst durch eine Halblei
tervorrichtung nach Anspruch 1. Weiterbildungen der Erfindung
sind in den abhängigen Ansprüchen angegeben.
Kurz gesagt betrifft die Erfindung eine Halbleitervorrich
tung, die in einer Normalbetriebsart Daten sendet/empfängt,
während sie in der Ruhebetriebsart ein Auffrischen der ge
speicherten Daten mit verringertem Stromverbrauch ausführt.
Die Halbleitervorrichtung enthält eine Speicheranordnung,
eine erste Peripherieschaltung und eine zweite Peripherie
schaltung.
Die Speicheranordnung enthält mehrere in einer Matrix von
Zeilen und Spalten angeordnete Speicherzellen. In der Normal
betriebsart gibt die erste Peripherieschaltung in einer Spei
cherzelle zu speichernde Daten ein/aus. In der Ruhebetriebs
art wird der Betrieb der ersten Peripherieschaltung angehal
ten, um den Stromverbrauch zu verringern. Die zweite Periphe
rieschaltung steuert in der Ruhebetriebsart das Auffrischen
der in einer Speicherzelle gehaltenen Daten.
Dementsprechend besteht ein Hauptvorteil der Erfindung darin,
daß durch Anhalten des Betriebs der ersten Peripherieschal
tung in der Ruhebetriebsart der Stromverbrauch verringert
werden kann.
Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben
sich aus der Beschreibung von Ausführungsformen der Erfindung
anhand der Figuren. Von den Figuren zeigen:
Fig. 1 einen schematischen Blockschaltplan einer Struktur
einer Halbleitervorrichtung 1 gemäß einer ersten Aus
führungsform der Erfindung;
Fig. 2 einen Blockschaltplan einer Struktur einer Auffrisch
steuereinheit 132 in Fig. 1;
Fig. 3 einen Schaltplan einer hierarchischen Stromversor
gungsstruktur;
Fig. 4 ein Signalformdiagramm einer Operation einer Schal
tung mit der in Fig. 3 gezeigten hierarchischen
Stromversorgungsstruktur;
Fig. 5 einen Blockschaltplan eines ersten Beispiels eines
Adressenzählers 312 in Fig. 2;
Fig. 6 ein Signalformdiagramm einer Operation des Adressen
zählers 312 in Fig. 5;
Fig. 7 einen Blockschaltplan einer Struktur eines
Adressenzählers 312a als Abwandlung des Adressenzäh
lers 312;
Fig. 8 ein Operations-Signalformdiagramm einer Operation des
Adressenzählers 312a in Fig. 7;
Fig. 9 das externe Zuführen der Stromversorgung für eine
Halbleitervorrichtung gemäß einer zweiten Ausfüh
rungsform;
Fig. 10 eine Struktur, in der das Stromversorgungspotential
an eine interne Schaltung eines in Fig. 9 gezeigten
DRAM-Abschnitts angelegt wird;
Fig. 11 ein erstes Beispiel der Gruppierung der in Fig. 10
gezeigten Peripherieschaltungen PCKT1 und PCKT2;
Fig. 12 ein zweites Beispiel der Gruppierung der Peripherie
schaltungen;
Fig. 13 ein drittes Beispiel der Gruppierung der Peripherie
schaltungen;
Fig. 14 eine schematische Darstellung einer Struktur einer
Speicheranordnung;
Fig. 15 eine Struktur eines Randabschnitts, der eine für die
Schreiboperation verwendete E/A-Leitung durch Anhal
ten der Stromversorgung deaktiviert;
Fig. 16 einen Schaltplan einer Struktur eines Flipflops 1172a
in Fig. 15;
Fig. 17 das Anlegen der Stromversorgung vor und nach einem
Leseverstärker 1154 in Fig. 14;
Fig. 18 einen Schaltplan einer Struktur eines Leseverstärkers
1154 und einer Entzerrschaltung 528 in Fig. 17;
Fig. 19 einen Blockschaltplan, der zeigt, daß für einen Teil
eines Blocks ein Transistor mit einem hohen Schwel
lenwert verwendet wird, um den Stromverbrauch eines
Auffrischsteuerabschnitts zu verringern;
Fig. 20 einen Schaltplan einer Schaltungsstruktur zum
Multiplexieren einer Adresse im Normalbetrieb und ei
ner Adresse beim Selbstauffrischen;
Fig. 21 einen Schaltplan einer zweiten Struktur zum Multiple
xieren von Adressen;
Fig. 22 einen Schaltplan einer Struktur einer Pegelumsetz
schaltung;
Fig. 23 einen Schaltplan einer Struktur einer Auswahlschal
tung 620 in Fig. 21;
Fig. 24 einen Schaltplan einer Struktur einer ersten Pegelum
setzschaltung 660 zum Umsetzen des Pegels von 1,5 V
auf 3,3 V;
Fig. 25 einen Schaltplan einer Struktur einer Pegelumsetz
schaltung 680 als zweites Beispiel der Pegelumset
zung;
Fig. 26 einen Schaltplan einer Struktur einer Pegelumsetz
schaltung 710 als drittes Beispiel der Pegelumset
zung;
Fig. 27 einen Schaltplan einer Struktur einer Spaltenauswahl
leitungs-Festsetzschaltung 730;
Fig. 28 einen Schaltplan einer Struktur einer Spaltenauswahl
leitungs-Festsetzschaltung 740 als zweites Beispiel
zum Festsetzen einer Spaltenauswahlleitung;
Fig. 29 einen Schaltplan einer Struktur einer Spaltenauswahl
leistungs-Festsetzschaltung 757 als drittes Beispiel
zum Festsetzen einer Spaltenauswahlleitung;
Fig. 30 einen Blockschaltplan einer Struktur einer Halb
leitervorrichtung 800 gemäß einer dritten Ausfüh
rungsform;
Fig. 31 einen Schaltplan einer Struktur einer DRAM-Strom
versorgungsschaltung 810 in Fig. 30;
Fig. 32 einen Schaltplan einer Struktur einer Takt/Rücksetz-
Steuerschaltung 806 in Fig. 30;
Fig. 33 ein Operations-Signalformdiagramm einer Ruhebetriebs
art des DRAM-Abschnitts der Halbleitervorrichtung in
Fig. 30;
Fig. 34 ein Signalformdiagramm einer Operation zur Rückkehr
aus der Ruhebetriebsart in Fig. 33 in eine Arbeitsbe
triebsart;
Fig. 35 den bereits erwähnten schematischen Blockschaltplan
einer Struktur einer Halbleiterspeichervorrichtung
1000;
Fig. 36 die bereits erwähnte Darstellung des von außen an die
System-LSI angelegten Stromversorgungspotentials; und
Fig. 37 die bereits erwähnte Darstellung des an eine Periphe
rieschaltung des DRAM-Abschnitts MEM in Fig. 36 ange
legten Stromversorgungspotentials.
Fig. 1 ist ein schematischer Blockschaltplan einer Struktur
einer Halbleitervorrichtung 1 gemäß einer ersten Ausführungs
form der Erfindung.
Wie in Fig. 1 gezeigt ist, enthält die Halbleitervorrichtung
1 einen großen an eine Gruppe externer Pinanschlüsse PG ange
schlossenen Logikabschnitt 2 zum Ausführen einer bestimmten
Verarbeitung und einen über eine interne Zwischenverbindung
an den Logikabschnitt 2 angeschlossenen DRAM-Abschnitt 4 zum
Speichern der von dem Logikabschnitt 4 benötigten Daten. Der
Logikabschnitt 2 gibt an den DRAM-Abschnitt 4 die Taktsignale
CLK und /CLKJ, die Steuersignale CKE, /CS, /RAS, /CAS und
/WE, das Referenzpotential Vref für die Eingabe von Daten,
die Zeilenadressensignale RA0-RA12, die Spaltenadressensig
nale CA0-CA10 und die Bankadressensignale BA0-BA2 aus. Der
Logikabschnitt 2 und der DRAM-Abschnitt 4 senden und empfan
gen die Datensignale DQ0-DQ31.
Falls der Logikabschnitt 2 und der DRAM-Abschnitt 4 auf einem
Chip integriert sind, kann die Anzahl der Signalleitungen für
die Datenübertragung im Vergleich zu einem Logikabschnitt und
einem DRAM-Abschnitt, die auf getrennten Chips angebracht
sind, einfacher erhöht werden. Somit besitzt die in Fig. 1
gezeigte Struktur keine sogenannte Adressenpin-Multiplexie
rung, sondern getrennte Leitungen für die Spaltenadresse und
die Zeilenadresse, die von dem Logikabschnitt an den DRAM-
Abschnitt übertragen werden.
Der DRAM-Abschnitt 4 enthält die Takteingabepuffer 50 und 52,
die die vom Logikabschnitt 2 zugeführten komplementären Puf
fertaktsignale CLK und /CLK puffern, eine Schaltung 118 zur
Erzeugung eines internen Steuertaktsignals, die die jeweili
gen Ausgangssignale der Takteingabepuffer 50 und 52 empfängt
und ein internes Taktsignal int.CLK ausgibt, die Eingabepuf
fer 12-20, die gemäß dem internen Taktsignal int.CLK die
Steuersignale CKE, /CS, /RAS, /CAS und /WE empfangen, und
einen Betriebsartdecodierer 120, der über die Eingabepuffer
12-20 Steuersignale empfängt und ein internes Steuersignal
zum Steuern einer Operation einer internen Schaltung ausgibt.
Das Taktfreigabesignal CKE wird verwendet, um die Eingabe
eines Steuersignals in den Chip zu ermöglichen. Wenn das
Taktfreigabesignal nicht aktiviert ist, ist die Eingabe des
Steuersignals nicht erlaubt, wobei der DRAM-Abschnitt 4 keine
Daten an den Logikabschnitt sendet oder von ihm empfängt.
Das Chipauswahlsignal /CS wird verwendet, um zu bestimmen, ob
ein Befehlssignal zugeführt wird. Während der Zeitdauer, in
der dieses Signal aktiviert ist (L-Pegel), wird auf der stei
genden Flanke des Taktsignals ein Befehl gemäß einer Kombina
tion von Pegeln anderer Steuersignale identifiziert.
Der Betriebsartdecodierer 120 gibt als interne Steuersignale
beispielsweise ein Signal ROWA, ein Signal COLA, ein Signal
ACT, ein Signal PC, ein Signal READ, ein Signal WRITE, ein
Signal APC und ein Signal SR aus.
Das Signal ROWA gibt an, daß ein Zeilenzugriff ausgeführt
wird, das Signal COLA gibt an, daß ein Spaltenzugriff ausge
führt wird, und das Signal ACT ist ein Signal, das die Akti
vierung einer Wortleitung bestimmt.
Das Signal PC spezifiziert eine Vorladeoperation, die an
weist, daß eine Zeilenschaltungsoperation abgeschlossen wird.
Das Signal READ weist eine Spaltenschaltung an, eine Leseope
ration auszuführen, während das Signal WRITE eine Spalten
schaltung anweist, eine Schreiboperation auszuführen.
Das Signal APC bestimmt eine Autovorladeoperation. Wenn die
Autovorladeoperation bestimmt wird, wird gleichzeitig mit dem
Ende eines Burst-Zyklus automatisch die Vorladeoperation ge
startet. Das Signal SR spezifiziert eine Selbstauffrischope
ration. Das Selbstauffrischsignal SR wird beispielsweise er
zeugt, wenn in einer Standby-Betriebsart von dem Logikab
schnitt eine Kombination von Steuersignalen zugeführt wird,
die eine Selbstauffrisch-Betriebsart bestimmen. Nachdem eine
bestimmte Zeit vergangen ist, wird dementsprechend die
Selbstauffrischoperation gestartet, wobei ein Selbstauf
frisch-Zeitgeber arbeitet und eine Wortleitung aktiviert wird
und dementsprechend die Auffrischoperation gestartet wird.
Ferner empfängt der DRAM-Abschnitt 4 ein Referenzpotential,
das als Referenz verwendet wird, um zu bestimmen, ob ein Ein
gangssignal auf dem H-Pegel oder auf dem L-Pegel ist.
Ferner enthält der DRAM-Abschnitt 4 ein Betriebsartregister
122, das gemäß einer Kombination eines Adressensignals und
eines von dem Logikabschnitt zugeführten Steuersignals Infor
mationen in bezug auf eine vorgegebene Betriebsart, bei
spielsweise Informationen in bezug auf die Burst-Länge, hält,
einen Zeilenadressen-Zwischenspeicher 124, der die Zeilen
adressensignale RA0-RA12 von dem Logikabschnitt empfängt und
hält, einen Spaltenadressen-Zwischenspeicher 126, der die von
dem Logikabschnitt zugeführten Spaltenadressensignale CA0-
CA10 empfängt und hält, einen Zeilenvordecodierer 140, der
ein Ausgangssignal vom Zeilenadressen-Zwischenspeicher 124
empfängt, um eine Zeilenadresse vorzudecodieren, einen Burst-
Adressen-Zähler 134, der gemäß den Daten über die Burst-Länge
vom Betriebsartregister 122 mit der im Spaltenadressen-Zwi
schenspeicher 126 gehaltenen Spaltenadresse als Referenz eine
interne Spaltenadresse erzeugt, einen Spaltenvordecodierer
142, der ein Ausgangssignal vom Burst-Adressen-Zähler 134
empfängt, um eine entsprechende Spaltenadresse vorzudecodie
ren, einen Bankadressen-Zwischenspeicher 128, der die Bank
adressen BA0-BA2 empfängt, die von dem Logikabschnitt über
die Eingangspuffer 40-44, die gemäß dem internen Taktsignal
int.CLK arbeiten, um einen bestimmten Bankadressenwert zu
erhalten, zugeführt werden, und einen Bankdecodierer 136, der
ein Ausgangssignal vom Bankadressen-Zwischenspeicher 128 emp
fängt, um eine Bankadresse zu decodieren.
Die von dem Logikabschnitt zugeführten Adressensignale werden
verwendet, um gemäß einer Kombination mehrerer Bits Daten in
das Betriebsartregister 10 zu schreiben. Zum Beispiel werden
gemäß einer Kombination einer vorgegebenen Anzahl von Bits
eines Adressensignals Werte der Burst-Länge BL, der CAS-La
tenzzeit CL und dergleichen bestimmt.
Die Bankadressensignale BA0-BA2 bestimmen die jeweiligen
Zugriffsbänke beim Zeilenzugriff und beim Spaltenzugriff.
Genauer werden die von dem Logikabschnitt 2 zugeführten Bank
adressensignale BA0-BA2 sowohl beim Zeilenzugriff als auch
beim Spaltenzugriff von dem Bankadressen-Zwischenspeicher 128
erfaßt, von dem Bankdecodierer 136 decodiert und anschließend
an jeden Speicheranordnungsblock (Bank) gesendet.
Ferner enthält der DRAM-Abschnitt 4 eine Auffrischsteuerein
heit 132, die ein Adressensignal von dem Logikabschnitt und
ein Signal SR, das die Selbstauffrisch-Betriebsart zum Steu
ern des Auffrischens bestimmt, empfängt, und einen Multiple
xer 144, der gemäß dem Signal SR zwischen einem Zeilensteuer
signal und einem Bankbestimmungssignal, die von der Auf
frischsteuereinheit 132 ausgegeben werden, und den jeweiligen
Ausgangssignalen vom Zeilenvordecodierer 140 und vom Bankde
codierer 136 umschaltet.
Ferner enthält der DRAM-Abschnitt 4 die Speicheranordnungs
blöcke 100a-100g, die als die jeweiligen Bänke 0-7 dienen,
wobei die Lese/Schreib-Operation getrennt ausgeführt werden
kann, einen Zeilendecodierer 244 zum Auswählen einer Zeile
(Wortleitung) in einer entsprechenden Bank gemäß einem Aus
gangssignal des Multiplexers 144, einen Spaltenvordecodierer
242 zum Auswählen einer Spalte (Bitleitungspaar) in einer
entsprechenden Bank gemäß einem Ausgangssignal des Spalten
vordecodierers 242, einen E/A-Port 266, der die aus einer
ausgewählten Speicherzelle in einer ausgewählten Bank gelese
nen Daten bei der Leseoperation einem globalen E/A-Bus G-I/O
zuführt, während er in einer Schreiboperation die über den
Bus G-I/O übertragenen Schreibdaten an eine entsprechende
Bank sendet, eine Daten-Eingabe/Ausgabe-Schaltung 130, die in
einer Schreiboperation die von außen zugeführten Schreibdaten
zur Lieferung an den Bus G-I/O hält, während sie in einer
Leseoperation die über den Bus G-I/O übertragenen Lesedaten
hält, und die Daten-Eingabe/Ausgabe-Puffer 72-78 zum Senden
und zum Empfangen der Eingangs/Ausgangs-Daten DQ0-DQ31 zwi
schen der Daten-Eingabe/Ausgabe-Schaltung 130 und dem Logik
abschnitt 2.
Der DRAM-Abschnitt 4 enthält ferner eine VDC-Schaltung 138,
die von außen das Speisepotential VDDH von 3,3 V empfängt, um
beispielsweise das Speisepotential VDD2 von 2,0 V auszugeben.
Fig. 2 ist ein Blockschaltplan einer Struktur der in Fig. 1
gezeigten Auffrischsteuereinheit 132.
Wie in Fig. 2 gezeigt ist, enthält die Auffrischsteuereinheit
132 einen Zeitgeber 302, der das Selbstauffrischsignal SR vom
Betriebsartdecodierer 120 in Fig. 1 empfängt, um eine Stand
by-Zeitdauer zum Auffrischen zu messen, wenn die Betriebsart
auf die Selbstauffrisch-Betriebsart geändert wird, eine Aus
löseimpuls-Erzeugungsschaltung 304, die gemäß einem Ausgangs
signal des Zeitgebers 302 einen Auslöseimpuls TRIG ausgibt,
einen Zykluszeitgeber 306, der ein Zyklussignal CYCLE aus
gibt, das gemäß dem Auslöseimpuls TRIG einen Zyklus der Wort
leitungsaktivierung beim Auffrischen bestimmt, eine RAS-Takt
erzeugungsschaltung 308, die gemäß dem Zyklussignal CYCLE ein
Zeilenbetriebs-Referenztaktsignal RASCK ausgibt, und eine
Verzögerungsschaltung 310 zur Steuerung, die zu vorgegebenen
Zeitpunkten mit dem Taktsignal RASCK als Referenz die Aus
gangssignale EQ, MWL, SO und PC ausgibt. Wenn das interne
Freigabesignal IEN aktiviert ist, gibt die Steuerverzöge
rungsschaltung 310 die Signale EQ, MWL, SO und PC aus.
Das Signal EQ gibt eine Entzerrzeitdauer einer Bitleitung an,
während das Signal MWL eine Aktivierungs-Zeitdauer einer
Hauptwortleitung, das Signal SO eine Aktivierungs-Zeitdauer
eines Leseverstärkers und das Signal PC eine Vorladezeitdauer
angibt.
Ferner enthält die Auffrischsteuereinheit 132 einen Adressen
zähler 312, der beim Einschalten gemäß dem Rücksetzsignal PON
und dem Selbstauffrisch-Rücksetzsignal SRRST zurückgesetzt
wird, wobei er die Startadresse SADR und die Endadresse EADR
von dem Logikabschnitt empfängt und eine Adresse gemäß dem
Taktsignal RASCK inkrementiert. Wenn ein Adressenzählungszy
klus abgeschlossen ist, gibt der Adressenzähler 312 an die
Speichermatrix die Auffrischadresse ReADR und an den Zeitge
ber 302 das Zeitgeber-Rücksetzsignal TRST aus.
Der Zeitgeber 302 in der Auffrischsteuereinheit 132 braucht
nicht schnell zu arbeiten. Somit enthält er einen Transistor,
der selbst im Betrieb einen hohen Schwellenwert und einen
kleinen Leckstrom besitzt. Wenn der Zeitgeber-Schaltungsab
schnitt einen Zeitpunkt erfaßt, wird der Auslöseimpuls TRIG
erzeugt, wobei der Adressenzähler 312 gemäß dem Auslösesignal
TRIG zu arbeiten beginnt. Der Adressenzähler 312 enthält ei
nen Transistor mit niedrigem Schwellenwert. Um den Leckstrom
vor der Erfassung des Zeitpunkts durch den Zeitgeber 302 zu
senken, wird aber durch ein Rücksetzsignal der Standby-Zu
stand gestartet. Der Adressenzähler 312 verwendet die unten
beschriebene hierarchische Stromversorgungsstruktur, wobei
sein Leckstrom im Standby-Zustand verringert werden kann.
Fig. 3 ist ein Schaltplan der hierarchischen Stromversor
gungsstruktur.
In Fig. 3 sind fünf in Serie geschaltete Inverterstufen IV1-
IV5 als interne Schaltungen gezeigt. Im Standby-Zyklus ist
das dem Inverter IV1 der ersten Stufe zugeführte Eingangssig
nal IN auf dem L-Pegel. Die Inverter IV1-IV5 besitzen die
gleiche Struktur und enthalten jeweils einen P-Kanal-MOS-
Transistor PT und einen N-Kanal-MOS-Transistor NT. Diese MOS-
Transistoren PT und NT sind MOS-Transistoren mit niedriger
Schwellenspannung (L-Vth-Transistoren) mit einem kleinen Ab
solutwert der Schwellenspannung.
Diesen Invertern IV1-IV5 werden eine Hauptspeiseleitung 321,
die das Speisepotential Vcc empfängt, eine Unterspeiseleitung
323, die über einen P-Kanal-MOS-Transistor PQ zum Senken des
Leckstroms an die Hauptspeiseleitung 321 angeschlossen ist,
eine Hauptmasseleitung 322, die das Massepotential Vss über
trägt, und eine Untermasseleitung 324, die über einen N-Ka
nal-MOS-Transistor NQ zum Senken des Leckstroms an die Haupt
masseleitung 322 angeschlossen ist, zugeführt. Der Absolut
wert der Schwellenspannung (M-Vth) der MOS-Transistoren PQ
und NQ zum Senken des Leckstroms ist jeweils größer als der
der MOS-Transistoren PT und NT.
Das Gate des MOS-Transistors PQ empfängt das Steuersignal /ϕ,
während das Gate des MOS-Transistors NQ das Steuersignal ϕ
empfängt. In einem aktiven Zyklus, in dem eine interne Schal
tung arbeitet, ist das Steuersignal ϕ auf dem H-Pegel. In
einem Standby-Zyklus, in dem die interne Schaltung im Standby
ist, ist das Steuersignal ϕ auf dem L-Pegel. Demgegenüber ist
das Steuersignal /ϕ im aktiven Zyklus auf dem L-Pegel, wäh
rend es im Standby-Zyklus auf dem H-Pegel ist.
In jedem der Inverter IV1, IV3, IV5. . . ist die Source des P-
Kanal-MOS-Transistors PT in den ungeradzahligen Stufen in den
internen Schaltungen an die Hauptspeiseleitung 321 ange
schlossen, während die Source des N-Kanal-MOS-Transistors NT
an die Untermasseleitung 324 angeschlossen ist. In den Inver
tern IV2, IV4,. . . der geradzahligen Stufen ist die Source
des P-Kanal-MOS-Transistors PT an die Unterspeiseleitung 323
angeschlossen, während die Source des N-Kanal-MOS-Transistors
NT an die Hauptmasseleitung 322 angeschlossen ist.
Fig. 4 ist ein Signalformdiagramm einer Operation einer
Schaltung mit der in Fig. 3 gezeigten hierarchischen Strom
versorgungsstruktur.
Wie in den Fig. 3 und 4 gezeigt ist, ist das Steuersignal ϕ
im Standby-Zyklus auf dem L-Pegel, während das Steuersignal
/ϕ auf dem H-Pegel ist. Das Eingangssignal IN ist auf dem L-
Pegel. In diesem Zustand sind die Leckstromsenk-MOS-Transi
storen PQ und NQ im ausgeschalteten Zustand.
Das Eingangssignal IN der Inverter IV1, IV3 und IV5 der unge
radzahligen Stufen ist jeweils auf dem L-Pegel. Somit ist der
P-Kanal-MOS-Transistor PT im angeschalteten Zustand, während
der N-Kanal-MOS-Transistor NT im ausgeschalteten Zustand ist.
Die Source des P-Kanal-MOS-Transistors PT ist an die Haupt
speiseleitung 321 angeschlossen, während die Source des N-
Kanal-MOS-Transistors NT an die Untermasseleitung 324 ange
schlossen ist.
Wenn der P-Kanal-MOS-Transistor PT angeschaltet ist und dem
entsprechend die Spannung auf dem Pegel Vcc des Speisepoten
tials auf der Hauptspeiseleitung 321 an einen entsprechenden
Ausgangsknoten (Dram) übertragen wird, wird das Drain-Poten
tial gleich dem Source-Potential, wobei kein Strom fließt.
Andererseits empfängt das Gate des N-Kanal-MOS-Transistors NT
ein Signal auf dem L-Pegel, so daß der Transistor dementspre
chend ausgeschaltet wird. Wenn es in diesem Zustand zwischen
der an die Untermasseleitung gekoppelten Source und dem Drain
eine Potentialdifferenz wenigstens von einem bestimmten Wert
gibt, führt dies zu einem Leckstrom. Die Untermasseleitung
324 ist über den Leckstromsenk-MOS-Transistor NQ mit einer
verhältnismäßig hohen Schwellenspannung M-Vth an die Haupt
masseleitung 322 angeschlossen. Somit kann der Leckstromsenk-
MOS-Transistor NQ selbst dann nicht diesen gesamten Leckstrom
entladen, wenn der Leckstrom von den Invertern IV1, IV3 und
IV5. . . zur Untermasseleitung 324 fließt. Folglich wird der
Spannungspegel SVss auf der Untermasseleitung 324 höher als
das Massepotential Vss.
Das Potential SVss auf der Untermasseleitung 324 ist schließ
lich durch eine Beziehung zwischen dem Betrag des über den
Leckstromsenk-MOS-Transistor NQ entladenen Leckstroms und dem
Leckstrom von der in der internen Schaltung enthaltenen In
verterstufe bestimmt. Wenn das Potential SVss auf der Unter
masseleitung 324 höher als das Massepotential Vss wird, wird
der Anteil zwischen dem Gate und der Source des N-Kanal-MOS-
Transistors NT in jedem der Inverter IV1, IV3, IV5. . . der
ungeradzahligen Stufen auf einen Zustand eingestellt, in dem
der Transistor in Sperrichtung betrieben wird. In diesem Fall
wird der Leckstrom weiter verringert.
In den Invertern IV2, IV4. . . der geradzahligen Stufen ist
das Eingangssignal auf dem H-Pegel. In diesen Invertern IV2,
IV4. . . der geradzahligen Stufen ist die Source des P-Kanal-
MOS-Transistors PT an die Unterstromversorgungsleitung 323
angeschlossen, während die Source des N-Kanal-MOS-Transistors
NT an die Hauptmasseleitung 322 angeschlossen ist. In den
Invertern IV2, IV4. . . der geradzahligen Stufen haben die N-
Kanal-MOS-Transistoren die gleiche Source, während der Drain
auf dem Pegel Vss des Massepotentials liegt. In dem P-Kanal-
MOS-Transistor PT wird der Leckstrom selbst im nichtleitenden
Zustand erzeugt.
Zwischen der Hauptspeiseleitung 321 und der Unterspeiselei
tung 323 ist der Leckstromsenk-MOS-Transistor PQ mit einem
verhältnismäßig großen Absolutwert (M-Vth) der Schwellenspan
nung vorgesehen. Der Betrag des Leckstroms von der Hauptspei
seleitung 321 zur Unterspeiseleitung 323 ist durch den Leck
stromsenk-MOS-Transistor PQ bestimmt, wobei die Spannung SVcc
auf der Unterspeiseleitung 323 unter den Pegel des Speisepo
tentials Vcc fällt. Der Spannungspegel von SVcc auf der Un
terspeiseleitung 323 ist schließlich durch eine Relation zwi
schen dem von dem Leckstromsenk-MOS-Transistor PQ zugeführten
Leckstrom und dem Gesamtleckstrom in den Invertern IV2,
IV4. . . der geradzahligen Stufen bestimmt. Wenn die Spannung SVcc
niedriger als das Speisepotential Vcc wird, wird der Teil
zwischen dem Gate und der Source des P-Kanal-MOS-Transistors
PT in den Invertern IV2, IV4,. . . in den Sperrzustand ver
setzt, wobei der Leckstrom weiter verringert wird.
Im aktiven Zyklus ist das Steuersignal ϕ auf dem H-Pegel,
während das Steuersignal /ϕ auf dem L-Pegel ist, wobei die
Leckstromsenk-MOS-Transistoren PQ und NQ eingeschaltet sind,
die Hauptspeiseleitung 321 mit der Unterspeiseleitung 323
verbunden ist und die Hauptmasseleitung 322 mit der Untermas
seleitung 324 verbunden ist.
Dementsprechend ist die Spannung SVcc auf der Unterspeiselei
tung 323 auf dem Speisepotential Vcc, während das Potential
SVss auf der Untermasseleitung 324 auf dem Pegel Vss des Mas
sepotentials ist. In diesem aktiven Zyklus ändert sich das
Eingangssignal IN geeignet gemäß dem Betriebszustand. Die
MOS-Transistoren der Inverter IV1-IV5. . ., die die internen
Schaltungen bilden, sind jeweils MOS-Transistoren mit niedri
ger Schwellenspannung, die mit hoher Geschwindigkeit arbei
ten. Um den Betrieb dieser internen Schaltung sicherzustel
len, wird die Stromversorgungsfähigkeit der Leckstromsenk-
MOS-Transistoren PQ und NQ auf einen hohen Wert eingestellt.
Somit ist die obenbeschriebene hierarchische Struktur dadurch
realisiert, daß als Speiseleitungen eine Hauptspeiseleitung
und eine Unterspeiseleitung vorgesehen sind, während als Mas
seleitungen eine Hauptmasseleitung und eine Untermasseleitung
vorgesehen sind. Auf diese Weise wird die Impedanz der Spei
seleitung/Masseleitung durch die MOS-Transistoren mit niedri
ger Schwellenspannung in den internen Schaltungen erhöht, um
im Standby-Zyklus den Leckstrom zu verringern, während die
Impedanz der Speiseleitung/Masseleitung im aktiven Zyklus
verringert wird, um einen schnellen Betrieb zu erreichen. Der
Adressenzähler 312 in Fig. 2 kann eine solche hierarchische
Stromversorgungsstruktur besitzen, um auf diese Weise eine
Halbleitervorrichtung zu realisieren, die in der Standby-
Zeitdauer, in der in der Ruhebetriebsart kein Auffrischen
ausgeführt wird, einen verringertem Stromverbrauch hat, wäh
rend sie beim Auffrischen mit hoher Geschwindigkeit arbeitet.
In der Standby-Zeitdauer, in der das Selbstauffrischen ausge
führt wird, sind die MOS-Transistoren PQ und NQ ausgeschal
tet, wobei das Substratpotential niedriger als das Source-
Potential des Transistors gemacht wird, um den Leckstrom wei
ter zu verringern. Dadurch, daß der einer gemeinsamen Source-
Leitung eines Leseverstärkers in der Speicheranordnung zuge
führte Strom gesenkt wird, kann der Leckstrom weiter verrin
gert werden.
Fig. 5 ist ein Blockschaltplan eines ersten Beispiels eines
Adressenzählers 312 in Fig. 2.
Wie in Fig. 5 gezeigt ist, enthält der Adressenzähler 312
eine Zwischenspeicherschaltung 332, die die Startadresse SADR
von dem Logikabschnitt empfängt und hält, eine Zwischenspei
cherschaltung 334, die die von dem Logikabschnitt zugeführte
Endadresse EADR empfängt und hält, und einen Zähler 336, der
gemäß dem Taktsignal RASCK von der RAS-Takterzeugungsschal
tung 308 in Fig. 2 eine Hochzähloperation ausführt, die Auf
frischadresse ReADR0 ausgibt und am Ende eines Auffrisch
adressenzyklus das Zeitgeber-Rücksetzsignal TRST ausgibt.
Ferner enthält der Adressenzähler 312 eine Vergleichsschal
tung 338, die die vom Zähler 336 ausgegebene Auffrischadresse
ReADR0 mit der von der Zwischenspeicherschaltung 332 gehalte
nen Startadresse SADR vergleicht, um ein Ausgangssignal zu
aktivieren, wenn die Auffrischadresse ReADR0 gleich der oder
größer als die Startadresse SADR ist, eine Vergleichsschal
tung 340, die die Auffrischadresse ReADR0 mit der von der
Zwischenspeicherschaltung 334 gehaltenen Endadresse EADR ver
gleicht, um ein Ausgangssignal zu aktivieren, wenn die Auf
frischadresse ReADR0 gleich der oder kleiner als die End
adresse EADR ist, eine UND-Schaltung 342, die die jeweiligen
Ausgangssignale der Vergleichsschaltungen 338 und 340 emp
fängt und ein internes Freigabesignal IEN ausgibt, und eine
Pufferschaltung 344, die die Auffrischadresse ReADR0 empfängt
und die Auffrischadresse ReADR an den Zeilendecodierer der
Speicheranordnung ausgibt, wenn das Freigabesignal IEN akti
viert ist.
Fig. 6 ist ein Operations-Signalformdiagramm einer Operation
des in Fig. 5 gezeigten Adressenzählers 312.
Wie in den Fig. 5 und 6 gezeigt ist, wird der DRAM-Abschnitt
vor der Angabe eines Befehls zum Zeitpunkt t1 durch den Lo
gikabschnitt angewiesen, vor dem Übergang in die Ruhebe
triebsart ein Auffrischen auszuführen. Nach dem Zeitpunkt t1
wird das interne Taktsignal CLK gemäß dem Sinken der Speise
spannung des Logikabschnitts auf den L-Pegel festgesetzt und
das dem DRAM-Abschnitt zugeführte Taktsignal deaktiviert.
Zum Zeitpunkt t1 spezifiziert ein durch eine Kombination der
Steuersignale /CS, /RAS, /CAS und /WE bestimmter Befehl eine
Ruhebetriebsart.
In der System-LSI mit dem DRAM ist keine Eingabe einer
Adresse von außen erforderlich. Die Anzahl der externen An
schlüsse steigt selbst dann nicht, wenn die Anzahl der Bits
eines dem DRAM-Abschnitt von dem Logikabschnitt zugeführten
Adressensignals steigt. Somit besteht keine Notwendigkeit,
eine sogenannte Adressenpin-Multiplexierung zu verwenden, so
daß eine Zeilenadresse und eine Spaltenadresse über getrennte
Leitungen übertragen werden.
Von der Logikschaltung werden eine Startadresse und eine End
adresse zur Bestimmung eines aufzufrischenden Gebiets zuge
führt. Beim Auffrischen ist keine Bestimmung einer Spalten
adresse erforderlich. Somit führt die Logikschaltung eine
Auffrisch-Startadresse als Zeilenadressensignale RADD0-RADDn
und eine Auffrisch-Endadresse als Spaltenadressensignale
CADD0-CADDn zu. Das Auffrischen wird zwischen der Start
adresse und der Endadresse ausgeführt, während für andere
Adressen keine Auffrischoperation ausgeführt wird und diese
übersprungen werden. Diese Adressen können z. B. durch eine
Bankadresse spezifiziert werden.
Die Auffrisch-Startadresse SADR und die Auffrisch-Endadresse
EADR werden dem DRAM-Abschnitt von dem Logikabschnitt zuge
führt, wenn der Logikabschnitt den DRAM-Abschnitt vor der
Ruhebetriebsart verwendet, indem ein Speichergebiet erkannt
wird, in dem die Informationen beim Übergang in die Ruhebe
triebsart gehalten werden sollen. Wenn zum Zeitpunkt t1 die
Auffrisch-Startadresse und die Auffrisch-Endadresse in den
Zwischenspeicherschaltungen 332 und 334 im Adressenzähler 312
des DRAM-Abschnitts gehalten werden, wird die Zufuhr der
Stromversorgungsspannung zu dem Logikabschnitt angehalten, um
den Stromverbrauch zu verringern.
Wenn von dem Betriebsartdecodierer 120 in Fig. 1 ein Selbst
auffrischsignal SR in die Auffrischsteuereinheit 132 eingege
ben wird, wird durch einen in dem Zeitgeber 302 in Fig. 2
enthaltenen Ringoszillator ein Referenztakt erzeugt, wobei
nach dem Auffrischen in der Normalbetriebsart ein Übergang in
die Ruhebetriebsart erfolgt und die Standby-Zeitdauer vom
Übergang zu der folgenden Auffrischoperation gemessen wird.
Zum Zeitpunkt t2 führt der Zeitgeber 302 ein vorgegebenes
Ausgangssignal zu, da dies ein vorgegebener Zeitpunkt ist und
dementsprechend die Auslöseimpuls-Erzeugungsschaltung 302 den
Auslöseimpuls TRIG ausgibt. Daraufhin gibt der zyklische
Zeitgeber 306 in einer dem Auffrischzyklus entsprechenden
Zeitdauer das Zyklussignal CYCLE aus, wobei dementsprechend
ein Taktsignal RASCK in den Adressenzähler 312 eingegeben
wird. Das Taktsignal RASCK wird in den Zähler 336 des Adres
senzählers 312 eingegeben, wobei der Zähler 336 nacheinander
das Auffrischadressensignal ReADSR0 ausgibt. Für ein Spei
chergebiet, das keine notwendigen Informationen enthält, ist
die Auffrischoperation aber nicht erforderlich. Um den Strom
verbrauch zu verringern, bestimmen die Vergleichsschaltung
338 und die Vergleichsschaltung 340, ob das momentan durch
den Zähler 336 erzeugte Auffrischadressensignal ReADR0 zwi
schen einer Startadresse und einer Endadresse liegt, wobei
sie dementsprechend das interne Freigabesignal IEN ausgeben.
Vom Zeitpunkt t2 bis zum Zeitpunkt t3 ist das Auffrischadres
sensignal kleiner als die Startadresse. Somit wird ein Aus
gangssignal der Pufferschaltung 344 und außerdem ein internes
Freigabesignal IEN deaktiviert.
An die Speicheranordnung wird keine Auffrischadresse gesen
det, während von der Steuerverzögerungsschaltung 310 kein
Steuersignal gesendet wird. Die Pegel dieser Signale sind
festgesetzt, wobei der Stromverbrauch dementsprechend um den
Betrag des Stroms zum Ansteuern einer Signalleitung durch
diese Signale verringert wird.
Wenn zum Zeitpunkt t3 die vom Zähler 336 ausgegebene Auf
frischadresse ReADR0 und die von der Zwischenspeicherschal
tung 332 gehaltene Startadresse übereinstimmen, ändert sich
ein Ausgangssignal der Vergleichsschaltung 338, wobei das
interne Freigabesignal IEN dementsprechend aktiviert wird, so
daß die Ausführung des Auffrischens gestartet wird.
Wenn zum Zeitpunkt t4 die von der Zwischenspeicherschaltung
334 gehaltene Endadresse EADR und die gemäß dem Taktsignal
RASCK durch den Zähler 336 hochgezählte Auffrischadresse
ReADR0 übereinstimmen, ändert sich ein Ausgangssignal der
Vergleichsschaltung 340, wobei dementsprechend das interne
Freigabesignal IEN deaktiviert wird. Daraufhin wird das Auf
frischen eines erforderlichen Gebiets abgeschlossen und für
die nachfolgenden Adressen kein Auffrischen ausgeführt. Wenn
zum Zeitpunkt t5 die durch den Zähler 336 erzeugten Adressen
sämtlich aufgebraucht sind, gibt der Zähler 336 das Zeitge
ber-Rücksetzsignal TRST aus, wobei die Standby-Zeitdauer er
neut durch den Zeitgeber 302 gemessen wird. In dieser
Standby-Zeitdauer wird der Adressenzähler 312 in der obenbe
schriebenen hierarchischen Stromversorgungsstruktur in einen
Standby-Zustand versetzt.
Wenn zum Zeitpunkt t6 der Zeitgeber 302 angibt, daß die
Standby-Zeitdauer vergangen ist, wird dementsprechend der
Auslöseimpuls TRIG aktiviert, wobei der Adressenzähler 312 in
die aktive Betriebsart übergeht, um das Zählen einer Auf
frischadresse zu starten. Wenn zum Zeitpunkt t7 die Auf
frischadresse mit der Startadresse übereinstimmt, wird für
eine Speicherzelle, in der zu erhaltene Informationen gespei
chert sind, das Auffrischen ausgeführt.
Zum Zeitpunkt t8 wird das Taktfreigabesignal CKE auf den H-
Pegel aktiviert, an die Logikschaltung Strom angelegt und das
Taktsignal CLK in den DRAM-Abschnitt eingegeben. Daraufhin
werden zunächst sämtliche Speicherbereiche durch Einsetzen
eines Scheinzyklus zur Berücksichtigung des Falls, in dem das
Auffrischen während der Ruhebetriebsart abgeschlossen wird,
aufgefrischt. Danach werden zwischen dem Logikschaltungsab
schnitt und dem DRAM-Abschnitt wieder Daten gesendet und emp
fangen.
Fig. 7 ist ein Blockschaltplan einer Struktur eines Adressen
zählers 312a als Abwandlung des Adressenzählers 312.
Wie in Fig. 7 gezeigt ist, unterscheidet sich die Struktur
des Adressenzählers 312a von der des Adressenzählers 312 da
durch, daß anstelle der Vergleichsschaltungen 338 und 340,
der UND-Schaltung 342 und der Pufferschaltung 344 eine Adres
senerfassungsschaltung 352 und eine Vergleichsschaltung 354
enthalten sind. Die anderen Komponenten sind ähnlich jenen
des Adressenzählers 312, wobei ihre Beschreibung hier nicht
wiederholt wird.
Wenn die Adressenerfassungsschaltung 352 die Startadresse
SADR und die Endadresse EADR von den Zwischenspeicherschal
tungen 332 und 334 empfängt, erfaßt sie das Verhältnis eines
aufzufrischenden Adressengebiets zu dem gesamten Adressenge
biet und gibt an den Zykluszeitgeber 306 in Fig. 2 das Zy
klusauswahlsignal SELC zur Auswahl eines Auffrischzyklus aus.
Im Zykluszeitgeber 306 wird die Anzahl der enthaltenen Zäh
lerschaltungsstufen gemäß dem Zyklusauswahlsignal SELC geän
dert, um den Auffrischzyklus zu ändern. Gemäß diesem Zyklus
wird das Taktsignal RASCK in den Zähler 336 eingegeben und
der Zyklus zum Hochzählen der Auffrischadresse ReADR geän
dert. Wenn beispielsweise 4012 Wortleitungsadressen in 32 ms
selbstaufgefrischt werden, kann die Periode des Taktsignals
RASCK viermal so groß gemacht werden, wenn die Startadresse
und die Endadresse im Bereich von einem Viertel der Adressen
der 4012 Wortleitungen gewählt werden. Das Auffrischen kann
zu fein verteilten Zeitpunkten ausgeführt werden, wodurch der
Spitzenstrom verringert werden kann, was vorteilhaft ist, um
den Leistungsverbrauch im Standby-Zustand zu verringern.
Wenn die vom Zähler 336 ausgegebene Auffrischadresse ReADR
mit der von der Zwischenspeicherschaltung 334 gehaltenen End
adresse EADR übereinstimmt, gibt die Vergleichsschaltung 354
das Zeitgeber-Rücksetzsignal TRST an den Zeitgeber 302 in
Fig. 3 aus.
Fig. 8 ist ein Operations-Signalformdiagramm einer Operation
des Adressenzählers 312a in Fig. 7.
Wie in den Fig. 7 und 8 gezeigt ist, werden zum Zeitpunkt t1
ein Selbstauffrischbefehl sowie eine Auffrischstart- und
-endadresse eingegeben, wobei der Zeitgeber 302 wie in Ver
bindung mit Fig. 6 beschrieben eine Standby-Zeitdauer bis zum
Zeitpunkt t2 mißt.
Zum Zeitpunkt t2 wird gemäß der Änderung eines Ausgangssig
nals des Zeitgebers 302 der Auslöseimpuls TRIG aktiviert.
Daraufhin erzeugt der Zykluszeitgeber 306 gemäß dem durch die
Adressenerfassungsschaltung 352 ausgewählten Auffrischzyklus
den Zyklusimpuls CYCLE. Der Zähler 336 startet das Hochzählen
der Auffrischadresse ReADR von der von der Zwischenspeicher
schaltung 332 empfangenen Startadresse SADR. Anders als in
der in Fig. 6 gezeigten Operation wird die Zeitdauer um das
Verhältnis des in Fig. 6 übersprungenen Speichergebiets ver
längert und das Auffrischen bis zur Endadresse fortgesetzt.
Wenn zum Zeitpunkt t5 die vom Zähler 336 ausgegebene Auf
frischadresse mit der Endadresse übereinstimmt, wird von der
Vergleichsschaltung 354 das Zeitgeberrücksetzsignal TRST aus
gegeben, wobei der Zeitgeber 302 erneut mit dem Messen des
Standby-Zeitdauer beginnt. In dieser Zeitdauer ist der Adres
senzähler auf die Standby-Betriebsart eingestellt.
Diese Struktur ist dadurch vorteilhaft, daß die Auffrisch
zeitdauer solange es das Auffrischintervall einer Speicher
zelle zuläßt, verlängert wird, um den Spitzenwert des Strom
verbrauchs zu verringern, wodurch der Stromverbrauch verrin
gert werden kann.
Gemäß der beschriebenen ersten Ausführungsform wird der Lei
stungsverbrauch durch Verkleinern des Auffrischgebiets ver
ringert. Außerdem kann der Leistungsverbrauch dadurch gesenkt
werden, daß eine Struktur verwendet wird, in der z. B. die
Leistung für einen bestimmten Abschnitt der internen Schal
tung des DRAM-Abschnitts in der Ruhebetriebsart ausgeschaltet
wird.
Fig. 9 zeigt, daß der Strom gemäß einer zweiten Ausführungs
form einer Halbleitervorrichtung von außen zugeführt wird.
Wie in Fig. 9 gezeigt ist, enthält eine Halbleitervorrichtung
CH einen Logikabschnitt LG und einen DRAM-Abschnitt MEM. In
dem DRAM-Abschnitt sind eine Spannungserzeugungsschaltung
VGEN1 zum Erzeugen eines erhöhten Potentials VPP und eine
Spannungserzeugungsschaltung VGEN2 zum Erzeugen eines Sub
stratpotentials VBB vorgesehen.
Der Logikabschnitt LG empfängt über einen Anschluß T1 das
Speisepotential LVDDH von 3,3 V und über einen Anschluß T2
das Speisepotential VDD von 1,5 V. Außerdem wird dem DRAM-
Abschnitt MEM das Speisepotential VDD zugeführt. Über einen
Anschluß T3 wird dem DRAM-Abschnitt MEM außerdem das Speise
potential DVDDH von 3,3 V zugeführt.
In dieser Halbleitervorrichtung werden die in dem Logikab
schnitt LG vorgesehenen Speisepotentiale LVDDH und VDD in der
Ruhebetriebsart in den ausgeschalteten Zustand eingestellt.
Der DRAM-Abschnitt MEM arbeitet in der Weise, daß er die von
einer Speicherzelle gehaltenen Informationen in der Ruhebe
triebsart nur durch das Speisepotential DVDDH auffrischt.
Fig. 10 zeigt eine Struktur, mit der einer internen Schaltung
des in Fig. 9 gezeigten DRAM-Abschnitts ein Speisepotential
zugeführt wird.
Wie in Fig. 10 gezeigt ist, sind die Peripherieschaltungen
PCKT1 und PCKT2 zum Steuern der Operationen der Speicheran
ordnungen ARY1 und ARY2 mit den in einer Matrix von Zeilen
und Spalten angeordneten Speicherzellen in dem DRAM-Abschnitt
zum Halten von Daten vorgesehen.
Die Speicherzellenanordnungen arbeiten mit einer hohen Span
nung, während die Peripherieschaltungsabschnitte im Normalbe
trieb mit 1,5 V arbeiten. Insbesondere wird den Peripherie
schaltungsabschnitten häufig die gleiche Stromquelle zuge
führt. Um sie mit einer externen Niederspannungs-Stromquelle
zu betreiben, wird die Schwellenspannung oder dergleichen
eines in der Peripherieschaltung enthaltenen Transistors ver
ringert. In diesem Fall tritt ein Problem auf, daß wegen der
Verringerung der Schwellenspannung der Leckstrom steigt. Au
ßerdem führt der Leckstrom beim Anlagen des Stroms in einem
funktionslosen Zustand der Peripherieschaltungen zu einem
Leistungsverlust.
Um den Leckstrom zu verringern, arbeitet die Peripherieschal
tung PCKT1 in der Weise, daß sie über die Speiseleitungen L1
und L4 von außen das Speisepotential VDD von 1,5 V empfängt.
In der Ruhebetriebsart wird die Stromversorgung ausgeschaltet
und dementsprechend der Leckstrom verringert.
Um selbst in der Ruhebetriebsart eine Auffrischoperation oder
dergleichen für die Speicheranordnungen ARY1 und ARY2 auszu
führen, wird der Peripherieschaltung PCKT2 ständig das Spei
sepotential VDD3 zugeführt. Wie in Fig. 9 gezeigt ist, wird
dem DRAM-Abschnitt in der Ruhebetriebsart nur das Speisepo
tential DVDDH von 3,3 V zugeführt. Somit erzeugt der DRAM-
Abschnitt aus dem Speisepotential DVDDH das Speisepotential
VDD3 für den Betrieb der Peripherieschaltung PCKT2 in der
Ruhebetriebsart.
Genauer sind dementsprechend eine Spannungs-Abwärtsumsetzer
schaltung VDC, die das Speisepotential DVDDH von 3,3 V emp
fängt, um es auf etwa 2,0 V zu senken, und die Stromversor
gungs-Auswahlschaltungen SE1 und SE2, die das Speisepotential
VDD und ein Ausgangssignal der Spannungs-Abwärts-Umsetzschal
tung VDC wahlweise an die jeweiligen Speiseleitungen L1 und
L4 anlegen, vorgesehen.
Die Stromversorgungs-Auswahlschaltung SE1 enthält einen N-
Kanal-MOS-Transistor Tr2, der durch das Selbstauffrischsignal
SR aktiviert wird, um ein Ausgangssignal der Spannungs-Ab
wärts-Umsetzschaltung VDC an die Speiseleitung L2 zu senden,
und einen N-Kanal-MOS-Transistor Tr1, der gemäß einem Signal
/SR, d. h. der invertierten Version des Selbstauffrischsig
nals, eingeschaltet wird, um im Normalbetrieb das Stromver
sorgungspotential VDD der Speiseleitung L2 zuzuführen.
Die Stromversorgungs-Auswahlschaltung SE2 wird gemäß dem
Selbstauffrischsignal SR aktiviert, um ein Ausgangssignal der
Spannungs-Abwärtsumsetzerschaltung VDC um die Schwellenspan
nung zu verringern und der Speiseleitung L3 zuzuführen, und
einen N-Kanal-MOS-Transistor Tr4, der gemäß dem Signal /SR
eingeschaltet wird, um im Normalbetrieb das von außen zuge
führte Stromversorgungspotential VDD der Speiseleitung L3
zuzuführen.
Für einen Anwender, der keine Ruhebetriebsart benötigt, sind
je ein Schalter SW1 zum Verbinden der Speiseleitungen L1 und
L2 und ein Schalter SW2 zum Verbinden der Speiseleitungen L3
und L4 vorgesehen. Die Schalter SW1 und SW2 können beispiels
weise durch eine in einem Herstellungsprozeß einer Halblei
tervorrichtung verwendete Aluminiummasken-Option (mit einer
optionalen Photomaske für die Aluminiumleitung zum Ändern der
Zwischenverbindungen) realisiert werden.
Fig. 11 zeigt ein erstes Beispiel der Gruppierung in den Pe
ripherieschaltungen PCKT1 und PCKT2 in Fig. 10.
Wie in Fig. 11 gezeigt ist, enthält der DRAM-Abschnitt allge
mein als Peripherieschaltung eine Taktsteuereinheit 402, eine
Zeilen-Befehlssteuereinheit 404, eine Spalten-Befehlssteuer
einheit 406, eine Zeilen-Adressensteuereinheit 408, eine
Bank-Adressensteuereinheit 410, eine Spalten-Adressensteuer
einheit 412, eine Eingabe/Ausgabe-Datensteuereinheit 414 und
eine Selbstauffrisch-Steuereinheit 416.
Die Taktsteuereinheit 402 enthält beispielsweise die Taktein
gabepuffer 50 und 52 und die Schaltung 118 zum Erzeugen des
internen Steuertaktsignals, wie sie in Fig. 1 gezeigt sind.
Die Zeilen-Befehlssteuereinheit 404 enthält beispielsweise
die Eingabepuffer 12-20 und einen Abschnitt des Betriebsart
decodierers 120, der einen Zeilenbefehl erzeugt. Die Spalten-
Befehlssteuereinheit 406 enthält die Eingabepuffer 12-20 und
einen Abschnitt des Betriebsartdecodierers 120, der einen
Spaltenbefehl erzeugt.
Die Spalten-Adressensteuereinheit 408 enthält beispielsweise
den Zeilenadressen-Zwischenspeicher 124 und den Zeilenvorde
codierer 140. Die Bank-Adressensteuereinheit 410 enthält bei
spielsweise die Eingabepuffer 40-44, den Bank-Adressenzwi
schenspeicher 128 und den Bankdecodierer 136. Die Spalten-
Adressensteuereinheit 412 enthält beispielsweise den Spalten-
Adressenzwischenspeicher 126, den Burst-Adressenzähler 134
und den Spaltenvordecodierer 142. Die Eingabe/Ausgabe-Daten
steuereinheit 414 enthält die Daten-Eingabe/Ausgabe-Puffer
72-78 und die Daten-Eingabe/Ausgabe-Schaltung 130. Die
Selbstauffrisch-Steuereinheit 416 enthält die Auffrischsteu
ereinheit 132 und den Multiplexer 144.
Gemäß der in Fig. 11 gezeigten ersten Gruppierung arbeitet
die Eingabe/Ausgabe-Datensteuereinheit 414 mit dem von außen
angelegten Speisepotential VDD, während andere Komponenten
mit dem in der Ruhebetriebsart anhand des oben in Verbindung
mit Fig. 10 beschriebenen Speisepotentials DVDDH erzeugten
Speisepotential VDD3 arbeiten. Genauer ist in Fig. 11 die
Eingabe/Ausgabe-Datensteuereinheit 414 in der Peripherie
schaltung PCKT1 enthalten, während die Peripherieschaltung
PCKT2 die Taktsteuereinheit 402, die Zeilen-Befehlssteuerein
heit 404, die Spalten-Befehlssteuereinheit 406, die Zeilen-
Adressensteuereinheit 408, die Bank-Adressensteuereinheit
410, die Spalten-Adressensteuereinheit 412 und die Selbstauf
frisch-Steuereinheit 416 enthält.
Fig. 12 zeigt ein zweites Beispiel der Gruppierung in der
Peripherieschaltung.
Wie in Fig. 12 gezeigt ist, wird der Eingabe/Ausgabe-Daten
steuereinheit 414, der Spalten-Adressensteuereinheit 412, der
Spalten-Befehlssteuereinheit 406 und der Taktsteuereinheit
402 über eine Speiseleitung 424 das externe Speisepotential
VDD zugeführt. Über eine Speiseleitung 422 wird der Selbst
auffrisch-Steuereinheit 416, der Zeilen-Befehlssteuereinheit
404, der Zeilen-Adressensteuereinheit 408 und der Bank-Adres
sensteuereinheit 410 das Speisepotential VDD3 zugeführt.
In der in Fig. 12 gezeigten Struktur enthält eine Peripherie
schaltung PCKT1 in Fig. 10 die Taktsteuereinheit 402, die
Spalten-Befehlssteuereinheit 406, die Spalten-Adressensteuer
einheit 412 und die Eingabe/Ausgabe-Datensteuereinheit 414.
Die Peripherieschaltung PCKT2 enthält die Zeilen-Befehlssteu
ereinheit 404, die Zeilen-Adressensteuereinheit 408 und die
Bank-Adressensteuereinheit 410.
Fig. 13 zeigt ein drittes Beispiel der Gruppierung in der
Peripherieschaltung.
Wie in Fig. 13 gezeigt ist, wird der Taktsteuereinheit 402,
der Spalten-Befehlssteuereinheit 406, der Zeilen-Adressen
steuereinheit 408, der Bank-Adressensteuereinheit 410, der
Spalten-Adressensteuereinheit 412 und der Eingabe/Ausgabe-
Datensteuereinheit 414 über eine Speiseleitung 428 das ex
terne Speisepotential VDD zugeführt. Über eine Speiseleitung
426 ist das Speisepotential VDD3 an die Selbstauffrisch-Steu
ereinheit 416 und an die Zeilensteuereinheit 404 angelegt.
In der in Fig. 13 gezeigten Gruppierung enthält die Periphe
rieschaltung PCKT1 in Fig. 10 eine Taktsteuereinheit 402,
eine Spalten-Befehlssteuereinheit 406, eine Zeilen-Adressen
steuereinheit 408, eine Bank-Adressensteuereinheit 410, eine
Spalten-Adressensteuereinheit 412 und eine Eingabe/Ausgabe-
Datensteuereinheit 414. Die Peripherieschaltung PCKT2 enthält
eine Zeilen-Befehlssteuereinheit 404 und eine Selbstauf
frisch-Steuereinheit 416.
Der unten beschriebene Abschnitt ist ein Hauptproblem, wenn
die Stromversorgung irgendeines Blocks teilweise ausgeschal
tet wird.
Fig. 14 ist ein schematisches Diagramm einer Struktur einer
Speicheranordnung.
Wie in Fig. 14 gezeigt ist, enthält die Speicheranordnung die
in einer Matrix von vier Zeilen und vier Spalten angeordneten
Speicherfelder. Entsprechend jeder Zeile ist eine Gruppe von
Hauptworttreibern 1142 vorgesehen, während entsprechend jeder
Spalte eine E/A-Auswahleinrichtung 1152 vorgesehen ist. Für
jedes Speicherfeld gibt es einen entsprechenden Leseverstär
ker 1148 und einen entsprechenden Unterworttreiber 1150.
In einer Spaltenauswahloperation aktiviert ein Treiber 1160
das Hauptspaltenleitungs-Auswahlsignal MYS, während ein SDYS-
Treiber 1146 das Segmentdecodierungs-Auswahlsignal SDYS für
das Segment YS aktiviert. Diese Signale bewirken die Aktivie
rung des subYS-Signals SYS, wobei dementsprechend ein ent
sprechendes E/A-Gatter 1162 eine E/A-Leitung 1164 aktiviert.
In einer Zeilenauswahloperation aktiviert zunächst ein Haupt
worttreiber 1156 eine Hauptwortleitung MWL. Ein SD-Treiber
1144 aktiviert eine Segmentdecodierungsleitung SD. Eine
Hauptwortleitung MWL und eine Segmentdecodierungsleitung SD
aktivieren einen entsprechenden Unterworttreiber 1168, wor
aufhin eine Unterwortleitung 1170 aktiviert und ein an eine
Speicherzelle angeschlossener Zugrifftransistor eingeschaltet
wird. Dementsprechend gibt ein Bitleitungspaar 1158 Daten
aus, die nach Verstärkung durch einen Leseverstärker 1166
über die E/A-Leitung 1164 gelesen werden. An die E/A-Leitung
1164 sind ein Leseverstärker 1154 und ein Schreibverstärker
1153 angeschlossen, während an den Eingabe/Ausgabe-Zwischen
speicher 1172 der Leseverstärker 1154 und der Schreibverstär
ker 1153 angeschlossen sind. Der Eingabe/Ausgabe-Zwischen
speicher 1172 ist an einen Eingabepuffer 1174 und an einen
Ausgabepuffer 1176 angeschlossen, um Daten an den Logikab
schnitt zu senden und von ihm zu empfangen.
In den jeweils in den Fig. 11, 12 und 13 gezeigten Beispielen
wird der Eingabe/Ausgabe-Datensteuereinheit 414 das Betriebs
speisepotential von dem Speisepotential VDD zugeführt, das in
der Ruhebetriebsart ausgeschaltet wird. Somit wird beim
Selbstauffrischen in der Ruhebetriebsart die Stromversorgung
des Eingabe/Ausgabe-Zwischenspeichers 1172, des Eingabepuf
fers 1174 und des Ausgabepuffers 1176 ausgeschaltet. Falls
die E/A-Leitung 1164 ein instabiles Potential hat, kann das
in diesem Fall einen negativen Einfluß auf die Auffrischope
ration haben.
Fig. 15 zeigt eine Struktur eines Randabschnitts, der eine
für die Schreiboperation verwendete E/A-Leitung durch Anhal
ten der Stromversorgung deaktiviert.
Wie in Fig. 15 gezeigt ist, ist an die Zwischenspeicherschal
tung 1172 das Speisepotential VDD angelegt. Die Zwischenspei
cherschaltung 1172 enthält die Flipflops 1172a und 1172b, die
die jeweils über die Eingabe/Ausgabe-Steuereinheit von dem
Logikabschnitt übertragenen Schreibdatensignale WDATa und
WDATb empfangen.
Die jeweiligen Ausgangssignale der Flipflops 1172a und 1172b
werden in eine Gatterschaltung 504 eingegeben, zu deren Be
trieb das Speisepotential VDD3 angelegt wird. Die Gatter
schaltung 504 enthält eine UND-Schaltung 505a, die das beim
Ausführen des Selbstauffrischens auf den L-Pegel eingestellte
Signal /SR und ein Ausgangssignal des Flipflops 1172a emp
fängt, und eine UND-Schaltung 505b, die das Signal /SR und
ein Ausgangssignal des Flipflops 1172b empfängt. Ein Aus
gangssignal der UND-Schaltung 505a wird einem Eingang des
Inverters 1153a zugeführt, um eine Schreib-E/A-Leitung WIOa
anzusteuern, während ein Ausgangssignal der UND-Schaltung
505b einem Eingang des Inverters 1153b zugeführt wird, um
eine Schreib-E/A-Leitung WIOb anzusteuern. Eine solche zu den
herkömmlichen Komponenten zusätzliche Gatterschaltung 504 ist
vorgesehen, um das Signal /SR in der Ruhebetriebsart auf den
L-Pegel einzustellen, wobei dementsprechend die jeweiligen
Ausgangssignale der UND-Schaltungen 505a und 505b auf den H-
Pegel festgesetzt werden und daraufhin die Schreib-E/A-Lei
tung auf den H-Pegel festgesetzt wird.
Fig. 16 ist ein Schaltplan einer Struktur des Flipflops 1172a
in Fig. 15.
Wie in Fig. 16 gezeigt ist, enthält das Flipflop 1172a einen
getakteten Inverter 506, der gemäß dem Taktsignal /CK, das
beim Zuführen des Eingangssignals D invertiert wird, akti
viert wird, einen Inverter 508, der ein Ausgangssignal des
Inverters 506 empfängt und invertiert, einen getakteten In
verter 510, der ein Ausgangssignal des Inverters 508 empfängt
und invertiert und der gemäß dem einen Eingangsabschnitt des
Inverters 508 zugeführten Taktsignal CK aktiviert wird, ein
Übertragungsgatter 512, das gemäß dem Taktsignal CK leitend
wird, um ein Ausgangssignal des Inverters 508 an die nächste
Stufe zu übertragen, einen Inverter 514, der über das Über
tragungsgatter 512 übertragene Daten empfängt und invertiert,
einen getakteten Inverter 516, der ein Ausgangssignal des
Inverters 514 empfängt und invertiert und der gemäß dem einem
Eingangsabschnitt des Inverters 514 zugeführten Taktsignal
/CK aktiviert wird, und einen Inverter 518, der ein Ausgangs
signal des Inverters 514 empfängt und invertiert, um ein Aus
gangssignal Q zu liefern. Das Flipflop 1172b besitzt die
gleiche Struktur wie das Flipflop 1172a, so daß seine Be
schreibung hier nicht wiederholt wird.
Wie in Fig. 15 gezeigt ist, ist das an die Zwischenspeicher
schaltung 1172 angelegte Speisepotential VDD in der Ruhe-Auf
frisch-Betriebsart in den ausgeschalteten Zustand einge
stellt. Selbst wenn die jeweiligen Ausgangssignale der Flip
flops 1172a und 1172b instabil werden, wird die Schreib-E/A-
Leitung durch die Gatterschaltung 504 und mit dem Signal /SR
festgesetzt. Somit wird die Schreib-E/A-Leitung beim erneuten
Einschalten des Speisepotentials VDD für einen Übergang in
den Normalbetrieb nie instabil. Auf diese Weise kann der Be
trieb stabilisiert werden.
Fig. 17 zeigt das Anlegen der Stromversorgung vor und nach
dem in Fig. 14 gezeigten Leseverstärker 1154.
Wie in Fig. 17 gezeigt ist, ist an die Lese-E/A-Leitungen RIO
und /RIO eine Entzerrschaltung 528 angeschlossen, wobei die
Lese-E/A-Leitungen vor der Leseoperation auf den H-Pegel vor
geladen werden. Dieser Entzerrschaltung 528 wird das Be
triebspotential vom Speisepotential VDD3 zugeführt. Die auf
den Lese-E/A-Leitungen RIO und /RIO gelesenen Daten werden
dem Leseverstärker 1154 zugeführt. Der Leseverstärker 1154
verstärkt die gelesenen Daten und führt sie einem Zwischen
speicher 1172c zu. Der Zwischenspeicher 1172c führt die gele
senen Daten RDAT über die Eingabe/Ausgabe-Steuereinheit dem
Logikabschnitt zu. Dem Leseverstärker 1154 und dem Zwischen
speicher 1172c wird vom Speisepotential VDD das Betriebsspei
sepotential zugeführt, das in der Ruhe-Auffrisch-Betriebsart
ausgeschaltet ist.
Fig. 18 ist ein Schaltplan einer Struktur des Leseverstärkers
1154 und der in Fig. 17 gezeigten Entzerrschaltung 528.
Wie in Fig. 18 gezeigt ist, enthält die Entzerrschaltung 528
die P-Kanal-MOS-Transistoren 538 und 540, die die jeweiligen
Lese-E/A-Leitungen RIO und /RIO mit dem Speisepotential VDD3
verbinden. Die Gates der P-Kanal-MOS-Transistoren 538 und 540
empfangen das Vorladesignal /PC.
Der Leseverstärker 1154 enthält einen zwischen einen Masse
knoten und einen Ausgangsknoten NOUT1 geschalteten N-Kanal-
MOS-Transistor 534, dessen Gate an die Lese-E/A-Leitung /RIO
angeschlossen ist, einen zwischen den Ausgangsknoten NOUT2
und den Masseknoten geschalteten N-Kanal-MOS-Transistor 536,
dessen Gate an die Lese-E/A-Leitung RIO angeschlossen ist,
einen zwischen einen Knoten, der das Speisepotential VDD emp
fängt, und einen Knoten NOUT2 geschalteten P-Kanal-MOS-Tran
sistor 532, dessen Gate an den Knoten NOUT1 angeschlossen
ist, und einen zwischen den Knoten, der das Speisepotential
VDD empfängt, und den Knoten NOUT1 geschalteten P-Kanal-MOS-
Transistor 530, dessen Gate an den Knoten NOUT2 angeschlossen
ist.
Somit wird das Speisepotential an den Leseverstärker und an
die Entzerrschaltung angelegt, um selbst dann irgendeinen
Einfluß auf die Daten in der Anordnung zu verhindern, wenn
das Speisepotential VDD in der Ruhe-Auffrisch-Betriebsart
ausgeschaltet wird.
Fig. 19 ist ein Blockschaltplan, der die Verwendung eines
Transistors mit hohem Schwellenwert in einigen Blöcken zum
Verringern des Leistungsverbrauchs in dem Auffrischsteuerab
schnitt zeigt.
Wie in Fig. 19 gezeigt ist, aktiviert ein Puffer 626 das
Selbstauffrischsignal SR, wenn durch den Betriebsartdecodie
rer die Selbstauffrisch-Betriebsart eingestellt ist. Dement
sprechend starten eine Adressensteuerschaltung 614, ein SR-
Zeitgeber 616 und eine SR-Steuerschaltung 618 die jeweiligen
Operationen. Üblicherweise wird das Adressensignal Add einem
Puffer 606 zugeführt, während ein Ausgangssignal des Puffers
606 und ein Auffrischadressen-Ref/Add-Ausgangssignal von der
Adressensteuerschaltung 614 einem Multiplexer 608 zugeführt
werden. Wenn das Selbstauffrischsignal SR aktiviert wird,
gibt der Multiplexer 608 ein Auffrischadressensignal aus. Ein
Ausgangssignal des Multiplexers 608 wird einer Adressenver
gleichsschaltung 604 und einer Ersatzanweisungsschaltung und
einem Vordecodierer 610 zugeführt. Die Adressenvergleichs
schaltung 604 vergleicht ein durch eine Sicherung 602 einge
stelltes Ersatzadressensignal mit einem Eingangsadressensig
nal und gibt an die Ersatzanweisungsschaltung und den Vorde
codierer 610 eine Ersatzanweisung aus, wenn diese Adressen
übereinstimmen. Die Ersatzanweisungsschaltung und der Vorde
codierer 610 geben das Ergebnis einer Decodierung an einen
Puffer 612 aus, während der Puffer 612 die Anordnungsauswahl
informationen an eine Speicheranordnung ausgibt.
Es wird nun ein Pfad beschrieben, über den ein Befehlssignal
übertragen wird. Im Normalbetrieb empfängt eine Auswahlschal
tung 620 das Befehlssignal CMD über einen Puffer 622 von dem
Befehlsartdecodierer. Am anderen Eingang empfängt die Aus
wahlschaltung 620 beim Selbstauffrischen ein Befehlssignal
von der SR-Steuerschaltung 618. Die Auswahlschaltung 620 gibt
irgendeines der Befehlssignale gemäß dem Selbstauffrischsig
nal SR an einen Puffer 624 aus, der das Befehlssignal an die
Anordnung überträgt. Ferner ist ein Puffer 628 vorgesehen,
der ein Rücksetzsignal von dem Logikabschnitt sendet.
Im Beispiel der in Fig. 19 gezeigten Struktur benötigt der
Schaltungsabschnitt, der mit hoher Geschwindigkeit arbeiten
soll, einen Transistor mit niedriger Schwellenspannung. Beim
Selbstauffrischen wird eine andere, von der normalen Schal
tung verschiedene Schaltung mit einem Transistor mit hoher
Schwellenspannung aktiviert. Dies geschieht deshalb, damit
beim Selbstauffrischen keine schnelle Leseoperation wie im
Normalbetrieb erforderlich ist. Zum Auffrischen sind ledig
lich die Signale zur Deaktivierung eines Entzerrsignals, zur
Aktivierung einer Wortleitung und zur Aktivierung eines Lese
verstärkers erforderlich. Zum Beispiel enthalten in Fig. 19
die Adressensteuerschaltung 614, der SR-Zeitgeber 616 und die
SR-Steuerschaltung 618 Transistoren mit hoher Schwellenspan
nung. Ähnlich enthalten die Sicherung 602 und die Adressen
vergleichsschaltung 604 Transistoren mit hoher Schwellenspan
nung, die mit einer Speisespannung von 3,3 V arbeiten und
einen dicken Gate-Oxidfilm besitzen.
Es wird angemerkt, daß die Multiplexer 608 und 620 und die
Puffer 626 und 628 Transistoren mit einem dicken Gate-Oxid
film enthalten, die mit einer Speisespannung von 1,5 V arbei
ten.
Fig. 20 ist ein Schaltplan eines ersten Beispiels einer
Schaltungsstruktur zum Multiplexieren einer Adresse im
Normalbetrieb und einer Adresse beim Selbstauffrischen.
Wie in Fig. 20 gezeigt ist, werden das im Normalbetrieb zuge
führte Adressensignal Add und das in der Selbstauffrisch-Be
triebsart zugeführte Auffrischadressensignal Ref-Add in den
Multiplexer 608 in Fig. 19 eingegeben. Der Multiplexer 608
enthält die Multiplexer 608a-608c zum Multiplexieren der Bits
des Adressensignals Add und des Auffrischadressensignals Ref-
Add. Diese Multiplexer wählen gemäß dem Selbstauffrischsignal
SR ein Adressensignal aus und geben es an eine Decodierschal
tung 550 aus. Die Decodierschaltung 550 enthält die zwischen
einem Knoten N1 und einem Masseknoten in Serie geschalteten
N-Kanal-MOS-Transistoren 552-556. Die jeweiligen Ausgangssig
nale der Multiplexer 608a-608c werden den jeweiligen Gates
der N-Kanal-MOS-Transistoren 552-556 zugeführt. Der Knoten N1
wird über einen P-Kanal-MOS-Transistor 566 gemäß dem Vorlade
signal /PC mit dem Speisepotential VDD3 verbunden. Das Poten
tial am Knoten N1 wird durch einen Inverter 558 zur Ausgabe
als Ausgangssignal OUT invertiert. Das Signal OUT wird dem
Gate eines P-Kanal-MOS-Transistors 564 zugeführt, der zwi
schen den Knoten N1 und einen Knoten, an den das Speisepoten
tial VDD3 angelegt ist, geschaltet ist.
Der Inverter 558 enthält einen P-Kanal-MOS-Transistor 560 und
einen N-Kanal-MOS-Transistor 562, die zwischen dem Knoten,
dem das Speisepotential VDD3 zugeführt wird, und dem Masse
knoten in Serie geschaltet sind. Die Gates des P-Kanal-MOS-
Transistors 560 und des N-Kanal-MOS-Transistors 562 sind
beide an den Knoten N1 angeschlossen, wobei das Ausgangssig
nal OUT von einem Verbindungsknoten zwischen dem P-Kanal-MOS-
Transistor 560 und dem N-Kanal-MOS-Transistor 562 zugeführt
wird.
Fig. 21 ist ein Schaltplan eines zweiten Beispiels einer
Struktur zur Adressenmultiplexierung.
Wie in Fig. 21 gezeigt ist, enthält eine Schaltung 609 in dem
zweiten Beispiel anstelle des Multiplexers 608 und der Deco
dierschaltung 550 in der Struktur 549 des ersten Beispiels
die Decodierschaltungen 568 und 570. Die anderen Komponenten
sind ähnlich jenen im Beispiel der Schaltung 549, so daß ihre
Beschreibung hier nicht wiederholt wird. Die Decodiereinheit
568 enthält die N-Kanal-MOS-Transistoren 572-576, deren je
weilige Gates im Normalbetrieb das Adressensignal Add empfan
gen, und die zwischen dem Knoten N1 und dem Masseknoten in
Serie geschaltet sind.
Die Decodiereinheit 570 enthält die N-Kanal-MOS-Transistoren
578-582, deren jeweilige Gates beim Auffrischen die Auf
frischadresse Ref-Add empfangen, und die zwischen dem Knoten
N1 und dem Masseknoten in Serie geschaltet sind. Im Normalbe
trieb ist jedes Bit der Auffrischadresse Ref-Add auf den L-
Pegel eingestellt. In der Selbstauffrisch-Betriebsart ist
jedes Bit des normalen Adressensignals Add auf den L-Pegel
festgesetzt. In dieser Struktur wird in der Decodiereinheit
570 ein N-Kanal-MOS-Transistor mit hoher Schwellenspannung
Vth verwendet, um den Leckstrom in der Ruhebetriebsart zu
verringern.
Zur Inbetriebschaltung von der Decodiereinheit 568 zur Deco
diereinheit 570 sollte die Decodiereinheit 568 in einen
Nichtbetriebszustand eingestellt sein. In diesem Fall brau
chen nicht notwendig alle Adressenbits des Adressensignals
Add auf den L-Pegel eingestellt zu werden. Einem der Transi
storen 572-576 kann irgendeine Adresse zugeführt werden, die
beim Selbstauffrischen immer auf den L-Pegel festgesetzt ist.
Damit die Decodiereinheit 570 im Normalbetrieb nicht arbei
tet, kann ähnlich irgendeinem der Transistoren 578-582 ir
gendeine Adresse zugeführt werden, die im Normalbetrieb immer
auf den L-Pegel festgesetzt ist.
Es wird eine Schaltungsstruktur beschrieben, die zum Übertra
gen eines Befehlssignals an eine Speicheranordnung verwendet
wird, wenn wie in Fig. 19 gezeigt, mehrere Speisepotentiale
vorhanden sind.
Fig. 22 ist ein Schaltplan einer Struktur einer Pegelumsetz
schaltung.
Wie in Fig. 22 gezeigt ist, enthält die Pegelumsetzschaltung
einen zwischen einen Knoten N3 und einen Masseknoten geschal
teten N-Kanal-MOS-Transistor 638, dessen Gate das Befehlssig
nal CMD empfängt, einen zwischen einen Knoten N2 und das Gate
des N-Kanal-MOS-Transistors 638 geschalteten N-Kanal-MOS-
Transistor 636, dessen Gate das Speisepotential 34839 00070 552 001000280000000200012000285913472800040 0002010110157 00004 34720VDD empfängt,
einen zwischen den Knoten N2 und einen Knoten, der das Spei
sepotential VDD empfängt, geschalteten P-Kanal-MOS-Transistor
632, dessen Gate an den Knoten N3 angeschlossen ist, und ei
nen zwischen den Knoten, der das Speisepotential VDD emp
fängt, und den Knoten N3, dessen Gate an den Knoten N2 ange
schlossen ist, geschalteten P-Kanal-MOS-Transistor 634. Vom
Knoten N3 wird das Ausgangssignal OUT geliefert.
Mit einer solchen Struktur wird eine Ausgangsamplitude des
Befehlssignals CMD auf eine Amplitude zwischen dem Massepo
tential und dem Speisepotential VDD umgesetzt.
Fig. 23 ist ein Schaltplan einer Struktur der in Fig. 21 ge
zeigten Auswahlschaltung 620.
Wie in Fig. 23 gezeigt ist, enthält die Auswahlschaltung 620
einen zwischen einen Knoten N6 und den Masseknoten geschalte
ten N-Kanal-MOS-Transistor 648, dessen Gate das Befehlssignal
CMD empfängt, einen zwischen einen Knoten N4 und das Gate des
N-Kanal-MOS-Transistors 648 geschalteten N-Kanal-MOS-Transi
stor 646, dessen Gate das invertierte Signal /SR eines
Selbstauffrischsignals empfängt, einen zwischen den Knoten N4
und einen Knoten, der das Speisepotential VDD3 empfängt, ge
schalteten P-Kanal-MOS-Transistor 642, dessen Gate an den
Knoten N6 angeschlossen ist, und einen zwischen den Knoten,
der das Speisepotential VDD3 empfängt, und einen Knoten N6
geschalteten P-Kanal-MOS-Transistor 644, dessen Gate an den
Knoten N4 angeschlossen ist. Das Ausgangssignal OUT wird vom
Knoten N6 geliefert, während das Ausgangssignal /OUT vom Kno
ten N4 geliefert wird.
Ferner enthält die Auswahlschaltung 620 einen zwischen den
Masseknoten und den Knoten N6 geschalteten N-Kanal-MOS-Tran
sistor 652, dessen Gate beim Auffrischen das Befehlssignal
Ref-CMD empfängt, und einen zwischen den Knoten N4 und das
Gate des N-Kanal-MOS-Transistors 652 geschalteten N-Kanal-
MOS-Transistor 650, dessen Gate das Selbstauffrischsignal SR
empfängt. Da die N-Kanal-MOS-Transistoren 650 und 652 nur in
der Selbstauffrisch-Betriebsart arbeiten, ist keine höhere
Geschwindigkeit als im Normalbetrieb erforderlich. Somit wird
ein N-Kanal-MOS-Transistor mit hoher Schwellenspannung und
mit niedrigem Leckstrom verwendet. Mit einer solchen Struktur
kann der Leckstrom beim Selbstauffrischen verringert und der
Stromverbrauch des Chips weiter gesenkt werden.
Im folgenden wird eine Struktur zum Umsetzen des Pegels eines
Signals zur Übertragung zwischen den Schaltungen mit mehreren
Speisepotentialen beschrieben.
Fig. 24 ist ein Schaltplan einer Struktur einer ersten Pegel
umsetzschaltung 660 zum Umsetzen des Pegels von 1,5 V auf
3,3 V.
Wie in Fig. 24 gezeigt ist, enthält die Pegelumsetzschaltung
660 einen Inverter 666, der ein Betriebsartsignal empfängt
und invertiert, ein Übertragungsgatter 662, das gemäß einem
Ausgangssignal des Inverters 666 leitend wird, um das im
Normalbetrieb zugeführte Sendesignal Sig an einen Knoten N10
zu übertragen, einen durch das Betriebsartsignal Mode akti
vierten getakteten Inverter 668, der beim Auffrischen das
Signal Ref empfängt und invertiert, einen Inverter 670, des
sen Eingang an den Knoten N10 angeschlossen ist, einen P-Ka
nal-MOS-Transistor 672 und einen N-Kanal-MOS-Transistor 676,
die zwischen einem Knoten, der das Speisepotential von 3,3 V
empfängt, und dem Masseknoten in Serie geschaltet sind, und
einen P-Kanal-MOS-Transistor 674 und einen N-Kanal-MOS-Tran
sistor 678, die zwischen dem Knoten, der das Speisepotential
von 3,3 V empfängt, und dem Masseknoten in Serie geschaltet
sind. Das Gate des N-Kanal-MOS-Transistors 676 ist an den
Knoten N10 angeschlossen. Das Gate des N-Kanal-MOS-Transi
stors 678 empfängt ein Ausgangssignal des Inverters 670. Ein
Ausgang des P-Kanal-MOS-Transistors 672 ist an einen Verbin
dungsknoten zwischen dem P-Kanal-MOS-Transistor 674 und dem
N-Kanal-MOS-Transistor 678 angeschlossen. Das Gate des P-Ka
nal-MOS-Transistors 674 ist an einen Verbindungsknoten zwi
schen dem P-Kanal-MOS-Transistor 672 und dem N-Kanal-MOS-
Transistor 676 angeschlossen. Von dem Verbindungsknoten zwi
schen dem P-Kanal-MOS-Transistor 674 und dem N-Kanal-MOS-
Transistor 678 wird ein Ausgangssignal Sout zugeführt.
In der Pegelumsetzschaltung 660 werden als die Transistoren
672-678 MOS-Transistoren mit hoher Schwellenspannung verwen
det. Somit ist der Leckstrom in der Auffrischbetriebsart in
diesem Abschnitt klein eingestellt. Als die anderen Transi
storen und Inverter werden MOS-Transistoren mit niedriger
Schwellenspannung verwendet. In einer solchen Struktur wird
zum Ausführen der Umsetzung die minimale Anzahl von Transi
storen verwendet.
Fig. 25 ist ein Schaltplan eines zweiten Beispiels der Struk
tur einer Pegelumsetzschaltung 680.
Wie in Fig. 25 gezeigt ist, enthält die Pegelumsetzschaltung
680 einen Inverter 686, der das Signal Sig empfängt und in
vertiert, einen Inverter 692, der das Betriebsartsignal Mode
empfängt und invertiert, und die in Serie geschalteten getak
teten Inverter 694 und 696, die gemäß dem Betriebsartsignal
Mode aktiviert werden und das Signal Ref empfangen. Ein Aus
gangssignal des getakteten Inverters 694 ist an einen Knoten
N12 angeschlossen, während ein Ausgangssignal des getakteten
Inverters 696 an einen Knoten N13 angeschlossen ist.
Ferner enthält die Pegelumsetzschaltung 680 ein Übertragungs
gatter 682, das leitend wird, um das Signal Sig an den Knoten
N12 zu senden, wenn das Betriebsartsignal Mode auf dem L-Pe
gel ist, und ein Übertragungsgatter 688, das leitend wird, um
ein Ausgangssignal des Inverters 686 an den Knoten N13 zu
senden, wenn das Betriebsartsignal Mode auf dem L-Pegel ist.
Die Pegelumsetzschaltung 680 enthält ferner einen zwischen
einen Knoten N14 und den Massepegel geschalteten N-Kanal-MOS-
Transistor 702, dessen Gate an den Knoten N12 angeschlossen
ist, einen zwischen einen Knoten N15 und den Massenpegel ge
schalteten N-Kanal-MOS-Transistor 704, dessen Gate an den
Knoten N13 angeschlossen ist, einen zwischen einen Speisekno
ten, der 3,3 V empfängt, und den Knoten N14 geschalteten P-
Kanal-MOS-Transistor 698, dessen Gate an den Knoten N15 ange
schlossen ist, und einen zwischen den Knoten, der das Speise
potential von 3,3 V empfängt, und den Knoten N15 geschalteten
P-Kanal-MOS-Transistor 700, dessen Gate an den Knoten N14
angeschlossen ist.
In der Struktur der Pegelumsetzschaltung 680 enthalten die
mit dem Übertragungsgatter und mit dem Signal Ref verknüpften
Eingangsschaltungen Transistoren mit hoher Schwellenspannung,
die mit 3,3 V gesteuert werden. Im Vergleich zu der in
Fig. 24 gezeigten Pegelumsetzschaltung 660 steigt die Anzahl
der Transistoren an, während die Geschwindigkeit etwas nied
riger wird. Das Gate-Potential der Übertragungsgatter 682 und
688 wird aber mit 3,3 V gesteuert. Somit braucht kein Signal
mit einer Amplitude von 1,5 V zugeführt zu werden, so daß die
Stromquelle irgendeiner Schaltungsanordnung, die mit einem
Speisepotential von 1,5 V arbeitet, ausgeschaltet werden
kann.
Fig. 26 ist ein Schaltplan einer Struktur einer Pegelumsetz
schaltung 710 als drittes Beispiel der Pegelumsetzschaltung.
Wie in Fig. 26 gezeigt ist, enthält die Pegelumsetzschaltung
710 einen Inverter 722, der das Signal Sig empfängt und in
vertiert, einen zwischen einen Knoten N23 und den Masseknoten
geschalteten N-Kanal-MOS-Transistor 720, dessen Gate das Be
triebsartsignal Mode empfängt, einen zwischen einen Knoten
N20 und den Knoten N23 geschalteten N-Kanal-MOS-Transistor
716, dessen Gate das Signal Sig empfängt, einen zwischen die
Knoten N21 und N23 geschalteten N-Kanal-MOS-Transistor 718,
dessen Gate ein Ausgangssignal des Inverters 722 empfängt,
einen zwischen den Knoten N20 und einen Speiseknoten, der
3,3 V empfängt, geschalteten P-Kanal-MOS-Transistor 712, des
sen Gate an den Knoten N21 angeschlossen ist, und einen zwi
schen den Speiseknoten, der 3,3 V empfängt, und den Knoten
N21 geschalteten P-Kanal-MOS-Transistor 714, dessen Gate an
den Knoten N20 angeschlossen ist.
Ferner enthält die Pegelumsetzschaltung 710 einen Inverter
728, der das Betriebsartsignal Mode empfängt und invertiert,
einen getakteten Inverter 730, der gemäß dem Betriebsartsig
nal Mode aktiviert wird und das Signal Ref empfängt und in
vertiert, und ein Übertragungsgatter 724, das die Knoten N21
und N24 gemäß dem Betriebsartsignal und einem Ausgangssignal
des Inverters 728 verbindet.
Mit Ausnahme des Inverters 722 enthält die Pegelumsetzschal
tung 710 Transistoren mit hoher Schwellenspannung. Die Pegel
umsetzschaltung 710 unterscheidet sich von der Pegelumsetz
schaltung 680 in Fig. 25 dadurch, daß der Pegel des mit der
Amplitude von 1,5 V angelegten Signals Sig umgesetzt und das
resultierende Signal anschließend mit dem beim Auffrischen
zugeführten Signal Ref multiplexiert wird.
Im Vergleich zur Pegelumsetzschaltung 680 kann die Pegelum
setzschaltung 710 eine verringerte Anzahl von Transistoren
enthalten.
Es wird nun eine Struktur zur Steuerung einer Spaltenauswahl
leitung beschrieben. Wenn die 1,5-V-Stromversorgung ausge
schaltet wird, geht die Spaltenauswahlleitung in einen schwe
benden Zustand über. Somit sollte das Potential festgesetzt
werden.
Fig. 27 ist ein Schaltplan einer Struktur einer Spaltenaus
wahlleitungs-Festsetzschaltung 730.
Wie in Fig. 27 gezeigt ist, enthält die Spaltenauswahllei
tungs-Festsetzschaltung 730 eine NAND-Schaltung 732, die das
Schreibfreigabesignal WE und das Adressensignal Yadd emp
fängt, einen Inverter 736, der in der Selbstauffrisch-Be
triebsart das auf den H-Pegel eingestellte Signal Self emp
fängt und invertiert, eine NAND-Schaltung 734, die die jewei
ligen Ausgangssignale der NAND-Schaltung 732 und des Inver
ters 736 empfängt, einen Inverter 738, der ein Ausgangssignal
der NAND-Schaltung 734 empfängt und invertiert, und dessen
Ausgang an eine Schreib-Spaltenauswahlleitung CSLWL ange
schlossen ist, und einen Inverter 740, der ein Ausgangssignal
der NAND-Schaltung 734 empfängt und dessen Ausgang an eine
Schreib-Spaltenauswahlleitung CSLWR angeschlossen ist.
Die Spaltenauswahlleitungs-Festlegungsschaltung 730 enthält
sämtlich Transistoren mit niedriger Schwellenspannung, die
mit 1,5 V arbeiten. Beim Selbstauffrischen ist das Signal
Self auf dem H-Pegel. Somit ist ein Ausgangssignal der NAND-
Schaltung 734 auf den H-Pegel festgesetzt, wodurch die beiden
Schreib-Spaltenauswahlleitungen CSLWL und CSLWR auf den L-
Pegel festgesetzt sind.
Fig. 28 ist ein Schaltplan einer Struktur einer Spaltenaus
wahlleitungs-Festsetzschaltung 740 als zweites Beispiel einer
Struktur zum Festsetzen einer Spaltenauswahlleitung.
Wie in Fig. 28 gezeigt ist, enthält die Spaltenauswahllei
tungs-Festsetzschaltung 740 eine NAND-Schaltung 742, die das
Schreibfreigabesignal WE und das Adressensignal Yadd emp
fängt, eine Pegelverschiebeeinrichtung 744, die ein Ausgangs
signal der NAND-Schaltung 742 von der Amplitude von 1,5 V auf
die Amplitude von 2,5 V oder 3,3 V umsetzt, einen Inverter
746, der ein Invertiersignal Self empfängt, ein Übertragungs
gatter 748, das gemäß einem Inverter 746 und dem Signal Self
leitend wird, um ein Ausgangssignal der Pegelverschiebeein
richtung 744 an einen Knoten N30 zu übertragen, einen P-Ka
nal-MOS-Transistor 752, dessen Gate ein Ausgangssignal des
Inverters 746 empfängt, um den Knoten N30 mit dem Speisepo
tential von 2,5 V oder 3,3 V zu verbinden, einen Inverter
754, dessen Eingang an den Knoten N30 angeschlossen ist, wäh
rend sein Ausgang an die Schreib-Spaltenauswahlleitung CSLWL
angeschlossen ist, und einen Inverter 756, dessen Eingang an
den Knoten N30 angeschlossen ist, während sein Ausgang an die
Spaltenauswahlleitung CSLWR angeschlossen ist.
Die Spaltenauswahlleitungs-Festsetzschaltung 740 wird verwen
det, wenn die Spaltenauswahlleitung mit 2,5 V oder 3,3 V ar
beitet. Als Übertragungsgatter wird ein Transistor mit hoher
Schwellenspannung verwendet. Die Vorladeoperation von 2,5
V/3,3 V wird durch den P-Kanal-MOS-Transistor 752 mit hoher
Schwellenspannung ausgeführt. In der Selbstauffrisch-Be
triebsart wird das Signal Self auf den H-Pegel aktiviert und
dementsprechend der P-Kanal-MOS-Transistor 752 eingeschaltet,
so daß das Übertragungsgatter 748 nichtleitend wird. Darauf
hin wird der Knoten N30 auf den H-Pegel festgesetzt, womit
die beiden Spaltenauswahlleitungen CSLWL und CSLWR dement
sprechend auf den H-Pegel festgesetzt werden. In einer sol
chen Struktur sind die NAND-Schaltung 742, deren Stromquelle
in den ausgeschalteten Zustand eingestellt ist, und die Pe
gelverschiebeeinrichtung 744 durch den Knoten N30 und das
Übertragungsgatter 748 getrennt. Das Rauschen der Spaltenaus
wahlleitung kann verringert werden.
Fig. 29 ist ein Schaltplan einer Struktur einer Spaltenaus
wahlleitungs-Festsetzschaltung 757 als drittes Beispiel der
Struktur zum Festsetzen der Spaltenauswahlleitung.
Wie in Fig. 29 gezeigt ist, enthält die Spaltenauswahllei
tungs-Festsetzschaltung 757 eine NAND-Schaltung 758, die das
Schreibfreigabesignal WE und das Adressensignal Yadd emp
fängt, einen Inverter 760, der ein Ausgangssignal der NAND-
Schaltung 758 empfängt und invertiert, einen Inverter 762,
der ein Ausgangssignal des Inverters 760 empfängt und inver
tiert, einen Inverter 768, der ein Ausgangssignal des Inver
ters 760 empfängt und invertiert, einen Inverter 770, der das
Signal Self, das beim Selbstauffrischen auf dem H-Pegel ist,
empfängt und invertiert, ein Übertragungsgatter 764, das ge
mäß dem Inverter 770 und dem Signal Self leitend wird, um ein
Ausgangssignal des Inverters 762 an die Schreib-Spaltenaus
wahlleitung CSLWL zu übertragen, ein Übertragungsgatter 772,
das gemäß einem Ausgangssignal des Inverters 770 und dem Sig
nal Self leitend wird, um ein Ausgangssignal des Inverters
768 an die Schreib-Spaltenauswahlleitung CSLWR zu übertragen,
und die N-Kanal-MOS-Transistoren 766 und 778, deren Gates in
der Selbstauffrisch-Betriebsart das Signal SELF empfangen,
das die jeweiligen Schreib-Spaltenauswahlleitungen CSLWL und
CSLWR auf das Massepotential festsetzt.
Im Vergleich zu der in Fig. 28 gezeigten Spaltenauswahllei
tungs-Festsetzschaltung 740 ermöglicht die Spaltenauswahllei
tungs-Festsetzschaltung 757 die weitere Verringerung eines
geringfügigen Durchgangsstroms oder Leckstroms der Treiber
schaltungen oder Inverter 754 und 756 zum Ansteuern der Spal
tenauswahlleitung. Mit anderen Worten, die Stromversorgung
der Inverter 762 und 768 als Treiberschaltungen kann ausge
schaltet werden, wobei die Übertragungsgatter 764 und 772 die
jeweiligen Ausgangssignale der Inverter 762 und 768 von den
Spaltenauswahlleitungen CSLWL und CSLWR trennen. Auf diese
Weise kann ein Leckstrom der Treiberschaltung, wenn die Spal
tenauswahlleitung auf den L-Pegel festgesetzt ist, beseitigt
werden.
Zum Verringern des Leckstroms werden verschiedene obenbe
schriebene Strukturen verwendet. Auf diese Weise kann die
Stromversorgung der Peripherieschaltung des DRAM-Abschnitts
in der System-LSI ausgeschaltet werden. Ferner kann der Leck
strom in der Schaltung mit eingeschalteter Speisequelle ver
ringert werden.
Fig. 30 ist ein Blockschaltplan einer Struktur einer Halblei
tervorrichtung 800 gemäß einer dritten Ausführungsform.
Wie in Fig. 30 gezeigt ist, enthält die Halbleitervorrichtung
800 einen Logikabschnitt 802, der Daten nach außen sendet und
von außen empfängt und verschiedene arithmetische Operationen
und dergleichen ausführt, und einen DRAM-Abschnitt 804, der
vom Logikabschnitt 802 ein Befehlssignal und ein Adressensig
nal empfängt und Daten an den Logikabschnitt 802 sendet und
von ihm empfängt. Der DRAM-Abschnitt 804 enthält eine
Takt/Rücksetz-Steuerschaltung 806, die von dem Logikabschnitt
ein Signal NPDSR empfängt und ein Ruhebetriebsart-Signal PDSR
ausgibt und verschiedene Rücksetzsteuerungen vornimmt, eine
Peripherieschaltung 812, die von dem Logikabschnitt 802 ein
Befehlssignal und ein Adressensignal empfängt, eine Periphe
rieschaltung 814, die von der Peripherieschaltung 812 ein
internes Befehlssignal und ein internes Adressensignal und
dergleichen empfängt und eine Zeilenverarbeitung ausführt,
eine Selbstauffrisch-Steuerschaltung 808, die in der Selbst
auffrisch-Betriebsart das Taktsignal CLKS an die Peripherie
schaltung 314 ausgibt, eine DRAM-Stromversorgungsschaltung
810, die ein von außen zugeführtes Speisepotential von 3,3 V
und ein von außen zugeführtes Speisepotential VDD von 1,5 V
empfängt und das 1,5-V-Speisepotential VDD3 und das 2,0-V-
Speisepotential VDD2 an die Speicheranordnung ausgibt, und
die Speicheranordnung 860, in der das Lesen der Daten durch
die Peripherieschaltungen 814 und 812 gesteuert wird.
Die Peripherieschaltung 812 enthält einen Befehlsdecodierer
822, der von dem Logikabschnitt das Befehlssignal CMD mit der
Amplitude von 1,5 V empfängt, einen Adressenpuffer 824, der
von dem Logikabschnitt 802 das Zeilenadressensignal RAD
[14 : 0] mit einer Amplitude von 1,5 V empfängt, einen Adres
senpuffer 826, der von dem Logikabschnitt 802 das Spalten
adressensignal CAD [7 : 0] mit einer Amplitude von 1,5 V emp
fängt, einen Spaltenvordecodierer 828, der ein Ausgangssignal
des Adressenpuffers 826 vordecodiert, und einen Taktpuffer
834, der von dem Logikabschnitt 802 ein Taktsignal CLK mit
der Amplitude von 1,5 V empfängt und es irgendeiner Schaltung
des DRAM-Abschnitts 804 zuführt.
Ferner enthält die Peripherieschaltung 812 einen Vorverstär
ker/Schreibtreiber 858, der Daten aus der Speicheranordnung
860 liest oder Daten in sie schreibt, eine E/A-Auswahlein
richtung 830, die Daten an den Vorverstärker/Schreibtreiber
858 sendet und von ihm empfängt und ihn gemäß einem Ausgangs
signal des Spaltendecodierer 828 wahlweise mit einem Daten-
Eingabe/Ausgabe-Puffer verbindet. Der Daten-Eingabe/Ausgabe-
Puffer 832 sendet das Dateneingabesignal DI und das Datenaus
gangssignal DO mit einer Amplitude von 1,5 V an den Logikab
schnitt 802 bzw. empfängt diese von ihm.
Ferner enthält die Peripherieschaltung 814 eine Auswahlschal
tung 833, die den Selbstauffrisch-Befehl REFS von dem Be
fehlsdecodierer 822 und das Ruhe-Selbstauffrisch-Signal PDSR
von der Takt/Rücksetz-Steuerschaltung 806 empfängt und gemäß
irgendeinem von ihnen das Signal REFSD aktiviert, eine ACT-
Erzeugungsschaltung 838, die vom Befehlsdecodierer 822 das
Signal REFSD und den Auffrischbefehl REFA und den Zeilenak
tivbefehl ACT empfängt und das Zeilenaktivierungssignal NACT
ausgibt, ein Flipflop 840, das nach dem Rücksetzen gemäß dem
Rücksetzsignal NRSTR das Signal NACT synchron zum Taktsignal
CLKR empfängt, um das empfangene Signal zwischenzuspeichern,
und eine Takterzeugungsschaltung 844, die gemäß einem Aus
gangssignal des Flipflops 840 ein Synchronisiersignal zum
Aktivieren einer Wortleitung und eines Leseverstärkers aus
gibt.
Ferner enthält die Peripherieschaltung 814 einen Adressenzäh
ler 835, der gemäß dem Auffrischbefehl REFA eine Auffrisch
adresse, ein Signal REFSD und das Zeilenaktivierungssignal
NANCT ausgibt, eine Auswahlschaltung 836, die beim Auffri
schen ein Ausgangssignal des Adressenzählers 835 als Adres
sensignal nach innen überträgt, während sie im Normalbetrieb
ein Ausgangssignal des Adressenpuffers 824 nach innen über
trägt, eine Zeilensicherung 848, bei der eine Redundanzer
satzadresse eingestellt ist, eine Redundanzbestimmungsschal
tung 846, die die Redundanzersatzadresse mit einer von der
Auswahlschaltung 836 zugeführten Adresse vergleicht, um die
Redundanzersetzung zu beurteilen, einen Zeilenvordecodierer
850, der ein Ausgangssignal der Redundanzbestimmungsschaltung
846 vordecodiert, und ein Flipflop 852, das ein Ausgangssig
nal des Zeilenvordecodierers 850 synchron zum Taktsignal CLKR
erfaßt und es nach dem Rücksetzen durch das Rücksetzsignal
NRSTR dem Zeilendecodierer 846 zuführt.
Ferner enthält die Peripherieschaltung 814 einen Zeilendeco
dierer 854 zum Ausführen der Zeilendecodierungsverarbeitung
zur Auswahl einer Speicherzelle der Speicheranordnung 860 und
einen Spaltendecodierer 856, der ein Ausgangssignal des Spal
tenvordecodierers 828 empfängt, um eine Spaltenauswahl zu
treffen. In der Ruhebetriebsart setzt der Spaltendecodierer
856 über das Signal PDSR die Potentiale der Lese- und
Schreibauswahlleitungen CSLR/W fest.
Die Auffrischsteuerschaltung 808 enthält eine Pegelverschie
beschaltung 818, die das Signal REFSD empfängt und eine Pe
gelverschiebung ausführt, einen Eigenzeitgeber 816, der gemäß
einem Ausgangssignal der Pegelverschiebeschaltung 818 akti
viert wird, wobei er mit einem darin enthaltenen Ringoszilla
tor ein Taktsignal erzeugt und mit dem erzeugten Taktsignal
als Referenz einen Referenztakt zum Selbstauffrischen aus
gibt, und einen Abwärtsumsetzer 820, der ein Ausgangssignal
des Eigenzeitgebers 816 empfängt, um es in das Signal mit
einer kleinen Amplitude umzusetzen. Ein Ausgangssignal des
Abwärtsumsetzers 820 wird der ACT-Erzeugungsschaltung 838,
die einen Zeilenaktivierungsimpuls ausgibt, als Taktsignal
CLKS zugeführt.
Im folgenden wird die für die Halbleitervorrichtung 800 vor
gesehene Stromversorgung beschrieben. VDDH ist das von außen
zugeführte Speisepotential von 3,3 V. Das Speisepotential VDD
ist ein von außen angelegtes Speisepotential von 1,5 V. Der
Logikabschnitt empfängt die Speisepotentiale VDDH und VDD, um
eine interne Operation auszuführen. Eine Taktrücksetz-Steuer
schaltung und Peripherieschaltung 814 empfängt von der DRAM-
Stromversorgungsschaltung 810 das Speisepotential VDD3 mit
1,5 V als Betriebsspeisepotential.
Die Peripherieschaltung 812 empfängt als ihr Betriebsspeise
potential das Speisepotential VDD.
Fig. 31 ist ein Schaltplan einer Struktur einer DRAM-Strom
versorgungsschaltung 810 in Fig. 30.
Wie in Fig. 31 gezeigt ist, enthält die DRAM-Stromversor
gungsschaltung 810 eine Pegelverschiebeeinrichtung 862, die
den Pegel des Ausschalt-Selbstauffrischsignals auf 3,3 V um
setzt, eine mit der Stromversorgung von 3,3 V angesteuerte
Pufferschaltung 864, die ein Ausgangssignal der Pegelver
schiebeeinrichtung 862 puffert, einen Abwärtsumsetzer 866,
der die Spannung eines Ausgangssignals der Pegelverschiebe
einrichtung 862 auf 2 V umsetzt, eine Spannungs-Abwärtsumset
zerschaltung 868, die ein Speisepotential VDDH von 3,3 V emp
fängt und ein Speisepotential VDD2 von 2,0 V ausgibt, einen
N-Kanal-MOS-Transistor 872, der in der Normalbetriebsart ein
geschaltet ist, um das von außen zugeführte Speisepotential
VDD von 1,5 V an einen Ausgangsknoten NVO zu übertragen, und
einen N-Kanal-MOS-Transistor 870, der in der Ruhebetriebsart
eingeschaltet ist, um ein Ausgangssignal der Spannungs-Ab
wärtsumsetzerschaltung 868 an den Ausgangsknoten NVO zu über
tragen. Vom Ausgangsknoten NVO wird das Speisepotential VDD3
als Ausgangssignal der DRAM-Speiseschaltung 810 ausgegeben.
Das Speisepotential VDD2 ist ein Ausgangssignal der Span
nungs-Abwärtsumsetzerschaltung 868 und wird an eine Spei
cheranordnung angelegt.
In der Ruhebetriebsart ist das Gate-Potential des N-Kanal-
MOS-Transistors 870 auf 2 V eingestellt. Durch den N-Kanal-
MOS-Transistor 870 wird ein Spannungsabfall erzeugt, der fast
der Schwellenspannung entspricht, wobei das Speisepotential
VDD3 in der Ruhebetriebsart auf etwa 1,5 V eingestellt ist.
Um den Knoten, der das externe Speisepotential VDD empfängt,
und den Ausgangsknoten NVO koppeln zu können, wenn die Ruhe
betriebsart nicht erforderlich ist, ist ein Schalter 874 vor
gesehen. Der Schalter 874 kann durch Ändern einer Metallmaske
im Herstellungsprozeß einer Halbleitervorrichtung wahlweise
in den leitenden Zustand umgeschaltet werden.
Fig. 32 ist ein Schaltplan einer Struktur einer
Takt/Rücksetz-Steuerschaltung 806 in Fig. 30.
Wie in Fig. 32 gezeigt ist, enthält die Takt/Rücksetz-Steuer
schaltung 806 eine Pufferschaltung 898, die von dem Logikab
schnitt das Rücksetzsignal NRESET empfängt, um das Rücksetz
signal NRST nach innen zu liefern, eine Pufferschaltung 900,
die von dem Logikabschnitt das Signal NPDSR empfängt, und
eine ODER-Schaltung 902, die das Signal NRESET und ein Aus
gangssignal der Pufferschaltung 900 empfängt und das Signal
NRSTR ausgibt.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine
Impulserzeugungsschaltung 882, die von dem Logikabschnitt das
Signal NPDSR empfängt und beim Fallen des empfangenen Signals
ein tief-aktives Impulssignal erzeugt, einen Zähler 886, der
von einem Befehlsdecodierer nach Rücksetzen durch das Rück
setzsignal NRESET das Auffrisch-Befehlssignal REFA empfängt,
um nach dem Empfang von acht Eingangssignalen ein Hochzählen
auszuführen und ein Ausgangssignal zu ändern, eine ODER-
Schaltung 904, die ein Ausgangssignal des Zählers 886 und ein
Ausgangssignal des Puffers 900 empfängt und ein Signal NRSTS
ausgibt, eine Impulserzeugungsschaltung 888, die gemäß einem
Ausgangssignal des Zählers 886 einen tief-aktiven Impuls er
zeugt, und eine Zwischenspeicherschaltung 896, die durch ein
Ausgangssignal der Impulserzeugungsschaltung 888 gesetzt und
durch das Rücksetzsignal NRESET zurückgesetzt wird.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine
Impulserzeugungsschaltung 883, die das Signal LAT, d. h. ein
/Q-Ausgangssignal der Zwischenspeicherschaltung 890, empfängt
und beim Fallen des empfangenen Signals ein tief-aktives Im
pulssignal erzeugt, und eine Zwischenspeicherschaltung 884,
die durch ein Ausgangssignal der Impulserzeugungsschaltung
882 gesetzt und durch ein Ausgangssignal der Impulserzeu
gungsschaltung 883 zurückgesetzt wird. Von dem Q-Ausgang der
Zwischenspeicherschaltung 884 wird das Ruhe-Selbstauffrisch
signal PDSR zugeführt.
Ferner enthält die Takt/Rücksetz-Steuerschaltung 806 eine
Auswahleinrichtung 896, die das von dem Logikabschnitt zuge
führte Taktsignal CLK mit einer Amplitude von 1,5 V und das
durch den Eigenzeitgeber 816 in Fig. 30 erzeugte Taktsignal
CLKS empfängt und gemäß dem Signal REFSD irgendeines der
Taktsignale auswählt und als Taktsignal CLKR ausgibt.
Fig. 33 ist ein Operations-Signalformdiagramm der Ruhebe
triebsart des DRAM-Abschnitts der in Fig. 30 gezeigten Halb
leitervorrichtung.
Wie in den Fig. 30 und 33 gezeigt ist, wird zum Zeitpunkt t1
der Strom an die Halbleitervorrichtung 800 angelegt. Darauf
hin wird dem DRAM-Abschnitt vom Logikabschnitt 802 das Rück
setzsignal NRESET zugeführt und nachfolgend eine Einschalt
folge ausgeführt, in der mehrmals der Auffrischbefehl REFA
zugeführt wird. Zum Zeitpunkt t2 ist eine Einschaltfolge ab
geschlossen, wobei dementsprechend der Normalbetrieb ausge
führt werden kann.
Vor dem Übergang in die Ruhebetriebsart zum Zeitpunkt t3 wird
dem DRAM-Abschnitt zum Zeitpunkt t3 von dem Logikabschnitt
ein Auto-Auffrischbefehl zugeführt, um den gesamten Speicher
raum aufzufrischen. Daraufhin stellt der Logikabschnitt das
Signal NDPSR zum Zeitpunkt t4 auf den L-Pegel ein, damit der
DRAM-Abschnitt eine Selbstauffrisch-Operation startet. Vom
Zeitpunkt t4 an ist der DRAM-Abschnitt in der Ruhebetriebs
art.
Zum Zeitpunkt t5 sind das an den Logikabschnitt angelegte
Speisepotential LVDDH und das an den Logikabschnitt angelegte
Speisepotential VCC1.5 von 1,5 V in den ausgeschalteten Zu
stand eingestellt, wobei dementsprechend die Ruhebetriebsart
gestartet wird. Genauer ist zum Selbstauffrischen nur das
Speisepotential DVDDH von 3,3 V angelegt. Wenn die Betriebs
art zum Zeitpunkt t6 aus der Ruhebetriebsart in die Arbeits
betriebsart zurückkehrt, wird das Speisepotential VCC1.5 von
1,5 V und nachfolgend ein stabiles Taktsignal angelegt.
Zum Zeitpunkt t7 wird das Rücksetzsignal NRESET 200 µ-Minuten
lang auf den L-Pegel festgesetzt und anschließend auf den H-
Pegel gesetzt, um das Rücksetzen abzubrechen, während achtmal
der Auffrischbefehl REFA eingegeben wird, um die interne
Schaltung zu initialisieren. Danach wird der Selbstauffrisch-
Austrittsbefehl SREX zum Abschließen des Selbstauffrischens
eingegeben und das Signal NPDSR vom L-Pegel auf den H-Pegel
gehoben. Daraufhin führt der Logikabschnitt nach der durch
tSRX repräsentierten Zeitdauer dem DRAM-Abschnitt einen Auto-
Auffrischbefehl zu, wobei der DRAM-Abschnitt den gesamten
Speicherraum auffrischt. Nach Ausgabe des letzten Auffrisch
befehls REFA werden sämtliche Bänke deaktiviert, wobei nach
Verstreichen der minimalen Lesezykluszeit tRC + 1 ein Befehl
eingegeben werden kann.
Fig. 34 ist ein Signalform-Diagramm einer Operation, bei der
die Betriebsart in Fig. 33 von der Ruhebetriebsart zu der
Arbeitsbetriebsart zurückkehrt.
Wie in den Fig. 32 und 34 gezeigt ist, fällt das Signal NPDSR
zum Zeitpunkt t4 auf den L-Pegel, wobei die Impulserzeugungs
schaltung 882 dementsprechend das tief-aktive Impulssignal FS
erzeugt. Dementsprechend wird die Zwischenspeicherschaltung
884 gesetzt und das Signal PDSR auf den H-Pegel eingestellt.
Zum Zeitpunkt t7 wird nach Abbruch der Ruhe das Rücksetzsig
nal NRESET eingegeben und daraufhin die Zwischenspeicher
schaltung 890 zurückgesetzt. Der Auffrischbefehl REFA wird
achtmal eingegeben, woraufhin zum Zeitpunkt t8 ein Ausgangs
signal des Zählers 886 ein Impulssignal zum Einstellen der
Zwischenspeicherschaltung 890 erzeugt. Daraufhin fällt das
Signal LAT als das Ausgangssignal /Q der Zwischenspeicher
schaltung 890 vom H- auf den L-Pegel, wobei die Zwischenspei
cherschaltung 884 gemäß einem Ausgangssignal der Impulserzeu
gungsschaltung 883 zurückgesetzt wird. Daraufhin ist das Sig
nal PDSR auf dem L-Pegel, woraufhin der Normalbetrieb ausge
führt werden kann.
Die Rückkehrfolge aus der Ruhebetriebsart erfolgt genauso wie
die normale Stromversorgungsfolge. Nach dem Zurücksetzen
durch das Rücksetzsignal NRESET wird achtmal der Auffrischbe
fehl REFA eingegeben, um sämtliche in einem Betriebsartregi
ster eingestellten Spezialbetriebsarten und dergleichen zu
rückzusetzen.
Danach steigt das Signal NPDSR zum Zeitpunkt t9 auf den H-
Pegel. Das Signal NPDSR wird zum Übergang in die Ruhebe
triebsart verwendet, wobei es keinen Einfluß auf den Betrieb
hat, wenn es jedesmal nach der Rückkehr der Betriebsart in
die Normalbetriebsart auf den H-Pegel steigt.
Wie zuvor beschrieben wurde, wird der Stromverbrauch im
Standby-Zustand in der Ruhebetriebsart der Halbleitervorrich
tung gemäß der dritten Ausführungsform verringert. Nach der
Rückkehr der Betriebsart ist durch ein vorgegebenes Eingangs
signal ein normaler schneller Betrieb möglich.
Obgleich die Erfindung ausführlich beschrieben und gezeigt
wurde, ist selbstverständlich, daß diese lediglich als Erläu
terung und Beispiel dient und nicht als Begrenzung verstanden
werden soll, wobei der Erfindungsgedanke und der Umfang der
Erfindung lediglich durch die beigefügten Ansprüche be
schränkt ist.
Claims (17)
1. Halbleitervorrichtung, die in einer Normalbetriebsart
Daten sendet/empfängt und in einer Ruhebetriebsart gespei
cherte Daten bei verringertem Stromverbrauch auffrischt, mit:
einer Speicheranordnung (100a, 100g) mit mehreren in ei ner Matrix aus Zeilen und Spalten angeordneten Speicherzel len;
einer ersten Peripherieschaltung (130, 72-78), die in der Normalbetriebsart Speicherdaten in die Speicherzellen eingibt bzw. aus ihnen ausgibt, während sie in der Ruhebetriebsart den Betrieb anhält, um den Stromverbrauch zu verringern; und
einer zweiten Peripherieschaltung (132, 144), die in der Ruhebetriebsart das Auffrischen der in den Speicherzellen gespeicherten Daten steuert.
einer Speicheranordnung (100a, 100g) mit mehreren in ei ner Matrix aus Zeilen und Spalten angeordneten Speicherzel len;
einer ersten Peripherieschaltung (130, 72-78), die in der Normalbetriebsart Speicherdaten in die Speicherzellen eingibt bzw. aus ihnen ausgibt, während sie in der Ruhebetriebsart den Betrieb anhält, um den Stromverbrauch zu verringern; und
einer zweiten Peripherieschaltung (132, 144), die in der Ruhebetriebsart das Auffrischen der in den Speicherzellen gespeicherten Daten steuert.
2. Halbleitervorrichtung nach Anspruch 1, dadurch
gekennzeichnet, daß die zweite Peripherieschaltung (132, 144)
eine Auffrischsteuereinheit (132) enthält, die das Auffri
schen eines Teilgebiets der Speicheranordnung dadurch steu
ert, daß sie eine Startadresse hält, die eine Adresse angibt,
bei der das Auffrischen gestartet wird, und eine Endadresse
hält, die eine Adresse angibt, bei der das Auffrischen abge
schlossen wird.
3. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß die Auffrischsteuereinheit (132) enthält:
eine Zeitgeberschaltung (306), die einen Referenztakt zum Aktivieren einer Zeile der Speicheranordnung beim Auffrischen erzeugt; und
einen Adressenzähler (312), der zwischen der Startadresse und der Endadresse eine Adresse zum Auffrischen ausgibt, wobei der Adressenzähler (312) enthält:
eine erste Zwischenspeicherschaltung (332), die die Startadresse hält,
eine zweite Zwischenspeicherschaltung (334), die die End adresse hält,
einen Zähler (336), der gemäß dem Referenztakt die Zäh lung vornimmt,
eine erste Vergleichsschaltung (338), die ein Ausgangssignal des Zählers (336) mit einem Ausgangssignal der ersten Zwischenspeicherschaltung (332) vergleicht,
eine zweite Vergleichsschaltung (340), die das Ausgangssignal des Zählers (336) mit einem Ausgangssignal der zweiten Zwischenspeicherschaltung (334) vergleicht, und
eine Gatterschaltung (342), die die jeweiligen Ausgangssignale der ersten und der zweiten Vergleichsschal tung (338, 340) empfängt, um zu erfassen, daß das Ausgangssignal des Zählers (336) wenigstens die Startadresse und höchstens die Endadresse ist, wobei
die Auffrischsteuereinheit (132) ferner eine Verzögerungsschaltung (310) zur Steuerung enthält, die gemäß einem Ausgangssignal der Gatterschaltung (342) aktiviert wird, um ein Synchronisationssignal auszugeben, das die Zei lenauswahl der Speicheranordnung gemäß dem Referenztakt steu ert.
eine Zeitgeberschaltung (306), die einen Referenztakt zum Aktivieren einer Zeile der Speicheranordnung beim Auffrischen erzeugt; und
einen Adressenzähler (312), der zwischen der Startadresse und der Endadresse eine Adresse zum Auffrischen ausgibt, wobei der Adressenzähler (312) enthält:
eine erste Zwischenspeicherschaltung (332), die die Startadresse hält,
eine zweite Zwischenspeicherschaltung (334), die die End adresse hält,
einen Zähler (336), der gemäß dem Referenztakt die Zäh lung vornimmt,
eine erste Vergleichsschaltung (338), die ein Ausgangssignal des Zählers (336) mit einem Ausgangssignal der ersten Zwischenspeicherschaltung (332) vergleicht,
eine zweite Vergleichsschaltung (340), die das Ausgangssignal des Zählers (336) mit einem Ausgangssignal der zweiten Zwischenspeicherschaltung (334) vergleicht, und
eine Gatterschaltung (342), die die jeweiligen Ausgangssignale der ersten und der zweiten Vergleichsschal tung (338, 340) empfängt, um zu erfassen, daß das Ausgangssignal des Zählers (336) wenigstens die Startadresse und höchstens die Endadresse ist, wobei
die Auffrischsteuereinheit (132) ferner eine Verzögerungsschaltung (310) zur Steuerung enthält, die gemäß einem Ausgangssignal der Gatterschaltung (342) aktiviert wird, um ein Synchronisationssignal auszugeben, das die Zei lenauswahl der Speicheranordnung gemäß dem Referenztakt steu ert.
4. Halbleitervorrichtung nach Anspruch 2, dadurch
gekennzeichnet, daß die Auffrischsteuereinheit (132) enthält:
eine Zeitgeberschaltung (306), die beim Auffrischen einen Referenztakt zum Aktivieren einer Zeile der Speicheranordnung erzeugt; und
einen Adressenzähler (312a), der eine Adresse zum Auffri schen zwischen der Startadresse und der Endadresse ausgibt, wobei der Adressenzähler (312a) enthält:
eine erste Zwischenspeicherschaltung (332), die die Startadresse hält,
eine zweite Zwischenspeicherschaltung (334), die die End adresse hält,
eine Erfassungsschaltung (352), die die jeweiligen Aus gangssignale der ersten und der zweiten Zwischenspeicher schaltung (332, 334) empfängt, um gemäß dem Verhältnis eines durch die Startadresse und die Endadresse bestimmten Gebiets zum Gebiet der Speicheranordnung einen Zyklus des Referenz takts für die Zeitgeberschaltung (306) zu bestimmen,
einen Zähler (336), der das Ausgangssignal der ersten Zwischenspeicherschaltung (332) empfängt, gemäß dem Referenz takt mit der Startadresse als Anfangszählung die Zählung vor nimmt und eine Auffrischadresse ausgibt, und
eine Vergleichsschaltung (354), die ein Ausgangssignal des Zählers (336) mit dem Ausgangssignal der zweiten Zwi schenspeicherschaltung (334) vergleicht, um zu erfassen, daß das Auffrischen abgeschlossen ist.
eine Zeitgeberschaltung (306), die beim Auffrischen einen Referenztakt zum Aktivieren einer Zeile der Speicheranordnung erzeugt; und
einen Adressenzähler (312a), der eine Adresse zum Auffri schen zwischen der Startadresse und der Endadresse ausgibt, wobei der Adressenzähler (312a) enthält:
eine erste Zwischenspeicherschaltung (332), die die Startadresse hält,
eine zweite Zwischenspeicherschaltung (334), die die End adresse hält,
eine Erfassungsschaltung (352), die die jeweiligen Aus gangssignale der ersten und der zweiten Zwischenspeicher schaltung (332, 334) empfängt, um gemäß dem Verhältnis eines durch die Startadresse und die Endadresse bestimmten Gebiets zum Gebiet der Speicheranordnung einen Zyklus des Referenz takts für die Zeitgeberschaltung (306) zu bestimmen,
einen Zähler (336), der das Ausgangssignal der ersten Zwischenspeicherschaltung (332) empfängt, gemäß dem Referenz takt mit der Startadresse als Anfangszählung die Zählung vor nimmt und eine Auffrischadresse ausgibt, und
eine Vergleichsschaltung (354), die ein Ausgangssignal des Zählers (336) mit dem Ausgangssignal der zweiten Zwi schenspeicherschaltung (334) vergleicht, um zu erfassen, daß das Auffrischen abgeschlossen ist.
5. Halbleitervorrichtung nach einem vorangehenden Anspruch,
gekennzeichnet durch
einen ersten Stromversorgungsanschluß (T2), der ein er stes Speisepotential empfängt;
einen zweiten Stromversorgungsanschluß (T3), der ein zweites Speisepotential empfängt, das höher als das erste Speisepotential ist;
eine erste Stromversorgungsleitung (L1, L4), die den er sten Speiseanschluß und die erste Peripherieschaltung (PCKT1) verbindet;
eine Spannungs-Abwärtsumsetzerschaltung (VDC), die an den zweiten Stromversorgungsanschluß (T3) angeschlossen ist und ein drittes Speisepotential ausgibt, das niedriger als das zweite Speisepotential ist;
eine Stromversorgungs-Auswahlschaltung (SE1, SE2), die das erste Stromversorgungspotential und das dritte Stromver sorgungspotential empfängt und wahlweise eines der empfange nen Stromversorgungspotentiale ausgibt; und
eine zweite Stromversorgungsleitung (L2, L3), die das Ausgangssignal der Stromversorgungs-Auswahlschaltung (SE1, SE2) der zweiten Peripherieschaltung (PCKT2) zuführt.
einen ersten Stromversorgungsanschluß (T2), der ein er stes Speisepotential empfängt;
einen zweiten Stromversorgungsanschluß (T3), der ein zweites Speisepotential empfängt, das höher als das erste Speisepotential ist;
eine erste Stromversorgungsleitung (L1, L4), die den er sten Speiseanschluß und die erste Peripherieschaltung (PCKT1) verbindet;
eine Spannungs-Abwärtsumsetzerschaltung (VDC), die an den zweiten Stromversorgungsanschluß (T3) angeschlossen ist und ein drittes Speisepotential ausgibt, das niedriger als das zweite Speisepotential ist;
eine Stromversorgungs-Auswahlschaltung (SE1, SE2), die das erste Stromversorgungspotential und das dritte Stromver sorgungspotential empfängt und wahlweise eines der empfange nen Stromversorgungspotentiale ausgibt; und
eine zweite Stromversorgungsleitung (L2, L3), die das Ausgangssignal der Stromversorgungs-Auswahlschaltung (SE1, SE2) der zweiten Peripherieschaltung (PCKT2) zuführt.
6. Halbleitervorrichtung nach Anspruch 5, dadurch
gekennzeichnet, daß die Stromversorgungs-Auswahlschaltung
(SE1, SE2) enthält:
einen ersten MOS-Transistor (Tr1, Tr4), der zwischen die erste Stromversorgungsleitung (L1, L4) und die zweite Strom versorgungsleitung (L2, L3) geschaltet ist und in der Normal betriebsart aktiviert wird; und
einen zweiten MOS-Transistor (Tr2, Tr3), der zwischen die Spannungs-Abwärtsumsetzerschaltung (VDC) und die zweite Stromversorgungsleitung (L2, L3) geschaltet ist und in der Ruhebetriebsart aktiviert wird.
einen ersten MOS-Transistor (Tr1, Tr4), der zwischen die erste Stromversorgungsleitung (L1, L4) und die zweite Strom versorgungsleitung (L2, L3) geschaltet ist und in der Normal betriebsart aktiviert wird; und
einen zweiten MOS-Transistor (Tr2, Tr3), der zwischen die Spannungs-Abwärtsumsetzerschaltung (VDC) und die zweite Stromversorgungsleitung (L2, L3) geschaltet ist und in der Ruhebetriebsart aktiviert wird.
7. Halbleitervorrichtung nach Anspruch 6, dadurch
gekennzeichnet, daß die Stromversorgungs-Auswahlschaltung
(867) ferner eine Spannungsumsetzerschaltung (866) enthält,
die dem Gate des zweiten MOS-Transistors (870) in der Ruhebe
triebsart ein Aktivierungepotential zuführt, das gleich einem
Ausgangspotential der Spannungs-Abwärtsumsetzerschaltung
(VDC) ist.
8. Halbleitervorrichtung nach Anspruch 5 oder 6,
gekennzeichnet durch
einen Logikabschnitt (LG), der das Speisepotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und ge mäß einer von außen zugeführten Anweisung eine vorgegebene Verarbeitung ausführt, wobei
die erste Peripherieschaltung (PCKT1) eine Daten-Ein gabe/Ausgabe-Steuereinheit (414) zum Senden und Empfangen von Daten zwischen dem Logikabschnitt (LG) und der Speicheranord nung enthält,
die zweite Peripherieschaltung (PCKT2) eine Selbstauf frisch-Steuereinheit (416) enthält, die in der Ruhebetriebs art das Selbstauffrischen für die Speicheranordnung steuert, und
der erste Stromversorgungsanschluß (T2) in der Ruhebe triebsart ein inaktives Potential empfängt.
einen Logikabschnitt (LG), der das Speisepotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und ge mäß einer von außen zugeführten Anweisung eine vorgegebene Verarbeitung ausführt, wobei
die erste Peripherieschaltung (PCKT1) eine Daten-Ein gabe/Ausgabe-Steuereinheit (414) zum Senden und Empfangen von Daten zwischen dem Logikabschnitt (LG) und der Speicheranord nung enthält,
die zweite Peripherieschaltung (PCKT2) eine Selbstauf frisch-Steuereinheit (416) enthält, die in der Ruhebetriebs art das Selbstauffrischen für die Speicheranordnung steuert, und
der erste Stromversorgungsanschluß (T2) in der Ruhebe triebsart ein inaktives Potential empfängt.
9. Halbleitervorrichtung nach Anspruch 8, dadurch
gekennzeichnet, daß die erste Peripherieschaltung (PCKT1)
enthält:
eine Taktsteuereinheit (402), die von dem Logikabschnitt (LG) ein Taktsignal empfängt, um ein internes Taktsignal zum Senden und Empfangen von Daten an die bzw. von der Spei cheranordnung zu erzeugen;
eine Spalten-Befehlssteuereinheit (406), die von dem Logikabschnitt (LG) eine Anweisung zum Erzeugen eines Spal ten-Befehls empfängt; und
eine Spalten-Adressensteuereinheit (412), die von dem Logikabschnitt (LG) eine Spaltenadresse zum Auswählen einer Spalte der Speicheranordnung empfängt.
eine Taktsteuereinheit (402), die von dem Logikabschnitt (LG) ein Taktsignal empfängt, um ein internes Taktsignal zum Senden und Empfangen von Daten an die bzw. von der Spei cheranordnung zu erzeugen;
eine Spalten-Befehlssteuereinheit (406), die von dem Logikabschnitt (LG) eine Anweisung zum Erzeugen eines Spal ten-Befehls empfängt; und
eine Spalten-Adressensteuereinheit (412), die von dem Logikabschnitt (LG) eine Spaltenadresse zum Auswählen einer Spalte der Speicheranordnung empfängt.
10. Halbleitervorrichtung nach Anspruch 9, dadurch
gekennzeichnet, daß
die Speicheranordnung mehrere Bänke enthält, die unabhän
gig voneinander arbeiten können, wobei die erste Peripherie
schaltung (PCKT1) enthält:
eine Zeilen-Adressensteuereinheit (408), die von dem Logikabschnitt (LG) eine Zeilenadresse empfängt, um eine Zeile der Speicheranordnung auszuwählen; und
eine Bank-Adressensteuereinheit (410), die von dem Logikabschnitt (LG) eine Bankadresse empfängt, um irgendeine der mehreren Bänke auszuwählen.
eine Zeilen-Adressensteuereinheit (408), die von dem Logikabschnitt (LG) eine Zeilenadresse empfängt, um eine Zeile der Speicheranordnung auszuwählen; und
eine Bank-Adressensteuereinheit (410), die von dem Logikabschnitt (LG) eine Bankadresse empfängt, um irgendeine der mehreren Bänke auszuwählen.
11. Halbleitervorrichtung nach einem der Ansprüche 8 bis 10,
dadurch gekennzeichnet, daß die Speicheranordnung enthält:
eine Schreibdatenleitung (WIOa, WIOb), die Schreibdaten an die Speicherzellen sendet;
eine Zwischenspeicherschaltung (1172), die von der ersten Stromversorgungsleitung (L1, L4) ein Stromversorgungspoten tial empfängt und in der Normalbetriebsart Daten von der Da ten-Eingabe/Ausgabe-Steuereinheit (414) empfängt und hält; und
eine Gatterschaltung (504), die von der zweiten Stromver sorgungsleitung (L2, L3) ein Stromversorgungspotential emp fängt und in der Normalbetriebsart ein Ausgangssignal der Zwischenspeicherschaltung (1172) an die Schreibdatenleitung sendet, während sie in der Ruhebetriebsart das Potential der Schreibdatenleitung (WIOa, WIOb) festsetzt.
eine Schreibdatenleitung (WIOa, WIOb), die Schreibdaten an die Speicherzellen sendet;
eine Zwischenspeicherschaltung (1172), die von der ersten Stromversorgungsleitung (L1, L4) ein Stromversorgungspoten tial empfängt und in der Normalbetriebsart Daten von der Da ten-Eingabe/Ausgabe-Steuereinheit (414) empfängt und hält; und
eine Gatterschaltung (504), die von der zweiten Stromver sorgungsleitung (L2, L3) ein Stromversorgungspotential emp fängt und in der Normalbetriebsart ein Ausgangssignal der Zwischenspeicherschaltung (1172) an die Schreibdatenleitung sendet, während sie in der Ruhebetriebsart das Potential der Schreibdatenleitung (WIOa, WIOb) festsetzt.
12. Halbleitervorrichtung nach einem der Ansprüche 8 bis 11,
dadurch gekennzeichnet, daß die Speicheranordnung enthält:
eine Lesedatenleitung (RIO, /RIO) zum Lesen von Daten aus den Speicherzellen;
eine Leseverstärkerschaltung (1154), die das Stromversor gungspotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und in der Normalbetriebsart die Potentialände rung der Lesedatenleitung (RIO, /RIO) verstärkt und die ver stärkte Potentialänderung an die Eingabe/Ausgabe-Steuerein heit (414) sendet; und
eine Schalt-Schaltung (528), die in der Ruhebetriebsart die Lesedatenleitung (RIO, /RIO) mit der zweiten Stromversor gungsleitung (L2, L3) verbindet.
eine Lesedatenleitung (RIO, /RIO) zum Lesen von Daten aus den Speicherzellen;
eine Leseverstärkerschaltung (1154), die das Stromversor gungspotential von der ersten Stromversorgungsleitung (L1, L4) empfängt und in der Normalbetriebsart die Potentialände rung der Lesedatenleitung (RIO, /RIO) verstärkt und die ver stärkte Potentialänderung an die Eingabe/Ausgabe-Steuerein heit (414) sendet; und
eine Schalt-Schaltung (528), die in der Ruhebetriebsart die Lesedatenleitung (RIO, /RIO) mit der zweiten Stromversor gungsleitung (L2, L3) verbindet.
13. Halbleitervorrichtung nach einem der Ansprüche 8 bis 12,
dadurch gekennzeichnet, daß
die Selbstauffrisch-Steuereinheit (416) in der Ruhebe triebsart eine Auffrischadresse ausgibt;
die zweite Peripherieschaltung (PCKT2) eine Adressensyntheseeinheit (609) enthält, die in der Normalbe triebsart eine normale Adresse von dem Logikabschnitt (LG) und die Auffrischadresse empfängt, und
die Adressensyntheseeinheit (609) enthält:
eine erste Gruppe von MOS-Transistoren (568), die zwi schen einem internen Knoten und einem Masseknoten in Serie geschaltet sind und deren Gate jeweils irgendeines der Adres senbits der normalen Adresse empfängt;
eine zweite Gruppe von MOS-Transistoren (570), die zwi schen dem internen Knoten und dem Masseknoten in Serie ge schaltet sind und deren Gate jeweils irgendeines der Adres senbits der Auffrischadresse empfängt; und
eine Schalt-Schaltung (566), die zwischen die zweite Stromversorgungsleitung (L2, L3) und den internen Knoten ge schaltet ist und den internen Knoten vorlädt.
die Selbstauffrisch-Steuereinheit (416) in der Ruhebe triebsart eine Auffrischadresse ausgibt;
die zweite Peripherieschaltung (PCKT2) eine Adressensyntheseeinheit (609) enthält, die in der Normalbe triebsart eine normale Adresse von dem Logikabschnitt (LG) und die Auffrischadresse empfängt, und
die Adressensyntheseeinheit (609) enthält:
eine erste Gruppe von MOS-Transistoren (568), die zwi schen einem internen Knoten und einem Masseknoten in Serie geschaltet sind und deren Gate jeweils irgendeines der Adres senbits der normalen Adresse empfängt;
eine zweite Gruppe von MOS-Transistoren (570), die zwi schen dem internen Knoten und dem Masseknoten in Serie ge schaltet sind und deren Gate jeweils irgendeines der Adres senbits der Auffrischadresse empfängt; und
eine Schalt-Schaltung (566), die zwischen die zweite Stromversorgungsleitung (L2, L3) und den internen Knoten ge schaltet ist und den internen Knoten vorlädt.
14. Halbleitervorrichtung nach Anspruch 13, dadurch gekenn
zeichnet, daß die zweite Gruppe der MOS-Transistoren (570)
eine höhere Schwellenspannung als die erste Gruppe der MOS-
Transistoren (568) hat.
15. Halbleitervorrichtung nach einem der Ansprüche 8 bis 14,
dadurch gekennzeichnet, daß
die Selbstauffrisch-Steuereinheit (416) beim Selbstauffrischen ein erstes Befehlssignal ausgibt,
die zweite Peripherieschaltung (PCKT2) eine Befehlssyntheseeinheit (620) enthält, die ein in der Normal betriebsart von dem Logikabschnitt (LG) zugeführtes zweites Befehlssignal und das erste Befehlssignal empfängt, und
die Befehlssyntheseeinheit (620) enthält:
einen ersten P-Kanal-MOS-Transistor (642), der zwischen die zweite Stromversorgungsleitung (L2, L3) und einen ersten internen Knoten (N4) geschaltet ist und dessen Gate an den zweiten internen Knoten (N6) angeschlossen ist;
einen zweiten P-Kanal-MOS-Transistor (644), der zwischen die zweite Stromversorgungsleitung (L2, L3) und den zweiten internen Knoten (N6) geschaltet ist und dessen Gate an den ersten internen Knoten (N4) angeschlossen ist;
einen ersten N-Kanal-MOS-Transistor (652), dessen Gate das erste Befehlssignal empfängt und der zwischen den zweiten internen Knoten (N6) und einen Masseknoten geschaltet ist;
einen zweiten N-Kanal-MOS-Transistor (650), der beim Selbstauffrischen leitend gemacht wird, um das erste Befehls signal an den ersten internen Knoten (N4) zu übertragen;
einen dritten N-Kanal-MOS-Transistor (648), dessen Gate das zweite Befehlssignal empfängt und der zwischen den zwei ten internen Knoten (N6) und den Masseknoten geschaltet ist; und
einen vierten N-Kanal-MOS-Transistor (646), der in der Normalbetriebsart leitend gemacht wird, um das zweite Be fehlssignal an den ersten internen Knoten (N4) zu übertragen.
die Selbstauffrisch-Steuereinheit (416) beim Selbstauffrischen ein erstes Befehlssignal ausgibt,
die zweite Peripherieschaltung (PCKT2) eine Befehlssyntheseeinheit (620) enthält, die ein in der Normal betriebsart von dem Logikabschnitt (LG) zugeführtes zweites Befehlssignal und das erste Befehlssignal empfängt, und
die Befehlssyntheseeinheit (620) enthält:
einen ersten P-Kanal-MOS-Transistor (642), der zwischen die zweite Stromversorgungsleitung (L2, L3) und einen ersten internen Knoten (N4) geschaltet ist und dessen Gate an den zweiten internen Knoten (N6) angeschlossen ist;
einen zweiten P-Kanal-MOS-Transistor (644), der zwischen die zweite Stromversorgungsleitung (L2, L3) und den zweiten internen Knoten (N6) geschaltet ist und dessen Gate an den ersten internen Knoten (N4) angeschlossen ist;
einen ersten N-Kanal-MOS-Transistor (652), dessen Gate das erste Befehlssignal empfängt und der zwischen den zweiten internen Knoten (N6) und einen Masseknoten geschaltet ist;
einen zweiten N-Kanal-MOS-Transistor (650), der beim Selbstauffrischen leitend gemacht wird, um das erste Befehls signal an den ersten internen Knoten (N4) zu übertragen;
einen dritten N-Kanal-MOS-Transistor (648), dessen Gate das zweite Befehlssignal empfängt und der zwischen den zwei ten internen Knoten (N6) und den Masseknoten geschaltet ist; und
einen vierten N-Kanal-MOS-Transistor (646), der in der Normalbetriebsart leitend gemacht wird, um das zweite Be fehlssignal an den ersten internen Knoten (N4) zu übertragen.
16. Halbleitervorrichtung nach Anspruch 15, dadurch gekenn
zeichnet, daß der erste und der zweite N-Kanal-MOS-Transistor
(650, 652) eine höhere Schwellenspannung als der dritte und
der vierte N-Kanal-MOS-Transistor (646, 648) haben,
17. Halbleitervorrichtung nach einem der Ansprüche 8 bis 16,
dadurch gekennzeichnet, daß
der Logikabschnitt (802) ein Betriebsart-Umschaltsignal ausgibt, das den Übergang in die Ruhebetriebsart angibt,
die zweite Peripherieschaltung (PCKT2) eine Halteschal tung (884) enthält, die Betriebsartinformationen hält, die gemäß dem Betriebsart-Umschaltsignal die Ruhebetriebsart an geben, und
die Halteschaltung (884) von dem Logikabschnitt (802) ein Rücksetzsignal empfängt, wenn die Betriebsart aus der Ruhebe triebsart in die Normalbetriebsart zurückkehrt, wobei sie die Betriebsartinformationen zurücksetzt, wenn die Halteschaltung (884) von dem Logikabschnitt (802) ein Befehlssignal so oft wie vorgegeben empfängt.
der Logikabschnitt (802) ein Betriebsart-Umschaltsignal ausgibt, das den Übergang in die Ruhebetriebsart angibt,
die zweite Peripherieschaltung (PCKT2) eine Halteschal tung (884) enthält, die Betriebsartinformationen hält, die gemäß dem Betriebsart-Umschaltsignal die Ruhebetriebsart an geben, und
die Halteschaltung (884) von dem Logikabschnitt (802) ein Rücksetzsignal empfängt, wenn die Betriebsart aus der Ruhebe triebsart in die Normalbetriebsart zurückkehrt, wobei sie die Betriebsartinformationen zurücksetzt, wenn die Halteschaltung (884) von dem Logikabschnitt (802) ein Befehlssignal so oft wie vorgegeben empfängt.
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