Die
Erfindung betrifft einen integrierten Speicherbaustein mit einem
Verzögerungsregelkreis.The
The invention relates to an integrated memory module with a
Delay locked loop.
Ein
wesentlicher Aspekt bei integrierten Schaltungsbausteinen, wie bei
Speicherbauelementen integrierter Schaltungen, ist der Energieverbrauch.
Eine Komponente von integrierten Schaltungsbausteinen, die für einen
wesentlichen Anteil des Energieverbrauchs verantwortlich ist, ist
ein Verzögerungsregelkreis,
der nachfolgend auch als DLL-Schaltung bezeichnet wird. DLL-Schaltungen werden
beispielsweise in synchronen dynamischen Speicherbausteinen mit
direktem Zugriff (SDRAM) benutzt. Dieser Typ von DRAM arbeitet synchronisiert
mit einem extern angelegten Taktsignal. Die DLL-Schaltung erzeugt
insbesondere ein internes Taktsignal, das zur Synchronisation vom
extern zugeführten
Taktsignal abgeleitet wird.One
essential aspect of integrated circuit components, such as
Memory devices of integrated circuits, is the power consumption.
A component of integrated circuit components that is suitable for a
significant share of energy consumption is
a delay locked loop,
which is also referred to below as a DLL circuit. DLL circuits will be
For example, in synchronous dynamic memory modules with
direct access (SDRAM). This type of DRAM works synchronized
with an externally applied clock signal. The DLL circuit is generated
in particular an internal clock signal, which is used for the synchronization of
externally supplied
Clock signal is derived.
Generell
sind SDRAMs und DRAMs flüchtige Speicherbausteine,
d. h. dass sie im Lauf der Zeit Ladungen verlieren, die logische
Werte repräsentieren und
von Kondensatoren gespeichert werden. Dieser Verlust wird von parasitären Kapazitäten im Speicherbaustein
verursacht. Deshalb führen
solche flüchtigen
Speicherbausteine Auffrischungsvorgänge durch, während denen
die Ladungen aufgefrischt werden. Während eines solchen Auffrischungsvorgangs
wird das interne, vom Verzögerungsregelkreis erzeugte
Taktsignal nicht benötigt.
Daraus resultiert, dass bei herkömmlichen
Techniken zur Reduzierung des Energieverbrauchs die Energieversorgung
der DLL-Schaltung während
des Auffrischungsbetriebs unterbrochen und die DLL-Schaltung zurückgesetzt wird.As a general rule
SDRAMs and DRAMs are volatile memory devices,
d. H. that over time they lose charges, the logical ones
Represent values and
be stored by capacitors. This loss is due to parasitic capacitances in the memory chip
caused. Therefore lead
such volatile
Memory chips refreshing processes during which
the cargoes are refreshed. During such a refresh process
is the internal, generated by the delay locked loop
Clock signal not needed.
As a result, in conventional
Techniques to reduce energy consumption the energy supply
the DLL circuit during
of the refresh operation and the DLL circuit is reset.
Die
DLL-Schaltung umfasst üblicherweise
einen Phasendetektor und eine variable Verzögerungseinheit. Der Phasendetektor
detektiert die Phasendifferenz zwischen dem externen Taktsignal
und einer rückgekoppelten
Version des von der DLL-Schaltung erzeugten internen Taktsignals.
Die variable Verzögerungseinheit
verzögert
das externe Taktsignal um einen Wert, der basierend auf der detektierten
Phasendifferenz variiert, um das interne Taktsignal zu erzeugen.
Während
des Einschaltvorgangs benötigt
die DLL-Schaltung typischerweise mehr als 200 Taktsignalperioden,
um sich auf das externe Taktsignal zu synchronisieren. Das bedeutet, dass
die DLL-Schaltung mehr als 200 Taktsignalperioden für die variable
Verzögerungseinheit
benötigt, um
den Verzögerungswert
zum Erzeugen des internen Taktsignals im Wesentlichen zu stabilisieren.
Daher wird die von der variablen Verzögerungseinheit eingestellte
Verzögerungszeit
häufig
als Synchronisierinformation bezeichnet. Wird die DLL-Schaltung zurückgesetzt,
beispielsweise während
eines Auffrischungsvorgangs, dann geht die Synchronisierinformation
verloren. Insbesondere verursacht ein Zurücksetzen der DLL-Schaltung,
dass die variable Verzögerungseinheit
einen vorprogrammierten Verzö gerungswert
zurücksetzt.
Konsequenterweise müssen nach
einem Auffrischungsvorgang mehr als 200 Taktsignalperioden verstreichen,
bevor sich die DLL-Schaltung auf das externe Taktsignal synchronisiert
und mit der Erzeugung des passenden internen Taktsignals beginnt.
Deshalb werden mehr als 200 Taktsignalperioden nach jedem Auffrischungsvorgang
benötigt,
bis der Speicherbaustein weiterarbeiten kann.The
DLL circuitry usually includes
a phase detector and a variable delay unit. The phase detector
detects the phase difference between the external clock signal
and a feedback
Version of the internal clock signal generated by the DLL circuit.
The variable delay unit
delayed
the external clock signal by a value based on the detected
Phase difference varies to produce the internal clock signal.
While
of the power-up needed
the DLL circuit typically has more than 200 clock signal periods,
to synchronize to the external clock signal. It means that
the dll circuit has more than 200 clock periods for the variable
delay unit
necessary for
the delay value
to substantially stabilize to generate the internal clock signal.
Therefore, the one set by the variable delay unit
Delay Time
often
referred to as synchronization information. If the DLL circuit is reset,
for example during
a refresh operation, then the synchronization information goes
lost. In particular, resetting the DLL circuit causes
that the variable delay unit
a preprogrammed delay value
resets.
Consequently, you have to
a refresh process will take more than 200 clock signal periods,
before the DLL circuit synchronizes to the external clock signal
and begins generating the appropriate internal clock signal.
Therefore, more than 200 clock cycles will occur after each refresh operation
needed
until the memory module can continue working.
Häufige Auffrischungsvorgänge können deshalb
die Leistungsfähigkeit
des Halbleiterspeicherbausteins herabsetzen. Zudem kann die während der über 200
Taktsignalperioden verbrauchte Energie die durch das Abschalten
und Zurücksetzen
der DLL-Schaltung gesparte Energie ganz oder teilweise aufheben.Frequent refresh operations can therefore
the efficiency
of the semiconductor memory device. In addition, during the over 200 years
Clock signal periods consumed energy by switching off
and reset
the DLL circuit saved energy in whole or in part.
Die
Offenlegungsschrift KR 10-2001-0104496
A offenbart einen integrierten Speicherbaustein mit einem
Verzögerungsregelkreis, einer
Energieversorgungsschaltung für
den Verzögerungsregelkreis
und einem Steuersignalgenerator, der die Energieversorgungsschaltung
in Abhängigkeit
von drei eingangsseitig zugeführten
Energieversorgungsfreigabesignalen steuert, wobei ein erstes Freigabesignal
von einem Verzögerungsregelkreis-Freigabesteuerblock
in Reaktion auf ein erstes Adresssignal, ein Anfangsspannungssetzsignal
und ein Ein-/Ausschaltsignal erzeugt wird, ein zweites Freigabesignal
von einem Ein-/Ausschaltsteuerblock erzeugt
wird und das dritte Freigabesignal von einem Testmodussteuerblock
in Reaktion auf ein Testmodussteuersignal, ein zweites Adresssignal
und das Anfangsspannungssetzsignal erzeugt wird.The publication KR 10-2001-0104496 A discloses an integrated memory device having a delay locked loop, a power supply circuit for the delay locked loop, and a control signal generator which controls the power supply circuit in response to three power supply enable signals input on the input side, wherein a first enable signal from a delay locked loop enable control block in response to a first address signal, an initial voltage set signal and an on Is generated, a second enable signal is generated from an on / off control block, and the third enable signal is generated from a test mode control block in response to a test mode control signal, a second address signal, and the initial voltage set signal.
Die
Offenlegungsschrift GB
2 368 166 A offenbart einen integrierten Halbleiterspeicherbaustein mit
einem Verzögerungsregelkreis,
der aus einem zugeführten,
gepufferten externen Taktsignal ein dazu synchronisiertes Taktsignal
erzeugt. Der Verzögerungsregelkreis
beinhaltet eine Taktpuffereinheit, eine Takttreibereinheit und eine
diese durch ein Takt auswahlsignal steuernde Taktsteuereinheit, die
das Taktauswahlsignal anhand einer logischen Verknüpfung von
Eingangssignalen erzeugt, zu denen ein Verzögerungsregelkreis-Abschaltsignal,
ein Verzögerungsregelkreis-Rücksetzsignal,
ein Einschaltsignal, ein Selbstauffrischungsanforderungssignal und ein
Selbstauffrischungsignal gehören.The publication GB 2 368 166 A discloses an integrated semiconductor memory device having a delay locked loop which generates a synchronized clock signal from a supplied buffered external clock signal. The delay locked loop includes a clock buffer unit, a clock driver unit, and a clock control unit that controls the clock select signal based on a logical combination of input signals including a delay locked loop disable signal, a delay locked loop reset signal, a power on signal, a self refresh request signal, and a self refresh signal ,
Es
ist Aufgabe der Erfindung, einen integrierten Speicherbaustein mit
Verzögerungsregelkreis
mit vergleichsweise geringem Energieverbrauch und hoher Leistungsfähigkeit
zur Verfügung
zu stellen.It
It is an object of the invention to provide an integrated memory module
Delay locked loop
with comparatively low energy consumption and high performance
to disposal
to deliver.
Die
Erfindung löst
diese Aufgabe durch einen integrierten Speicherbaustein mit den
Merkmalen des Patentanspruchs 1.The invention solves this problem by a integrated memory module having the features of patent claim 1.
Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.advantageous
Further developments of the invention are specified in the dependent claims.
Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:advantageous
embodiments
The invention is illustrated in the drawings and will be described below
described. Show it:
1 ein
Blockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins
mit einer (DLL-Schaltung), 1 1 is a block diagram of essential components of a first exemplary embodiment of a semiconductor memory module according to the invention with a (DLL circuit),
2 ein
schematisches Zeitablaufdiagramm eines MRS-Befehls, der einen MRS-Signalgenerator
aus 1 zur Erzeugung eines Auswahlsignals veranlasst, 2 a schematic timing diagram of an MRS command, the MRS signal generator from 1 to generate a selection signal,
3 ein
Schaltbild eines Ausführungsbeispiels
eines DLL-Steuersignalgenerators aus 1, 3 a circuit diagram of an embodiment of a DLL control signal generator 1 .
4 ein
Schaltbild eines Ausführungsbeispiels
eines Leistungsgenerators aus 1, 4 a circuit diagram of an embodiment of a power generator from 1 .
5 ein
Schaltbild eines Ausführungsbeispiels
einer erfindungsgemäßen DLL-Schaltung
aus 1, 5 a circuit diagram of an embodiment of a DLL circuit according to the invention from 1 .
6 ein
Blockschaltbild eines wesentlichen Teils einer variablen Verzögerungseinheit
der DLL-Schaltung von 5, 6 a block diagram of an essential part of a variable delay unit of the DLL circuit of 5 .
7 ein
Schaltbild eines Ausführungsbeispiels
einer Initialisierungsstruktur für
einen internen Knoten der DLL-Schaltung von 5, 7 a circuit diagram of an embodiment of an initialization structure for an internal node of the DLL circuit of 5 .
8 ein
Zeitablaufdiagramm für
einen ersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,
bei dem ein Auswahlsignal anzeigt, dass die DLL-Schaltung mit Energie
versorgt und kein Rücksetzvorgang
ausgeführt
werden sollte, 8th 5 is a timing chart for a first case in which a refresh operation is performed in which a select signal indicates that the DLL circuit is energized and no reset operation should be performed;
9 ein
Zeitablaufdiagramm für
einen zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,
bei dem ein Auswahlsignal anzeigt, dass die Energieversorgung der
DLL-Schaltung unterbrochen und ein Rücksetzvorgang ausgeführt werden
sollte, 9 10 is a timing chart for a second case in which a refresh operation is performed in which a selection signal indicates that the power supply of the DLL circuit is interrupted and a reset operation should be performed;
10 ein
Blockschaltbild wesentlicher Komponenten eines zweiten Ausführungsbeispiels eines
erfindungsgemäßen Halbleiterspeicherbausteins
mit einer DLL-Schaltung, 10 1 is a block diagram of essential components of a second exemplary embodiment of a semiconductor memory module according to the invention with a DLL circuit;
11 ein
Blockschaltbild wesentlicher Komponenten eines dritten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung, 11 FIG. 2 shows a block diagram of essential components of a third exemplary embodiment of a semiconductor memory module according to the invention with a DLL circuit, FIG.
12 ein
Schaltbild eines Ausführungsbeispiels
eines Schmelzsicherungssignalgenerators des dritten Ausführungsbeispiels
von 11, 12 a circuit diagram of an embodiment of a fuse signal generator of the third embodiment of 11 .
13 ein
Blockschaltbild wesentlicher Komponenten eines vierten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung, 13 FIG. 2 shows a block diagram of essential components of a fourth exemplary embodiment of a semiconductor memory module according to the invention with a DLL circuit, FIG.
14 ein
Schaltbild eines Ausführungsbeispiels
eines DLL-Steuersignalgenerators des vierten Ausführungsbeispiels
von 13, 14 a circuit diagram of an embodiment of a DLL control signal generator of the fourth embodiment of 13 .
15 ein
Zeitablaufdiagramm für
Signale, die vom vierten Ausführungsbeispiel
der 13 erzeugt werden, 15 a timing diagram for signals from the fourth embodiment of the 13 be generated,
16 ein
Blockschaltbild wesentlicher Komponenten eines fünften Ausführungsbeispiels eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung, 16 1 is a block diagram of essential components of a fifth exemplary embodiment of a semiconductor memory module according to the invention with a DLL circuit;
17 ein
Blockschaltbild wesentlicher Komponenten eines sechsten Ausführungsbeispiels eines
erfindungsgemäßen Halbleiterspeicherbausteins
mit einer DLL-Schaltung und 17 a block diagram of essential components of a sixth embodiment of a semiconductor memory device according to the invention with a DLL circuit and
18 ein
Zeitablaufdiagramm für
Signale, die vom sechsten Ausführungsbeispiel
der 17 erzeugt werden. 18 a timing diagram for signals from the sixth embodiment of the 17 be generated.
1 zeigt
ein Blockschaltbild wesentlicher Komponenten eines ersten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einem Verzögerungsregelkreis,
d. h. einer DLL-Schaltung 610. Wie aus 1 ersichtlich
ist, umfasst der Halbleiterspeicherbaustein einen Modusregistersatz(MRS)-Signalgenerator 600,
der ein Auswahlsignal PMRS basierend auf einem MRS-Befehl und einer
Schlüsseladresse
erzeugt. Auf diese Weise arbeitet der MRS-Signalgenerator 600 als Auswahlsignalgenerator.
Ein MRS-Befehl ist bekanntermaßen
ein Befehl, der mit einem vorbestimmten Satz von Signalen assoziiert
ist, die an einen oder mehrere Anschlüsse des Speicherbausteins angelegt
werden. Außerdem
ist bekannt, dass es die Benutzung einer Schlüsseladresse in Verbindung mit MRS-Befehlen
erlaubt, einen erweiterten Satz von MRS-Befehlen zu benutzen. In
diesem Ausführungsbeispiel
wirkt das Auswahlsignal PMRS als ein solches, das anzeigt, ob die
DLL-Schaltung 610 während eines
Auffrischungsmodus mit Energie versorgt werden soll. Das Auswahlsignal
PMRS zeigt zudem an, ob die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetzt
werden soll. 1 shows a block diagram of essential components of a first embodiment of a semiconductor memory device according to the invention with a delay locked loop, ie a DLL circuit 610 , How out 1 can be seen, the semiconductor memory device comprises a mode register set (MRS) signal generator 600 which generates a selection signal PMRS based on an MRS command and a key address. This is how the MRS signal generator works 600 as a selection signal generator. An MRS command is known to be an instruction associated with a predetermined set of signals applied to one or more ports of the memory device. In addition, it is known that using a key address in conjunction with MRS commands allows one to use an extended set of MRS commands. In this embodiment, the selection signal PMRS acts as one that indicates whether the DLL circuit 610 to be powered during a refresh mode. The selection signal PMRS also indicates whether the synchronization information in the DLL circuit 610 should be reset.
2 zeigt
ein Beispiel eines MRS-Befehls, der den MRS-Signalgenerator 600 veranlasst,
das Auswahlsignal PMRS zu erzeugen. Wie aus 2 ersichtlich
ist, umfasst der MRS-Befehl Signale an einem Chipauswahlanschluss
/CS, einem Zeilenadressenabtastanschluss /RAS, einem Spaltenadressenabtastanschluss
/CAS und einem Schreibfreigabeanschluss /WE. Wenn der MRS-Befehl
eingegeben wird, bestimmt der MRS-Signalgenerator 600 an der
ansteigenden Flanke eines extern zugeführten Taktsignals ECLK basierend
auf einer eingegebenen Schlüsseladresse
KEY ADDRESS, ob er das Auswahlsignal PMRS mit einem hohen oder einem
niedrigen logischen Pegel erzeugt. In diesem Ausführungsbeispiel
zeigt das Auswahlsignal PMRS mit einem hohen logischen Pegel an,
dass die DLL-Schaltung 610 während des Auffrischungsvorgangs
mit Energie versorgt und nicht zurückgesetzt werden soll. Das
Auswahlsignal PMRS mit einem niedrigen logischen Pegel zeigt an,
dass während
des Auffrischungsvorgangs die Energieversorgung der DLL-Schaltung 610 unterbrochen
und die DLL-Schaltung 610 zurückgesetzt werden soll. 2 shows an example of an MRS command that the MRS signal generator 600 causes to generate the selection signal PMRS. How out 2 As can be seen, the MRS command includes signals to ei a chip select port / CS, a row address strobe / RAS, a column address strobe / CAS, and a write enable / WE. When the MRS command is input, the MRS signal generator determines 600 on the rising edge of an externally supplied clock signal ECLK based on an input key address KEY ADDRESS, whether it generates the selection signal PMRS with a high or a low logic level. In this embodiment, the select signal PMRS with a high logic level indicates that the DLL circuit 610 be energized during the refresh process and not reset. The select signal PMRS with a low logic level indicates that during the refresh process, the power supply to the DLL circuit 610 interrupted and the DLL circuit 610 should be reset.
Ein
Befehlsdecoder 630 im Halbleiterspeicherbaustein aus 1 arbeitet
in ähnlicher
Weise, um ein internes Auffrischungssignal PREF zu erzeugen. Basierend
auf einem Auffrischungsstartbefehl REFRESH, der durch einen vorbestimmten
Signalsatz festgelegt ist, der an Anschlüsse des Halbleiterspeicherbausteins
angelegt wird, erzeugt der Befehlsdecoder 630 das interne
Auffrischungssignal PREF beispielsweise mit einem hohen logischen
Pegel, um anzuzeigen, dass der Halbleiterspeicherbaustein im Auffrischungsmodus
ist. Wird ein Befehl zum Verlassen des Auffrischungsmodus eingegeben,
der durch einen anderen vorbestimmten Signalsatz festgelegt ist,
der an Anschlüsse
des Halbleiterspeicherbausteins angelegt wird, erzeugt der Befehlsdecoder 630 das
interne Auffrischungssignal PREF beispielsweise mit einem niedrigen
logischen Pegel, um anzuzeigen, dass der Halbleiterspeicherbaustein
nicht im Auffrischungsmodus ist.A command decoder 630 in the semiconductor memory module 1 operates similarly to generate an internal refresh signal PREF. Based on a refresh start command REFRESH, which is determined by a predetermined signal set applied to terminals of the semiconductor memory device, the command decoder generates 630 For example, the internal refresh signal PREF has a high logic level to indicate that the semiconductor memory device is in the refresh mode. When a command to exit the refresh mode specified by another predetermined signal set applied to terminals of the semiconductor memory device is input, the command decoder generates 630 the internal refresh signal PREF, for example, having a low logic level to indicate that the semiconductor memory device is not in the refresh mode.
In
Reaktion auf das interne Auffrischungssignal PREF, das den Auffrischungsmodus
anzeigt, erzeugt ein Oszillator 660 ein Oszillationssignal
POSC. In Reaktion auf das interne Auffrischungssignal PREF, das
den Auffrischungsmodus anzeigt, aktiviert ein Zeilendecoder 650 synchronisiert
mit dem Oszillationssignal POSC sequenziell Wortleitungen des Halbleiterspeicherbausteins,
bis der Auffrischungsmodus beendet wird.In response to the internal refresh signal PREF indicating the refresh mode, an oscillator generates 660 an oscillation signal POSC. In response to the internal refresh signal PREF indicating the refresh mode, a row decoder activates 650 synchronizes word lines of the semiconductor memory device sequentially with the oscillation signal POSC until the refresh mode is ended.
Ein
DLL-Steuersignalgenerator 620 empfängt das Auswahlsignal PMRS
und das interne Auffrischungssignal PREF und erzeugt ein Rücksetzsignal
RESET und ein Leistungssteuersignal POFF. Das Rücksetzsignal RESET zeigt an,
ob die DLL-Schaltung 610 die Synchronisierinformation zurücksetzen soll.
Das Leistungssteuersignal POFF zeigt an, ob ein Leistungsgenerator 640 die
Energieversorgung für
die DLL-Schaltung 610 unterbrechen soll.A DLL control signal generator 620 receives the selection signal PMRS and the internal refresh signal PREF, and generates a reset signal RESET and a power control signal POFF. The reset signal RESET indicates whether the DLL circuit 610 to reset the synchronization information. The power control signal POFF indicates whether a power generator 640 the power supply for the DLL circuit 610 should interrupt.
3 zeigt
ein Schaltbild einer möglichen Realisierung
des DLL-Steuersignalgenerators 620. Wie
aus 3 ersichtlich ist, umfasst dieser DLL-Steuersignalgenerator 620 einen
ersten bis dritten Inverter I1 bis I3, die in Reihe mit einem Eingang eines
ersten NAND-Gatters NAND1 verbunden sind. Der erste Inverter I1
empfängt
das interne Auffrischungssignal PREF und das erste NAND-Gatter NAND1
empfängt
das interne Auffrischungssignal PREF an seinem anderen Eingang.
Ein erstes NOR-Gatter NOR1 empfängt
ein Ausgabesignal des ersten NAND-Gatters NAND1 und das Auswahlsignal
PMRS und erzeugt das Rücksetzsignal
RESET. 3 shows a circuit diagram of a possible implementation of the DLL control signal generator 620 , How out 3 As can be seen, this DLL control signal generator includes 620 a first to third inverters I1 to I3 connected in series with an input of a first NAND gate NAND1. The first inverter I1 receives the internal refresh signal PREF and the first NAND gate NAND1 receives the internal refresh signal PREF at its other input. A first NOR gate NOR1 receives an output signal of the first NAND gate NAND1 and the select signal PMRS and generates the reset signal RESET.
Ein
vierter Inverter I4 ist mit einem fünften Inverter I5 in Reihe
geschaltet und mit dem Eingang eines zweiten NAND-Gatters NAND2
verbunden und empfängt
ebenfalls das interne Auffrischungssignal PREF. Das zweite NAND-Gatter
NAND2 ist über Kreuz,
d. h. jeweils ein Eingang mit dem Ausgang, mit einem dritten NAND-Gatter
NAND3 verbunden. Ein sechster Inverter I6, dessen Ausgang mit dem anderen
Eingang des dritten NAND-Gatters NAND3 verbunden ist, empfängt das
Rücksetzsignal
RESET. Das dritte NAND-Gatter NAND3 erzeugt das Leistungssteuersignal
POFF.One
fourth inverter I4 is in series with a fifth inverter I5
connected and to the input of a second NAND gate NAND2
connected and receives
also the internal refresh signal PREF. The second NAND gate
NAND2 is over cross,
d. H. one input each with the output, with a third NAND gate
NAND3 connected. A sixth inverter I6, its output with the other
Input of the third NAND gate NAND3 receives that
Reset signal
RESET. The third NAND gate NAND3 generates the power control signal
POFF.
Die
Anfangszustände
des Rücksetzsignals RESET,
des Leistungssteuersignals POFF und des internen Auffrischungssignals
PREF sind auf niedrigem logischem Pegel. Angenommen, dass das interne
Auffrischungssignal PREF während
eines Auffrischungsvorgangs auf hohen logischen Pegel wechselt und
das Auswahlsignal PMRS auf niedrigem logischem Pegel ist, der anzeigt,
dass die Energieversorgung der DLL- Schaltung 610 unterbrochen
und die Synchronisierinformation in der DLL-Schaltung 610 zurückgesetzt
werden sollen, dann wechselt das Rücksetzsignal RESET auf hohen
logischen Pegel und das Leistungssteuersignal POFF nimmt den hohen
logischen Pegel an. Angenommen, dass das interne Auffrischungssignal
PREF während
eines Auffrischungsvorgangs auf hohen logischen Pegel wechselt und
das Auswahlsignal PMRS auf hohem logischem Pegel ist, der anzeigt,
dass die Energieversorgung der DLL-Schaltung 610 aufrecht
erhalten und die Synchronisierinformation in der DLL-Schaltung 610 beibehalten
werden sollen, dann sind das Rücksetzsignal
RESET und das Leistungssteuersignal POFF auf niedrigem logischem
Pegel.The initial states of the reset signal RESET, the power control signal POFF and the internal refresh signal PREF are at a low logic level. Assuming that the internal refresh signal PREF changes to a high logic level during a refresh operation and the select signal PMRS is at a low logic level, indicating that the power supply to the DLL circuit 610 interrupted and the synchronization information in the DLL circuit 610 to reset, then the reset signal RESET changes to a high logic level and the power control signal POFF assumes the high logic level. Assuming that the internal refresh signal PREF changes to a high logic level during a refresh operation and the select signal PMRS is at a high logic level, indicating that the power supply to the DLL circuit 610 maintained and the synchronization information in the DLL circuit 610 are to be maintained, then the reset signal RESET and the power control signal POFF are at a low logic level.
Wie
aus 1 weiter ersichtlich ist, empfängt der Leistungsgenerator 640 eine
Referenzspannung VREF_DLL und das Leistungssteuersignal POFF und
stellt der DLL-Schaltung 610 eine Versorgungsspannung IVC_DLL
zur Verfügung. 4 zeigt ein
Ausführungsbeispiel
des Leistungsgenerators 640. Wie aus 4 ersichtlich
ist, umfasst dieser Leistungsgenerator 640 einen ersten
PMOS-Transistor MP1, der zwischen einer Versorgungsspannung VDD
und einer Parallelschaltung eines zweiten und dritten PMOS-Transistors
MP2 und MP3 eingeschleift ist. Ein vierter und ein fünfter PMOS-Transistor
MP4 und MP5 sind miteinander in Reihe und mit dem zweiten bzw. dritten
PMOS-Transistor MP2, MP3 verbunden. Ein erster und zweiter NMOS-Transistor
MN1 und MN2 sind zwischen dem zweiten bzw. dritten PMOS-Transistor
MP2, MP3 einerseits und einem dritten NMOS-Transistor MN3 andererseits
angeordnet. Der dritte NMOS-Transistor MN3 ist zudem mit Masse verbunden.How out 1 as further seen, the power generator receives 640 a reference voltage VREF_DLL and the power control signal POFF and provides the DLL circuit 610 a supply voltage IVC_DLL available. 4 shows an embodiment of the power generator 640 , How out 4 can be seen, includes this power generator 640 a first PMOS transistor MP1 connected between a supply voltage VDD and a parallel connection of a second and third PMOS transistor MP2 and MP3 is looped. Fourth and fifth PMOS transistors MP4 and MP5 are connected in series with each other and connected to the second and third PMOS transistors MP2, MP3, respectively. A first and second NMOS transistor MN1 and MN2 are arranged between the second and third PMOS transistor MP2, MP3 on the one hand and a third NMOS transistor MN3 on the other hand. The third NMOS transistor MN3 is also connected to ground.
Ein
Gateanschluss des ersten PMOS-Transistors MP1 empfängt das
Leistungssteuersignal POFF, Gateanschlüsse des zweiten und dritten PMOS-Transistors
MP2 und MP3 sind miteinander und mit dem zweiten NMOS-Transistor
MN2 verbunden, Gateanschlüsse
des vierten und fünften PMOS-Transistors
MP4 und MP5 sind miteinander verbunden und empfangen ein invertiertes
Signal des Leistungssteuersignals POFF von einem siebten Inverter
I7. Ein Gateanschluss des dritten NMOS-Transistors MN3 empfängt ebenfalls das invertierte
Signal des Leistungssteuersignals POFF. Ein Gateanschluss des ersten
NMOS-Transistors MN1
empfängt
die Referenzspannung VREF_DLL und ein Gateanschluss des zweiten
NMOS-Transistors MN2 stellt der DLL-Schaltung 610 die Versorgungsspannung
IVC_DLL zur Verfügung.
Der Gateanschluss des zweiten NMOS-Transistors MN2 ist außerdem mit
einem gemeinsamen Knoten der Reihenschaltung eines sechsten PMOS-Transistors MP6
und eines vierten NMOS-Transistors MN4 verbunden. Der sechste PMOS-Transistor
MP6 und der vierte NMOS-Transistor
MN4 sind in Reihe zwischen der Versorgungsspannung VDD und Masse
eingeschleift. Ein Gateanschluss des sechsten PMOS-Transistors MP6 ist
mit einem gemeinsamen Knoten N1 zwischen dem zweiten PMOS-Transistor MP2
und dem ersten NMOS-Transistor MN1 verbunden. Ein Gateanschluss
des vierten NMOS-Transistors MN4 empfängt das Leistungssteuersignal
POFF.A gate terminal of the first PMOS transistor MP1 receives the power control signal POFF, gate terminals of the second and third PMOS transistors MP2 and MP3 are connected to each other and to the second NMOS transistor MN2, gates of the fourth and fifth PMOS transistors MP4 and MP5 are connected to each other and receive an inverted signal of the power control signal POFF from a seventh inverter I7. A gate of the third NMOS transistor MN3 also receives the inverted signal of the power control signal POFF. A gate terminal of the first NMOS transistor MN1 receives the reference voltage VREF_DLL, and a gate terminal of the second NMOS transistor MN2 provides the DLL circuit 610 the supply voltage IVC_DLL available. The gate terminal of the second NMOS transistor MN2 is also connected to a common node of the series connection of a sixth PMOS transistor MP6 and a fourth NMOS transistor MN4. The sixth PMOS transistor MP6 and the fourth NMOS transistor MN4 are connected in series between the supply voltage VDD and ground. A gate of the sixth PMOS transistor MP6 is connected to a common node N1 between the second PMOS transistor MP2 and the first NMOS transistor MN1. A gate of the fourth NMOS transistor MN4 receives the power control signal POFF.
Der
Leistungsgenerator 640 erzeugt die Versorgungsspannung
IVC basierend auf der Referenzspannung VREF_DLL und dem Leistungssteuersignal
POFF. Angenommen, das Leistungssteuersignal POFF ist auf niedrigem
logischem Pegel, was anzeigt, dass die DLL-Schaltung 610 mit
Energie versorgt werden soll, dann wird die Versorgungsspannung
IVC_DLL basierend auf der Referenzspannung VREF erzeugt. Ist die
Versorgungsspannung IVC_DLL beispielsweise niedriger als die Referenzspannung
VREF_DLL, dann geht der gemeinsame Knoten N1 auf niedrigen Logikpegel
und der sechste PMOS-Transistor MP6 erhöht die Versorgungsspannung
IVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 erhöht wird.
Ist die Versorgungsspannung IVC_DLL andererseits höher als
die Referenzspannung VREF_DLL, dann geht der gemeinsame Knoten N1
auf hohen Logikpegel und der sechste PMOS-Transistor MP6 verkleinert
die Versorgungsspannung IVC_DLL, wodurch die Energieversorgung für die DLL-Schaltung 610 verkleinert wird.The power generator 640 generates the supply voltage IVC based on the reference voltage VREF_DLL and the power control signal POFF. Suppose the power control signal POFF is at a low logic level, indicating that the DLL circuit 610 is to be supplied with energy, then the supply voltage IVC_DLL is generated based on the reference voltage VREF. For example, if the supply voltage IVC_DLL is lower than the reference voltage VREF_DLL, then the common node N1 goes low and the sixth PMOS transistor MP6 raises the supply voltage IVC_DLL, thereby powering the DLL circuit 610 is increased. On the other hand, if the supply voltage IVC_DLL is higher than the reference voltage VREF_DLL, then the common node N1 goes high and the sixth PMOS transistor MP6 decreases the supply voltage IVC_DLL, thereby reducing the power supply to the DLL circuit 610 is reduced.
Ist
das Leistungssteuersignal POFF auf hohem logischem Pegel, dann ist
der erste PMOS-Transistor MP1 sperrend geschaltet, der vierte und
fünfte
PMOS-Transistor MP4 und MP5 sind leitend geschaltet, der dritte
NMOS-Transistor MN3 ist sperrend geschaltet und der vierte NMOS-Transistor MN4 ist
leitend geschaltet. Dadurch zieht der vierte NMOS-Transistor MN4 die
Versorgungsspannung IVC_DLL auf Masse, wodurch die Energieversorgung
der DLL-Schaltung 610 abgeschaltet wird.If the power control signal POFF is at a high logic level, then the first PMOS transistor MP1 is turned off, the fourth and fifth PMOS transistors MP4 and MP5 are turned on, the third NMOS transistor MN3 is turned off and the fourth NMOS transistor MN4 is switched on. As a result, the fourth NMOS transistor MN4 pulls the supply voltage IVC_DLL to ground, whereby the power supply of the DLL circuit 610 is switched off.
Wie
aus 1 weiter ersichtlich ist, empfängt die DLL-Schaltung 610 das
externe Taktsignal ECLK und erzeugt ein internes Taktsignal ICLK
aus dem externen Taktsignal ECLK. Die DLL-Schaltung 610 wird
vom Leistungsgenerator 640 mit der Versorgungsspannung
IVC_DLL versorgt. Während
des Auffrischungsvorgangs, der durch das interne Auffrischungssignal
PREF angezeigt wird, unterbricht die DLL-Schaltung 610,
wie nachfolgend im Detail beschrieben wird, das Aktualisieren der
in ihr gespeicherten Synchronisierinformation. Zusätzlich setzt die
DLL-Schaltung 610 die
Synchronisierinformation basierend auf dem Rücksetzsignal RESET zurück, das
vom DLL-Steuersignalgenerator 620 empfangen wird.How out 1 as can be seen, the DLL circuit receives 610 the external clock signal ECLK and generates an internal clock signal ICLK from the external clock signal ECLK. The DLL circuit 610 is from the power generator 640 supplied with the supply voltage IVC_DLL. During the refresh operation indicated by the internal refresh signal PREF, the DLL circuit interrupts 610 as will be described in detail below, updating the synchronization information stored therein. In addition, the DLL circuit sets 610 the synchronization information based on the reset signal RESET returned by the DLL control signal generator 620 Will be received.
5 zeigt
ein Ausführungsbeispiel
der erfindungsgemäßen DLL-Schaltung 610.
Wie aus 5 ersichtlich ist, umfasst diese
DLL-Schaltung 610 einen
DLL-Taktgenerator 6200, der ein DLL-Taktsignal CLK_DLL
aus dem externen Taktsignal ECLK und dem internen Auffrischungssignal PREF
erzeugt. Eine variable Verzögerungseinheit 6230,
die nachfolgend unter Bezugnahme auf 6 im Detail
beschrieben wird, verzögert
in bekannter Weise das DLL-Taktsignal CLK_DLL basierend auf den
Phaseninformationen eines Phasendetektors 6210, um das interne
Taktsignal ICLK zu erzeugen. Optional verzögert eine bekannte Replika-Verzögerungseinheit 6240 das
interne Taktsignal ICLK, bevor es als rückgekoppeltes Taktsignal FCLK
durch den Phasendetektor 6210 empfangen wird. Die Replika-Verzögerungseinheit 6240 kopiert
beispielsweise die Verzögerung
eines nicht dargestellten Ausgabepuffers, so dass der Phasendetektor 6210 genaue
Informationen über
die Phasenbeziehung zwischen dem internen Taktsignal ICLK und dem
externen Taktsignal ECLK erhält.
Wie weiterhin bekannt ist, detektiert der Phasendetektor 6210 eine
Phasendifferenz zwischen dem externen Taktsignal ECLK und der Repräsentation
des internen Taktsignals ICLK in Form des rückgekoppelten Taktsignals FCLK.
Der Phasendetektor 6210 gibt die Phasendifferenzinformation
an die variable Verzögerungseinheit 6230 aus. 5 shows an embodiment of the DLL circuit according to the invention 610 , How out 5 As can be seen, this DLL circuit includes 610 a DLL clock generator 6200 which generates a DLL clock signal CLK_DLL from the external clock signal ECLK and the internal refresh signal PREF. A variable delay unit 6230 , with reference to below 6 is described in detail, delaying the DLL clock signal CLK_DLL based on the phase information of a phase detector in a known manner 6210 to generate the internal clock signal ICLK. Optionally, a known replica delay unit delays 6240 the internal clock signal ICLK before it as a feedback clock signal FCLK through the phase detector 6210 Will be received. The replica delay unit 6240 for example, copies the delay of an output buffer, not shown, so that the phase detector 6210 obtains accurate information about the phase relationship between the internal clock signal ICLK and the external clock signal ECLK. As is further known, the phase detector detects 6210 a phase difference between the external clock signal ECLK and the representation of the internal clock signal ICLK in the form of the feedback clock signal FCLK. The phase detector 6210 gives the phase difference information mation to the variable delay unit 6230 out.
Wie
aus 5 weiter ersichtlich ist, umfasst der DLL-Taktgenerator 6200 einen
Inverter I8, der das interne Auffrischungssignal PREF invertiert,
ein NAND-Gatter ND1, welches das invertierte, vom Inverter I8 ausgegebene
Auffrischungssignal PREF mit dem externen Taktsignal ECLK NAND-verknüpft, und einen
Inverter I9, der das Ausgabesignal des NAND-Gatters ND1 invertiert.
Vorzugsweise wird das externe Taktsignal ECLK als DLL-Taktsignal CLK_DLL
ausgegeben, wenn das interne Auffrischungssignal PREF auf niedrigem
logischem Pegel ist, der anzeigt, dass der Halbleiterspeicherbaustein nicht
im Auffrischungsmodus ist. Ist das interne Auffrischungssignal PREF
auf hohem logischem Pegel, der anzeigt, dass der Halbleiterspeicherbaustein
im Auffrischungsmodus ist, dann verbleibt das DLL-Taktsignal CLK_DLL
in einem stationären
Zustand niedrigen Logikpegels, unabhängig vom Zustand des externen
Taktsignals ECLK. Auf diese Weise wirkt der DLL-Taktsignalgenerator 6200 als
Deaktivierungsschaltung, welche die Funktion der variablen Verzögerungseinheit 6230 abschaltet.How out 5 Further, the DLL clock generator includes 6200 an inverter I8 which inverts the internal refresh signal PREF, a NAND gate ND1 which NANDs the inverted refresh signal PREF output from the inverter I8 to the external clock signal ECLK, and an inverter I9 which inverts the output signal of the NAND gate ND1 , Preferably, the external clock signal ECLK is output as a DLL clock signal CLK_DLL when the internal refresh signal PREF is at a low logic level indicating that the semiconductor memory device is not in the refresh mode. If the internal refresh signal PREF is at a high logic level, indicating that the semiconductor memory device is in the refresh mode, then the DLL clock signal CLK_DLL remains in a steady state of low logic level, regardless of the state of the external clock signal ECLK. In this way, the DLL clock generator acts 6200 as deactivation circuit, which is the function of the variable delay unit 6230 off.
6 zeigt
im Blockschaltbild detaillierter die bekannte Struktur der Variablen
Verzögerungseinheit 6230.
Da die variable Verzögerungseinheit 6230 eine
bekannte Komponente ist, wird hier nur auf die Aspekte der variablen
Verzögerungseinheit 6230 im
Zusammenhang mit der Erfindung eingegangen. Wie aus 6 ersichtlich
ist, empfängt
eine Steuerlogik 6232 das DLL-Taktsignal CLK_DLL und die Phasendifferenzinformation
PD. Die Steuerlogik 6232 erzeugt in bekannter Weise Zustandsänderungsinformationen
basierend auf dem DLL-Taktsignal CLK_DLL und der Phasendifferenzinformation PD.
Ein digitales Register 6234 empfängt die Zustandsänderungsinformationen
und ändert
seinen Zustand basierend auf den Zustandsänderungsinformationen. Der
im digitalen Register 6234 gespeicherte Zustand repräsentiert
einen Verzögerungswert, um
den das externe Taktsignal ECLK verzögert werden soll, um das interne
Taktsignal ICLK zu erzeugen. Ersichtlich repräsentieren die Zustandsinformationen
im digitalen Register 6234 die Synchronisierinformation
für die
DLL-Schaltung 610. Die Synchronisierinformation wird als
Steuerinformation an eine Verzögerungszelleneinheit 6236 ausgegeben.
Die Verzögerungszelleneinheit 6236 verzögert das
externe Taktsignal ECLK um einen Verzögerungswert, der durch die
Steuerinformation angezeigt wird, und erzeugt das interne Taktsignal
ICLK. 6 shows in the block diagram in more detail the known structure of the variable delay unit 6230 , Because the variable delay unit 6230 is a known component, it will only address the aspects of the variable delay unit 6230 in connection with the invention. How out 6 is apparent receives a control logic 6232 the DLL clock signal CLK_DLL and the phase difference information PD. The control logic 6232 generates state change information in a known manner based on the DLL clock signal CLK_DLL and the phase difference information PD. A digital register 6234 receives the state change information and changes its state based on the state change information. The one in the digital register 6234 stored state represents a delay value by which the external clock signal ECLK is to be delayed to generate the internal clock signal ICLK. Visibly represent the state information in the digital register 6234 the synchronization information for the DLL circuit 610 , The synchronizing information is sent as control information to a delay cell unit 6236 output. The delay cell unit 6236 Delay the external clock signal ECLK by a delay value indicated by the control information and generate the internal clock signal ICLK.
Beim
Zurücksetzen
wird das digitale Register 6234 mit einem vorprogrammierten
Wert geladen, der einen vorbestimmten Verzögerungswert repräsentiert.
Während
des Betriebs wird dieser Wert basierend auf den Zustandsänderungsinformationen von
der Steuerlogik 6232 vergrößert oder verkleinert. Während eines
Auffrischungsvorgangs, bei dem die DLL-Schaltung 610 nicht
zurückgesetzt
wird, bleibt das DLL-Taktsignal CLK_DLL auf einem niedrigen logischen
Wert. Daraus resultiert, dass die Steuerlogik 6232 die
Zustandsänderungsinformationen
nicht verändert
und die Synchronisierinformation im digitalen Register 6234 unverändert bleibt,
da die variable Verzögerungseinheit 6230 am
Verstellen der Synchronisierinformation gehindert wird.When resetting the digital register 6234 loaded with a preprogrammed value representing a predetermined delay value. During operation, this value will be based on the state change information from the control logic 6232 enlarged or reduced. During a refresh process where the DLL circuit 610 is not reset, the DLL clock signal CLK_DLL remains at a low logic level. As a result, the control logic 6232 the state change information is not changed and the synchronization information in the digital register 6234 remains unchanged, since the variable delay unit 6230 is prevented from adjusting the synchronization information.
Das
Rücksetzsignal
RESET initialisiert außerdem
die internen Knoten der DLL-Schaltung 610, wenn es einen
Rücksetzvorgang
anzeigt. 7 zeigt ein Ausführungsbeispiel
einer Initialisierungsstruktur für
einen internen Knoten, der beispielsweise innerhalb des Phasendetektors 6210,
der Replika-Verzögerungseinheit 6240 und/oder
der variablen Verzögerungseinheit 6230 angeordnet
ist. Wie aus 7 ersichtlich ist, umfasst die
Initialisierungsstruktur ein Durchgangsgatter S1, das ein Signal
basierend auf einem Schaltsignal S und einem invertierten Schaltsignal
/S zu einem internen Knoten N2 passieren lässt. Der logische Wert des
passierenden Signals wird in einem Zwischenspeicher L1 zwischengespeichert,
der aus Invertern I10 und I11 gebildet ist. Der invertierte logische
Wert des internen Knotens N2 bildet daher auch das Ausgangssignal
des Zwischenspeichers L1. Ein NMOS-Transistor 6101 verbindet den
internen Knoten N2 basierend auf dem Rücksetzsignal RESET selektiv
mit Masse. Ist das Rücksetzsignal
RESET auf hohem logischem Pegel, was einen Rücksetzvorgang anzeigt, dann
wird der interne Knoten auf Massepotential gezogen, wodurch der interne
Knoten initialisiert wird.The reset signal RESET also initializes the internal nodes of the DLL circuit 610 when it indicates a reset. 7 shows an embodiment of an initialization structure for an internal node, for example, within the phase detector 6210 , the replica delay unit 6240 and / or the variable delay unit 6230 is arranged. How out 7 As can be seen, the initialization structure comprises a pass gate S1, which passes a signal based on a switching signal S and an inverted switching signal / S to an internal node N2. The logical value of the passing signal is latched in a latch L1 formed of inverters I10 and I11. The inverted logical value of the internal node N2 therefore also forms the output signal of the buffer L1. An NMOS transistor 6101 selectively connects the internal node N2 to ground based on the reset signal RESET. If the reset signal RESET is at a high logic level, indicating a reset, then the internal node is pulled to ground, thereby initializing the internal node.
Nachfolgend
wird die Funktionsweise dieses Ausführungsbeispiels unter Bezugnahme
auf die 8 und 9 beschrieben. 8 zeigt
ein Zeitablaufdiagramm für
einen ersten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,
bei dem das Auswahlsignal PMRS aber anzeigt, dass die DLL-Schaltung 610 weiter
mit Energie versorgt und kein Rücksetzvorgang
ausgeführt
werden soll. 9 zeigt ein Zeitablaufdiagramm
für einen
zweiten Fall, in dem ein Auffrischungsvorgang ausgeführt wird,
bei dem das Auswahlsignal PMRS anzeigt, dass die Energieversorgung
der DLL-Schaltung 610 unterbrochen und ein Rücksetzvorgang
ausgeführt
werden soll.Hereinafter, the operation of this embodiment will be described with reference to FIGS 8th and 9 described. 8th FIG. 12 shows a timing diagram for a first case in which a refresh operation is performed but in which the select signal PMRS indicates that the DLL circuit 610 continue to be powered and no reset should be performed. 9 FIG. 12 shows a timing diagram for a second case in which a refresh operation is performed, in which the select signal PMRS indicates that the power supply of the DLL circuit 610 interrupted and a reset should be performed.
Wie
aus 8 ersichtlich ist, wird bei Eingabe eines Auffrischungsstartbefehls
REFRESH zum Zeitpunkt einer Taktperiode C1 ein Auffrischungsvorgang
ab einer bestimmten Startwortleitung WLj ausgeführt, wobei j eine natürliche Zahl
ist. Der Oszillator 660 aus 1 erzeugt
ein Oszillatorsignal POSC mit den Pulsen O1, O2, ..., Ok-1. In diesem
Fall wird das Auswahlsignal PMRS anfänglich auf hohen logischen
Pegelwert gesetzt und verbleibt während des Auffrischungsvorgangs
auf diesem hohen Pegel. Entsprechend verbleiben, wie dargestellt
ist, das Rücksetzsignal
RESET und das DLL-Leistungssteuersignal POFF auf niedrigem logischem
Pegel. Die DLL-Versorgungsspannung IVC bleibt auf hohem Pegel und
die DLL-Schaltung 610 wird nicht zurückgesetzt. In anderen Worten
ausgedrückt,
wird die DLL-Schaltung 610 trotz des Auffrischungsstartbefehls
REFRESH mit einer bestimmten Versorgungsspannung versorgt und das
interne Taktsignal ICLK kann erzeugt werden, wenngleich ohne eine
Aktualisierung der Synchronisierinformation. Wird ein Auffrischungsendbefehl
zum Zeitpunkt einer Taktperiode C2 eingegeben, dann wird der Auffrischungsvorgang beendet
und das Aktualisieren der Synchronisierinformation wird fortgesetzt.
Das interne Taktsignal ICLK kann jedoch nahezu sofort benutzt werden.
Es werden nicht über
200 Taktsignalperioden für
die DLL-Schaltung 610 benötigt, um mit dem Erzeugen eines
brauchbaren internen Taktsignals ICLK zu beginnen, wie in dem Fall,
in dem die Verriegelungsinformation zurückgesetzt wird.How out 8th 3, when a refresh start command REFRESH is input, at the time of a clock period C1, a refresh operation is executed from a certain start word line WLj, where j is a natural number. The oscillator 660 out 1 generates an oscillator signal POSC with the pulses O1, O2, ..., Ok-1. In this case, the selection signal PMRS is initially set to a high logic level value and remains at this high level during the refresh operation. Accordingly, as shown, the reset signal RESET and the DLL power control signal POFF remain at a low logic level. The DLL supply voltage IVC remains high and the DLL circuit 610 will not be reset. In other words, the DLL circuit becomes 610 despite the refresh start command REFRESH supplied with a certain supply voltage and the internal clock signal ICLK can be generated, albeit without an update of the synchronization information. If a refresh end command is input at the timing of a clock period C2, then the refresh operation is terminated and the updating of the synchronization information is continued. However, the internal clock signal ICLK can be used almost immediately. There will not be over 200 clock cycles for the DLL circuit 610 is required to start generating a usable internal clock signal ICLK, as in the case where the lock information is reset.
Wie
oben bereits erwähnt
wurde, zeigt 9 ein Zeitablaufdiagramm für den Fall,
dass während des
Auffrischungsvorgangs die Energieversorgung für die DLL-Schaltung 610 abgeschaltet
und die DLL-Schaltung 610 zurückgesetzt werden. Wie aus 9 ersichtlich
ist, wird bei Eingabe eines Auffrischungsstartbefehls REFRESH zum
Zeitpunkt der Taktperiode C1 ein Auffrischungsvorgang ab einer bestimmten
Startwortleitung WLj ausgeführt,
wobei j eine natürliche
Zahl ist. Hierbei ist das Auswahlsignal PMRS auf niedrigem Logikpegel
und deshalb ist das Rücksetzsignal
RESET auf hohen Logikpegel gesetzt, woraus ein Zurücksetzen
der Synchronisierinformation in der DLL-Schaltung 610 resultiert.
Nach Wechsel des Rücksetzsignals
RESET auf hohen logischen Pegel wird das DLL-Leistungssteuersignal POFF
auf hohen logischen Pegel gesetzt. Daraus resultiert, dass die Versorgungsspannung
IVC_DLL auf Massepotential gesetzt wird, so dass das interne Taktsignal
ICLK nicht mehr erzeugt werden kann. Wird ein Auffrischungsendebefehl
zum Zeitpunkt der Taktperiode C2 eingegeben, dann wird der Auffrischungsvorgang
gestoppt. Dies bedeutet, dass die DLL-Schaltung 610 wieder
mit Energie versorgt wird. Das interne Taktsignal ICLK wird dann
nach einer minimalen Verzögerungszeit
von ca. 200 Taktsignalperioden wieder erzeugt.As already mentioned above, shows 9 a timing diagram in the event that during the refresh process, the power supply for the DLL circuit 610 shut off and the DLL circuit 610 be reset. How out 9 is apparent, upon the input of a refresh start command REFRESH at the time of the clock period C1, a refresh operation is performed from a certain start word line WLj, where j is a natural number. Here, the select signal PMRS is at a logic low level, and therefore, the reset signal RESET is set at a high logic level, resulting in resetting of the synchronizing information in the DLL circuit 610 results. After changing the reset signal RESET to a high logic level, the DLL power control signal POFF is set to a high logic level. As a result, the supply voltage IVC_DLL is set to ground potential, so that the internal clock signal ICLK can not be generated. If a refresh end command is input at the time of the clock period C2, the refresh operation is stopped. This means that the DLL circuit 610 is re-energized. The internal clock signal ICLK is then generated again after a minimum delay time of approximately 200 clock signal periods.
10 zeigt
im Blockschaltbild wesentliche Komponenten eines zweiten Ausführungsbeispiels eines
erfindungsgemäßen Halbleiterspeicherbausteins
mit einer DLL-Schaltung. Das zweite Ausführungsbeispiel entspricht dem
ersten Ausführungsbeispiel
aus 1, außer
dass das zweite Ausführungsbeispiel
aus 10 keinen MRS-Signalgenerator 600 umfasst.
Stattdessen ist das Auswahlsignal PMRS ein Signal, welches von außerhalb
in den DLL-Steuersignalgenerator 620 eingegeben wird. 10 shows in block diagram essential components of a second embodiment of a semiconductor memory device according to the invention with a DLL circuit. The second embodiment corresponds to the first embodiment 1 except that the second embodiment is made 10 no MRS signal generator 600 includes. Instead, the select signal PMRS is a signal that goes from outside to the DLL control signal generator 620 is entered.
11 zeigt
im Blockschaltbild wesentliche Komponenten eines dritten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung. Das dritte Ausführungsbeispiel entspricht dem
ersten Ausführungsbeispiel
aus 1, außer
dass der MRS-Signalgenerator 600 durch einen Schmelzsicherungssignalgenerator 1200 ersetzt
ist. Der Sicherungssignalgenerator 1200 erzeugt ein Auswahlsignal
PFUSE mit einem hohen oder einem niedrigen logischen Pegel basierend
auf dem Zustand von wenigstens einer in ihm angeordneten Schmelzsicherung. 11 shows in block diagram essential components of a third embodiment of a semiconductor memory device according to the invention with a DLL circuit. The third embodiment corresponds to the first embodiment 1 except that the MRS signal generator 600 by a fuse signal generator 1200 is replaced. The backup signal generator 1200 generates a select signal PFUSE of a high or a low logic level based on the state of at least one fuse arranged in it.
12 zeigt
ein Schaltbild eines Ausführungsbeispiels
des Sicherungssignalgenerators 1200. Wie aus 12 ersichtlich
ist, ist ein PMOS-Transistor 1201 in
Reihe mit einer Schmelzsicherung F1 zwischen einer Versorgungsspannung VDD
und Masse eingeschleift. Während
des Einschaltvorgangs empfängt
der PMOS-Transistor 1201 ein Einschaltsignal an seinem
Gateanschluss, welches den PMOS-Transistor 1201 leitend
schaltet. Angenommen, die Sicherung F1 ist intakt, dann nimmt ein
interner Knoten N3 zwischen dem PMOS-Transistor 1201 und
der Sicherung F1 einen niedrigen logischen Wert an. Dieser Wert
wird von einem Zwischenspeicher 12 zwischengespeichert,
der aus Invertern 1203 und 1205 gebildet wird.
Ein weiterer Inverter 1207 invertiert ein Ausgabesignal
des Zwischenspeichers L2, um das Auswahlsignal PFUSE zu erzeugen. 12 shows a circuit diagram of an embodiment of the backup signal generator 1200 , How out 12 is apparent, is a PMOS transistor 1201 connected in series with a fuse F1 between a supply voltage VDD and ground. During turn-on, the PMOS transistor receives 1201 a turn-on signal at its gate, which is the PMOS transistor 1201 conductive switches. Assuming that the fuse F1 is intact, then an internal node N3 occupies between the PMOS transistor 1201 and the fuse F1 a low logic value. This value is from a cache 12 cached, made of inverters 1203 and 1205 is formed. Another inverter 1207 inverts an output signal of the latch L2 to generate the select signal PFUSE.
Ist
die Sicherung F1 intakt, dann ist das Auswahlsignal PFUSE auf niedrigem
logischem Pegel. Dies zeigt an, dass während des Auffrischungsvorgangs
die Energieversorgung für
die DLL-Schaltung 610 unterbrochen und die DLL-Schaltung 610 zurückgesetzt
werden soll. Ist die Sicherung F1 jedoch durchtrennt, dann nimmt
der interne Knoten N3 einen hohen logischen Pegel an. Entsprechend
ist das Auswahlsignal PFUSE auf hohem logischem Pegel, was anzeigt,
dass während
des Auffrischungsvorgangs die DLL-Schaltung 610 mit Energie
versorgt und nicht zurückgesetzt
werden soll.If the fuse F1 is intact, then the select signal PFUSE is at a low logic level. This indicates that during the refresh process, the power supply to the DLL circuit 610 interrupted and the DLL circuit 610 should be reset. However, if the fuse F1 is cut, the internal node N3 assumes a high logic level. Accordingly, the select signal PFUSE is at a high logic level, indicating that during the refresh process, the DLL circuit 610 be energized and not reset.
13 zeigt
im Blockschaltbild wesentliche Komponenten eines vierten Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung. Das vierte Ausführungsbeispiel entspricht dem
ersten Ausführungsbeispiel
aus 1, außer
dass der MRS-Signalgenerator 600 fehlt und ein zweiter
Befehlsdecoder 1470 vorgesehen und der DLL-Steuersignalgenerator 600 durch einen
DLL-Steuersignalgenerator 1420 ersetzt
ist. Der zweite Befehlsdecoder 1470 empfängt ein
zweites Auffrischungsbefehlssignal REFRESH_2 und er zeugt ein zweites
internes Auffrischungssignal PREF2 basierend auf dem zweiten Auffrischungsbefehlssignal
REFRESH_2, das dem DLL-Steuersignalgenerator 1420 zusätzlich zum
ersten internen Auffrischungssignal PREF1 zugeführt wird, welches vom ersten
Befehlsdecoder 630 in Reaktion auf das erste Auffrischungsbefehlssignal
REFRESH_1 erzeugt wird. 13 shows in block diagram essential components of a fourth embodiment of a semiconductor memory device according to the invention with a DLL circuit. The fourth embodiment corresponds to the first embodiment 1 except that the MRS signal generator 600 missing and a second command decoder 1470 provided and the DLL control signal generator 600 by a DLL control signal generator 1420 is replaced. The second command decoder 1470 receives a second refresh command signal REFRESH_2 and generates a second internal refresh signal PREF2 based on the second refresh command signal REFRESH_2 provided to the DLL control signal generator 1420 in addition to the first internal Refresh signal PREF1 is supplied, which from the first command decoder 630 is generated in response to the first refresh command signal REFRESH_1.
14 zeigt
ein Schaltbild eines Ausführungsbeispiels
des DLL-Steuersignalgenerators 1420 des
vierten Ausführungsbeispiels.
Wie aus 14 ersichtlich ist, invertiert
ein Inverter 1402 das zweite interne Auffrischungssignal
PREF2 und ein NAND-Gatter 1404 verknüpft ein Ausgabesignal des Inverters 1402 und
das erste Auffrischungssignal PREF1 gemäß der NAND-Funktion. Ein Inverter 1406 invertiert
das Ausgabesignal des NAND-Gatters 1404, um ein verzögertes Auffrischungssignal PREFD
zu erzeugen. Ein in Reihe mit Invertern 1410 und 1412 geschalteter
Inverter 1408 empfängt
das verzögerte
Auffrischungssignal PREFD. Ein NOR-Gatter 1414 empfängt ein
Ausgabesignal des Inverters 1412 und das verzögerte Auffrischungssignal
PREFD und gibt das Rücksetzsignal
RESET aus. 14 shows a circuit diagram of an embodiment of the DLL control signal generator 1420 of the fourth embodiment. How out 14 can be seen inverted an inverter 1402 the second internal refresh signal PREF2 and a NAND gate 1404 combines an output signal of the inverter 1402 and the first refresh signal PREF1 according to the NAND function. An inverter 1406 inverts the output signal of the NAND gate 1404 to generate a delayed refresh signal PREFD. One in series with inverters 1410 and 1412 switched inverter 1408 receives the delayed refresh signal PREFD. A NOR gate 1414 receives an output signal of the inverter 1412 and the delayed refresh signal PREFD and outputs the reset signal RESET.
Ein
Inverter 1416 invertiert das Rücksetzsignal RESET. Ein NAND-Gatter 1418 ist über Kreuz,
d. h. jeweils ein Eingang mit dem Ausgang, mit einem NAND-Gatter 1424 verbunden
und empfängt
ein Ausgabesignal des Inverters 1416 und gibt das Leistungssteuersignal
POFF aus. Wie weiter aus 14 ersichtlich
ist, ist ein Inverter 1422 in Reihe mit einem Inverter 1426 geschaltet
und empfängt
das erste interne Auffrischungssignal PREF1. Der Inverter 1426 versorgt
den anderen Eingang des NAND-Gatters 1424.An inverter 1416 inverts the reset signal RESET. A NAND gate 1418 is crossed, ie one input with the output, with one NAND gate 1424 connected and receives an output signal of the inverter 1416 and outputs the power control signal POFF. How farther 14 is apparent, is an inverter 1422 in series with an inverter 1426 and receives the first internal refresh signal PREF1. The inverter 1426 supplies the other input of the NAND gate 1424 ,
Die
Funktionsweise des vierten Ausführungsbeispiels
und des DLL-Steuersignalgenerators 1420 wird
mit Bezugnahme auf 15 detaillierter beschrieben. 15 zeigt
ein Zeitablaufdiagramm für
Signale, die vom vierten Ausführungsbeispiel
erzeugt werden. Wie aus 15 ersichtlich
ist, wird zum Zeitpunkt der Taktsignalperiode C1 ein erster Auffrischungsbefehl
REFRESH_1 in den Halbleiterspeicherbaustein eingegeben und ein Auffrischungsvorgang
startet. Der Oszillator 660 erzeugt das Oszillationssignal
POSC und die Wortleitungen werden sequenziell aktiviert. Wie allgemein
bekannt ist, wird die Reihenfolge der ausgeführten Auffrischungsvorgänge für die Wortleitungssignale
basierend auf nicht dargestellten Auffrischungszähler festgelegt.The operation of the fourth embodiment and the DLL control signal generator 1420 becomes with reference to 15 described in more detail. 15 shows a timing diagram for signals generated by the fourth embodiment. How out 15 is apparent, at the time of the clock signal period C1, a first refresh command REFRESH_1 is input to the semiconductor memory device and a refresh operation starts. The oscillator 660 generates the oscillation signal POSC and the word lines are activated sequentially. As is well known, the order of executed refresh operations for the word line signals is determined based on refresh counters (not shown).
Wird
der zweite Auffrischungsbefehl REFRESH_2 in den Halbleiterspeicherbaustein
eingegeben, dann wird das zweite interne Auffrischungssignal PREF2
erzeugt. Die Erzeugung des zweiten internen Auffrischungssignals
PREF2 führt dazu,
dass das Rücksetzsignal
RESET auf hohen logischen Pegel gepulst wird, was dazu führt, dass
das Leistungssteuersignal POFF einen hohen Logikpegel annimmt. Daraus
resultiert, dass die DLL-Schaltung 610 zurückgesetzt
wird und dann die Spannungsversorgung der DLL-Schaltung 610 unterbrochen
wird. Das interne Taktsignal ICLK nimmt einen niedrigen Logikpegel
an, wenn das Leistungssteuersignal POFF auf hohen Logikpegel wechselt.
Das zweite Auffrischungssignal PREF2 wird als DLL-Befehl bezeichnet,
weil es ein DLL-Anzeigesignal erzeugt, das anzeigt, ob die DLL-Schaltung 610 während des
Auffrischungsvorgangs von einer DLL-Leistungsversorgung mit einer
Versorgungsspannung versorgt werden soll. In anderen Worten ausgedrückt, das DLL-Anzeigesignal
bestimmt, ob die DLL-Schaltung 610 ein-
oder ausgeschaltet ist.When the second refresh command REFRESH_2 is input to the semiconductor memory device, the second internal refresh signal PREF2 is generated. The generation of the second internal refresh signal PREF2 causes the reset signal RESET to be pulsed to a high logic level, causing the power control signal POFF to become a high logic level. As a result, the DLL circuit 610 is reset and then the power supply of the DLL circuit 610 is interrupted. The internal clock signal ICLK assumes a logic low level when the power control signal POFF goes high. The second refresh signal PREF2 is referred to as a DLL command because it generates a DLL indication signal indicating whether the DLL circuit 610 during the refresh process by a DLL power supply to be supplied with a supply voltage. In other words, the DLL indication signal determines whether the DLL circuit 610 is on or off.
16 zeigt
im Blockschaltbild wesentliche Komponenten eines fünften Ausführungsbeispiels
eines erfindungsgemäßen Halbleiterspeicherbausteins mit
einer DLL-Schaltung. Das fünfte
Ausführungsbeispiel
entspricht dem vierten Ausführungsbeispiel
aus 13, außer
dass beim Ausführungsbeispiel
aus 16 der zweite Befehlsdecoder 1470 fehlt.
Das zweite interne Auffrischungssignal PREF2, das an den DLL- Steuersignalgenerator 1420 angelegt
wird, ist in diesem Fall ein extern angelegtes Signal. 16 shows in block diagram essential components of a fifth embodiment of a semiconductor memory device according to the invention with a DLL circuit. The fifth embodiment corresponds to the fourth embodiment 13 except that in the embodiment 16 the second command decoder 1470 is missing. The second internal refresh signal PREF2 sent to the DLL control signal generator 1420 is created in this case is an externally applied signal.
17 zeigt
im Blockschaltbild wesentliche Komponenten eines sechsten Ausführungsbeispiels eines
erfindungsgemäßen Halbleiterspeicherbausteins
mit einer DLL-Schaltung. Das sechste Ausführungsbeispiel entspricht dem
vierten Ausführungsbeispiel
aus 13, außer
dass beim Ausführungsbeispiel
aus 17 der zweite Befehlsdecoder 1470 fehlt
und der Oszillator 660 durch einen Oszillator 1860 ersetzt
ist. Zusätzlich
zum Oszillationssignal POSC erzeugt der Oszillator 1860 ein
zweites Oszillationssignal POSC2, welches das zweite interne Auffrischungssignal
PREF2 ersetzt. Der DLL-Steuersignalgenerator 1420 empfängt hierbei
das zweite Oszillationssignal POSC2 auf die gleiche Weise, wie beim
vierten Ausführungsbeispiel
das zweite interne Auffrischungssignal PREF2 eingegeben wird. 17 shows in block diagram essential components of a sixth embodiment of a semiconductor memory device according to the invention with a DLL circuit. The sixth embodiment corresponds to the fourth embodiment 13 except that in the embodiment 17 the second command decoder 1470 missing and the oscillator 660 through an oscillator 1860 is replaced. In addition to the oscillation signal POSC, the oscillator generates 1860 a second oscillation signal POSC2 replacing the second internal refresh signal PREF2. The DLL control signal generator 1420 In this case, the second oscillation signal POSC2 is received in the same manner as in the fourth embodiment, the second internal refresh signal PREF2 is input.
Eine
Ausführungsart
der Funktion des sechsten Ausführungsbeispiels
wird unter Bezugnahme auf 18 näher beschrieben. 18 zeigt ein
Zeitablaufdiagramm für
Signale, die vom sechsten Ausführungsbeispiel
erzeugt werden. Wie aus 18 ersichtlich
ist, wird zum Zeitpunkt der Taktsignalperiode C1 ein Auffrischungsbefehl
REFRESH eingegeben und ein Auffrischungsvorgang beginnt. Der Oszillator 1860 erzeugt
das Oszillationssignal POSC und die Wortleitungen werden sequenziell
angesprochen. Nachdem wenigstens ein Auffrischungsvorgang beendet
ist, d. h. jede Wortleitung angesprochen wurde, wird das zweite
Oszillationssignal POSC2 freigegeben. Die Anzahl der Auffrischungsperioden,
die vor dem Erzeugen des zweiten Oszillatorsignals POSC auftreten,
stellt einen Auslegungsparameter dar, der beim Entwurf des Halbleiterspeicherbausteins
festgelegt wird.An embodiment of the function of the sixth embodiment will be described with reference to FIG 18 described in more detail. 18 shows a timing diagram for signals generated by the sixth embodiment. How out 18 is apparent, at the time of the clock signal period C1, a refresh command REFRESH is input and a refresh operation starts. The oscillator 1860 generates the oscillation signal POSC and the word lines are addressed sequentially. After at least one refresh process has ended, ie, each word line has been addressed, the second oscillation signal POSC2 is released. The number of refresh periods that occur prior to generating the second oscillator signal POSC represents a design parameter that is set in the design of the semiconductor memory device.
Die
Freigabe des zweiten Oszillationssignals POSC2 resultiert in der
Erzeugung des Rücksetzsignals
RESET mit hohem logischem Pegel.The
Release of the second oscillation signal POSC2 results in the
Generation of the reset signal
RESET with high logic level.
Das
Rücksetzsignal
RESET initialisiert die internen Knoten der DLL-Schaltung 610, d. h. selbige werden
zurückgesetzt.
Das Leistungssteuersignal POFF wechselt dann auf hohen logischen
Pegel und veranlasst, dass die Spannungsversorgung der DLL-Schaltung 610 unterbrochen
wird. Dies führt
dazu, dass das interne Taktsignal ICLK auf niedrigen logischen Pegel
wechselt.The reset signal RESET initializes the internal nodes of the DLL circuit 610 ie they are reset. The power control signal POFF then changes to a high logic level and causes the voltage supply of the DLL circuit 610 is interrupted. This causes the internal clock signal ICLK to change to a low logic level.
Die
Erfindung offenbart eine DLL-Schaltung, die während eines Auffrischungsvorgangs
selektiv ein- oder ausgeschaltet werden kann. Zudem offenbart die
Erfindung eine DLL-Schaltung, die nach wenigstens einem Auffrischungsvorgang
ausgeschaltet werden kann. Zusätzlich
behält
die DLL-Schaltung die Synchronisierinformation, wenn die DLL-Schaltung
mit Spannung versorgt bleibt. Entsprechend kann eine Reduzierung
des Energieverbrauchs und/oder eine Leistungssteigerung selektiv
durch die Erfindung erzielt werden.The
The invention discloses a DLL circuit that during a refresh process
can be selectively switched on or off. In addition, the reveals
Invention a DLL circuit, which after at least one refresh operation
can be turned off. additionally
reserves
the dll circuit the synchronization information when the dll circuit
remains energized. Accordingly, a reduction
the energy consumption and / or a power increase selectively
achieved by the invention.
