JP4276112B2 - 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 - Google Patents

遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 Download PDF

Info

Publication number
JP4276112B2
JP4276112B2 JP2004060665A JP2004060665A JP4276112B2 JP 4276112 B2 JP4276112 B2 JP 4276112B2 JP 2004060665 A JP2004060665 A JP 2004060665A JP 2004060665 A JP2004060665 A JP 2004060665A JP 4276112 B2 JP4276112 B2 JP 4276112B2
Authority
JP
Japan
Prior art keywords
locked loop
delay locked
semiconductor device
signal
loop circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2004060665A
Other languages
English (en)
Other versions
JP2004273106A (ja
Inventor
林鐘亨
成熹慶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-2003-0013429A external-priority patent/KR100493054B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2004273106A publication Critical patent/JP2004273106A/ja
Application granted granted Critical
Publication of JP4276112B2 publication Critical patent/JP4276112B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

本発明は遅延同期ループ回路を備える半導体装置に関する。
集積回路半導体装置において、電力消費は重要な問題の１つである。集積回路半導体装置で電力を大量に消費する回路の１つは、遅延同期ループ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：ＤＬＬ）回路である。例えば、ＤＬＬ回路は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に使われる。このような形態のＤＲＡＭは、外部から供給されるクロック信号に同期されて動作する。
特に、前記ＤＬＬ回路は、前記外部から供給されるクロック信号に同期された内部クロック信号を発生する。
一般的に、ＳＤＲＡＭ及びＤＲＡＭは、揮発性メモリ装置の一種である。すなわち、メモリ装置内にあるキャパシタに保存された論理値を表す電荷は、時間が経過するにつれて漏れる。このような漏れは、前記メモリ装置内にある寄生容量によって引き起こされる。したがって、このような揮発性メモリ装置は、前記電荷をリフレッシュするためにリフレッシュ動作を行う。
前記リフレッシュ動作をする間、前記ＤＬＬ回路によって発生した前記内部クロック信号は不要である。結果的に、電力消費を減少させるための従来の技術によれば、前記リフレッシュ動作をする間、前記ＤＬＬ回路への電力供給を中断し、前記ＤＬＬ回路をリセットする。
ＤＬＬ回路は、位相検出器及び可変遅延ユニットを備える。前記位相検出器は、前記外部クロック信号と前記ＤＬＬ回路によって発生した内部クロック信号との位相差を検出する。前記可変遅延ユニットは、前記外部クロック信号を前記検出された位相差に基づいて可変される量だけを遅延させて前記内部クロック信号を発生する。
電源が供給される時、一般的に前記ＤＬＬ回路が前記外部クロック信号にロックされるまで２００クロックサイクルがかかる。これは、前記ＤＬＬ回路の可変遅延ユニットが実質的に安定した遅延量を有する前記内部クロック信号を発生するために２００クロックサイクル以上を使用するということを意味する。このため、前記可変遅延ユニットによって設定された遅延は、ロック情報を表す。
前記リフレッシュ動作をする場合のように、前記ＤＬＬ回路がリセットされる時、前記ロック情報は損失される。特に、ＤＬＬ回路をリセットすることは、可変遅延ユニットにプログラムされた遅延をリセットする結果をもたらす。したがって、各リフレッシュ動作後に、前記ＤＬＬ回路は、前記外部クロック信号にロックされる前に２００クロックサイクル以上を必ず通過させた後、適切な内部クロック信号を発生し始める。すなわち、各リフレッシュ動作後に半導体装置が他の動作をし始める前に２００クロックサイクル以上がかかる。
したがって、頻繁なリフレッシュ動作は、半導体メモリ装置の性能を低下させる。また、２００クロックサイクル以上のロック動作によって消費される電力は、前記リフレッシュ動作間に前記ＤＬＬ回路への電力供給を中断し、前記ＤＬＬ回路をリセットすることによって得られた電力消費の減少を相殺する。
本発明が解決しようとする技術的課題は、リフレッシュモードで選択的に同期情報を保持するか、または前記同期情報をリセットできるＤＬＬを備える半導体装置及び前記ＤＬＬの動作を制御する方法を提供することである。
また、本発明が解決しようとする他の技術的課題は、前記ＤＬＬを備える半導体装置のリフレッシュ動作を制御する方法を提供することである。
前記目的を達成するための半導体装置は、ＤＬＬ回路と、前記ＤＬＬ回路に電源を供給するＤＬＬ電源と、選択信号に基づいて前記半導体装置のリフレッシュモードである間に前記ＤＬＬ回路に選択的に電源を供給するように前記ＤＬＬ電源を制御する制御信号発生器とを備え、前記ＤＬＬ回路は、基準クロック信号とロック情報とに基づいて第１クロック信号を発生し、前記ロック情報は、前記第１クロック信号と前記基準クロック信号との間の位相関係に関する情報であり、前記制御信号発生器は、前記選択信号に基づいて当該半導体装置の前記リフレッシュモードである間に前記ロック情報を選択的にリセットするように前記ＤＬＬ回路を制御し、前記制御信号発生器は、初期には前記ロック情報を保持するように前記ＤＬＬ回路を制御し、次いで前記ロック情報をリセットするように前記ＤＬＬ回路を制御することを特徴とする。
前記目的を達成するための半導体装置は、外部クロック信号を受信し、内部クロック信号を発生するＤＬＬ回路を備え、前記ＤＬＬ回路は、第１リフレッシュ動作中にターンオンされ、前記第２リフレッシュ動作中にターンオフされる。
前記目的を達成するための半導体装置は、基準クロック信号とロック情報とに基づいて第１クロック信号を発生するＤＬＬ回路と、選択信号に基づいて前記半導体装置のリフレッシュモードである間に前記ロック情報を選択的にリセットする前記ＤＬＬ回路を制御する制御信号発生器とを備え、前記ロック情報は、前記第１クロック信号と前記基準クロック信号との間の位相関係に関する情報である。
前記制御信号発生器は、前記ロック情報を更新することを中止し、パワーオフ状態になるように前記ＤＬＬ回路を制御する。
本発明によれば、リフレッシュ動作時に消費される電力が減少するという効果がある。また、本発明によれば、半導体装置の性能が改善される。
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するために、本発明の望ましい実施形態を例示する添付図面及びそれに記載された内容を参照する。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を表す。
図１は、ＤＬＬ回路を備える本発明の一実施形態による半導体メモリ装置の部分を示す図面である。図示されたように、半導体メモリ装置は、ＭＲＳ命令ＭＲＳ ＣＯＭＭＡＮＤとキーアドレスＡＤＤＲＥＳＳとに基づいて選択信号ＰＭＲＳを発生するモードレジスターセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）信号発生器６００を備える。
ＭＲＳ信号発生器６００は、選択信号発生器として動作する。周知のように、ＭＲＳ命令は、半導体装置の一つ以上のピンに供給される信号の所定信号のセットに関連した命令である。また、周知のように、ＭＲＳ命令と関連したキーアドレスを用いることによって、ＭＲＳ信号の拡張されたセットが可能となる。
本発明による実施形態で、選択信号ＰＭＲＳは、リフレッシュ動作中に半導体メモリ装置のＤＬＬ回路６１０に電源を供給するか否かを指示する選択信号として動作する。また、選択信号ＰＭＲＳは、ＤＬＬ回路６１０に保存されたロック情報をリセットするか否かを指示する。
図２は、ＭＲＳ信号発生器６００が選択信号ＰＭＲＳを発生するためのＭＲＳ命令の一例を示す図面である。図示されたように、ＭＲＳ命令は、チップ選択ピン（Ｃｈｉｐ Ｓｅｌｅｃｔ Ｐｉｎ）／ＣＳ、ローアドレスストローブピン（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｐｉｎ）／ＲＡＳ、カラムアドレスストローブピン（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｐｉｎ）／ＣＡＳ、及び記入イネーブルピン（Ｗｒｉｔｅ Ｅｎａｂｌｅ Ｐｉｎ）／ＷＥを含む。
外部から供給されるクロック信号ＥＣＬＫの上昇エッジで、ＭＲＳ信号が入力される時、ＭＲＳ信号発生器６００は、供給されるキーアドレスに基づいて論理ハイ選択信号ＰＭＲＳまたは論理ロー選択信号ＰＭＲＳを発生するか否かを決定する。本発明による実施形態で論理ハイ選択信号ＰＭＲＳは、リフレッシュ動作中にＤＬＬ回路６００に電源を供給し、前記ＤＬＬ回路６１０をリセットしないことを指示する。論理ロー選択信号ＰＭＲＳは、リフレッシュ動作中にＤＬＬ回路６００に電源を供給することを中断し、前記ＤＬＬ回路６１０をリセットすることを指示する。
図１の半導体装置で命令デコーダ６３０は、内部リフレッシュ信号ＰＲＥＦを発生する動作と類似した動作を行う。すなわち、前記半導体メモリ装置のピンに供給される所定の信号のセットによって生成されたリフレッシュ進入命令に基づいて、命令デコーダ６３０は、例えば前記半導体メモリ装置が前記リフレッシュモードであるということを指示する論理ハイ内部リフレッシュ信号ＰＲＥＦを発生する。
前記半導体メモリ装置のピンに供給される他の所定の信号のセットによって生成されたリフレッシュ進出命令に基づいて、命令デコーダ６３０は、例えば前記半導体メモリ装置が前記リフレッシュモードにないということを指示する論理ロー内部リフレッシュ信号ＰＲＥＦを発生する。
リフレッシュモードを指示する内部リフレッシュ信号ＰＲＥＦに応答して、オシレータ６６０は、オシレーティング信号ＰＯＳＣを発生する。ローデコーダ６５０は、リフレッシュモードを指示する内部リフレッシュ信号ＰＲＥＦに応答して前記リフレッシュモードが終わるまでオシレーティング信号ＰＯＳＣに同期されて半導体メモリ装置のワードラインを連続的に活性化させる。
ＤＬＬ制御信号発生器６２０は、選択信号ＰＭＲＳと内部リフレッシュ信号ＰＲＥＦとを受信し、リセット信号ＲＥＳＥＴと電源制御信号ＰＯＦＦとを発生する。前記リセット信号ＲＥＳＥＴは、前記ＤＬＬ回路６１０が前記ロック情報をリセットするか否かを指示する。電源制御信号ＰＯＦＦは、電源発生器６４０が前記ＤＬＬ回路６１０への電源供給を中止するか否かを指示する。
図３は、ＤＬＬ制御信号発生器６２０の回路図を示す。図示されたように、ＤＬＬ制御信号発生器６２０は、第１ＮＡＮＤゲートＮＡＮＤ１の第１入力端に接続される直列に接続された第１ないし第３インバータＩ１ないしＩ３を備える。第１インバータＩ１は、自己の入力端に入力される内部リフレッシュ信号ＰＲＥＦを受信し、第１ＮＡＮＤゲートＮＡＮＤ１は、自己の他の入力端に入力される内部リフレッシュ信号ＰＲＥＦを受信する。第１ＮＯＲゲートＮＯＲ１は、第１ＮＡＮＤゲートＮＡＮＤ１の出力信号と選択信号ＰＭＲＳとを受信し、リセット信号ＲＥＳＥＴを発生する。
第２ＮＡＮＤゲートＮＡＮＤ２の入力端に接続されたインバータＩ５に直列に接続されたインバータＩ４もやはり内部リフレッシュ信号ＰＲＥＦを受信する。第２ＮＡＮＤゲートＮＡＮＤ２は、第３ＮＡＮＤゲートＮＡＮＤ３にクロス接続される。第６人バターＩ６は、リセット信号ＲＥＳＥＴを受信し、第６インバータＩ６の出力端は、第３ＮＡＮＤゲートＮＡＮＤ３の他の入力端に接続される。第３ＮＡＮＤゲートＮＡＮＤ３は、電源制御信号ＰＯＦＦを発生する。
リセット信号ＲＥＳＥＴと電源制御信号ＰＯＦＦ及び内部リフレッシュ信号ＰＲＥＦの初期状態は論理ローである。リフレッシュモードである間、内部リフレッシュ信号ＰＲＥＦが論理ハイになり、選択信号ＰＭＲＳが論理ロー（電源の供給を中断し、前記ＤＬＬ回路６１０のロック情報をリセットすることを指示する）であると仮定すれば、リセット信号ＲＥＳＥＴは、論理ハイになり、そして電源制御信号ＰＯＦＦは、論理ハイになる。
前記リフレッシュモードである間、前記内部リフレッシュ信号ＰＲＥＦが論理ハイになり、選択信号ＰＭＲＳが論理ハイ（電源の供給が維持され、前記ＤＬＬ回路６１０のロック情報を保持することを指示する）であると仮定すれば、リセット信号ＲＥＳＥＴと電源制御信号ＰＯＦＦとは論理ローである。
図１を参照すれば、電源発生器６４０は、基準電圧ＶＲＥＦ＿ＤＬＬと電源制御信号ＰＯＦＦとを受信し、電源ＩＶＣ＿ＤＬＬをＤＬＬ回路６１０に供給する。図４は、電源発生器６４０の一実施形態を示す図面である。図示されたように、電源発生器６４０は、電源電圧ＶＤＤと並列に接続された第２及び第３ＰＭＯＳトランジスタＭＰ２とＭＰ３との間に接続される第１ＰＭＯＳトランジスタＭＰ１を含む。第４及び第５ＰＭＯＳトランジスタＭＰ４とＭＰ５は、相互接続され、各々第２及び第３ＰＭＯＳトランジスタＭＰ２とＭＰ３に接続される。第１及び第２ＮＭＯＳトランジスタＭＮ１とＭＮ２各々は、第２及び第３ＰＭＯＳトランジスタＭＰ２とＭＰ３と第３ＭＯＳトランジスタとの間に接続される。前記第３ＮＭＯＳトランジスタＭＮ３は、接地電圧に接続される。
第１ＰＭＯＳトランジスタＭＰ１のゲートは、電源制御信号ＰＯＦＦを受信する。第２及び第３ＰＭＯＳトランジスタＭＰ２とＭＰ３の各々のゲートは、第２ＮＭＯＳトランジスタＭＮ２に接続される。第４及び第５ＰＭＯＳトランジスタＭＰ４とＭＰ５のゲートは、相互接続されて第７インバータＩ７から出力された電源制御信号ＰＯＦＦの反転信号を受信する。第３ＮＭＯＳトランジスタＭＮ３のゲートは、第７インバータＩ７から出力された電源制御信号ＰＯＦＦの反転信号を受信する。第１ＮＭＯＳトランジスタＭＮ１のゲートは、基準電圧ＶＲＥＦ＿ＤＬＬを受信し、第２ＮＭＯＳトランジスタＭＮ２のゲートは、前記ＤＬＬ回路６１０に電源ＩＶＣ＿ＤＬＬを供給する。
第２ＮＭＯＳトランジスタＭＮ２のゲートは、第６ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタＭＮ４の共通ノードに接続される。第６ＰＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタＭＮ４は、電源電圧ＶＤＤと接地電圧との間に直列に接続される。第６ＰＭＯＳトランジスタＭＰ６のゲートは、ノードＮ１に接続される。第４ＮＯＳトランジスタＭＮ４のゲートは、電源制御信号ＰＯＦＦを受信する。
電源発生器６４０は、基準電圧ＶＲＥＦ＿ＤＬＬと電源制御信号ＰＯＦＦとに基づいて電源ＩＶＣ＿ＤＬＬを発生する。電源制御信号ＰＯＦＦが論理ロー（前記ＤＬＬ回路６１０）に電源を供給することを指示する）であると仮定すれば、電源ＩＶＣ＿ＤＬＬは、基準電圧ＶＲＥＦ＿ＤＬＬに基づいて発生する。
例えば、電源ＩＶＣ＿ＤＬＬが基準電圧ＶＲＥＦ＿ＤＬＬより小さな場合、ノードＮ１はローになり、第６ＰＭＯＳトランジスタＭＰ６は電源ＩＶＣ＿ＤＬＬを増加させるので、ＤＬＬ回路６１０に供給される電荷の供給も増加する。
しかし、電源ＩＶＣ＿ＤＬＬが基準電圧ＶＲＥＦ＿ＤＬＬより大きい場合、ノードＮ１はハイになり、第６ＰＭＯＳトランジスタＭＰ６は電源ＩＶＣ＿ＤＬＬを減少させるので、ＤＬＬ回路６１０に供給される電荷の供給も減少する。
もし、電源制御信号ＰＯＦＦが論理ハイであれば、第１ＰＭＯＳトランジスタＭＰ１はターンオフされ、第４及び第５ＰＭＯＳトランジスタＭＰ４とＭＰ５はターンオンされ、第３ＮＭＯＳトランジスタＭＮ３はターンオフされ、第４ＮＭＯＳトランジスタＭＮ４はターンオンされる。したがって、第４ＮＭＯＳトランジスタＭＮ４は、電源ＩＶＣ＿ＤＬＬを接地電圧に下げる。したがって、ＤＬＬ回路６１０に電源が供給されない。
図１を再び参照すれば、前記ＤＬＬ回路６１０は、外部クロック信号ＥＣＬＫを受信し、前記外部クロック信号ＥＣＬＫから内部クロック信号ＩＣＬＫを発生する。前記ＤＬＬ回路６１０は、電源発生器６４０から供給された電源ＩＶＣ＿ＤＬＬから電源を供給される。
内部リフレッシュ信号ＰＲＥＦによって指示されるリフレッシュモードにある間、前記ＤＬＬ回路６１０は、後述するように前記ＤＬＬ回路６１０に保存されたロック情報を更新することを中止する。さらに、前記ＤＬＬ回路６１０は、ＤＬＬ制御信号発生器６２０から出力されたリセット信号ＲＥＳＥＴに基づいて前記ロック情報をリセットする。
図５は、図１に示された本発明の実施形態によるＤＬＬ回路６１０の一実施形態を示す。図示されたように前記ＤＬＬ回路６１０は、外部クロック信号ＥＣＬＫ及び内部リフレッシュ信号ＰＲＥＦからＤＬＬクロック信号ＣＬＫ＿ＤＬＬを発生する。
周知のように、可変遅延ユニット６２３０は、図６を参照して詳細に説明されるが、位相検出器６２１０から出力された位相情報に基づいて内部クロック信号ＩＣＬＫを発生するためにＤＬＬクロック信号ＣＬＫ＿ＤＬＬを遅延させる。
周知のように複写遅延ユニット６２４０は、内部クロック信号ＩＣＬＫを遅延させて発生したフィードバッククロック信号ＦＣＬＫを位相検出器６２１０に出力する。
複写遅延ユニット６２４０は、位相検出器６２１０が内部クロック信号ＩＣＬＫと外部クロック信号ＥＣＬＫとの間の位相関係に関する正確な情報を受信できるように、例えばデータ出力バッファ遅延回路を摸写したものである。
位相検出器６２１０は、外部クロック信号ＥＣＬＫとフィードバッククロック信号ＦＣＬＫとの間の位相差を検出する。前記位相検出器６２１０は、位相差情報ＰＤを可変遅延ユニット６２３０に出力する。
図５に詳細に示されたように、ＤＬＬクロック発生器６２００は、内部リフレッシュ信号ＰＲＥＦを反転させるインバータＩ８、外部クロック信号ＥＣＬＫとインバータＩ８の出力信号とを否定論理積（ＮＡＮＤ）演算するＮＡＮＤゲートＮＤ１及びＮＡＮＤゲートＮＤ１の出力信号を反転させるインバータＩ９を含む。
内部リフレッシュ信号ＰＲＥＦが前記半導体メモリ装置がリフレッシュモードにないことを指示する論理ローである時、外部クロック信号ＥＣＬＫは、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬとして出力される。
前記内部リフレッシュ信号ＰＲＥＦは、前記半導体メモリ装置がリフレッシュモードにあることを指示する論理ハイである時、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬは、外部クロック信号ＥＣＬＫの状態と関係なく論理ローの安定した状態を保持する。
したがって、ＤＬＬクロック発生器６２００は、可変遅延ユニット６２３０の機能をディセーブルさせるディセーブル回路として用いられる。
図６は、ＤＬＬ回路の可変遅延ユニットの公知の構造を詳細に示す図面である。制御ロジック６２３２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬと位相差情報ＰＤとを受信する。制御ロジック６２３２は、ＤＬＬクロック信号ＣＬＫ＿ＤＬＬと位相差情報ＰＤとに基づいて状態変化情報を発生する。
デジタルレジスタ６２３４は、前記状態変化情報を受信し、前記状態変化情報に基づいて状態を変化させる。デジタルレジスタ６２３４に保存された状態は、外部クロック信号ＥＣＬＫを遅延させて内部クロック信号ＩＣＬＫを発生するための遅延量を表す。デジタルレジスタ６２３４に保存された状態は、前記ＤＬＬ回路６１０のためのロック情報を表す。
前記ロック情報は、制御情報であって、遅延セルユニット６２３６に出力される。前記遅延セルユニット６２３６は、前記制御情報によって指示された遅延量だけ外部クロック信号ＥＣＬＫを遅延させて内部クロック信号ＩＣＬＫを発生する。
リセットされる時、前記デジタルレジスタ６２３４は、所定の遅延量を表す予めプログラムされた値をロードする。動作をする間、この値は、制御ロジック６２３２から出力された状態変換情報に基づいて増加または減少する。
リフレッシュ動作をする間、すなわち前記ＤＬＬ回路６１０がリセットされていない場合、前記ＤＬＬクロック信号ＣＬＫ＿ＤＬＬは、論理ロー値を保持する。結果的に、制御ロジック６２３２は、前記状態変化情報を変化させず、デジタルレジスタ６２３４内のロック情報は、変化しないままで残っている。すなわち、可変遅延ユニット６２３０は、前記ロック情報を調節することによってその機能が抑制される。
リセット動作を指示する前記リセット信号ＲＥＳＥＴは、前記ＤＬＬ回路６１０の内部ノードを初期化させる。図７は、内部ノードに対する初期化構造の一実施形態を示し、前記内部ノードは、位相検出器６２１０、複写遅延ユニット６２４０及び／または可変遅延ユニット６２３０に位置しうる。
図７に示されたように、前記初期化構造は、スイッチング信号Ｓと反転スイッチング信号／Ｓとに基づいて信号を内部ノードＮ２に伝送するパスゲートＳ１を備える。通過された信号の論理値は、インバータＩ１０とＩ１１で形成されるラッチＬによってラッチされる。
したがって、内部ノードＮ２の論理値の反転値は、ラッチＬの出力である。ＮＭＯＳトランジスタ６１０１は、前記リセット信号ＲＥＳＥＴに基づいて前記内部ノードＮ２を接地電圧に選択的に接続する。すなわち、前記リセット信号ＲＥＳＥＴが論理ハイである時（リセット動作を指示する場合）、前記内部ノードは、接地電圧に下降する。すなわち、前記内部ノードＮ２は初期化される。
本発明の実施形態による動作が図８及び図９を参照して説明される。図８は、リフレッシュ動作が起ったが、ＤＬＬ回路の電源を表す選択信号ＰＭＲＳは維持され、リセット動作が発生しないケース１を示すタイミング図である。図９は、リフレッシュ動作が起り、ＤＬＬ回路への供給電源を遮断し、前記ＤＬＬ回路をリセットするケース２を示すタイミング図である。
図８に示されたように、リフレッシュ進入命令がクロックサイクルＣ１で始まれば、リフレッシュ動作はいずれかの開始ワードラインＷｌｊ（ここで、ｊは自然数）で行われる。
図１のオシレータ６６０は、パルスＯ１，Ｏ２，．．．，Ｏｋ−１を有するオシレータ信号ＰＯＳＣを発生する。この場合、前記選択信号ＰＭＲＳは、初めに論理ハイに設定され、前記リフレッシュ動作中に論理ハイを保持する。したがって、前記リセット信号ＲＥＳＥＴと前記ＤＬＬ電源制御信号ＰＯＦＦとは論理ローを保持する
前記ＤＬＬ電源電圧ＩＶＣ＿ＤＬＬは、ハイを維持し続け、前記ＤＬＬ回路６１０はリセットされない。すなわち、ＤＬＬ回路６１０は、前記リフレッシュ進入命令にも拘わらず、何れかの電源電圧を供給され、前記ロック情報を更新することにも拘わらず、前記内部クロック信号ＩＣＬＫは発生しうる。
もし、リフレッシュ進出命令がクロックサイクルＣ２で始まれば、前記リフレッシュ動作は中止し、前記ロック情報の更新は再び始まる。しかし、内部クロック信号ＩＣＬＫは、ほぼ即刻的に使用できる。すなわち、前記ロック情報がリセットされる時、前記ＤＬＬ回路６１０において有用な内部クロック信号ＩＣＬＫを発生するために２００クロックサイクル以上は不要である。
前述したように、図９は、リフレッシュ動作中に前記ＤＬＬ回路６１０への電源供給が中断され、前記ＤＬＬ回路６１０がリセットされる場合に対するタイミング図である。図示されたように、リフレッシュ進入命令がクロックサイクルＣ１で始まれば、リフレッシュ動作は、いずれかの開始ワードラインＷｌｊ（ここで、ｊは自然数）で行われる。
ここで、選択信号ＰＭＲＳは論理ローであり、したがってリセット信号ＲＥＳＥＴは論理ハイに設定される。したがって、前記ＤＬＬ回路６１０のロック情報はリセットされる。前記リセット信号ＲＥＳＥＴが論理ハイへ行くにつれて、前記ＤＬＬ電源制御信号ＰＯＦＦは論理ハイに設定される。結果的に、前記電源電圧ＩＶＣ＿ＤＬＬは、前記内部クロック信号ＩＣＬＫが発生しない接地電圧に設定される。
もし、リフレッシュ進出命令がクロックサイクルＣ２で始まれば、前記リフレッシュ動作は中止する。これは、電源が前記ＤＬＬ回路６１０に再び供給されることを意味する。前記内部クロック信号ＩＣＬＫは、最小２００クロックサイクルの遅延時間が経過した後に発生する。
図１０は、ＤＬＬ回路を備える本発明の実施形態２による半導体メモリ装置の部分図である。図１０に示された実施形態２は、図１に示されたＭＲＳ信号発生器６００を備えていない点を除けば、図１に示された第１実施形態と同じである。事実、前記ＤＬＬ制御信号発生回路６２０に供給される前記選択信号ＰＭＲＳは、外部から供給される信号である。
図１１は、ＤＬＬ回路を備える本発明の実施形態３による半導体メモリ装置の部分図である。図１１に示された実施形態３は、図１のＭＲＳ信号発生器６００がヒューズ信号発生器１２００に代替されたことを除けば、図１に示された第１実施形態と同じである。
ヒューズ信号発生器１２００は、ヒューズ信号発生器１２００に含まれた少なくとも一つのヒューズ状態に基づいて論理ハイ選択信号ＰＦＵＳＥまたは論理ロー選択信号ＰＦＵＳＥを発生する。
図１２は、本発明の実施形態３に示されたヒューズ信号発生器の一実施形態を示す図面である。図示されたように、直列に接続されたヒューズＦ１とＰＭＯＳトランジスタ１２０１とは、電源ＶＤＤと接地電圧との間に接続される。パワーアップ動作中、ＰＭＯＳトランジスタ１２０１は、ゲートに入力されるパワーアップ信号ＰＯＷＥＲ＿ＵＰに応答してターンオンされる。
ヒューズＦ１が損傷されていない場合、ヒューズＦ１とＰＭＯＳトランジスタ１２０１との間の内部ノードＮ３は、論理ロー値を有する。内部ノードＮ３の論理ロー値は、インバータ１２０３と１２０５によって形成されるラッチＬ２によってラッチされる。
インバータ１２０７は、選択信号ＰＦＵＳＥを発生させるためにラッチＬ２の出力信号を反転させる。
前記ヒューズＦ１が損傷されていない場合（例えば、前記ヒューズＦ１が切断されていない場合）、リフレッシュ動作をする間、前記選択信号ＰＦＵＳＥは論理ローである。すなわち、論理ローの前記選択信号ＰＦＵＳＥは、前記ＤＬＬ回路６１０に供給される電源は遮断されなければならず、前記ＤＬＬ回路６１０はリセットされなければならないことを指示する。
しかし、前記ヒューズＦ１が切断された場合、前記内部ノードＮ３は、論理ハイになる。したがって、リフレッシュ動作をする間、前記選択信号ＰＦＵＳＥは論理ハイである。すなわち、論理ハイの前記選択信号ＰＦＵＳＥは、電源が前記ＤＬＬ回路６１０に供給されなければならず、前記ＤＬＬ回路６１０はリセットされてはならないことを指示する。
図１３は、ＤＬＬ回路を備える本発明の実施形態４による半導体メモリ装置の部分図である。図１３に示された実施形態４は、図１のＭＲＳ信号発生器６００が第２命令デコーダ１４７０に代替され、ＤＬＬ制御信号発生器６２０がＤＬＬ制御信号発生器１４２０に代替されたことを除けば、図１に示された第１実施形態と同じである。
第２命令デコーダ１４７０は、第２リフレッシュ命令ＲＥＦＲＥＳＨ＿２を受信し、前記第２リフレッシュ命令ＲＥＦＲＥＳＨ＿２に基づいて第２内部リフレッシュ信号ＰＲＥＦ２を発生する。
図１４は、本発明の実施形態４のためのＤＬＬ制御信号発生器１４２０の一実施形態を示す図面である。図示されたように、インバータ１４０２は、前記第２内部リフレッシュ信号ＰＲＥＦ２を反転させ、ＮＡＮＤゲート１４０４は、インバータ１４０２の出力信号と第１内部リフレッシュ信号ＰＲＥＦ１とを否定論理積演算する。インバータ１４０６は、ＮＡＮＤゲート１４０４の出力信号を反転させて遅延リフレッシュ信号ＰＲＥＦＤを発生する。
直列に接続されたインバータ１４１０と１４１２に接続されたインバータ１４０８は、前記遅延リフレッシュ信号ＰＲＥＦＤを受信する。ＮＯＲゲート１４１４は、遅延リフレッシュ信号ＰＲＥＦＤとインバータ１４１２の出力信号とを受信し、リセット信号ＲＥＳＥＴを出力する。
インバータ１４１６は、前記リセット信号ＲＥＳＥＴを反転させる。ＮＡＮＤゲート１４２４とクロスカップルされたＮＡＮＤゲート１４１８とは、インバータ１４１６の出力信号を受信し、電源制御信号ＰＯＦＦを出力する。インバータ１４２６と直列に接続されたインバータ１４２２は、第１内部リフレッシュ信号ＰＲＥＦ１を受信する。インバータ１４２６は、ＮＡＮＤゲート１４２４の他の入力端に接続される。
前記ＤＬＬ制御信号発生器１４２０及び前記実施形態４の動作は、図１５を参照して詳細に説明される。図１５は、本発明の実施形態４で発生した信号のタイミング図を示す。
クロックサイクルＣ１で、第１リフレッシュ命令ＲＥＦＲＥＳＨ＿１が前記半導体装置に入力され、リフレッシュ動作が始まる。すなわち、オシレータ６６０は、オシレーティング信号ＰＯＳＣを発生し、ワードラインは連続的に活性化される。周知のように、前記ワードラインに対してリフレッシュ動作順序は内部リフレッシュカウンター（図示せず）によって行われる。
第２リフレッシュ命令ＲＥＦＲＥＳＨ＿２が前記半導体装置に入力されれば、前記第２内部リフレッシュ信号ＰＲＥＦ２は発生する。前記第２内部リフレッシュ信号ＰＲＥＦ２の発生によりリセット信号ＲＥＳＥＴが論理ハイになる。したがって、電源制御信号ＰＯＦＦは論理ハイになる。
したがって、前記ＤＬＬ回路６１０はリセットされ、前記ＤＬＬ回路６１０に供給される電源は遮断される。前記電源制御信号ＰＯＦＦが論理ハイになる時、前記内部クロック信号ＩＣＬＫは論理ローになる。
前記第２リフレッシュ命令ＲＥＦＲＥＳＨ＿２は、ＤＬＬ命令と称する。それは、前記ＤＬＬ命令は、前記リフレッシュモードで電源発生器６４０が前記ＤＬＬ回路６１０に電源を供給するか否かを指示するＤＬＬ指示信号を発生するためである。すなわち、前記ＤＬＬ指示信号は、前記ＤＬＬ回路６１０のオン／オフ状態を決定する。
図１６は、ＤＬＬ回路を備える本発明の実施形態５による半導体メモリ装置の部分を示す図面である。図１６に示された実施形態５は、図１３に示された第２命令デコーダ１４７０を含んでいないことを除けば、第１３に示された実施形態４と同じである。事実、前記ＤＬＬ制御信号発生器１４２０に供給される前記第２リフレッシュ信号ＰＲＥＦ２は、外部から供給される信号である。
図１７は、ＤＬＬ回路を備える本発明の実施形態６による半導体メモリ装置の部分図である。
図１７に示された実施形態６は、図１３に示された第２命令デコーダ１４７０を含まず、オシレータ６６０がオシレータ１８６０に代替されたことを除けば、第１３に示された実施形態４と同じである。
オシレータ１８６０は、オシレーション信号ＰＯＳＣを発生すること以外に前記第２内部リフレッシュ信号ＰＲＥＦ２を代替するための第２オシレーション信号ＰＯＳＣ２を発生する。すなわち、前記ＤＬＬ制御信号発生器１４２０は、前記第２内部リフレッシュ信号ＰＲＥＦ２を受信することと同一に第２オシレーション信号ＰＯＳＣ２を受信する。
実施形態６のための動作の例は、図１８を参照して詳細に説明される。図１８は、本発明の実施形態６で発生した信号のタイミング図を示す。図示されたように、クロックサイクルＣ１で、リフレッシュ命令は入力され、リフレッシュ動作が始まる。
すなわち、オシレータ１８６０は、オシレーション信号ＰＯＳＣを発生し、前記ワードラインは連続的に活性化される。少なくとも一つのリフレッシュ動作が行われた後（すなわち、各ワードラインが活性化された後）、第２オシレーション信号ＰＯＳＣ２はイネーブルされる。第２オシレーション信号ＰＯＳＣ２が発生する前に発生したリフレッシュサイクルの数は、前記半導体メモリ装置の設計者によって設定されたデザインパラメータである。
第２オシレーション信号ＰＯＳＣ２のイネーブリングは、論理ハイを有するリセット信号の発生をもたらす。前記リセット信号ＲＥＳＥＴは、前記ＤＬＬ回路６１０の内部ノードを初期化する。そして、電源制御信号ＰＯＦＦは論理ハイに遷移し、前記ＤＬＬ回路６１０に供給される電源は遮断される。したがって、内部クロック信号ＩＣＬＫは論理ローになる。
本発明は、リフレッシュ動作中に前記ＤＬＬ回路６１０の選択的なオン／オフを開示する。本発明は、少なくとも一つのリフレッシュ動作後に前記ＤＬＬ回路のターンオフを開示する。また、前記ＤＬＬ回路６１０に電源が供給される間、前記ＤＬＬ回路６１０は、前記ロック情報を保持する。したがって、電力消費の減少または性能の改善は、本発明の使用によって選択的に得られる。
本発明は、図面に示された一実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であることが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の記載に基づいて定められなければならない。
本発明は、ＤＬＬ回路を備える半導体装置に使用されうる。
ＤＬＬ回路を備える本発明の一実施形態による半導体メモリ装置の部分図である。 図１に示されたＭＲＳ信号発生器から選択信号ＰＭＲＳを発生するためのＭＲＳ命令信号の一例を示す図面である。 図１に示されたＤＬＬ制御信号発生器の一実施形態を示す図面である。 図１に示された電源発生器の一実施形態を示す図面である。 図１に示された本発明の実施形態によるＤＬＬ回路の一実施形態を示す図面である。 ＤＬＬ回路の可変遅延ユニットを詳細に示す図面である。 前記ＤＬＬ回路の内部ノードのための初期化構造の一実施形態を示す図面である。 リフレッシュ動作が起ったが、ＤＬＬ回路の電源を表す選択信号ＰＭＲＳは維持され、リセット動作が発生しないケース１を示すタイミング図である。 リフレッシュ動作が起り、ＤＬＬ回路に供給される電源を遮断し、前記ＤＬＬ回路をリセットするケース２を示すタイミング図である。 ＤＬＬ回路を備える本発明の実施形態２による半導体メモリ装置の部分図である。 ＤＬＬ回路を備える本発明の実施形態３による半導体メモリ装置の部分図である。 本発明の実施形態３に示されたヒューズ信号発生器の一実施形態を示す図面である。 ＤＬＬ回路を備える本発明の実施形態４による半導体メモリ装置の部分図である。 本発明の実施形態４のためのＤＬＬ制御信号発生器の一実施形態を示す図面である。 本発明の実施形態４で発生した信号のタイミング図を示す。 ＤＬＬ回路を備える本発明の実施形態５による半導体メモリ装置の部分図である。 ＤＬＬ回路を備える本発明の実施形態６による半導体メモリ装置の部分図である。 本発明の実施形態６で発生した信号のタイミング図を示す。
符号の説明
６００ ＭＲＳ信号発生器
６１０ ＤＬＬ回路
６２０ ＤＬＬ制御信号発生器
６３０ 命令デコーダ
６４０ 電源発生器
６５０ ローデコーダ
６６０ オシレータ

Claims (24)

  1. 遅延同期ループ回路と、
    前記遅延同期ループ回路に電源を供給する遅延同期ループ電源と、
    選択信号に基づいて当該半導体装置のリフレッシュモードの間に前記遅延同期ループ回路に選択的に電源を供給するように前記遅延同期ループ電源を制御する制御信号発生器と、
    を備え、
    前記遅延同期ループ回路は、基準クロック信号とロック情報とに基づいて第１クロック信号を発生し、前記ロック情報は、前記第１クロック信号と前記基準クロック信号との間の位相関係に関する情報であり、
    前記制御信号発生器は、前記選択信号に基づいて当該半導体装置の前記リフレッシュモードである間に前記ロック情報を選択的にリセットするように前記遅延同期ループ回路を制御し、
    前記制御信号発生器は、初期には前記ロック情報を保持するように前記遅延同期ループ回路を制御し、次いで前記ロック情報をリセットするように前記遅延同期ループ回路を制御することを特徴とする半導体装置。
  2. 前記第１クロック信号は、前記遅延同期ループ回路内で帰還されるフィードバッククロック信号と前記遅延同期ループ回路によって発生した内部クロック信号のうち何れか一つであることを特徴とする請求項１に記載の半導体装置。
  3. 前記遅延同期ループ回路は、
    前記第１クロック信号と前記基準クロック信号との間の位相差を検出する位相検出器と、
    前記位相差に基づいて前記ロック情報を調節し、前記ロック情報に基づいて前記第１クロック信号を発生させるために前記基準クロック信号を遅延させる可変遅延回路と、
    前記リフレッシュモードである間に前記可変遅延回路の機能を調節することをディセーブルさせるディセーブル回路と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  4. 前記ディセーブル回路は、前記リフレッシュモードである間にＤＬＬクロック信号を安定した論理状態に維持させることを特徴とする請求項３に記載の半導体装置。
  5. 当該半導体装置によって受信されたモードレジスターセット命令に基づいて前記選択信号を発生する選択信号発生器をさらに備えることを特徴とする請求項１に記載の半導体装置。
  6. 前記選択信号は、外部から供給される信号であることを特徴とする請求項１に記載の半導体装置。
  7. 前記リフレッシュモードである間に前記選択信号を発生するためのヒューズ回路をさらに備える特徴とする請求項１に記載の半導体装置。
  8. 当該半導体装置が前記リフレッシュモードにあるか否かを指示するリフレッシュモード指示信号を発生するためにリフレッシュ命令をデコーディングし、前記リフレッシュモード指示信号を前記制御信号発生器と前記遅延同期ループ回路とに伝送する第１命令デコーダをさらに備えることを特徴とする請求項１に記載の半導体装置。
  9. 前記リフレッシュモードである間に前記遅延同期ループ電源が前記遅延同期ループ回路に電源を供給するか否かを指示する遅延同期ループ指示信号を発生するために遅延同期ループ命令をデコーディングし、前記遅延同期ループ指示信号を前記選択信号として前記制御信号発生器に伝送する第２命令デコーダをさらに備えることを特徴とする請求項８に記載の半導体装置。
  10. 前記制御信号発生器は、最初は前記遅延同期ループ回路に電源を供給するように前記遅延同期ループ電源を制御し、次いで前記遅延同期ループ回路への電源供給を中断するように前記遅延同期ループ電源を制御することを特徴とする請求項１に記載の半導体装置。
  11. オシレーティング信号に基づいて前記リフレッシュモードである間に連続的にワードライン信号を発生するローアドレスデコーダと、
    前記リフレッシュモードである間に前記オシレーティング信号を発生するオシレータと、をさらに備えることを特徴とする請求項１に記載の半導体装置。
  12. 前記オシレータは、前記制御信号発生器が前記オシレーティング信号が発生した後、少なくとも１周期の間に前記遅延同期ループ回路への電源供給を中止するように前記遅延同期ループ電源を制御できるように前記選択信号を発生することを特徴とする請求項１１に記載の半導体装置。
  13. 前記周期は、前記ローアドレスデコーダが前記ワードライン信号を少なくとも一回以上発生する時間であることを特徴とする請求項１２に記載の半導体装置。
  14. 前記オシレータは、前記オシレーティング信号が発生した後、少なくとも１周期の間に前記遅延同期ループ回路がターンオフされるように前記選択信号を発生することを特徴とする請求項１２に記載の半導体装置。
  15. 前記遅延同期ループ回路は、リセット信号に基づいてリセットされ、
    前記制御信号発生器は、当該半導体装置のリフレッシュモードである間に前記リセット信号を選択的に発生することを特徴とする請求項１に記載の半導体装置。
  16. 半導体装置の遅延同期ループを制御する方法において、
    前記半導体装置のリフレッシュモードである間に前記遅延同期ループ回路に選択的に電源を供給するように遅延同期ループ電源を制御する段階を備え、
    前記遅延同期ループ回路は、基準クロック信号とロック情報とに基づいて第１クロック信号を発生し、前記ロック情報は、前記第１クロック信号と前記基準クロック信号との間の位相関係に関する情報であり、
    当該半導体装置の前記リフレッシュモードである間に前記ロック情報を選択的にリセットするように前記遅延同期ループ回路を制御する段階と、
    初期には前記ロック情報を保持するように前記遅延同期ループ回路を制御し、次いで前記ロック情報をリセットするように前記遅延同期ループ回路を制御す
    る段階とを更に備えることを特徴とする半導体装置の遅延同期ループを制御する方法。
  17. 前記遅延同期ループ回路は、外部クロック信号を受信し、内部クロック信号を発生し、第１リフレッシュ動作中にターンオンされ、前記第２リフレッシュ動作中にターンオフされることを特徴とする請求項１に記載の半導体装置。
  18. 前記第１リフレッシュ動作と前記第２リフレッシュ動作のうち何れか一つの動作を選択する選択信号発生器を備えることを特徴とする請求項１７に記載の半導体装置。
  19. 前記選択信号発生器は、選択信号を発生することを特徴とする請求項１８に記載の半導体装置。
  20. 前記選択信号は、プログラム手段によって発生することを特徴とする請求項１９に記載の半導体装置。
  21. 前記プログラム手段は、モードレジスターセット命令であることを特徴とする請求項２０に記載の半導体装置。
  22. 前記選択信号は、外部ピンから入力されることを特徴とする請求項１８に記載の半導体装置。
  23. 前記選択信号は、ヒューズ情報信号であることを特徴とする請求項１９に記載の半導体装置。
  24. 前記制御信号発生器は、前記ロック情報を更新することを中止し、パワーオフ状態になるように前記遅延同期ループ回路を制御することを特徴とする請求項１に記載の半導体装置。
JP2004060665A 2003-03-04 2004-03-04 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法 Expired - Lifetime JP4276112B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2003-0013429A KR100493054B1 (ko) 2003-03-04 2003-03-04 지연동기 루프를 구비하는 반도체 장치 및 지연동기 루프제어방법
US10/646,718 US6937534B2 (en) 2003-03-04 2003-08-25 Integrated circuit memory device including delay locked loop circuit and delay locked loop control circuit and method of controlling delay locked loop circuit

Publications (2)

Publication Number Publication Date
JP2004273106A JP2004273106A (ja) 2004-09-30
JP4276112B2 true JP4276112B2 (ja) 2009-06-10

Family

ID=32911522

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004060665A Expired - Lifetime JP4276112B2 (ja) 2003-03-04 2004-03-04 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法

Country Status (3)

Country Link
JP (1) JP4276112B2 (ja)
CN (1) CN1527484B (ja)
DE (1) DE102004011732B4 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011061457A (ja) 2009-09-09 2011-03-24 Elpida Memory Inc クロック生成回路及びこれを備える半導体装置並びにデータ処理システム
JP5695895B2 (ja) 2010-12-16 2015-04-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2013030247A (ja) * 2011-07-28 2013-02-07 Elpida Memory Inc 情報処理システム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100340863B1 (ko) * 1999-06-29 2002-06-15 박종섭 딜레이 록 루프 회로
KR100543934B1 (ko) * 2000-05-31 2006-01-23 주식회사 하이닉스반도체 반도체 메모리 장치에서 어드레스 및 데이터 억세스타임을 고속으로 하는 제어 및 어드레스 장치
US6501328B1 (en) * 2001-08-14 2002-12-31 Sun Microsystems, Inc. Method for reducing peak to peak jitter in a dual-loop delay locked loop
EP1435145A4 (en) * 2001-10-09 2010-06-02 Interdigital Tech Corp CLOSED LOOP POWER CONTROL WITH PROPAGATION WEAKENING COMPENSATION

Also Published As

Publication number Publication date
JP2004273106A (ja) 2004-09-30
CN1527484B (zh) 2010-05-05
DE102004011732A1 (de) 2004-09-23
CN1527484A (zh) 2004-09-08
DE102004011732B4 (de) 2010-04-01

Similar Documents

Publication Publication Date Title
KR100422572B1 (ko) 레지스터 제어 지연고정루프 및 그를 구비한 반도체 소자
KR101319761B1 (ko) 다이나믹 랜덤 액세스 메모리 장치 및 메모리 셀을셀프-리프레쉬하는 방법
KR100492102B1 (ko) 반도체 기억 장치의 전력 제어 방법 및 이를 이용하는반도체 기억 장치
KR100779871B1 (ko) 동적 랜덤 액세스 메모리용 저전력 오토-리프레쉬 회로 및방법
US7606101B2 (en) Circuit and method for controlling a clock synchronizing circuit for low power refresh operation
JP4847532B2 (ja) リセット機能を有する半導体メモリ
JP2007122807A (ja) 半導体記憶装置及びその調整方法
JPH07109705B2 (ja) 半導体メモリ装置
JP2006309913A (ja) 半導体メモリ素子
JP2006190434A (ja) 半導体記憶素子のクロック生成装置およびクロック生成方法
KR100333708B1 (ko) 전력 소모를 감소시킨 지연고정루프
US6937534B2 (en) Integrated circuit memory device including delay locked loop circuit and delay locked loop control circuit and method of controlling delay locked loop circuit
JP2003272380A (ja) 半導体装置
KR100573831B1 (ko) 안정적으로 셀프리프레쉬모드의 진입 및 탈출을 수행하는반도체 메모리 소자
JP4276112B2 (ja) 遅延同期ループ回路及び遅延同期ループ制御回路を備える半導体装置並びに前記遅延同期ループ回路を制御する方法
US6992949B2 (en) Method and circuit for controlling generation of column selection line signal
US20090097330A1 (en) Fuse latch circuit and fuse latch method
KR100437607B1 (ko) 반도체 메모리 장치의 리프레쉬 발생회로
KR20060054575A (ko) 반도체 메모리 장치의 명령 디코더
KR100557572B1 (ko) 전력소모를 방지한 데이터 리프레쉬 입력장치
KR101190674B1 (ko) 반도체 메모리 장치의 주기 조절 회로
KR101007986B1 (ko) 지연고정루프회로의 클럭트리 회로
KR20070063291A (ko) 데이터 마스킹 회로
KR20060087009A (ko) 지연고정루프회로의 클럭트리 회로
KR20060117092A (ko) 외부 클럭 신호의 주파수 변화에 무관하게 안정적인 오토프리차지 신호를 발생하는 반도체 메모리 장치의 오토프리차지 제어 회로

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051216

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080201

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080616

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080916

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090203

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090305

R150 Certificate of patent or registration of utility model

Ref document number: 4276112

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120313

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130313

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140313

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term