CN1797783A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：栅电极，其经由栅极绝缘膜在相应于沟道区域的硅衬底上形成；p型扩散区域的源极和漏极区域，形成在栅电极的侧壁绝缘膜的各自外侧处的硅衬底中；以及一对SiGe混合晶体区域，形成在侧壁绝缘膜各自外侧处的硅衬底中，与所述硅衬底具有外延关系；SiGe混合晶体区域由彼此面对的各个侧壁表面限定；其中，在每一个SiGe混合晶体区域中，侧壁表面由多个小平面限定，所述多个小平面相对于硅衬底的主要表面以互相不同角度而分别形成。

Description

半导体器件及其制造方法
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本发明基于在2004年12月28日申请的日本在先申请No.2004-380619，其全部内容在此并入参考。
技术领域
本发明一般涉及半导体器件，更特别地涉及一种由于施压而具有提高的运行速度的半导体器件及其制造过程。
背景技术
随着器件微型化技术的发展，现在能够制造栅极长度为100nm或者更小的非常微小且超高速的半导体器件。
在这种非常微小且超高速的晶体管中，栅极正下方的沟道区域的面积相比传统半导体器件减小，并且电子或者空穴经过沟道区域的迁移率受到施加于这种沟道区域的应力的严重影响。
因此，人们进行了各种尝试，以通过使施加于这种沟道区域的应力最佳化而提高半导体器件的运行速度。
在使用硅衬底作为沟道区域的半导体器件中，空穴的迁移率通常小于电子的迁移率，因而在设计半导体集成电路中，提高P沟道MOS晶体管的运行速度尤其重要，在P沟道MOS晶体管中空穴用作载流子。
利用这种P沟道MOS晶体管，我们知道通过将单轴压应力施加于沟道区域来提高载流子的迁移率，并且还提出使用图1的结构作为将压应力施加于沟道区域的方法。
参考图1，在硅衬底1上经由栅极绝缘膜2形成有栅电极3，并且P型扩散区域1a和1b形成在该栅电极3横向两侧的硅衬底1中，由此限定沟道区域。此外，在栅极3的侧壁表面上形成侧壁绝缘膜3A和3B，以便再次覆盖硅衬底1的表面部分。
因此，扩散区域1a和1b分别用作MOS晶体管的源极延伸区域和漏极延伸区域，并且空穴的流动，即空穴从扩散区域1a、经过栅极3正下方的沟道区域流到扩散区域1b，是通过施加于栅极3的栅极电压来控制。
此外，在图1的结构中，在侧壁绝缘膜3A和3B各自外侧的硅衬底1中，形成有SiGe混合晶体区域1A和1B，其与硅衬底1为外延关系，并且在SiGe混合晶体区域1A和1B中分别形成P型源极和漏极区域，其分别与扩散区域1a和扩散区域1b相接续。
因为在图1的MOS晶体管结构中，SiGe混合晶体区域1A和1B具有比硅衬底1更大的晶格常数，所以图1中由箭头a所示的压应力被施加于SiGe混合晶体区域1A和1B，由此，SiGe混合晶体区域1A和1B沿箭头b所示通常与硅衬底1的表面垂直的方向上经受形变。
由于该SiGe混合晶体区域1A和1B在硅衬底1上如此外延形成，因此由箭头b示出的SiGe混合晶体区域1A和1B的这种形变引起由箭头c示出的在硅衬底的沟道区域中相应的形变，而在该沟道区域中的这种形变引起了如箭头d示出的沟道区域中的单轴压应力。
由于这种单轴压应力被施加于图1的MOS晶体管的沟道区域，构成该沟道区域的Si晶体的对称性进行局部调整，由于这种对称性的局部调整，解决了在价带中重空穴和轻空穴的简并(degeneration)。因此，这就使沟道区域中的空穴迁移率增加，引起晶体管运行速度的提高。
必须注意的是，这种由局部引起的应力使得在沟道区域中空穴迁移率的增加，在具有100nm或者更小的栅极长度的非常微小半导体器件中特别显著。
参考
(专利文献1)美国专利6,621,131
(专利文献2)日本待公开专利申请2004-31753
(非专利文献)Thompson，S.E.et al.，IEEE Transactions on ElectronDevices，Vol.51，No.11，November，2004，pp.1790-1797
发明内容
图2显示了基于这种原理和非专利文献1所述的P沟道MOS晶体管的结构。在附图中，使用相同的附图标记表示与前述部件相应的那些部件，并且将省略其描述。
参考图2，外延形成SiGe混合晶体区域1A和1B，以便填充在硅衬底1中形成的各个沟槽，直到高于硅衬底1和栅电极2之间的交界面高度，其在图中用虚线L表示。
并且，应当注意的是，SiGe混合晶体区域1A和1B的相对侧表面1As和1Bs形成为曲线形，以使SiGe混合晶体区域1A和1B之间的距离从栅极绝缘膜2的下表面起在硅衬底1的向下方向上连续增大。
而且，在图2的传统结构中，其中生长至比上述高度L更高高度的SiGe混合晶体区域1A和1B直接形成有硅化物层4。类似的硅化物层4也在多晶硅栅极3上形成。
此外，在相应于图2的MOS晶体管的非专利文献1中，公开了使用具有Si0.83Ge0.17组分的SiGe混合晶体，用于SiGe混合的晶体区域1A和1B。而且，上述非专利文献1公开了15个原子百分比的Ge浓度，用于SiGe混合晶体区域1A和1B。因此，当Ge浓度超过上述20个原子百分比浓度时，将丧失外延生长。
在另一方面，我们考虑到当在这种传统P沟道MOS晶体管中，在沟道区域中的单轴压缩应力进一步增大时，P沟道MOS晶体管的运行速度将进一步提高。
此外，注意的是，在专利文献1的现有技术中，SiGe混合晶体区域1A和1B的外延再生长过程在740℃的温度下进行，而使用超过650℃的温度将导致扩散区域1a和1b或者1c和1d中杂质元素不必要的再分布，并且这样变得很难实现P沟道MOS晶体管的期望运行特性。
此外，注意的是，图2的传统P沟道MOS晶体管在外延生长的SiGe混合晶体区域1A和1B上直接形成硅化物膜4，而硅化镍膜会聚集此处的张应力，该硅化镍膜被认为是稍后用于产生90nm节点的突出候选硅化物。从而，通过SiGe混合晶体区域1A和1B上硅化物层的这种直接形成，如图2的结构中，用于提高空穴迁移率而施加于P沟道MOS晶体管的沟道区域的应力不可避免地至少部分被抵消。
此外，在SiGe混合晶体层上硅化物层的这种形成导致各种问题，例如随着SiGe混合晶体层中Ge浓度的增加，硅化物的耐热性和形态(morphology)退化，并且与如图2的P沟道MOS晶体管的情形一样，在SiGe混合晶体包含高浓度Ge以增大应力的情形下，利用普通的硅化工艺在SiGe混合晶体层上很难形成这种硅化物层。
在第一方案中，本发明提供一种半导体器件，包括：
硅衬底，包含沟道区域；
栅电极，其经由栅极绝缘膜形成在相应于所述沟道区域的所述硅衬底上，所述栅极在其一对相对的侧壁表面上具有各自的侧壁绝缘膜；
源极和漏极延伸区域，以p型扩散区域的形式，越过所述沟道区域，形成在所述栅电极各个横向侧面处的所述硅衬底中；
源极和漏极区域，以p型扩散区域的形式，形成在所述侧壁绝缘膜各自个外侧处的所述硅衬底中，分别作为所述源极扩散区域的延续和所述漏极延伸区域的延续；以及
一对SiGe混合晶体区域，形成在所述侧壁绝缘膜的各自外侧处的所述硅衬底中，以分别被包括在所述源极区域和漏极区域中，所述一对SiGe混合晶体区域与所述硅衬底具有外延关系；
每一个所述SiGe混合晶体区域生长至高于所述栅极绝缘膜与所述硅衬底之间的交界面的高度；
每一个所述SiGe混合晶体区域具有面对另一SiGe混合晶体区域的侧壁表面，以使所述侧壁表面由相对于所述硅衬底的主要表面(principal surface)以不同角度而分别形成的多个小平面限定。
在另一方案中，本发明提供一种制造半导体器件的方法，该半导体器件在沟道区域各个横向侧面处具有一对SiGe压缩应激物，该方法包括以下步骤：
经由栅极绝缘膜，在相应于所述沟道区域的所述硅衬底上形成栅电极；
在相应于所述栅电极各个横向侧面的所述硅衬底中，形成一对p型扩散区域；
在所述栅电极各个横向侧面处的所述硅衬底中，形成一对P型扩散区域作为源极和漏极区域，其与所述沟道区域分离相应于所述栅电极上各个栅极侧壁绝缘膜厚度的距离；
通过进行蚀刻处理，在分别相应于源极和漏极区域的所述硅衬底中形成一对沟槽，以使每一个所述沟槽具有由多个小平面限定的侧壁表面，并且以使在每一个所述沟槽中，所述侧壁表面和下表面被构成所述源极区域或者所述漏极区域的所述p型扩散区域连续覆盖；以及
通过p型SiGe层的外延生长而填充所述沟槽；
所述p型SiGe层的所述外延生长在400-550℃的温度下进行。
在另一方案中，本发明提供一种制造半导体器件的方法，该半导体器件在沟道区域横向的两侧处具有一对SiGe压缩应激物，该方法包括以下步骤：
经由所述栅极绝缘膜，在相应于所述沟道区域的硅衬底上形成栅电极；
在相应于所述栅电极横向两侧处的所述硅衬底中，形成一对p型扩散区域；
在分别相应于所述栅电极横向侧面处的所述硅衬底中形成一对沟槽，其与相应于所述栅电极上形成的栅极侧壁绝缘膜的所述沟道区域分离，以使每一个所述沟槽具有由多个小平面限定的侧壁表面；
在每一个所述一对沟槽中，用p型掺杂的Si外延层覆盖所述沟槽的所述侧壁表面和下表面；以及
在每一个所述沟槽中，通过在所述Si外延层上外延生长p型SiGe混合晶体层以填充所述沟槽；
所述p型SiGe混合晶体层外延生长的所述步骤是在400-550℃的温度下进行。
根据本发明，通过在所述沟道区域的横向两侧处外延生长p型SiGe混合晶体层，将单轴压应力施加于沟道区域，并且显著提高了通过沟道区域传输的空穴的迁移率。
因此，本发明通过形成上述一对p型SiGe混合晶体区域而实现了施加于沟道区域的单轴应力的最佳化，以分别使得各个互相面对的侧壁表面由多个小平面形成，所述多个小平面相对于所述硅衬底的主要表面具有各自不同的角度，并且与传统结构相比，进一步提高了半导体器件的运行速度，而在传统结构中SiGe混合晶体区域的上述侧壁表面由连续的曲面限定，从而随着从栅极绝缘膜与硅衬底之间的交界面起，在该硅衬底向下方向上距离的增大，SiGe混合晶体区域越过沟道区域的距离迅速增大。
特别是，通过形成楔形SiGe混合晶体区域的侧壁表面，以使各个SiGe混合晶体区域从沟道区域横向两侧侵入栅极侧壁绝缘膜正下方的区域中，利用本发明能够使施加于这种沟道区域中的硅衬底的单轴压应力最大化，以及使在楔形尖端部分处应力集中的效应最大化。
而且，因为每铬p型SiGe混合晶体区域形成在硅衬底的有限面积上，因此我们发现与形成连续二维膜相反，本发明能够提高p型SiGe混合晶体区域中的Ge浓度，并且超过相应于临界厚度的限制浓度而达到原子百分比为40％的浓度。由此，能够使压应力引起的半导体器件的提高效果最大化。
在本发明中，优选抑制Ge原子浓度，以使Ge原子浓度不超过28％，以避免上述p型SiGe混合晶体区域的晶体质量降低的问题，而根据本发明的发明者的发现，当Ge原子浓度超过28％的值时，会出现这一问题。
此外，根据本发明，通过使p型SiGe混合晶体区域生长超过半导体器件的栅极绝缘膜与硅衬底之间的交界面的高度，便能够减小由半导体器件的源极/漏极区域上形成的硅化物层引起的张应力的反效应。
特别是，通过在上述p型SiGe混合晶体区域上外延生长p型Si层或者低Ge浓度的p型SiGe层，便能够避免在高Ge浓度的SiGe混合晶体层上形成硅化物层困难的相关问题。
应当注意的是，当硅衬底是所谓的(001)衬底并且栅电极沿<110>方向形成在该硅衬底上时，非常显著地出现了由施加于p沟道MOS晶体管沟道区域的压应力引起的空穴迁移率的提高。
并且，根据本发明，其中在形成p型扩散区域之后，在栅电极横向两侧处形成沟槽，并且通过使用400-550℃沉积温度的低温处理，使这种沟槽填充有p型SiGe混合晶体层，已经形成的扩散区域的杂质分布曲线没有被改变，并且能够构成具有期望特性的半导体器件。此外，由于低温生长，便能够将Ge引入至具有浓度达到40％原子百分比的p型SiGe混合晶体层。
并且，根据本发明，在通过低温外延处理生长的SiGe混合晶体层上，通过形成基本不含Ge或者具有20％或者更少的Ge浓度的Si外延覆盖层，便能够形成与半导体器件的源极/漏极区域电连接的硅化物层。此外，利用这种结构，其中，在远高于栅极绝缘膜与硅衬底之间的交界面的高度处的覆盖层上形成硅化物层，来减小了由硅化物层引起的张应力导致沟道区域中单轴压缩应力被抵消的问题。
此外，利用相对低Ge浓度的这种覆盖层的形成，便能够抑制在Ge浓度增大时出现的硅化物层的耐热性降低或者硅化物层的表面形态退化的问题，并且能够稳定而可靠的形成硅化物。
利用本发明，还能够在硅衬底中首先形成沟槽。在这种情形下，在沟槽的表面上生长p型Si外延层之后，生长SiGe混合晶体层。根据这种处理，还能够有效避免通过注入杂质元素同时使用栅极而形成的源极延伸区域和漏极延伸区域中杂质分布曲线的改变问题。
同时，在这种通过SiGe混合晶体应激物将压应力施加于沟道区域的非常微小且超高速的半导体器件中，通常***坦的小平面，所以通过上述凸起表面的体积便减小了构成压缩应激物的的SiGe混合晶体区域的体积。借此，由SiGe混合晶体层引起的压应力不必要地被减小。
与上述相反，本发明通过将形成栅极绝缘膜之前进行的、用于除去栅极绝缘膜的热退火处理温度限制至900℃或者更低，并且进一步通过在不含氢气的惰性气氛中进行上述热退火处理，成功地避免了压应力的这种减小。
当结合附图理解，本发明的其它目的和进一步特征将从随后的详细描述中变得明显。
附图说明
图1是显示将SiGe混合晶体层用作压缩应激物的半导体器件的原理图。
图2是显示将SiGe混合晶体层用作压缩应激物的传统半导体器件的结构图。
图3是显示根据本发明的第一实施例的半导体器件的结构图。
图4A至图4F是显示图3的半导体器件的各种修改的图解。
图5A至图5D是显示根据本发明第一实施例的各种半导体器件的沟槽形成过程的图解。
图6是限定根据本发明第一实施例的半导体的各种参数的图解。
图7是显示根据本发明修改的半导体的制造过程图。
图8A至图8E是显示根据本发明的第二实施例、图4D的半导体的制造过程图。
图9是限定图4D的半导体的参数的图解。
图10A至图10C是分别显示根据本发明第三实施例的半导体器件的各种制造方法图。
图11是显示根据本发明第四实施例、通过使用簇型(cluster type)衬底处理装置而进行的SiGe混合晶体层的生长方法图解。
图12A至图12C是解释与本发明第五实施例相关的本发明的目标的图解。
图13A至图13C是解释本发明第五实施例的图解。
图14A至图14C是解释本发明第六实施例的图解。
具体实施方式
第一实施例
图3显示根据本发明第一实施例的P沟道MOS晶体管10的结构。
参考图3，P沟道MOS晶体管10形成在由STI器件隔离区域11I在(001)面方向的硅衬底上限定的n型器件区域11A上，其中，热氧化膜或者SiON膜的高质量栅极绝缘膜12形成在与器件区域11A中的沟道区域相应的硅衬底11上，并具有大约1.2nm的厚度。
在上述器件区域11A中，在栅极绝缘膜11上形成有p型掺杂的多晶硅栅电极13，其中在栅电极13横向两侧处暴露的硅衬底表面由CVD氧化膜12I覆盖。因此，应当注意的是，每一CVD氧化膜12I连续延伸，并且覆盖栅电极13的侧壁表面。此外，侧壁绝缘膜13A和13B经由各自的热氧化膜12I形成在栅电极13的各个侧壁表面上。
此外，沟槽11TA和11TB形成在侧壁绝缘膜13A和13B各自外侧处的硅衬底11中，其中，上述沟槽11TA和11TB填充有各自的p型SiGe混合晶体区域14A和14B，其外延生长在上述沟槽11TA和11TB处的硅衬底11中。
因为这样外延生长至硅衬底11的SiGe区域14A和14B与构成硅衬底11的Si晶体相比具有更大的晶格常数，所以通过上述参考图1解释的机制，该SiGe区域14A和14B在栅电极13正下方的硅衬底11中形成的沟道区域中产生单轴压应力。
此外，利用图3的p沟道MOS晶体管10，通过将n型杂质元素例如Sb倾斜地注入栅电极13横向两侧的硅衬底11区域中，而在与器件区域11A相应的硅衬底11中形成n型袋状注入区域11p。并且，形成p型源极延伸区域11a和漏极延伸区域11b，以便与上述袋状注入区域11p部分重叠。
上述p型源极和漏极延伸区域11a和11b分别延伸至p型SiGe混合晶体区域14A和14B，其中应当注意的是，p型SiGe混合晶体区域14A和14B分别与p型扩散区域11S和11D连续形成。应当注意的是，p型扩散区域11S和11D分别构成p沟道MOS晶体管10的源极区域和漏极区域。
应当注意的是，p型扩散区域11S和11D被这样形成，以便分别包括SiGe混合晶体区域14A和14B。由于这种结构，具有较小带隙的p型SiGe混合晶体区域14A或者14B与构成器件区域11A的n型Si阱之间的直接接触被消除，并且抑制了在Si/SiGe交界面的pn结处漏电流的出现。
此外，利用图3的结构，Si外延层15A和15B分别在SiGe混合晶体区域14A和14B上形成，并且硅化物层16A和16B在Si外延层15A和15B的表面上形成。并且，类似的硅化物层16C在栅电极13上形成。
利用本实施例的p沟道MOS晶体管10，如图3中所示，通过侧壁表面14a、14b、14c还有下表面14d限定每一SiGe混合晶体区域14A和14B，其中应当注意的是，侧壁表面14a、14b、14c和下表面14d中的每一个均由平坦的小平面(facet)形成。
在所示实例中，下表面14d由平行于硅衬底11主要表面的(001)面形成，而小平面14b形成角θ2，基本上垂直于下表面14d。并且，小平面14c相对于下表面14d形成小于上述角θ2的角θ1。
因而，本发明的目的是提供p沟道晶体管，其通过多个小平面14a-14d构成SiGe混合晶体区域14A和14B的下表面和侧壁表面，而使相应于栅电极13正下方的沟道区域的器件区域11A中产生的单轴压应力场最佳化，能够提供比将SiGe混合晶体区域用作压缩应激物的传统p沟道MOS晶体管更好的性能。
在图3的结构中，应当注意的是，SiGe混合晶体区域14A和14B(其限定栅极绝缘膜12正下方的沟道区域)的相对侧壁表面由垂直于硅衬底11的主要表面延伸的小平面14b形成。因此，相比图1和图2的传统结构，相对SiGe混合晶体区域14A和14B之间的距离从栅极绝缘膜12和硅衬底11之间的交界面起在硅衬底11的向下方向上不会增大，并且能够有效地限制对该沟道区域的单轴压应力。
这里，应当注意的是，形成该小平面14c，以使SiGe混合晶体区域14A和14B不会从构成源极区域14S和漏极区域14D的p型扩散区域突出至n型阱，该n型阱构成硅衬底11中的器件区域。
另一方面，在每个SiGe混合晶体区域14A和14B中，应当注意的是，在小平面14b与小平面14c相接的部分处，限定SiGe混合晶体区域14A和14B的侧壁表面，将其相对于硅衬底11主要表面的角度不连续地从θ2角改变为θ1角，而这种小平面角度的不连续变化能够将压应力集中在器件区域11A位于SiGe混合晶体区域14A和14B之间的部分处。
图4A至图4F显示了根据本发明的第一实施例的p型半导体器件的各种修改。在附图中，通过相同的附图标记表示与前述部件相应的那些部件，并且将省略其描述。应当注意的是，图4A至图4F显示了硅化物区域16A至16C形成之前的状态。在附图中，也同样在随后将解释的附图中，将省略袋状注入区域11p的说明。
参考图4A，通过通常垂直于硅衬底11主要表面的小平面14b并且还通过平行于硅衬底11主要表面的下表面14d，形成SiGe混合晶体区域14A和14B的侧壁表面，其中小平面14b和下表面14d形成基本90度的角。
在图4A的结构中，其中形成SiGe混合晶体区域14A和14B的沟槽11TA和11TB如通过图5A所示的干蚀刻处理形成，其中SiGe混合晶体区域14A和14B的下表面14d的位置被设定，以使SiGe混合晶体区域14A和14B在小平面14b和下表面14d彼此相交处的拐角部分不会从上述源极/漏极区域11S和11D突出至n型阱区域中。将在后文详细描述以SiGe混合晶体区域14A和14B填充沟槽11TA和11TB。
与此相反，图4B的结构相应于前述图3的结构，其中首先通过干蚀刻处理形成沟槽11TA和11TB，垂直于硅衬底11形成小平面14b，如图5B所示，其中在上述干蚀刻处理之后，通过在氢气气氛中550℃下对硅衬底11进行热处理而随后形成小平面14b下面的小平面14c。由此，通过相对于硅衬底11主要表面形成56度角的Si(111)面而形成小平面14c。
因为在图4B的结构中小平面14b和下表面14d彼此相接的拐角处被小平面4c截去，所以即使SiGe混合晶体区域14A和14B的下表面14d在硅衬底11中较深的深度形成，拐角部分超出(beyond)源极区域11S或者11D而突出至n型阱的风险也能被减小。将在后文详细描述以SiGe混合晶体区域14A和14B填充沟槽11TA和11TB。
图4C的结构通过形成沟槽11TA和11TB而形成，如图5C所示通过使用有机碱性蚀刻剂(水合四甲基铵：TMAH、胆碱等)或者水合铵对硅衬底11应用湿蚀刻处理，或者通过在氢气和HCl气氛中应用800℃的热处理来形成所述沟槽11TA和11TB。在此情形下，在SiGe混合晶体区域14A和14B中不形成垂直于硅衬底11的小平面14b，替代为Si(111)面的小平面14c，其恰好起始于栅极绝缘膜12和硅衬底11之间的交界面，并与硅衬底11的主要表面成56度角。
在图4D的结构中，通过图5D所示的干蚀刻开始形成硅衬底11中的沟槽11TA和11TB，随后使用TMAH或者胆碱、水合铵等作为蚀刻剂进行湿蚀刻处理。
由于这种干蚀刻处理，在硅衬底11中首先形成垂直于硅衬底11主要表面的小平面14b，而通过使用TMAH对小平面14b应用湿蚀刻处理，使小平面14b改变为倾斜形成的(111)面。并且，形成有由(111)面形成的另一小平面14c。
因此，应当注意的是，由此形成的小平面14b和小平面14c一起限定了形成上述沟槽11TA和11TB的楔形空间，以使形成的楔形沟槽11TA和11TB在硅衬底11中朝向沟道区域侵入侧壁绝缘膜13A和13B正下方的区域。这里，应当注意的是，小平面14c与相应于Si(111)面的硅衬底11的主要表面形成大约56度角，而小平面14b也相应于Si(111)面形成大约146度角。
根据图4D的结构，为填充楔形沟槽11TA和11TB而生长的SiGe混合晶体区域14A和14B分别具有尖端，所述尖端侵入侧壁绝缘膜13A和13B正下方的区域并且接近于栅极绝缘膜12正下方形成的沟道区域。因此，强单轴压应力被施加于该沟道区域，并且在该沟道区域中空穴迁移率显著提高。因而，由于通过两个晶体表面的相交限定的SiGe混合晶体区域14A和14B的非常尖的尖端部分，因此出现了在这种尖端部分处的应力集中，并且进一步增强了该沟道区域中增大应力的效应。
图4E的结构是基于图4D结构的一种结构，其示出了这样一种情形，其中在SiGe混合晶体区域14A和14B上，Si外延层15A和15B的形成被省略。
另外，图4F的结构也基于图4D结构，并且示出了这样的情形，其中在相应于栅极绝缘膜12正下方区域的硅衬底11上外延形成SiGe混合晶体的沟道层11G情形。根据这种结构，沟道层11G本身产生了单轴压应力，并且能够进一步提高沟道层11G中的空穴迁移率。
图6是概括图5A至图5D中所示沟槽11TA和11TB形成过程的图解，其中进行SiGe混合晶体区域14A和14B的外延生长。
参考图6，硅衬底11是具有(001)面的所谓(001)衬底，并且沟槽11TA和11TB具有各自的侧壁表面，每个侧壁表面由下表面14d以及小平面14b和14c限定。因此，小平面14b与硅衬底11的主要表面形成角θ2，而小平面14c相对于硅衬底11的主要表面形成角θ1。因而，从栅极绝缘膜12与硅衬底11之间的交界面起测量，该下表面14d形成在深度y1处，而形成向下至深度y2的小平面14b。优选的是，栅电极13在硅衬底11的表面上通常沿<110>方向延伸，同时该栅电极13通常还可以在<100>方向上延伸。
特别是，在图4A的结构中，优选将上述角θ1和角θ2中的任一个设定为大约90度，深度y1设定为20-70nm。应当注意的是，这种深度y1能够通过使用干蚀刻处理而高精度控制。
在图4B的结构中，优选将角θ1设定为40-60度的范围，并将角θ2设定至大约90度。由此，优选将深度y1设定为20-70nm的范围，并将y2设定为10-60nm的范围。这些深度y1和y2能够通过对硅衬底11应用干蚀刻处理而高精度控制。
特别地，在小平面14c由如前参考图4B所解释的Si(111)面形成的情形下，角θ1取值56度。但是，应当注意的是，上述角θ1决不限于56度角。因此，应当注意的是，通过在上述干蚀刻处理之后，在氢气气氛中大约550℃下进行热处理能够高精度控制角θ2。
此外，在图4C的结构中，角θ1和θ2取50-60度的范围，并且在小平面14c由Si(111)面形成的特殊情形下，角θ1和θ2取值56度。但是，角θ1和θ2决不限于上述56度角。当然，在图4C的结构中深度y2变成零的同时，优选将深度y1设定在20-70nm的范围。应当注意的是，通过使用对硅衬底11应用的湿蚀刻处理，同时使用有机碱性蚀刻剂例如TMAH或者通过在HCl/氢气气氛中进行高温气相蚀刻处理，能够高精度控制角θ1、θ2和深度y1。
此外，在图4D至4F的结构中，通过连续应用干蚀刻处理和使用有机碱性蚀刻剂例如TMAH的湿蚀刻处理，优选地将深度y1控制在20-70nm的范围，将深度y2控制在10-60nm的范围，将角θ1控制在40-60度的范围，以及将角θ2控制在90-150度的范围。因此，应当注意的是，利用本发明能够通过在形成沟槽11TA和11TB的时候结合干蚀刻处理和湿蚀刻处理，精确地控制角θ1和θ2以及深度y1和y2。仍在此情形下，在小平面14b和14c由Si(111)面形成的情形下，角θ1和θ2分别取值56度和146度。但是，应当注意的是，图4D至4F的结构并不限于小平面14b和14c由Si(111)面所形成的情形。
在图5A至5D的任一种方法中，应当注意的是，在沟槽11TA和11TB形成之前，在侧壁绝缘膜13A和13B外侧的硅衬底11中形成p型源极区域11S和p型漏极区域11D。应当注意的是，沟槽11TA和11TB形成在这种p型扩散区域内部，以便不超出其p/n结的交界面。
在图5A至5D的一种方法中，能够在源极/漏极扩散区域11S、11D形成之前，直接在硅衬底11的器件区域11A中形成的n型Si阱中形成沟槽11TA和11TB，如图7的实例所示，随后在提供Si气体源以及p型掺杂气体的同时，在沟槽11TA和11TB的表面上选择性生长p型Si层。
第二实施例
随后将参考图8A至图8E解释图4D的p沟道MOS晶体管的制造过程。
参考图8A，通过STI型器件隔离结构11I在p型硅衬底11的表面上限定器件区域11A，并且通过将n型杂质元素注入至器件区域11A而在器件区域11A中形成n型阱。
并且，在图8B的步骤中，由于在硅衬底11上均匀形成的SiON膜和多晶硅膜图案化，在相应于器件区域11A的硅衬底11上形成栅极绝缘膜12和多晶硅栅电极13，并且通过注入p型杂质元素例如B+，同时将多晶硅栅电极13用作掩模，在器件区域11A中形成p型源极延伸区域11a和p型漏极延伸区域11b。
此外，在多晶硅栅电极13上形成侧壁绝缘膜13A和13B之后，再次注入p型杂质元素例如B+，从而，在侧壁绝缘膜13A和13B外侧，在硅衬底11的器件区域11A中形成p型源极区域11S和p型漏极区域11D。
下一步，在图8C的步骤中，首先通过干蚀刻处理蚀刻掉10-60nm深的侧壁绝缘膜13A和13B外侧处硅衬底11的器件区域的一部分。
由于这种干蚀刻处理，在硅衬底11中形成沟槽，以通过垂直于硅衬底11主要表面的垂直侧壁表面和水平下表面限定每个沟槽，与前述图5A的情形相似。在图8C的步骤中，通过将TMAH用作蚀刻剂的湿蚀刻处理进一步蚀刻垂直侧壁表面，借此，形成沟槽11TA和11TB，以使小平面14b和14c限定沟槽11TA和11TB的楔形侧壁表面。在图8C状态中，应当注意的是，通过侧壁绝缘膜13A和13B外缘的向内侵入，接近位于栅电极13正下方的沟道区域形成上述楔形的尖端部分。
并且，在图8D的步骤中，在自然氧化膜的除去处理之后，将图8C的结构引入充满惰性气体例如氢气、氮气、氩气、氦气等的低压CVD装置中，然后保持在5-1330Pa的压力下，并且在氢气气氛中加热到400-550℃温度(加热)之后，在上述5-1330Pa压力下保持最多5分钟(H2烘焙)。
并且，在400-550℃的衬底温度下，将惰性气体气氛例如氢气、氮气、He或者Ar的分压保持在5-1330Pa的同时，持续1-40分钟分别提供硅烷(SiH4)气体、锗烷(GeH4)气体和乙硼烷(B2H6)气体以作为Si的气体源、Ge的气体源和掺杂气体，他们各自的分压为1-10Pa、0.1-10Pa和1×10-5-1×10-3Pa，而且以1-10Pa的分压提供氯化氢(HCL)作为蚀刻气体。借此，分别在沟槽11TA和11TB中外延生长p型SiGe混合晶体区域14A和14B(SiGe-沉积)。
利用SiGe混合晶体区域14A和14B的这种外延生长，应当注意的是，特别是在Si的(100)面或者(111)面暴露在沟槽11TA和11TB的下表面或者侧壁表面时，提高了SiGe混合晶体区域14A和14B的晶体质量。还由此观点出发，具有楔形侧壁表面的结构被认为有利于沟槽11TA和11TB，由形成图8C所示的Si(111)面的小平面14b和14c限定该楔形。
在图8D的处理中，填充沟槽11TA和11TB的SiGe混合晶体区域14A和14B在上述器件区域11A中栅极绝缘膜12正下方的沟道区域中产生单轴压应力，该单轴压应力起源于相对于硅衬底11的晶格常数差。因为楔形的尖端部分侵入位于硅衬底11中侧壁绝缘膜13A和13B正下方的区域中，较大的压应力便被施加于栅极绝缘膜12正下方的沟道区域中。
并且，在图8D的步骤中，在等于或者小于用于形成SiGe混合晶体区域14A和14B的温度下，通过以各个分压1-10Pa和1×10-4-1×10-2Pa提供硅烷气体和乙硼烷气体，连同1-10Pa分压的氯化氢(HCL)气体，在SiGe混合晶体区域14A和14B上形成厚度Ys为0-20nm主要由Si形成的p型半导体层。借此，覆盖层15A和15B分别形成在SiGe混合晶体区域14A和14B上(覆盖Si-沉积)。这里，应当注意的是，其中厚度Ys被设定为0nm的情形意味着没有形成覆盖层15A和15B。
应当注意的是，预先在图8E的硅化物形成过程前，提供上述覆盖层15A和15B，因而优选使用p型硅层，在其上易于硅化物形成，同时覆盖层15A和15B能够包含大约0-20％原子浓度的Ge。此外，就覆盖层15A和15B的原子浓度而言，能够使用包含大约2％的C(碳)的SiGeC混合晶体层。在将Ge混合至覆盖层15A和15B的情形下，在覆盖层的生长过程中，以0-0.4Pa的分压可将GeH4气体添加至气体源中。
在构成侧壁绝缘膜13A和13B的材料包含相对大量Si的情形下，SiGe混合晶体层的生长选择性往往变差，并且在根据上述过程已经进行SiGe混合晶体区域生长的情形下，可能引起在这种侧壁绝缘膜13A和13B上SiGe原子核的生长。
在这种情形下，在与用于生长SiGe混合晶体区域14A和14B而使用的温度相等或者更低的温度下，将图8D的结构短期暴露在氯化氢(HCl)气体中，以通过蚀刻除去可能成为硅化物生长原子核的部分侧壁绝缘膜13A和13B或者器件隔离结构11I(后蚀刻)。
然后在惰性气氛中，将由此获得的结构冷却至低于400℃的温度(冷却)，并从低压CVD装置中取出。
应当注意的是，例如在氢气、氮气、He等惰性或者还原气氛中，在5-1000Pa的处理压力下，同时以10-500Pa的分压在典型时段0-60分钟内提供氯化氢气体，能够进行后蚀刻处理。
并且，在图8E的处理中，由此取出的图8D的衬底被引入溅射装置，并且通过硅化处理，在覆盖层15A和15B上分别形成硅化镍或者硅化钴的硅化物膜16A和16B。在图8E的步骤中，同时在多晶硅栅电极13上也形成硅化物膜16C。
因此，利用图8D的处理，其中在550℃或者更低的温度下通过低温处理形成SiGe混合晶体层，甚至是在源极/漏极区域11S和11D形成之后进行SiGe混合晶体区域14A和14B的形成时，在任何袋状注入区域(未示出)或者源极/漏极延伸区域11a和11b中、或者进一步在源极/漏极区域11S和11D中杂质元素的分布曲线不会出现实质的改变。从而，确保了期望运行特性。
同时，在图8D的步骤中，应当注意的是，SiGe混合晶体区域14A和14B具有20-70nm的厚度Y2，其相应于位于栅极绝缘膜12和硅衬底11之间的交界面下方的部分中沟槽11TA和11TB的深度，同时，SiGe混合晶体区域14A和14B的外延生长超过上述交界面延伸到0-30nm的高度Y1。这里，应当注意的是，在高度Y1是0nm的情形下，这意味着SiGe混合晶体区域14A和14B没有生长超过栅极绝缘膜12和硅衬底11之间的交界面。
通过在图8D的处理中使SiGe混合晶体区域14A和14B生长超过栅极绝缘膜12和硅衬底11之间的交界面，便能够形成硅化物层16A和16B，其借助与该沟道区域的较大分离，往往聚集其中的张应力，其中压应力的存在是被期望的。因此，通过硅化物膜16A和16B的张应力，能够抑制在沟道区域中由SiGe混合晶体区域14A和14B引起的单轴压应力的抵消效应。因此，优选控制用于形成硅化物层16A和16B的硅化物处理，以使该硅化物层16A和16B不会越过覆盖层15A和15B而到达SiGe混合晶体区域14A和14B。
在图9中应当注意的是，SiGe混合晶体区域14A和14B生长超过栅极绝缘膜12和硅衬底11之间交界面的部分具有侧表面，该侧表面在面对该沟道区域一侧由小平面14a限定，同时在面对器件隔离结构11I一侧由小平面14e限定。因此，优选的是小平面14a形成40-90度的角θ3，并且小平面14e形成40-60度的角θ4。
特别是，通过将角θ3设定在90度或者更小，那么在覆盖层15A和15B上的硅化物层16A和16B便不会与栅电极13的侧壁绝缘膜13A或者13B接触形成，并且通过该硅化物层16A和16B或者栅电极13与硅化物层16A或者16B之间寄生电容的形成，使得能够抑制出现短路的问题。
下一步，将研究在利用图8D的处理而形成的SiGe混合晶体区域14A和14B中的Ge浓度与厚度Y1和Y2之间的相互关系。
通常，我们知道，当在具有超过临界厚度的应变***中进行外延生长时，在该外延结构中会引起缺陷例如位错，并且不能获得适于用作半导体器件的有源区质量的半导体层。
另一方面，作为组成本发明基础的实验调查结果，已经发现在具有有限面积的半导体器件的器件区域11A上形成SiGe混合晶体层的情形下，存在这样的情形，其中与在二维表面上连续外延生长的模式相反，即使半导体层的厚度增加超过所谓的临界厚度时，由此生长并形成应变***的半导体层的质量不会降低，并且还存在这样的情形，其中即使在Ge浓度增大超过临界浓度水平，其中已经考虑到超过该临界浓度水平将出现形成缺陷例如位错时，半导体层的质量也不会降低。此外，应当注意的是，该“有效”临界厚度随着降低生长温度而增大，因而，通过在低温下使用在局部区域中选择性生长的SiGe混合晶体，就能够更加有效地引起MOS晶体管的沟道区域中的形变。
例如，已经证实：当如图9中限定的具有20nm厚度Y1和60nm厚度Y2的SiGe膜已经被用于SiGe混合晶体区域14A和14B时，即使在Ge浓度水平增大到24％的浓度水平而超过传统上所接受的有限浓度水平20％时，也不会出现SiGe混合晶体区域14A和14B的晶体质量降低。这此实验中，应当注意的是，具有10nm厚度的p型Si的覆盖层15A和15B已经外延生长在SiGe混合晶体区域14A和14B上。
并且，已经证实：SiGe混合晶体区域14A和14B的外延生长能够达到大约40％的Ge的原子浓度水平。
此外，已经发现：在这种高Ge浓度的SiGe混合晶体层中，被引入作为p型掺杂剂的B的溶解限度增大，并且能够使用大约1×1022cm-3的掺杂剂浓度水平。在上述实验中，在SiGe混合晶体区域14A和14B中的掺杂剂浓度被设定在1×1018-1×1021cm-3的范围内。另一方面，在具有低Ge浓度水平特点的覆盖层15A和15B中，B的掺杂浓度被设定在大约1×1018-1×1020cm-3。
因此，利用本发明，通过增加作为压缩应激物的SiGe混合晶体区域14A和14B中的Ge浓度，就能够将较大单轴压应力施加于p沟道MOS晶体管的沟道区域。
第三实施例
图10A是作为本发明的第三实施例、概括上述解释的在低压CVD装置中进行图8D的处理的图解。
参考图10A，首先，在400℃或者更低的温度下，将被处理的衬底引入至低压CVD装置中，并且在氢气气氛中将温度升高至预定处理温度400-550℃(加热)。
随后，在相同氢气气氛中、在相同处理温度下，保持将被处理的衬底持续最多5分钟，并且进行氢气热处理过程(H2-烘焙)。
接下来，在相同的处理温度下，引入至低压CVD装置的处理气体变化，并且如前所述，在沟槽11TA和11TB中进行p型SiGe混合晶体区域14A和14B的外延生长(SiGe沉积)。
并且，在图10A的步骤中，引入至低压CVD装置的处理气体的组成或者分压最后被改变为p型SiGe混合晶体区域14A和14B的外延生长，同时保持400-550℃的相同处理温度，并且p型Si或者p型SiGe(C)混合晶体的覆盖层15A和15B外延生长在SiGe混合晶体区域14A和14B上(覆盖Si沉积)。
此外，在图10A的步骤中，在形成覆盖层15A和15B之后，在400-550℃的处理温度下，在惰性或者氢气气氛中将氯化氢气体引入至该低压CVD装置中。因此，从侧壁绝缘膜13A、13B或者器件隔离结构11I中除去能够在图8E的硅化物形成处理中成为硅化物形成的原子核的所有结构(后蚀刻)，并且在氢气或者惰性气体气氛中衬底温度随后降低至400℃或者更低(冷却)。
因而，利用图10A的处理，通过减去在处理中途将衬底取出至大气中的步骤，能够无污染地在低压CVD装置中，有效且连续地进行从加热到冷却的处理步骤。并且，通过在相同衬底温度下，进行从H2-烘焙处理到后蚀刻处理的处理，减去了将衬底温度变高和变低的处理步骤，并且显著提高了整个处理的生产量。
图10B显示了相应于上文参考图9解释的实施例的处理，其中在沟槽11TA和11TB形成之后，外延生长p型Si层而形成源极区域11A和漏极区域11D，以便覆盖其侧壁表面。
参考图10B，例如在上述H2-烘焙处理之后，在特定的处理温度400-550℃下，，将硅烷气体和乙硼烷气体以及HCl气体引入至低压CVD装置，各自分压为1-10Pa、1×10-4-1×10-2Pa和1-10Pa，在此情形下能够形成源极区域11S和漏极区域11D。
此外，如图10C所示，根据需要能够省略图10A处理中的后蚀刻处理。
第四实施例
图11是显示用于前述图8D的处理或者图10A-10C的处理的低压CVD装置40的结构图。
参考图11，低压CVD装置40是所谓的簇型衬底处理装置，其中用于进行图10A-10C的处理步骤的CVD反应炉41经由充满惰性气体例如氮气的衬底传送室42而与预处理室43连接，并且具有相应于图10C状态的结构的衬底W经由未示出的门阀被引入至衬底传送室42中，其中由此被引入的衬底从衬底传送室42被传送至预处理室43。
在预处理室43中，通过在稀释的氢氟酸(DHF)中进行处理并随后进行水清洗处理，或者通过氢基清洁处理，或者通过HF气相处理，来进行预处理，以从衬底表面除去自然氧化膜。
利用该预处理过程完成的衬底通过衬底传送室42被传送至CVD反应炉41，而不需进行将衬底暴露至空气和图10A-10C的处理步骤。
第五实施例
在前述的p沟道MOS晶体管中，热氧化膜或者具有比热氧化膜更大的特定介电常数的SiON膜被频繁地用作栅极绝缘膜12。
在形成这种栅极氧化膜12时，通常的作法是在形成栅极氧化膜12之前，对硅衬底11的表面应用热处理过程，以从中除去自然氧化膜。
应当注意的是，在氢气气氛中的这种热处理过程要在硅衬底11中形成沟槽11TA和11TB之前进行，在此状态中仅器件隔离结构11I形成在硅衬底11上。因此，由于利用这种处理从硅衬底11的表面完全除去自然氧化膜，消除了衬底表面上Si原子的束缚，并且Si原子能够在由器件绝缘结构11I限定的器件区域11A外部的硅衬底11上自由移动。
由于Si原子在硅衬底11表面上的自由移动，应当注意的是，在如图12A-12C所示的器件区域11A中形成有波状起伏(undulation)。这里，应当注意的是，图12A是显示包括器件隔离区域11I和器件区域11A的硅衬底11的一部分的平面图，而图12B是在栅电极宽度方向上截取图12A的横截面图。此外，图12C显示了在器件区域11A中形成沟槽11TA和11TB并且如此形成的沟槽11TA和11TB填充有p型SiGe混合晶体区域14A和14B的状态下图12B的结构。
参考图12B，在器件区域11A具有较大栅极宽度GW的情形下，在器件区域11A中的硅衬底11表面上形成有明显的波状起伏，其中在如图12C所示形成沟槽11TA和11TB的情形下，硅衬下表面上的这种波状起伏会传递至沟槽11TA和11TB的底部。
另一方面，在填充有SiGe混合晶体区域14A和14B的沟槽11TA和11TB中，由于在晶体生长过程时的自限制效应，在SiGe混合晶体区域14A和14B的上表面处出现平坦表面。
因而，在这种情形下，SiGe混合晶体区域形成在具有平坦上表面的波状下表面上。因此，由下表面的波状起伏引起的SiGe混合晶体的体积增加和减小在图12C中由虚线显示的高度(level)处被抵消，并且在沟道区域中获得压应力，该压应力与在平坦表面上形成SiGe混合晶体区域的情形下所获得的压应力相同。
另一方面，在栅极宽度GW较小的情形下，在器件区域11A的表面上仅出现凸状表面，如图13A和13B所示，因而，鉴于由于自限制效应而出现SiGe混合晶体区域14A和14B的平坦表面，在沟槽11TA和11TB形成在具有这种凸状表面的硅衬底表面上并且所述沟槽填充有SiGe混合晶体区域14A和14B的情形下，于下表面处通过凸状表面的作用减小了SiGe混合晶体区域14A和14B的有效体积。因此，基本减小了在沟道区域中产生的压应力。
因此，本实施例在不含氢气的气氛中，例如氮气、Ar或者He的气氛中，在不超过900℃的温度下，紧接在栅极绝缘膜12形成之前进行自然氧化的除去处理，以从硅衬底表面除去自然氧化膜。
由于在低温不含氢气下这样进行的自然氧化除去处理，因此在沟槽11TA和11TB的下表面处凸状表面的形成被抑制，如图13C所示，并且避免了填充沟槽11TA和11TB的SiGe混合晶体区域14A和14B的有效体积的减小。因此，利用本实施例的结构便能够在沟道区域中产生大单轴压应力。
第六实施例
同时，在图8D的处理中，当多晶硅栅电极13的表面被暴露时，在通过SiGe混合晶体区域14A和14B填充沟槽11TA和11TB的时候，多晶硅栅电极13的表面上不可避免会引起SiGe混合晶体的沉积。
因此，利用图8D的处理，通过使用二氧化硅膜或者氮化硅膜，在形成多晶硅栅电极13时，在用于形成该多晶硅栅电极13的多晶硅膜13M上相应于该多晶硅栅电极13形成掩模M，如图14A所示。
下一步，在图14B的步骤中，图14A的结构暴露在300-550℃的温度下以及氢气/乙硼烷气体混合气氛中，以在多晶硅膜13M上相应于形成栅电极13的区域形成具有1-10nm厚度的B(硼)膜13Bo。
下一步，在图14C的处理中，多晶硅膜13M被图案化，以形成栅电极13，并且形成侧壁绝缘膜13A和13B。在图14C中，应当注意的是，省略了CVD氧化膜12I的表示。在图14C的结构中，应当注意的是，硼掩模图案13Bo形成在多晶硅栅电极13的顶部。
因为在这种硼掩模图案13Bo上不会出现SiGe层的生长，所以即使在图8D的步骤中SiGe混合晶体区域14A和14B在沟槽11TA和11TB中生长时，在多晶硅栅电极13上也不会出现SiGe混合晶体层的生长。
而且，在图14B的步骤中还能够将形成多晶硅栅电极13的多晶硅膜13M的一部分选择性地掺杂为p型。
此外，本发明不仅不限于上述实施例，而且不脱离本发明的范围内可以进行各种变化和修改。

Claims (35)

1、一种半导体器件，包括：
硅衬底，其中包含沟道区域；
栅电极，经由栅极绝缘膜形成在相应于所述沟道的所述硅衬底上，所述栅电极在其各个相对的侧壁表面上具有一对侧壁绝缘膜；
P型扩散区域的源极和漏极延伸区域，形成在所述栅电极横向两侧的所述硅衬底中，以越过所述沟道区域而彼此相对；
P型扩散区域的源极和漏极区域，形成在所述侧壁绝缘膜各自外侧的所述硅衬底中，并分别延续至所述源极和漏极延伸区域；以及
一对SiGe混合晶体区域，形成在所述侧壁绝缘膜各自外侧的所述硅衬底中，与所述硅衬底为外延关系，形成所述SiGe混合晶体区域，以使其分别被包括在所述源极和漏极区域中；
每一个所述SiGe混合晶体区域生长至超过所述栅极绝缘膜与所述硅衬底之间形成的栅极绝缘膜交界面的高度；
所述SiGe混合晶体区域由彼此面对的各个侧壁表面限定；
其中，在每一个所述SiGe混合晶体区域中，所述侧壁表面由多个小平面限定，所述多个小平面相对于所述硅衬底的主要表面分别形成互相不同的角度。
2、根据权利要求1的半导体器件，其中所述硅衬底的所述主要表面形成(001)面，所述栅电极在所述硅衬底上通常沿<110>方向和<100>方向中的任一个方向延伸。
3、根据权利要求1的半导体器件，其中每一个SiGe混合晶体区域包含浓度水平超过20％原子百分比的Ge。
4、根据权利要求3的半导体器件，其中所述浓度水平不超过40％原子百分比。
5、根据权利要求1的半导体器件，其中每一个所述一对SiGe混合晶体区域对于其位于所述栅极绝缘膜交界面下方的部分具有20-70nm的厚度，并且对于其位于所述栅极绝缘膜交界面上面或者上方的部分具有0-30nm的厚度。
6、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，每一个所述多个小平面具有平面化表面。
7、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，每一个所述多个小平面由晶面限定。
8、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括最高小平面，形成该最高小平面以使所述SiGe混合晶体区域的所述相对侧壁表面之间的距离在所述硅衬底的向上方向上增大，所述最高小平面限定了位于所述栅极绝缘膜交界面上方的所述SiGe混合晶体区域的最高部分。
9、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括在相对于所述主要表面的垂直方向上延伸的垂直小平面。
10、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括在所述硅衬底的向下方向上减小所述SiGe混合晶体区域相对侧壁表面之间的距离的小平面。
11、根据权利要求1的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括在所述硅衬底的向上方向上减小所述SiGe混合晶体区域相对侧壁表面之间的距离的小平面。
12、根据权利要求8的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括与所述最高小平面相接且垂直于所述衬底主要表面延伸的垂直小平面，所述垂直小平面限定了位于所述SiGe混合晶体区域的所述最高部分下方的所述SiGe混合晶体区域的主要部分。
13、根据权利要求12的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括与所述垂直小平面相接的小平面，在包括所述SiGe混合晶体区域下表面的所述SiGe混合晶体区域的最低部分中，该小平面在所述向上方向上减小所述SiGe混合晶体区域的相对侧壁表面之间的距离。
14、根据权利要求8的半导体器件，其中，在每一个所述一对SiGe混合晶体区域中，所述多个小平面包括与所述最高小平面相接的主小平面，该主小平面在所述硅衬底的向下方向上减小所述SiGe混合晶体区域相对侧壁表面之间的距离，所述主小平面限定了位于所述SiGe混合晶体区域的所述最高部分的正下方的所述SiGe混合晶体区域的主要部分，
所述多个小平面进一步包括与所述主小平面相接的较低小平面，其在所述硅衬底的向上方向上减小所述SiGe混合晶体区域相对侧壁表面之间的距离，所述较低小平面限定了在所述SiGe混合晶体区域的所述主要部分的正下方形成并且包括所述SiGe混合晶体区域的的下表面的所述SiGe混合晶体区域的最低部分。
15、根据权利要求14的半导体器件，其中所述主小平面和所述较低小平面基本由(111)面或者其结晶图等价面形成。
16、根据权利要求8的半导体器件，其中，在每一个所述SiGe混合晶体区域中，所述多个小平面包括与所述最高小平面相接的主小平面，所述主小平面在所述硅衬底的向上方向上减小所述SiGe混合晶体区域相对侧壁表面之间的距离，所述主小平面限定了在所述SiGe混合晶体区域的所述最高部分的正下方形成的所述SiGe混合晶体区域的主要部分。
17、根据权利要求1的半导体器件，其中每一个所述SiGe混合晶体区域在其上具有硅化物膜，所述硅化物膜基本不含Ge。
18、根据权利要求1的半导体器件，进一步包括每一个所述SiGe混合晶体区域上的p型Si层，硅化物层形成在所述p型Si层中。
19、根据权利要求18的半导体器件，其中所述硅化物层具有位于所述栅极绝缘膜交界面上方的下表面。
20、根据权利要求18的半导体器件，其中所述p型Si层基本不含Ge。
21、一种制造半导体器件的方法，该半导体器件在沟道区域的横向两侧处具有一对SiGe压缩应激物，该方法包括以下步骤：
在硅衬底上形成栅极绝缘膜；
经由所述栅极绝缘膜，在相应于所述沟道区域的所述硅衬底上形成栅电极；
在相应于所述栅电极横向两侧的所述硅衬底中，形成一对p型扩散区域；
在所述栅电极横向两侧的所述硅衬底中，形成一对P型扩散区域作为源极和漏极区域，其通过所述栅电极上形成的各个侧壁绝缘膜而与所述沟道区域分离；
通过蚀刻处理，在分别相应于所述源极和漏极区域的所述硅衬底中形成一对沟槽，以使每一个所述沟槽具有由多个小平面限定的侧壁表面，并且以使每一个所述沟槽具有被构成所述源极区域或者所述漏极区域的所述p型扩散区域连续覆盖的所述侧壁表面和下表面；以及
通过使p型SiGe混合晶体层外延生长而填充每一个所述沟槽；
所述p型SiGe混合晶体层的所述外延生长在400-550℃的温度下进行。
22、根据权利要求21的方法，在所述p型SiGe层的所述外延生长之前，进一步包括以下步骤：对所述沟槽的暴露表面应用预处理过程，该预处理过程包括清洗处理和自然氧化膜除去处理；以及在所述预处理步骤之后，在氢气气氛中，对所述沟槽的所述暴露表面应用热退火处理。
23、根据权利要求22的方法，其中在所述氢气气氛中的所述热退火步骤是在与用于所述SiGe层的所述外延生长的温度相同的温度下进行。
24、根据权利要求21的方法，其中所述p型SiGe混合晶体层的所述外延生长是通过将p型掺杂气体以及蚀刻气体添加到Si的气体源和Ge的气体源的低压CVD处理而进行。
25、根据权利要求24的方法，其中所述p型SiGe混合晶体层的所述外延生长是通过提供Si的所述气体源和Ge的所述气体源来进行，并设定各个流速，以使所述SiGe混合晶体层包含等于或者大于20％但是小于28％浓度的Ge。
26、根据权利要求21的方法，其中进行所述p型SiGe混合晶体层的所述外延生长超过所述硅衬底和所述栅极绝缘膜之间的交界面。
27、根据权利要求21的方法，在所述p型SiGe层的所述外延生长之后，进一步包括以下步骤：在所述p型SiGe混合晶体层上，外延生长主要是Si并且基本不含Ge的p型半导体层的覆盖层。
28、根据权利要求21的方法，在所述p型SiGe混合晶体层的所述外延生长之后，进一步包括以下步骤：在所述p型SiGe混合晶体层上，生长主要是Si并且含有浓度不超过20％的Ge的p型半导体层的覆盖层。
29、根据权利要求27的方法，其中在基本等于或者低于用于所述p型SiGe混合晶体层的所述外延生长的温度的温度下外延进行形成所述p型覆盖层的所述步骤。
30、根据权利要求28的方法，进一步包括以下步骤：在所述覆盖层上形成硅化物层，以使所述硅化物层的下表面不超过所述p型SiGe混合晶体层与所述覆盖层之间的交界面。
31、根据权利要求30的方法，在形成所述覆盖层之后而在形成所述硅化物层之前，进一步包括以下步骤：在基本等于或者低于用于所述p型SiGe混合晶体层的所述外延生长的温度的温度下，通过蚀刻气体处理所述侧壁绝缘膜的表面。
32、根据权利要求21的方法，其中所述p型SiGe混合晶体层的所述外延生长是在所述栅极的表面被硼膜覆盖的状态下进行。
33、根据权利要求21的方法，其中形成所述沟槽的所述步骤包括干蚀刻处理和湿蚀刻处理。
34、根据权利要求21的方法，其中形成所述栅极绝缘膜的所述步骤包括以下步骤：从所述硅衬底的表面除去自然氧化膜；以及在所述自然氧化膜被除去的所述硅衬底的所述表面上形成所述栅极绝缘膜，除去所述自然氧化膜的所述步骤包括在900℃或者更低的温度下、在不含氢气的非氧化气氛中将所述硅化物衬底退火的步骤。
35、一种制造半导体器件的方法，该半导体器件在沟道区域的横向两侧处具有一对SiGe压缩应激物，包括步骤：
在硅衬底上形成栅极绝缘膜；
经由所述栅极绝缘膜，在相应于所述沟道区域的所述硅衬底上形成栅电极；
在所述栅电极横向两侧的所述硅衬底中，形成一对p型扩散区域；
在分别相应于所述半导体器件的源极区域和漏极区域的所述硅衬底中形成一对沟槽，以使每一个所述沟槽具有由多个小平面限定的侧壁表面；
在每一个所述沟槽中，用p型掺杂的Si外延层覆盖所述沟槽的所述侧壁表面和下表面；以及
在每一个所述沟槽中，外延生长p型SiGe混合晶体层以填充所述沟槽；
所述p型SiGe混合晶体层的所述外延生长是在400-550℃的温度下进行。
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