KR101703096B1 - 반도체 장치의 제조방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 239000004065 semiconductor Substances 0.000 title abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 19
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 17
- 238000000034 method Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 13
- 238000004140 cleaning Methods 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 71
- 239000012535 impurity Substances 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- -1 PolyEthylene Terephthalate Polymers 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000011112 polyethylene naphthalate Substances 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 229910052707 ruthenium Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-M hydroxide Chemical compound [OH-] XLYOFNOQVPJJNP-UHFFFAOYSA-M 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920003207 poly(ethylene-2,6-naphthalate) Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
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- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66568—Lateral single gate silicon transistors
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
반도체 장치의 제조방법이 제공된다. 반도체 장치의 제조방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극 및 상기 스페이서에 의해 노출된 상기 기판의 일정 영역을 식각하여 제1 예비 트렌치를 형성하고, 상기 제1 예비 트렌치의 하부면 상에 희생막을 형성하고, 상기 희생막에 의해 노출된 상기 제1 예비 트렌치의 측벽을 측면으로 식각하여 제2 예비 트렌치를 형성하고, 상기 희생막을 제거하고, 상기 제2 예비 트렌치를 식각하여 에피택셜층 형성용 트렌치를 형성하고, 상기 에피택셜층 형성용 트렌치 내에 SiGe 에피택셜층을 형성하는 것을 포함한다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것이다.
최근, 반도체 장치의 동작 전류를 증가시키기 위해서 소자에 기계적 스트레스를 가하여 채널 영역에 스트레스를 조절하는 방법이 연구되고 있다. 즉, 채널영역에 일정한 스트레스가 형성되면 캐리어(carrier)들의 이동성(mobility)이 영향 받는 것을 이용하여 동작 전류를 향상시키는 것이다.
PMOS 트랜지스터의 채널 영역에 압축 스트레스(compressive stress)가 형성되면 정공 캐리어(hole carrier)의 이동성이 향상된다.
예를 들어, PMOS 트랜지스터의 소오스/드레인 영역에 트렌치를 형성하고, 트렌치 내에 SiGe 층을 형성함으로써, PMOS 트랜지스터의 채널 영역에 압축 스트레스를 줄 수 있다. 여기서 SiGe 층을 채널 영역에 가까이 형성할수록 채널 영역에 가해지는 압축 스트레스의 크기가 클 수 있다.
본 발명이 해결하고자 하는 과제는, 전하의 이동도가 향상된 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조방법의 일 실시예는, 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하고, 상기 게이트 전극 및 상기 스페이서에 의해 노출된 상기 기판의 일정 영역을 식각하여 제1 예비 트렌치를 형성하고, 상기 제1 예비 트렌치의 하부면 상에 희생막을 형성하고, 상기 희생막에 의해 노출된 상기 제1 예비 트렌치의 측벽을 측면으로 식각하여 제2 예비 트렌치를 형성하고, 상기 희생막을 제거하고, 상기 제2 예비 트렌치를 식각하여 에피택셜층 형성용 트렌치를 형성하고, 상기 에피택셜층 형성용 트렌치 내에 SiGe 에피택셜층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 7 및 도 9 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도이다.
도 8은 도 6 및 도 7의 A 영역을 확대하여 도시한 도면이다.
도 12는 도 11의 변형예를 도시한 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
도 8은 도 6 및 도 7의 A 영역을 확대하여 도시한 도면이다.
도 12는 도 11의 변형예를 도시한 단면도이다.
도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 12을 참조하여 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 1 내지 7 및 도 9 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 순차적으로 나타낸 단면도이다. 도 8은 도 6 및 도 7의 A 영역을 확대하여 도시한 도면이다. 도 12는 도 11의 변형예를 도시한 단면도이다.
도 1을 참조하면, 기판(100)을 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX) 등의 소자 분리막에 의해 활성 영역과 비활성 영역으로 분리한다. 이어서, 기판(100)의 상기 활성 영역 상에 게이트 절연막(110), 게이트 전극(120), 및 게이트 캡핑막(130)을 형성한다.
기판(100)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나, 폴리이미드(polyimide), 폴리에틸렌 테레프탈레이트(PET: PolyEthylene Terephthalate), 폴리에틸렌 나프탈레이트(PEN: PolyEthylene Naphthalate), 폴리 메틸메타크릴레이트(PMMA: Poly Methyl MethAcrylate), 폴리카보네이트(PC: PolyCarbonate), 폴리에테르술폰(PES), 폴리에스테르(Polyester) 등의 가요성 플라스틱 기판일 수 있다.
게이트 절연막(110)은 기판(100)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
게이트 전극(120)은 poly-Si, poly-SiGe, 도핑된 poly-Si 또는 Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속 또는 이들이 차례로 적층된 적층막 등으로 형성할 수 있다. 게이트 캡핑막(130)은 SiN, SiON 등이 사용될 수 있다.
도 2를 참조하면, 게이트 절연막(110), 게이트 전극(120), 및 게이트 캡핑막(130)을 이온 주입 마스크로 사용하여 기판(100)에 저농도의 불순물 이온을 주입하여 저농도 불순물 영역(102)을 형성한다. PMOS 트랜지스터를 형성하는 경우에는 붕소 또는 갈륨과 같은 p-타입 불순물을 이용하며, NMOS 트랜지스터를 형성하는 경우에는 인 또는 비소와 같은 n-타입 불순물을 이용한다. 저농도 불순물 영역(102) 사이의 게이트 전극(120) 하부 영역은 채널 영역이 된다.
도 3을 참조하면, 게이트 절연막(110), 게이트 전극(120), 및 게이트 캡핑막(130)의 측벽에 스페이서(140)를 형성한다. 스페이서(140)는 제1 스페이서(141) 및 제2 스페이서(142)를 포함할 수 있다. 스페이서(140)는 게이트 절연막(110), 게이트 전극(120), 및 게이트 캡핑막(130)이 형성된 기판(100) 전면에 제1 스페이서용 절연막 및 제2 스페이서용 절연막을 순차적으로 형성한 후 에치백(etch back)과 같은 전면 식각 공정을 이용하여 상기 제1 스페이서용 절연막 및 제2 스페이서용 절연막을 식각하여 형성될 수 있다. 제1 스페이서(141)는 실리콘 산화막으로 형성될 수 있으며, 제2 스페이서(142)는 실리콘 질화막으로 형성될 수 있다.
도 4를 참조하면, 게이트 절연막(110), 게이트 전극(120), 게이트 캡핑막(130), 및 스페이서(140)를 이온 주입 마스크로 사용하여 기판(100)에 고농도의 불순물 이온을 주입하여 고농도 불순물 영역(103)을 형성한다.
도 5를 참조하면, 게이트 절연막(110), 게이트 전극(120), 게이트 캡핑막(130), 및 스페이서(140)에 의해 노출되는 기판(100)의 일정 영역을 식각하여 제1 예비 트렌치(150)를 형성한다. 제1 예비 트렌치(150)를 형성하는 것은 에치백 공정을 이용할 수 있다. 상기 에치백 공정은 예를 들어 캐리어 가스로 사용되는 아르곤 또는 헬륨과 NF3 및 Cl2가 포함된 가스 또는 HBr과 Cl2가 포함된 가스를 이용하는 건식 식각 공정일 수 있다. 제1 예비 트렌치(150)는 저농도/고농도 불순물 영역(102, 103) 내에 될 수 있다. 제1 예비 트렌치(150)는 스페이서(140)의 하부면을 노출시키지 않을 수 있다.
도 6을 참조하면, 제1 예비 트렌치(150)가 형성된 기판(100)의 전면 상에 희생막(160)을 형성한다. 희생막(160)은 기판(100)과 식각 선택비가 높은 물질로 형성될 수 있으며, 예를 들어, 고밀도 플라즈마(HDP: High Density Plasma) 산화막을 이용하여 형성할 수 있다. 상기 고밀도 플라즈마 산화막은 형성되는 방향을 조절하는 것이 용이하다. 따라서 상기 고밀도 플라즈마 산화막을 이용하여 희생막(160)을 형성하면, 희생막(160)이 제1 예비 트렌치(150)의 측벽(151)은 노출시키면서 하부면에만 형성되도록 조절할 수 있다. 희생막(160)은 스페이서(140) 및 게이트 캡핑막(130) 상에 형성될 수 있다.
도 7을 참조하면, 희생막(160)에 의해 노출된 제1 예비 트렌치(150)의 측벽(151)을 측면으로(lateral) 식각하여 제2 예비 트렌치(155)를 형성한다. 제1 예비 트렌치(150)의 측벽(151)을 측면으로 식각하는 것은 건식 식각을 이용할 수 있다. 상기 건식 식각은 예를 들어, NF3 또는 Cl2 가스 등을 이용하여 수행될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 습식 식각을 이용하여 제1 예비 트렌치(150)의 측벽을 측면으로 식각할 수도 있다. 상기 습식 식각은 예를 들어, 암모니아, 초순수(DIW), 및 과산화수소수가 혼합된 식각액 등을 이용할 수 수행될 수 있다. 희생막(160)에 의해 덮여진 제1 예비 트렌치(150)의 하부면은 식각되지 않으므로, 희생막(160)에 의해 덮여진 기판(100)의 일정 영역은 보호될 수 있다. 제1 예비 트렌치(150)의 측벽(151)을 측면으로 식각하면 스페이서(140)의 하부면의 일부가 노출될 수 있다.
도 6 및 도 7을 참조하면, 제1 예비 트렌치(150)의 최대폭을 w1이라고 하고, 제2 예비 트렌치(155)의 최대폭을 w2라고 하면, w2는 w1보다 크다. 즉, 도 8을 참조하면, 제2 예비 트렌치(155)의 측벽(152)은 제1 예비 트렌치(150)의 측벽(151)보다 채널 영역에 더 근접하여 형성된다. 본 실시예에서는 희생막(160)을 이용하여 기판(100)이 깊이 방향으로 식각되는 것은 방지하면서 측면 방향으로는 식각되도록 하여 제2 예비 트렌치(155)의 측벽(152)이 채널 영역에 보다 가까워지도록 형성할 수 있다.
또한 도 6 내지 도 8을 참조하면, 제2 예비 트렌치(155)가 최대폭을 가지는 지점은 제1 예비 트렌치(150)가 최대폭을 가지는 지점보다 기판(100)의 상부면에 더 가까이 위치한다. 그와 같이 함으로써, 후속 공정에서 제2 예비 트렌치(155)를 이용하여 형성되는 에피택셜층 형성용 트렌치(도 10의 157)의 팁(Tip)(도 10의 159)이 채널 영역에 보다 가까이 위치하도록, 예를 들어 게이트 전극(120)의 측벽과 일직선 상에 놓이도록 형성될 수 있다. 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 채널 영역에 가까이 위치할수록 에피택셜층 형성용 트렌치(도 10의 157) 내에 형성되는 SiGe 에피택셜층(도 11의 170)에 의해 채널 영역에 가해지는 압축 스트레스의 크기가 더 커질 수 있다.
도 6 내지 도 8을 참조하여, 제2 예비 트렌치(155)를 형성하지 않고 제1 예비 트렌치(150)로부터 바로 에피택셜층 형성용 트렌치(도 10의 157)를 형성하는 경우에 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 형성되는 위치와 제2 예비 트렌치(155)로부터 에피택셜층 형성용 트렌치(도 10의 157)를 형성하는 경우에 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 형성되는 위치를 설명한다.
먼저, 제2 예비 트렌치(155)를 형성하지 않고 제1 예비 트렌치(150)로부터 바로 에피택셜층 형성용 트렌치(도 10의 157)를 형성하는 경우를 설명한다. 기판(100)의 상부면에 대하여 일정한 기울기를 가지는 직선, 예를 들어 기판(100)의 상부면과 상기 직선이 이루는 각(α )이 54도인 직선이 제1 예비 트렌치(151)와 접할 때의 접선을 제1 접선(a)이라 하고, 제1 예비 트렌치(151)가 최대폭을 가지는 지점에서 기판(100)의 상부면과 평행한 직선을 제1 수평선(b)이라고 하면, 제1 접선(a)과 제1 수평선(b)이 만나는 지점(c)에서 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 형성이 된다.
이에 반하여, 제2 예비 트렌치(155)로부터 에피택셜층 형성용 트렌치(도 10의 157)를 형성하는 경우를 설명하면, 기판(100)의 상부면에 대하여 일정한 기울기를 가지는 직선, 예를 들어 기판(100)의 상부면과 상기 직선이 이루는 각(α )이 54도인 직선이 제2 예비 트렌치(155)와 접할 때의 접선을 제2 접선(d)이라 하고, 제2 예비 트렌치(155)가 최대폭을 가지는 지점에서 기판(100)의 상부면과 평행한 직선을 제2 수평선(e)이라고 하면, 제2 접선(d)과 제2 수평선(e)이 만나는 지점(f)에서 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 형성이 된다.
도 8을 참조하면, 제2 접선(d)과 제2 수평선(e)이 만나는 지점(f)이 제1 접선(a)과 제1 수평선(b)이 만나는 지점(c)보다 측면 및 깊이면에서 채널 영역에 더 가까이 위치함을 확인할 수 있다. 따라서 제2 예비 트렌치(155)로부터 에피택셜층 형성용 트렌치(도 10의 157)를 형성하는 경우에 에피택셜층 형성용 트렌치(도 10의 157)의 팁(도 10의 159)이 채널 영역에 더 가까이 형성된다.
도 9를 참조하면, 희생막(160)을 제거한다. 희생막(160)을 고밀도 플라즈마 산화막으로 형성하는 경우, 희생막(160)은 예를 들어, O3HF을 이용한 세정 및 PNC(Plasma Native oxide Cleaning or Pre Native oxide Cleaning)를 이용한 세정을 순차적으로 이용하여 제거될 수 있다.
도 10을 참조하면, 제2 예비 트렌치(155)를 식각하여 에피택셜층 형성용 트렌치(157)를 완성한다. 제2 예비 트렌치(155)를 식각하는 것은 습식 식각을 이용할 수 있으며, 결정학적 이방성 에칭(crystallographic anisotropic etching)을 이용할 수 있다. 습식 식각에 의한 결정학적 이방성 에칭은 예를 들어, KOH, NaOH, NH4OH, 또는 TMAH(TetraMethylAmmonium Hydroxide) 등을 식각액으로 이용할 수 있다. 에피택셜층 형성용 트렌치(157)는 저농도/고농도 불순물 영역(102, 103) 내에 형성될 수 있으며, 에피택셜층 형성용 트렌치(157)의 외곽부를 저농도/고농도 불순물 영역(102, 103)이 감싸고 있을 수 있다.
결정학적 이방성 에칭을 이용하면 기판(100)의 결정 배향에 따라 서로 다른 식각 속도로 기판(100)을 식각한다. 예를 들어, 기판(100)의 수평면은 [100] 결정 배향을 가지며, 수직면은 [110] 결정 배향을 가지며, 대각선면은 [111] 결정 배향을 가지는 경우, 결정 배향에 따른 식각 속도는 [100] 결정 배향을 갖는 수평면, [110] 결정 배향을 갖는 수직면, [111] 결정 배향을 갖는 대각선면 순으로 느릴 수 있다. 따라서 결정학적 이방성 에칭에 의해 형성된 에피택셜층 형성용 트렌치(157)는 육각형 프로파일(또는 시그마(sigma) 형상)을 가질 수 있다.
기판(100)의 상부면으로부터 에피택셜층 형성용 트렌치(157)가 최대폭을 갖는 팁(Tip)(159)까지의 깊이(d)가 작을수록 에피택셜층 형성용 트렌치(도 10의 157) 내에 형성되는 SiGe 에피택셜층(도 11의 170)에 의해 채널 영역에 가해지는 압축 스트레스의 크기가 더 커질 수 있다. 예를 들어, 기판(100)의 상부면으로부터 팁(159)까지의 깊이(d)는 약 7nm 이하일 수 있다. 또한 팁(159)은 게이트 전극(120)의 측벽과 일직선 상에 있을 수 있다. 이 때 에피택셜층 형성용 트렌치(도 10의 157) 내에 형성되는 SiGe 에피택셜층(도 11의 170)에 의해 채널 영역에 가해지는 압축 스트레스의 크기가 더 커질 수 있다.
앞서 설명한 바와 같이 본 실시예에서는 제1 예비 트렌치(150) 하부에 희생막(160)을 형성하고, 희생막(160)에 의해 노출된 제1 예비 트렌치(150)의 측벽을 측면으로 식각하여 제2 예비 트렌치(155)의 폭을 확장시킴으로써 제2 예비 트렌치(155)를 이용하여 형성되는 에피택셜층 형성용 트렌치(157)의 팁(159)을 채널 영역에 가깝도록 위치시킬 수 있다.
도 11을 참조하면, 에피택셜층 형성용 트렌치(157) 내에 SiGe 에피택셜층(170)을 형성한다. SiGe 에피택셜층(170)을 형성하기 위한 에피택시 공정은 약 500 ~ 900℃, 약 1 ~ 500Torr에서 수행될 수 있으며, 본 발명의 목적범위 내에서 적절하게 조절할 수 있다. 또한, 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiHCl3, SiCl4, SiHxCly(x+y=4), Si(OC4H9)4, Si(OCH3)4, Si(OC2H5)4 등을 사용할 수 있고, Ge 소스 가스로는 GeH4, GeCl4, GeHxCly(x+y=4) 등을 사용할 수 있는데, 이에 한정되는 것은 아니다. SiGe 에피택셜층(170) 형성시 SiGe 에피택셜층(170)에 불순물 이온을 인시츄로 도핑할 수도 있다.
SiGe 에피택셜층(170)은 기판(100)의 상부면과 동일한 높이까지 형성될 수 있다. 또는 이와 달리 도 12에 도시된 바와 같이 SiGe 에피택셜층(171)의 상부면은 기판(100)의 상부면보다 높게 형성될 수도 있다.
도 13 내지 도 15를 참조하여 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명한다. 도 13 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도이다. 도 1 내지 12와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법이 본 발명의 일 실시예에 따른 반도체 장치의 제조방법과 다른 점은, 더미 게이트 패턴(210), 더미 게이트 전극(220), 및 더미 게이트 희생막(230)을 이용하는 것이다.
구체적으로 기판(100) 상에 더미 게이트 절연막(210), 더미 게이트 전극(220), 및 더미 게이트 캡핑막(230)을 형성한다. 더미 게이트 절연막(210)은 실리콘 산화막으로 형성될 수 있으며, 더미 게이트 전극(220)은 폴리 실리콘으로 형성될 수 있다. 더미 게이트 캡핑막(230)은 SiN, SiON 등으로 형성될 수 있다. 더미 게이트 전극(220)을 이용하는 것은 후속 공정들의 공정 온도, 예를 들어, 저농도/고농도 불순물 영역(102, 103)을 형성하는 공정의 온도가 게이트 전극(도 15의 320)에 사용되는 금속 물질의 용융점보다 더 높기 때문일 수 있다.
이어서 도 2 내지 도 11에 도시된 제조방법에 따라서 에피택셜층 형성용 트렌치(157)를 완성하고, 에피택셜층 형성용 트렌치(157) 내에 SiGe 에피택셜층(170)까지 형성한다. 이어서 기판(100) 상에 더미 게이트 패턴(210), 더미 게이트 전극(220), 더미 게이트 캡핑막(230), 및 스페이서(140)를 매립하는 층간 절연막(180)을 형성하고, 더미 게이트 캡핑막(230)의 상부면에 노출될 때까지 층간 절연막(180)을 평탄화한다.
도 14를 참조하면, 더미 게이트 절연막(210), 더미 게이트 전극(220), 및 더미 게이트 캡핑막(230)을 선택적으로 제거하여 게이트 형성용 트렌치(250)를 형성한다. 도면에 도시된 바와 달리, 더미 게이트 절연막(210)은 제거되지 않을 수도 있다. 더미 게이트 절연막(210), 더미 게이트 전극(220), 및 더미 게이트 캡핑막(230)은 반응성 이온 에칭(Reactive Ion Etching)법에 의해서 제거될 수 있다.
도 15를 참조하면, 게이트 형성용 트렌치(250) 내부에 게이트 절연막(310), 게이트 전극(320), 및 게이트 캡핑막(330)을 형성한다. 게이트 절연막(310)은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막과 같은 고유전율 물질일 수 있다. 게이트 전극(320)은 Al, W, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 등과 같은 금속을 이용하여 형성될 수 있다. 게이트 캡핑막(130)은 SiN, SiON 등이 사용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
102: 저농도 불순물 영역 103: 고농도 불순물 영역
110, 310: 게이트 절연막 120, 320: 게이트 전극
130, 330: 게이트 캡핑막 140: 스페이서
150: 제1 예비 트렌치 155: 제2 예비 트렌치
157: 에피택셜층 형성용 트렌치 159: 팁
160: 희생막 170, 171: SiGe 에피택셜층
180: 층간 절연막 210: 더미 게이트 절연막
220: 더미 게이트 전극 230: 더미 게이트 캡핑막
110, 310: 게이트 절연막 120, 320: 게이트 전극
130, 330: 게이트 캡핑막 140: 스페이서
150: 제1 예비 트렌치 155: 제2 예비 트렌치
157: 에피택셜층 형성용 트렌치 159: 팁
160: 희생막 170, 171: SiGe 에피택셜층
180: 층간 절연막 210: 더미 게이트 절연막
220: 더미 게이트 전극 230: 더미 게이트 캡핑막
Claims (10)
- 기판 상에 게이트 전극을 형성하고,
상기 게이트 전극의 측벽에 스페이서를 형성하고,
상기 게이트 전극 및 상기 스페이서에 의해 노출된 상기 기판의 일정 영역을 식각하여 제1 예비 트렌치를 형성하고,
상기 제1 예비 트렌치의 하부면 상에 희생막을 형성하고,
상기 희생막에 의해 노출된 상기 제1 예비 트렌치의 측벽을 측면으로 식각하여 제2 예비 트렌치를 형성하고,
상기 희생막을 제거하고,
상기 제2 예비 트렌치를 식각하여 에피택셜층 형성용 트렌치를 형성하고,
상기 에피택셜층 형성용 트렌치 내에 SiGe 에피택셜층을 형성하는 것을 포함하되,
상기 제2 예비 트렌치를 형성하는 것은 상기 제1 예비 트렌치의 측벽을 측면으로 식각하여 상기 스페이서의 하부면의 일정 영역을 노출시키는 것을 포함하고,
상기 제2 예비 트렌치가 최대폭을 가지는 지점은 상기 제1 예비 트렌치가 최대폭을 가지는 지점보다 상기 기판의 상부면에 더 가까이 위치하는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 제2 예비 트렌치의 측벽은 상기 제1 예비 트렌치의 측벽보다 채널 영역에 근접한 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 희생막은 고밀도 플라즈마(HDP: High Density Plasma) 산화막인 반도체 장치의 제조방법. - 제 3항에 있어서,
상기 희생막을 제거하는 것은 O3HF을 이용한 세정 및 PNC(Plasma Native oxide Cleaning or Pre Native oxide Cleaning)를 이용한 세정을 순차적으로 이용하는 반도체 장치의 제조방법. - 제 1항에 있어서,
상기 에피택셜층 형성용 트렌치는 육각형 프로파일을 갖는 반도체 장치의 제조방법. - 제 5항에 있어서,
상기 기판의 상부면으로부터 상기 에피택셜층 형성용 트렌치의 팁(Tip)까지의 깊이는 7nm 이내인 반도체 장치의 제조방법. - 제 6항에 있어서,
상기 에피택셜층 형성용 트렌치의 팁은 게이트 전극의 측벽과 일직선 상에 있는 반도체 장치의 제조방법. - 제 5항에 있어서,
상기 제2 예비 트렌치를 식각하여 상기 에피택셜층 형성용 트렌치를 형성하는 것은 습식 식각에 의한 결정학적 이방성 에칭(crystallographic anisotropic etching)을 이용하는 반도체 장치의 제조방법. - 삭제
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100086072A KR101703096B1 (ko) | 2010-09-02 | 2010-09-02 | 반도체 장치의 제조방법 |
| US13/212,380 US8652915B2 (en) | 2010-09-02 | 2011-08-18 | Methods of fabricating semiconductor devices using preliminary trenches with epitaxial growth |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100086072A KR101703096B1 (ko) | 2010-09-02 | 2010-09-02 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120022464A KR20120022464A (ko) | 2012-03-12 |
| KR101703096B1 true KR101703096B1 (ko) | 2017-02-07 |
Family
ID=45771027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100086072A KR101703096B1 (ko) | 2010-09-02 | 2010-09-02 | 반도체 장치의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8652915B2 (ko) |
| KR (1) | KR101703096B1 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102810481B (zh) * | 2011-06-02 | 2016-03-30 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| CN102810482B (zh) * | 2011-06-02 | 2015-05-13 | 中芯国际集成电路制造(北京)有限公司 | 半导体器件的制造方法 |
| US8999794B2 (en) * | 2011-07-14 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned source and drain structures and method of manufacturing same |
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-
2010
- 2010-09-02 KR KR1020100086072A patent/KR101703096B1/ko active IP Right Grant
-
2011
- 2011-08-18 US US13/212,380 patent/US8652915B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120022464A (ko) | 2012-03-12 |
| US8652915B2 (en) | 2014-02-18 |
| US20120058616A1 (en) | 2012-03-08 |
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