JP5100137B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特にＭＩＳ型電界効果トランジスタのソース・ドレイン部分の改良をはかった半導体装置の製造方法および半導体装置に関する。
シリコン超集積回路（ＬＳＩ）は、将来の高度情報化社会を支える基盤技術の一つである。集積回路の高機能化には、その構成要素であるＭＩＳ型電界効果トランジスタの高性能化が必要である。素子の高性能化は基本的には比例縮小則（スケーリング）により行われてきたが、近年、種々の物性的限界により素子の超微細化による高性能化が困難になってきている。さらに、超微細化をおこなっていくと、物性的限界により高性能化が望めないだけでなく、素子そのものの動作も困難となる状況にある。
そのような物性的限界の一つにソース・ドレイン領域の寄生抵抗の問題がある。図４７に従来技術の典型的なＭＩＳ型電界効果トランジスタ構造を示す。図４７に示すように、ソース・ドレイン電極部にはシリサイド膜１１０が形成されており、このシリサイド膜１１０と、シリサイド膜１１０の周辺に形成された高濃度不純物層１０８およびエクステンション拡散層１０５との間にショットキー接合が形成される。そして、図に示すように、ソース・ドレイン電極の寄生抵抗はシリサイド膜自体の抵抗（Ｒｓ）、高濃度不純物層の抵抗（Ｒｄ）というバルクの膜に起因した抵抗と、上記接合の界面抵抗（Ｒｃ）の３つに分解される。
このなかで、シリサイド膜自体の抵抗（Ｒｓ）については、従来のＴｉＳｉ２（チタンシリサイド）膜やＣｏＳｉ２（コバルトシリサイド）膜より抵抗の低いＮｉＳｉ（ニッケルシリサイド）膜が近年用いられるようになっている（非特許文献１）。このＮｉＳｉ膜は、低抵抗に加え、低温での形成が可能である点、シリサイド形成時のＳｉ消費量が少なく浅いシリサイド層が形成可能である点、また、仕事関数がＳｉ（シリコン）バンドのミッドギャップ近傍にあり、ｎ型・ｐ型双方の電界効果トランジスタのシリサイド材料としての同時適用に好適な点からも材料として有望視されている。
そして、接合の界面抵抗（Ｒｃ）の低抵抗化については、シリサイド膜１１０と高濃度不純物層１０８の界面部分での不純物の高濃度化が重要であることが知られている。
図４８にシリサイド膜と高濃度不純物領域（Ｓｉ膜）との間に形成されるショットキー接合のバンド図を示す。電子は、ショットキー障壁高さに相当するエネルギーの山をトンネルすることにより、シリサイド膜−高濃度不純物層間を移動する。この電子のトンネルしやすさは、トンネル確率と一般に言われており、トンネル確率の高い接合界面ほど界面抵抗は低くなる。さらに、トンネル確率は、ショットキー障壁高さとトンネル距離の積に対して指数的に減少することが知られており、ショットキー障壁高さおよびトンネル距離を実効的に低減させることが界面抵抗の低減につながる。シリサイド膜と高濃度不純物層の界面における不純物濃度を高くすることにより、図４９に示すように、Ｓｉ層のバンドの曲がりを強める効果が生じトンネル距離が低減する。さらに、鏡像効果を取り入れて計算した図４９のバンド図からも明らかなように、ショットキー障壁高さ自体も低減される。したがって、ショットキー障壁高さとトンネル距離の積が減少し、界面抵抗（Ｒｃ）の低減が実現される。
しかしながら、図５０に示すような従来のＮｉＳｉ層形成プロセス、すなわち、半導体層にソース・ドレイン拡散領域を形成後に、当該領域上にＮｉをスパッタし、シリサイド化するプロセスでは、シリサイド膜１１０と高濃度不純物層１０８の界面における不純物の高濃度化が、特にｐ型Ｓｉの場合に困難であった。図５１に、図５０に示したプロセスで形成されたＮｉＳｉ層と高濃度不純物Ｓｉ層との界面を、裏面ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ）により観察した結果を示す。図５１（ａ）に示すようにｎ型Ｓｉの代表的不純物であるＡｓ（砒素）の場合は、界面に対して両側に分布する。これに対し、図５１（ｂ）に示すようにｐ型Ｓｉの代表的不純物であるＢ（ボロン）の場合は、シリサイド化中にＮｉＳｉ膜に取り込まれるため、その多くがＮｉＳｉ膜中に分布しており、Ｓｉ側の不純物濃度が極めて低くなっている。
このように、接合の界面抵抗（Ｒｃ）を低下させることは従来のＮｉＳｉ層形成プロセスでは困難であるという問題があった。
一方、比例縮小則に伴うＭＩＳ型電界効果トランジスタの高性能化の観点からは、ゲート電極下に形成されるチャネル領域の移動度を向上させることも重要であり、新規なトランジスタ構造が提案されている。特に、ソースおよびドレインの高濃度不純物層にアクセプタをドープしたｐＭＩＳ型電界効果トランジスタに関しては、ソースおよびドレイン領域にシリコンゲルマニウム（ＳｉＸＧｅ１−Ｘ（０≦Ｘ＜１）、以下単にＳｉＧｅとも記載）を埋め込んだ構造が非常に有望である（非特許文献１）。このような構造をとると、Ｓｉ（シリコン）層とＳｉＧｅ層との格子定数のズレに起因した応力がチャネル領域に働き、キャリア移動度の向上につながることが知られている。
Ｐ．Ｒａｎａｄｅ ｅｔ ａｌ．，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００５，Ｔｅｃｈ．Ｄｉｇ．
このように、ＭＩＳ型電界効果トランジスタの特性向上のためには、ソースおよびドレイン領域における金属シリサイド層と高濃度不純物層の界面の低抵抗化を実現するプロセスおよびデバイス構造が必要とされている。そして、特に、キャリア移動度を向上させるためにチャネル領域に歪みを有するＭＩＳ型電界効果トランジスタと整合性の高いプロセスおよびデバイス構造が切望されている。
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、低抵抗な接合界面を実現する半導体装置の製造方法および半導体装置を提供することにある。
本発明の第１の態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、前記ゲート電極の両側面に第１の側壁絶縁膜を形成するステップと、前記ゲート電極および前記第１の側壁絶縁膜をマスクに前記半導体基板をエッチングするステップと、前記ゲート電極の両側の、前記半導体基板中または基板上に、Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層を形成するステップと、前記第１の側壁絶縁膜を除去するステップと、前記第１の側壁絶縁膜を除去するステップの後に、前記ゲート電極両側面に前記第１の側壁絶縁膜よりも膜厚の薄い第２の側壁絶縁膜を形成するステップと、前記ゲート電極の両側の、前記半導体基板中または基板上に、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のｐ型の高濃度不純物層を形成するステップと、前記高濃度不純物層に圧縮歪みがかかっている状態で、前記高濃度不純物層を金属と反応させてシリサイド層を形成するステップを有し、前記エッチングするステップの後、前記第１の側壁絶縁膜を除去するステップの前に、前記Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層を形成するステップが行われ、前記高濃度不純物層を形成するステップにおいて、前記ゲート電極および前記第２の側壁絶縁膜をマスクに、不純物をイオン注入し、少なくとも、前記ゲート電極と、前記Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層の間となる領域に、前記高濃度不純物層を形成することを特徴とする。
また、前記半導体基板がシリコン基板であり、前記不純物がボロン（Ｂ）であり、前記金属がニッケル（Ｎｉ）であることが望ましい。
そして、前記高濃度不純物層に圧縮歪みがかかっている状態において、前記高濃度不純物層の格子定数の、圧縮歪みがかかっていない状態からのズレ量が、０．２％以上１．０％以下であることが望ましい。
本発明の第２の態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、前記ゲート電極の両側面に第１の側壁絶縁膜を形成するステップと、前記ゲート電極および前記第１の側壁絶縁膜をマスクに前記半導体基板をエッチングするステップと、前記ゲート電極の両側の、前記半導体基板中または基板上に、Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層を形成するステップと、前記第１の側壁絶縁膜を除去するステップと、前記第１の側壁絶縁膜を除去するステップの後に、前記ゲート電極両側面に前記第１の側壁絶縁膜よりも膜厚の薄い第２の側壁絶縁膜を形成するステップと、前記ゲート電極の両側の、前記半導体基板中または基板上に、不純物濃度が５×１０ １９ ａｔｏｍｓ／ｃｍ ３ 以上１０ ２１ ａｔｏｍｓ／ｃｍ ３ 以下のｎ型の高濃度不純物層を形成するステップと、前記高濃度不純物層にひっぱり歪みがかかっている状態で、前記高濃度不純物層を金属と反応させシリサイド層を形成するステップを有し、前記エッチングするステップの後、前記第１の側壁絶縁膜を除去するステップの前に、前記Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層を形成するステップが行われ、前記高濃度不純物層を形成するステップにおいて、前記ゲート電極および前記第２の側壁絶縁膜をマスクに、不純物をイオン注入し、少なくとも、前記ゲート電極と、前記Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層の間となる領域に、前記高濃度不純物層を形成することを特徴とする。
また、第２の態様の半導体装置の製造方法において、前記半導体基板がシリコン基板であり、前記不純物が砒素（Ａｓ）であり、前記金属がニッケル（Ｎｉ）であることが望ましい。
本発明によれば、チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、低抵抗な接合界面を実現する半導体装置の製造方法および半導体装置を提供するが可能となる。
本発明の発明者らは、Ｓｉ（シリコン）層に歪みがかかった状態で、金属シリサイド化を行うことで、シリサイド層／Ｓｉ層界面におけるＳｉ層側に、活性化した高濃度不純物層を形成することが可能であることを見出した。このような界面を実現すれば、図４９に示すように、Ｓｉ層の伝導帯の曲がりを強める効果が生じ、シリサイド層／Ｓｉ層界面の低抵抗化を実現することが可能である。
本発明の最大の特徴は、Ｓｉ層に歪みがかかった状態で、このＳｉ層をシリサイド化することによって形成される低抵抗界面を、半導体装置およびその製造方法に適用することにある。
最初に、Ｓｉ層に歪みがかかった状態で、金属シリサイド化を行うことが、シリサイド層／Ｓｉ層界面におけるＳｉ層側に、活性化した高濃度不純物層を形成することを可能にする原理について説明する。
最初に、ｐ型不純物であるＢ（ボロン）の場合について説明する。
まず、歪みのかかった状態でのＢ（ボロン）の挙動を検討するために、Ｂ原子が、真空からＳｉ層中のＳｉ置換位置に移動する場合に得られるエネルギー利得（生成エネルギー）と、真空からＮｉＳｉ（ニッケルシリサイド）層中のＳｉ置換位置に移動する場合の生成エネルギーを計算し、比較を行った。ここで、基本的には生成エネルギーが大きくなる層にＢ原子は移動しやすいことになり、シリサイド化の過程でＢ原子が偏析する層を求めることが可能となる。
次に、Ｓｉ層にかかる歪みの違いによるＢ原子の偏析の違いを明らかにするために、Ｓｉ層中の格子定数の違いによるＢ原子の生成エネルギーの変化を計算した。ただし、Ｓｉ層の格子定数の変化量については、半導体装置あるいは半導体装置の製造プロセスで現実に起こりうる範囲を考慮し、±１％の範囲で計算した。計算方法は、局所密度汎関数近似を超えたところでなおかつスピン分極も考慮したＳＰ−ＧＧＡ（Ｓｐｉｎ−Ｐｏｌａｒｉｚｅｄ Ｇｅｎｅｒａｌｉｚｅｄ Ｇｒａｄｉｅｎｔ Ａｐｐｒｏｘｉｍａｔｉｏｎ）の手法を採用した。
まず、Ｓｉ層のＳｉ置換位置に不純物原子、ここではＢ（ボロン）が入る場合には、生成エネルギーは以下のように表される。
Ｅｆ Ｓｉ（Ｓｉ）＝−Ｅ（１個の不純物原子を含むＳｉ６３個のセル構造）
−Ｅ（バルク中の１個のＳｉ原子）
＋Ｅ（Ｓｉ６４個のセル構造）
＋Ｅ（真空中の１個の不純物原子）
ただし、不純物原子がＳｉ置換位置に入る場合には、格子点から出たＳｉ原子は再びバルクのＳｉ層に戻るとして計算を実行した。また、Ｓｉ６４単位格子を用いて計算を実行した。
次に、ＮｉＳｉ層のＳｉ原子に不純物原子、ここではＢ（ボロン）が置換する場合には、生成エネルギーは以下のように表される。
Ｅｆ Ｓｉ（ＮｉＳｉ）＝−Ｅ（ＮｉＳｉ３２個のＳｉ原子１個を不純物原子に置換したセル構造）
−Ｅ（バルク中の１個のＳｉ原子）
＋Ｅ（ＮｉＳｉ３２個のセル構造）
＋Ｅ（真空中の１個の不純物原子）
ただし、Ｎｉ３２Ｓｉ３２の単位格子を用いて計算を実行した。
図２に生成エネルギーの計算結果を示す。横軸は、格子定数の、歪みのかかっていない状態のＳｉ層の格子定数（０．５４３ｎｍ）からのズレ量を示す。正方向にズレた場合がひっぱり歪み、負方向にズレた場合は圧縮歪みに相当している。
また、ＮｉＳｉ層中にＢ原子が入る場合の生成エネルギーを一点鎖線で記した。
図２から明らかなように、Ｓｉ層に歪みがかかっていない場合は、ＮｉＳｉ層中にＢ原子が入る場合の生成エネルギーの方が大きくなる。したがって、シリサイド化の過程において、Ｂ原子はＮｉＳｉ層中に偏析することになる。歪みがかかっていない従来のシリサイド化プロセスにおいては、この現象が生じるため、先に示した図５１（ｂ）のように、Ｂ原子はＮｉＳｉ層中に偏析する。
しかしながら、格子ズレ量が０．２％以上となる圧縮歪みがＳｉ層にかかると、Ｓｉ層中にＢ原子が入る場合の生成エネルギーの方が大きくなることが見出された。これは、Ｂ原子がＳｉ原子よりも小さいため、圧縮歪みのかかったＳｉ層中に、Ｂ原子が入った方が結晶としてエネルギー的に安定するためと考えられる。
したがって、圧縮歪みがかかった状態でシリサイド化を行えば、Ｂ原子はＳｉ層中に偏析することになる。よって、Ｂ原子の場合は、圧縮歪みがかかった状態でシリサイド化を行えば、ＮｉＳｉ（ニッケルシリサイド）層／Ｓｉ（シリコン）層界面の低抵抗化が実現される。
次に、ｎ型不純物であるＡｓ（砒素）の場合について同様の検討を行った結果について説明する。
図３に、Ｓｉ層にＡｓ原子が入る時の生成エネルギーの計算結果を示す。格子定数を±１％の範囲で変化させても、Ｂ原子の場合と異なり、０．０５ｅＶ以下と変化量は大きくない。しかしながら、Ｓｉ層にひっぱり歪みを加えた状態でシリサイド化を行えば、Ａｓ原子は一層Ｓｉ層中に偏析することが明らかになった。よって、Ａｓ原子の場合は、ひっぱり歪みがかかった状態でシリサイド化を行えばＮｉＳｉ（ニッケルシリサイド）層／Ｓｉ（シリコン）層界面の低抵抗化が実現される。
（第１の実施の形態）
図４〜図１１および図１は、本発明の第１の実施の形態のｐＭＩＳ型電界効果トランジスタを有する半導体装置の製造方法の製造工程を示す断面図である。
以下、本実施の形態の半導体装置の製造方法について、図面に基づき説明する。
まず、図４に示すように、Ｐ（リン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｎ型のＳｉ基板１００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ、Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０を形成する。その後、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成し、このゲート絶縁膜１０１を介してゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
次に、図５に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
次に、図６に示すように、イオンインプランテーションにより、Ｂが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたエクステンション拡散層１０５を形成し、１０５０℃程度の温度で活性化アニール、例えば、いわゆるスパイクアニールを行う。
次に、図７に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、Ｓｉ窒化膜をゲート電極１０２の側面部にのみ残す。これにより、第１のゲート側壁絶縁膜１０４を形成する。
ここでは、Ｓｉ窒化膜一層のみの側壁を用いているが、例えば、ＴＥＯＳ酸化膜３ｎｍ程度、Ｓｉ窒化膜５ｎｍを積層した積層側壁絶縁膜を形成すると、側壁絶縁膜下面へのキャリアトラップが抑制されるため、信頼性の観点からより望ましい。
次に、図８に示すように、ゲート電極１０２および第１の側壁絶縁膜１０４をマスクにエクステンション拡散層１０５およびＳｉ基板１００を３０ｎｍ程度エッチングし掘り下げる。この時、ポリシリコンのゲート電極１０２のエッチングを回避するためにゲート電極１０２上にマスク材を設けることも可能である。
次に、図９に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＸＧｅ１−Ｘ（０≦Ｘ＜１）層（以下単にＳｉＧｅ層とも表記）１０６を選択エピタキシャル成長させる。選択エピタキシャル成長させた後に、第１の側壁絶縁膜を、例えば、ＣＤＥによって除去する。その後、再度、第１の側壁絶縁膜よりも薄い第２の側壁絶縁膜１０７を、例えば、ＬＰＣＶＤ法による膜堆積と、ＲＩＥにより、ゲート電極１０２の両側面に形成する。
続いて、図１０に示すように、ゲート電極１０２および第２の側壁絶縁膜１０７をマスクとして、Ｂ原子をイオン注入することにより、高濃度不純物層１０８を形成する。
この工程によりｐ型の高濃度不純物層が、少なくとも、ゲート電極１０２とＳｉＧｅ層１０６との間の領域に形成されることになる。
この時、高濃度不純物層のＢ濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下であること、例えば、５×１０２０ａｔｏｍｓ／ｃｍ３程度である望ましい。
この範囲よりも低濃度になると、後に、シリサイド層／Ｓｉ層界面の抵抗が十分に低くならないからである。また、これ以上高濃度にすることは、固溶限界を超えるために困難であるからである。
この時点で、高濃度不純物層１０８は、ＳｉＧｅ層１０６が存在することにより、圧縮歪みがかかっている。
次に、図１１に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃３０秒のアニール、薬液での選択剥離を行う。
上記、工程により、図１に示すようにＮｉ膜１５０と、高濃度不純物層１０８、ＳｉＧｅ層１０６およびポリシリコンのゲート電極１０２を反応させ、ソース・ドレイン電極となるＮｉＳｉ層１１０およびゲート・シリサイド１０３を自己整合的に形成する。
なお、シリサイド化によりシリサイド層が形成される時に。Ｓｉ層である高濃度不純物層１０６の格子定数の、圧縮歪みがかかっていない状態からのズレ量が０．２％以上１．０％以下であることが望ましい。この範囲を下回ると、高濃度不純物層１０８中のＢが、Ｓｉ層側に偏析せず、ＮｉＳｉ側に偏析するため、ＮｉＳｉ層／Ｓｉ層界面が十分に低抵抗化できないからである。また、この範囲を上回ると、歪みによる結晶欠陥等が発生し、半導体デバイスの歩留まりが劣化する恐れがあるからである。
このような製造方法によれば、高濃度不純物層１０８に圧縮歪みがかかっていることで、シリサイド化の過程でＢ原子がＳｉ層側に偏析し、Ｓｉ層側のＢ濃度がＮｉＳｉ層側よりも高濃度となる。よって、従来のＮｉＳｉ層形成法と異なりＢがＮｉＳｉ層中に偏析されず、ＮｉＳｉ層の基板側界面近傍でのＢ濃度を高濃度に保つことができる。したがって、ＮｉＳｉ層／Ｓｉ層界面の界面抵抗を低減することが可能となる。
上記製造方法によって形成される半導体装置は図１に示す素子構造を有している。
すなわち、半導体基板１００に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、チャネル領域の両側に形成されたＳｉＸＧｅ１−Ｘ（０≦Ｘ＜１）層１０６と、チャネル領域とＳｉＸＧｅ１−Ｘ（０≦Ｘ＜１）層１０６との間に形成された、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のＢ（ボロン）の高濃度不純物層１０８と、高濃度不純物層１０８上に形成されたニッケルシリサイド層１１０を有しており、高濃度不純物層１０８中のＢの不純物濃度が、ニッケルシリサイド層１１０中の不純物の濃度よりも高いことを特徴としている。
Ｓｉ層側のＢ濃度が、ＮｉＳｉ層側よりも高濃度になることによる、界面抵抗低減効果を確認するために、第１原理計算によって、ＮｉＳｉ層側界面近傍の平均Ｂ濃度とＳｉ層側界面近傍の平均Ｂ濃度の比と、界面のショットキー障壁高さの関係を計算した。結果を図１２に示す。なお、ここで界面近傍とは界面から２０ｎｍ程度の範囲をいうものとする。
図１２から、上記平均Ｂ濃度の比が１より小さくなる場合、すなわち、Ｓｉ層側の平均Ｂ濃度がＮｉＳｉ層側よりも高濃度になると、界面のショットキー障壁高さが急激に低下することがわかる。
したがって、上記構造を有する本実施の形態の半導体装置は、極めて低抵抗なＮｉＳｉ層／Ｓｉ層界面を有することになり、トランジスタの駆動電流が上がることにより動作特性が向上する。
なお、図１からも明らかなように、本実施の形態の構造においては、実際には、ＳｉＧｅ層１０６の上にはＮｉＳｉＧｅ層、高濃度不純物（Ｂ）層１０８の上には、ＮｉＳｉ層が形成されることになる。ここで、必ずしもＮｉＳｉＧｅ層／ＳｉＧｅ層界面の抵抗は低抵抗とはならない。
しかしながら、ゲート電極とＳｉＧｅ層との間、いいかえれば、チャネル領域とＳｉＧｅ層との間に、低抵抗なＮｉＳｉ層／Ｓｉ層が形成されている。したがって、実際に伝導に寄与する正孔は、チャネルから高濃度不純物（Ｂ）層を介して、ＮｉＳｉ層に入る。よって、低抵抗なＮｉＳｉ層／Ｓｉ層界面が形成されていることが、実質的にトランジスタの寄生抵抗低減に大きく寄与することになる。
また、本実施の形態のｐＭＩＳ型電界効果トランジスタは、チャネル領域がＳｉＧｅ層による圧縮歪みをうけているため、キャリアである正孔の移動度も向上する。よって、正孔移動度向上に伴うトランジスタ特性の向上効果も得られることになる。
以上のように、本実施の形態の半導体装置の製造方法およびそれによって製造される半導体装置によれば、チャネル領域に歪みを有するＭＩＳ型電界効果トランジスタに関し、ソースおよびドレイン領域における低抵抗な接合界面を実現して、トランジスタ特性を向上させ、半導体デバイスの高性能化を実現することが可能となる。
なお、本実施の形態において、ＳｉＧｅ層は必ずしもＳｉとＧｅが１対１の組成比でなくとも、任意の組成比をとるＳｉＧｅ層、すなわち、ＳｉＸＧｅ１−Ｘ（０≦Ｘ＜１）で記載されるＳｉＧｅ層を本実施の形態に適用することが可能である。
また、ソース・ドレインのシリサイド層についても、必ずしもＮｉＳｉ層でなくとも、Ｎｉを含有するシリサイド層であれば本実施の形態の効果をえることができる。
（第２の実施の形態）
図１３〜図１６は、本発明の第２の実施の形態の半導体装置の製造工程を示す断面図である。
本実施の形態の半導体装置の製造方法は、ｐＭＩＳ型電界効果トランジスタのＢの高濃度不純物層をイオン注入ではなく、エピタキシャル成長によって形成する以外は、第１の実施の形態と同様であるので詳細な記述を省略する。
以下、本実施の形態の半導体装置の製造方法について、図面に基づき説明する。
本実施の形態の製造方法は、第１の実施の形態の図８に示す工程までを同様に行った後に、図１３に示すようにＢの原料ガスを選択エピタキシャル成長の際に混ぜることにより、例えば、不純物濃度が５×１０２０ａｔｏｍｓ／ｃｍ３以上のＢの高濃度不純物層１０８を形成する。
そして、図１４に示すように、所定の膜厚のＢの高濃度不純物層１０８を形成した後に、原料ガスを切り替えることによって、ＳｉＧｅ層１０６を選択エピタキシャル成長させる。
この時点で、高濃度不純物層１０８は、ＳｉＧｅ層１０６が存在することにより、圧縮歪みがかかっている。
次に、図１５に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃３０秒のアニール、薬液での選択剥離を行う。
上記、工程により、図１６に示すようにＮｉ膜１５０と高濃度不純物層１０８、ＳｉＧｅ層１０６およびポリシリコンのゲート電極１０２を反応させ、ソース・ドレイン電極となるＮｉＳｉ層１１０およびゲート・シリサイド１０３を自己整合的に形成する。
本実施の形態においても、第１の実施の形態同様、Ｂの高濃度不純物層に圧縮歪みがかかった状態でシリサイド化が行われる。したがって、第１の実施の形態同様、ＮｉＳｉ層／Ｓｉ層界面を低抵抗化し、トランジスタ特性および半導体デバイス特性が向上するという作用・効果が得られる。加えて、本実施の形態の製造方法によれば、Ｂの高濃度不純物層の形成を、ＳｉＧｅ層と原料ガスを切り替えるだけで同一のエピタキシャル成長装置で行うことが可能である。したがって、半導体装置の製造コストが削減できるという作用・効果も得られる。
また、本実施の形態の製造方法において得られる、図１６に示す構造を有する半導体装置は、第１の実施の形態同様、ＮｉＳｉ層／Ｓｉ層の低抵抗界面が、ゲート電極とＳｉＧｅ層の間に設けられているため、寄生抵抗の低減によるトランジスタ特性向上効果が得られる点についても第１の実施の形態と同様である。
（第３の実施の形態）
図１７〜図２１は、本発明の第３の実施の形態の半導体装置の製造工程を示す断面図である。
本実施の形態の半導体装置の製造方法は、ｐＭＩＳ型電界効果トランジスタのＳｉＧｅ層のエピタキシャル成長の際に、ＳｉＧｅ層全体にＢを高濃度に導入する点、および、エクステンション層を形成しない点以外は、第２の実施の形態とほぼ同様であるので詳細な記述を省略する。
以下、本実施の形態の半導体装置の製造方法について、図面に基づき説明する。
本実施の形態の半導体装置の製造方法は、第１の実施の形態の図５に示す工程までを同様に行った後に、図１７に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、Ｓｉ窒化膜をゲート電極１０２の側面部にのみ残す。これにより、第１のゲート側壁絶縁膜１０４を形成する。
次に、図１８に示すように、ゲート電極１０２および第１の側壁絶縁膜１０４をマスクにＳｉ基板１００を３０ｎｍ程度エッチングし掘り下げる。
次に、図１９に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＧｅ層１０９を選択エピタキシャル成長させる。この時、ＳｉＧｅ層１０９に、例えば、５×１０２０ａｔｏｍｓ／ｃｍ３程度の高濃度のＢ原子が含まれるようにする。その後、第１の側壁絶縁膜１０４を、例えば、ＣＤＥによって除去する。その後、再度、第１の側壁絶縁膜よりも薄い第２の側壁絶縁膜１０７を、例えば、ＬＰＣＶＤ法による膜堆積と、ＲＩＥにより、ゲート電極１０２の両側面に形成する。
次に、図２０に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、例えば、４００℃３０秒のアニール、薬液での選択剥離を行う。
上記、工程により、図２１に示すように、ＳｉＧｅ層とゲート電極１０２の間のＳｉ層に圧縮歪みのかかった状態でシリサイド化が起こる。そして、ＳｉＧｅ層上ではＮｉＳｉＧｅ膜、Ｓｉ層上ではＮｉＳｉ膜が形成される。この時、ＳｉＧｅ層に高濃度に含有されるＢ原子は、ＮｉＳｉ／ＮｉＳｉＧｅ膜に一旦吸い込まれる。しかし、その後、Ｂ原子にとって、よりエネルギー的に安定となるＳｉ層側に掃きだされることになる。したがって、図２１に示したように、ＮｉＳｉ層１１０のゲート電極側に、Ｂの高濃度不純物層１０８が形成されることになる。
このような、図２１に示す本実施の形態のトランジスタは、ソースおよびドレイン領域がチャネル領域に対してショットキー接合（金属−半導体接合）を有する、いわゆる、ｐ型ショットキートランジスタの構造を有する。従来の製造方法により、ｐ型ショットキートランジスタを製造する場合、ＮｉＳｉ層中にＢが偏析するため、界面が高抵抗化し、短チャネル効果に優れるショットキートランジスタの利点を十分に生かせなかった。
しかしながら、本実施の形態のｐ型ショットキートランジスタによれば、界面の低抵抗化が可能であるため、ショットキートランジスタの利点を十分に生かしたｐ型ショットキートランジスタを提供することが可能である。
（第４の実施の形態）
図２２〜図２５は、本発明の第４の実施の形態の半導体装置の製造工程を示す断面図である。
本実施の形態の半導体装置の製造方法は、Ｓｉ層への圧縮歪みを、ＳｉＧｅ層による外在的な圧縮ではなく、Ｓｉ層にＣ（炭素）を導入することによる内在的な圧縮としてかける以外は、第１の実施の形態と同様であるので詳細な記述を省略する。
以下、本実施の形態の半導体装置の製造方法について、図面に基づき説明する。
本実施の形態の製造方法は、第１の実施の形態の図９に示す工程までを同様に行った後に、図２２に示すようにＳｉ層１３０を選択エピタキシャル成長させる。
その後、図２３に示すように、イオン注入によって、例えば、５×１０２０ａｔｏｍｓ／ｃｍ３のＣとＢの混合物（モル比１：１）をＳｉ層１３０にドープする。
次に、図２４に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、例えば、４００℃３０秒のアニール、薬液での選択剥離を行う。
上記、工程により、図２５に示す構造をもつｐＭＩＳ型電界効果トランジスタを有する半導体装置が形成される。
ここで、Ｃ原子はＳｉ原子よりも小さいため、Ｓｉ層もしくはＮｉＳｉ層のＳｉ原子に置換すると、全体的に内在的な圧縮歪みを生じる。このため、ＣとＢとの混合物をＳｉ層の不純物として用いて、シリサイド化を行えば、圧縮歪みのかかった状態でシリサイド化がおこることになり、Ｂ原子はシリサイド膜からＳｉ層側もしくはＳｉＧｅ層側に掃きだされることになる。したがって、本実施の形態においても、ＮｉＳｉ層／Ｓｉ層界面の低抵抗化が実現される。
上記ではＳｉＧｅ層を設けるよう記載したが、本実施の形態によれば、必ずしもＳｉＧｅ層等の埋め込み層を設けなくとも、ＮｉＳｉ層／Ｓｉ層界面の低抵抗化が実現可能であり、低抵抗界面の製造工程が簡略化され、製造コストが低減するという作用・効果が得られる。
（第５の実施の形態）
図２６は、本発明の第５の実施の形態の半導体装置の素子構造を示す断面図である。
本実施の形態の半導体装置は、Ａｓ原子を不純物とするｎＭＩＳ型電界効果トランジスタに本発明を適用するものである。
そして、図２６に示す半導体装置を製造する本実施の形態の製造方法は、第１の実施の形態において、ｎ基板をｐ基板に、不純物をＢからＡｓに、埋め込み層をＳｉＧｅ層からＳｉＣ層に変えて、圧縮歪みではなくひっぱり歪みを与える以外は第１の実施の形態と同様であるので、詳細な説明は省略する。
本実施の形態の半導体装置の製造方法によれば、Ａｓの高濃度不純物層にひっぱり歪みを加えながら、シリサイド化を行う。したがって、先に本発明の原理説明において記載したように、ＡｓのＳｉ層への偏析を一層促進し、ＮｉＳｉ層／Ｓｉ層界面の低抵抗化を実現することが可能となる。
また、本実施の形態の半導体装置は、図２６に示すように、半導体基板１００に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、チャネル領域の両側に形成されたＳｉＸＣ１−Ｘ（０≦Ｘ＜１）層（以下、単にＳｉＣ層とも表記する）２０６と、チャネル領域とＳｉＣ層２０６との間に形成された、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のＡｓの高濃度不純物層２０８と、高濃度不純物層２０８上に形成されたニッケルシリサイド層１１０を有し、高濃度不純物層２０８中のＡｓの不純物濃度が、ニッケルシリサイド層１１０中の不純物の濃度よりも高いことを特徴とする。
このように、第１の実施の形態同様、チャネル領域とＳｉＣ層との間に、低抵抗なＮｉＳｉ層／Ｓｉ層界面を有する。よって、第１の実施の形態同様、トランジスタの特性向上という作用・効果を得ることが可能である。
（第６の実施の形態）
図２７は、本発明の第６の実施の形態の半導体装置の素子構造を示す断面図である。
本実施の形態の半導体装置は、Ａｓ原子を不純物とするｎＭＩＳ型電界効果トランジスタに本発明を適用するものである。
そして、図２７に示す半導体装置を製造する本実施の形態の製造方法は、第２の実施の形態において、ｎ基板をｐ基板に、不純物をＢからＡｓに、埋め込み層をＳｉＧｅ層からＳｉＣ層に変えて、圧縮歪みではなくひっぱり歪みを与える以外は第２の実施の形態とほぼ同様であり、Ａｓの高濃度不純物層をイオン注入ではなく、エピタキシャル成長によって形成する以外は、第５の実施の形態とほぼ同様であるので詳細な記述を省略する。
本実施の形態の半導体装置の製造方法によれば、Ａｓの高濃度不純物層にひっぱり歪みを加えながら、シリサイド化を行う。したがって、第５の実施の形態同様、ＡｓのＳｉ層への偏析を一層促進し、ＮｉＳｉ層／Ｓｉ層界面の低抵抗化を実現することが可能となる。
また、第５の実施の形態の半導体装置の製造方法に比較して、製造工程を簡略化できるという作用・効果が得られる。
また、本実施の形態の半導体装置は、図２７に示すように、半導体基板１００に形成されたチャネル領域と、チャネル領域上にゲート絶縁膜１０１を介して形成されたゲート電極１０２と、チャネル領域の両側に形成されたＳｉＸＣ１−Ｘ（０≦Ｘ＜１）層（以下、単にＳｉＣ層とも表記する）２０６と、チャネル領域とＳｉＣ層２０６との間に形成された、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のＡｓの高濃度不純物層２０８と、高濃度不純物層２０８上に形成されたニッケルシリサイド層１１０を有し、高濃度不純物層２０８中のＡｓの不純物濃度が、ニッケルシリサイド層１１０中の不純物の濃度よりも高いことを特徴とする。
このように、第５の実施の形態と同様の構造を有しており、第５の実施の形態同様、トランジスタの特性向上という作用・効果を得ることが可能である。
（第７の実施の形態）
図４１は、本発明の第７の実施の形態のＭＩＳ型電界効果トランジスタを有する半導体装置の素子構造を示す断面図である。本実施の形態の半導体装置は、第１の実施の形態のｐＭＩＳ型電界効果トランジスタおよび第５の実施の形態のｎＭＩＳ型電界効果トランジスタ双方をひとつのｐ型Ｓｉ基板２００上に有するＣＭＯＳデバイスであることを特徴とする。
本実施の形態の半導体装置は、第１の実施の形態および第５の実施の形態の作用・効果をそれぞれ兼ね備えている。したがって、ｐＭＩＳ型・ｎＭＩＳ型電界効果トランジスタともに、低い界面抵抗を実現している。よって、本実施の形態によって、高速なＣＭＯＳデバイスの実現が可能となる。
次に、本実施の形態の半導体装置の製造方法について、図２８〜図４１を参照して説明する。
まず、図２８に示すように、Ｂ（ボロン）が１０１５ａｔｏｍｓ／ｃｍ３程度ドープされた面方位（１００）面のｐ型のＳｉ基板２００に、Ｓｉ酸化膜からなる素子分離領域（ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１２０を形成する。その後、ｎ型半導体領域（ｎ型ウェル）１８０およびｐ型半導体領域（ｐ型ウェル）２８０をイオン注入により形成する。そして、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）にして１ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。
次に、図２９に示すように、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をゲート長が３０ｎｍ程度となるようにパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
次に、図３０に示すように、ｎ型半導体領域（ｎ型ウェル）１８０にはＢが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｐ型のエクステンション拡散層１０５を、ｐ型半導体領域（ｐ型ウェル）２８０にはＡｓが１０２０ａｔｏｍｓ／ｃｍ３程度ドープされたｎ型のエクステンション拡散層２０５を、レジストマスクにより打ち分けたイオン注入により形成し、１０５０℃程度の温度で、例えば、いわゆるスパイクアニールにより活性化アニールを行う。
次に、図３１に示すように、Ｓｉ窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ｐ型半導体領域（ｐ型ウェル）２８０をレジストマスク（図示せず）で覆った状態でＲＩＥ法によってエッチバックすることにより、ｎ型半導体領域（ｎ型ウェル）１８０にゲート側壁絶縁膜１０４を形成する。
続けて、図３２に示すようにゲート電極１０２および側壁絶縁膜１０４をマスクにｐ型のエクステンション拡散層１０５およびＳｉ基板を３０ｎｍ程度エッチングし掘り下げる。
次に、レジストマスクを剥離し、図３３に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＧｅ層１０６を選択エピタキシャル成長させる。
次に、図３４に示すように、例えば、２０ｎｍ程度のシリコン酸化膜２９０をＬＰＣＶＤ法によって堆積する。
次に、図３５に示すように、ｎ型半導体領域（ｎ型ウェル）１８０をレジストマスク（図示せず）で覆った状態でＲＩＥ法によってエッチバックすることにより、ｐ型半導体領域（ｐ型ウェル）２８０にゲート側壁絶縁膜１０４を形成する。
続けて、図３６に示すようにゲート電極１０２および側壁絶縁膜１０４をマスクにｎ型のエクステンション拡散層２０５およびＳｉ基板を３０ｎｍ程度エッチングし掘り下げる。
次に、レジストマスクを剥離し、図３７に示すように、エッチングにより掘り下げた領域に、基板側の結晶層に対して、ＳｉＣ層２０６を選択エピタキシャル成長させる。選択エピタキシャル成長させた後に、第１の側壁絶縁膜１０４を、例えば、ＣＤＥによって除去する。その後、再度、第１の側壁絶縁膜１０４よりも薄い第２の側壁絶縁膜１０７を、例えば、ＬＰＣＶＤ法による膜堆積と、ＲＩＥにより、ゲート電極１０２の両側面に形成する。
次に、図３８に示すように、ｐ型半導体領域（ｐ型ウェル）２８０をレジストマスク（図示せず）で覆った状態で、ゲート電極１０２および第２の側壁絶縁膜１０７をマスクとして、イオン注入により、Ｂ原子を含む高濃度不純物層１０８を形成する。
次に、図３９に示すように、ｎ型半導体領域（ｎ型ウェル）１８０をレジストマスク（図示せず）で覆った状態で、ゲート電極１０２および第２の側壁絶縁膜１０７をマスクとして、イオン注入により、Ａｓ原子を含む高濃度不純物層２０８を形成する。
この状態で、Ｂ原子を含む高濃度不純物層１０８は圧縮歪みが、Ａｓ原子を含む高濃度不純物層２０８にはひっぱり歪みがかかっている。
次に、図４０に示すように、１０ｎｍ程度のＮｉ膜１５０のスパッタを行った後、４００℃９０秒のアニール、薬液での選択剥離を行い、図４１に示すようにＮｉ膜１５０と高濃度不純物層１０８，２０８およびＳｉＧｅ層１０６、ＳｉＣ層２０６を反応させシリサイド化する。同時に、ポリシリコンのゲート電極１０２をシリサイド化しゲート・シリサイド１０３を自己整合的に形成する。
以上の本実施の形態の製造方法により、トランジスタのシリサイド／Ｓｉ界面が低抵抗化されるため高速なＣＭＯＳデバイスを容易に製造することが可能となる。
（第８の実施の形態）
図４２〜図４６は、本発明の第８の実施の形態の半導体装置の素子構造を示す図である。本実施の形態の半導体装置は、本発明を、いわゆる、Ｆｉｎ型チャネルトランジスタに適用したものである。
Ｆｉｎ型チャネルトランジスタは、基板に対して垂直方向に立ち上がった板のようなチャネルを持つ、マルチゲート・トランジスタの一種である。そして、そのチャネル領域の形状からＦｉｎ型チャネルトランジスタと呼ばれる。このＦｉｎ型チャネルトランジスタは、ゲートの支配力が非常に強いため、ドレイン電界によるソース端でのバリア低下（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇを抑えることができ、短チャネル効果に強いという特徴を持っている
ここで、図４２は上面図、図４３はトランジスタのチャネル領域を含む基板に平行な断面図、図４４は図４２のＡ−Ａ断面図、図４５は図４２のＢ−Ｂ断面図、図４６は図Ｃ−Ｃ断面図である。
図４４に示すように、本Ｆｉｎ型チャネルトランジスタは埋め込み絶縁膜層１５０上のＳＯＩ層１００に形成されている。そして、チャネル領域が形成されるＳＯＩ層１００を挟むように、離間してＢを不純物とする高濃度不純物層１０８およびエクステンション拡散層１０５が形成されている。
そして、図４５に示すように、チャネル領域（ＳＯＩ層）１００は、相対する主面である一対のチャネル面を備えている。これらのチャネル面上に、それぞれゲート電極１０２がゲート絶縁膜１０１を介して設けられている。
また、図４３および図４４に示されるように、チャネル領域を挟んで、ＳｉＧｅ層１０６が形成され、図４３に示すように、高濃度不純物層１０８は、少なくともゲート電極１０２とＳｉＧｅ層１０６の間の領域に存在している。また、高濃度不純物層１０８上にはＮｉＳｉ層１１０が形成されている。さらに、図４５に示すように、ゲート電極１０２上にはゲート・シリサイド１０３が形成されている。
そして、本実施の形態のＦｉｎ型チャネルトランジスタは、第１および第２の実施の形態に示した平面トランジスタ同様、高濃度不純物層中のＢ濃度が、ＮｉＳｉ層中のＢ濃度よりも高くなっていることを特徴とする。
したがって、第１および第２の実施の形態の半導体装置同様、ＮｉＳｉ層／Ｓｉ層界面が低抵抗化され、トランジスタ特性が向上するという作用・効果が得られる。加えて、Ｆｉｎ型トランジスタであるため、短チャネル効果につよいという利点も合わせ備えている。
なお、本実施の形態のＦｉｎ型チャネルトランジスタは公知のＦｉｎ型トランジスタの製造方法に、第１の実施の形態の製造方法を組み合わせることにより製造することが可能である。このような半導体装置の製造方法も本発明の範囲に含まれる。
また、ここではｐ型のＦｉｎ型チャネルトランジスタを例に説明したが、例えば、第５または第５の実施の形態のように、ｎ型のＦｉｎ型チャネルトランジスタに対しても、本発明を適用できる。
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、半導体基板材料としてシリコン（Ｓｉ）を用いたが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
第１の実施の形態の半導体装置の素子構造を示す断面図。 Ｂ原子がＳｉ層に入る場合の生成エネルギーを格子定数に対して計算した結果を示す図。 Ａｓ原子がＳｉ層に入る場合の生成エネルギーを格子定数に対して計算した結果を示す図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 第１の実施の形態の半導体装置の製造工程を示す断面図。 ＮｉＳｉ層中のＢ濃度とＳｉ層中のＢ濃度の比と、界面のショットキー障壁高さの関係を示す図。 第２の実施の形態の半導体装置の製造工程を示す断面図。 第２の実施の形態の半導体装置の製造工程を示す断面図。 第２の実施の形態の半導体装置の製造工程を示す断面図。 第２の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第３の実施の形態の半導体装置の製造工程を示す断面図。 第４の実施の形態の半導体装置の製造工程を示す断面図。 第４の実施の形態の半導体装置の製造工程を示す断面図。 第４の実施の形態の半導体装置の製造工程を示す断面図。 第４の実施の形態の半導体装置の製造工程を示す断面図。 第５の実施の形態の半導体装置の素子構造を示す断面図。 第６の実施の形態の半導体装置の素子構造を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の製造工程を示す断面図。 第７の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 第８の実施の形態の半導体装置の素子構造を示す断面図。 従来技術の典型的なＭＩＳ型電界効果トランジスタ構造を示す図。 シリサイド膜と高濃度不純物領域（Ｓｉ膜）との間に形成されるショットキー接合のバンド図。 Ｓｉ層の不純物濃度の違いによるＳｉ層のバンドの曲がりの違いを示す図。 従来のＮｉＳｉ層形成プロセスを示す図。 ＮｉＳｉ層と高濃度不純物Ｓｉ層との界面を、裏面ＳＩＭＳにより観察した結果を示す図。
符号の説明
１００ ｎ型のＳｉ基板
１０１ ゲート絶縁膜
１０２ ゲート電極
１０３ ゲート・シリサイド
１０４ 第１のゲート側壁絶縁膜
１０５ ｐ型のエクステンション拡散層
１０６ ＳｉＧｅ層
１０７ 第２のゲート側壁絶縁膜
１０８ ｐ型高濃度不純物層
１１０ ＮｉＳｉ（ニッケルシリサイド）層
１２０ 素子分離領域
１８０ ｎ型半導体領域（ｎ型ウェル）
２００ ｐ型のＳｉ基板
２０５ ｎ型のエクステンション拡散層
２０８ ｎ型高濃度不純物層
２８０ ｐ型半導体領域（ｐ型ウェル）

Claims (5)

  1. 半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
    前記ゲート電極の両側面に第１の側壁絶縁膜を形成するステップと、
    前記ゲート電極および前記第１の側壁絶縁膜をマスクに前記半導体基板をエッチングするステップと、
    前記ゲート電極の両側の、前記半導体基板中または基板上に、Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層を形成するステップと、
    前記第１の側壁絶縁膜を除去するステップと、
    前記第１の側壁絶縁膜を除去するステップの後に、前記ゲート電極両側面に前記第１の側壁絶縁膜よりも膜厚の薄い第２の側壁絶縁膜を形成するステップと、
    前記ゲート電極の両側の、前記半導体基板中または基板上に、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のｐ型の高濃度不純物層を形成するステップと、
    前記高濃度不純物層に圧縮歪みがかかっている状態で、前記高濃度不純物層を金属と反応させてシリサイド層を形成するステップを有し、
    前記エッチングするステップの後、前記第１の側壁絶縁膜を除去するステップの前に、前記Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層を形成するステップが行われ、
    前記高濃度不純物層を形成するステップにおいて、前記ゲート電極および前記第２の側壁絶縁膜をマスクに、不純物をイオン注入し、少なくとも、前記ゲート電極と、前記Ｓｉ Ｘ Ｇｅ １−Ｘ （０≦Ｘ＜１）層の間となる領域に、前記高濃度不純物層を形成することを特徴とする半導体装置の製造方法。
  2. 前記半導体基板がシリコン基板であり、前記不純物がボロン（Ｂ）であり、前記金属がニッケル（Ｎｉ）であることを特徴とする請求項１記載の半導体装置の製造方法。
  3. 前記高濃度不純物層に圧縮歪みがかかっている状態において、前記高濃度不純物層の格子定数の、圧縮歪みがかかっていない状態からのズレ量が、０．２％以上１．０％以下であることを特徴とする請求項１または請求項２記載の半導体装置の製造方法。
  4. 半導体基板上にゲート絶縁膜を介してゲート電極を形成するステップと、
    前記ゲート電極の両側面に第１の側壁絶縁膜を形成するステップと、
    前記ゲート電極および前記第１の側壁絶縁膜をマスクに前記半導体基板をエッチングするステップと、
    前記ゲート電極の両側の、前記半導体基板中または基板上に、Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層を形成するステップと、
    前記第１の側壁絶縁膜を除去するステップと、
    前記第１の側壁絶縁膜を除去するステップの後に、前記ゲート電極両側面に前記第１の側壁絶縁膜よりも膜厚の薄い第２の側壁絶縁膜を形成するステップと、
    前記ゲート電極の両側の、前記半導体基板中または基板上に、不純物濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以上１０２１ａｔｏｍｓ／ｃｍ３以下のｎ型の高濃度不純物層を形成するステップと、
    前記高濃度不純物層にひっぱり歪みがかかっている状態で、前記高濃度不純物層を金属と反応させシリサイド層を形成するステップを有し、
    前記エッチングするステップの後、前記第１の側壁絶縁膜を除去するステップの前に、前記Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層を形成するステップが行われ、
    前記高濃度不純物層を形成するステップにおいて、前記ゲート電極および前記第２の側壁絶縁膜をマスクに、不純物をイオン注入し、少なくとも、前記ゲート電極と、前記Ｓｉ Ｘ Ｃ １−Ｘ （０≦Ｘ＜１）層の間となる領域に、前記高濃度不純物層を形成することを特徴とする半導体装置の製造方法。
  5. 前記半導体基板がシリコン基板であり、前記不純物が砒素（Ａｓ）であり、前記金属がニッケル（Ｎｉ）であることを特徴とする請求項４記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7947546B2 (en) 2005-10-31 2011-05-24 Chartered Semiconductor Manufacturing, Ltd. Implant damage control by in-situ C doping during SiGe epitaxy for device applications
JP2010161223A (ja) * 2009-01-08 2010-07-22 Panasonic Corp 半導体装置及びその製造方法
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8455334B2 (en) 2009-12-04 2013-06-04 International Business Machines Corporation Planar and nanowire field effect transistors
US8173993B2 (en) * 2009-12-04 2012-05-08 International Business Machines Corporation Gate-all-around nanowire tunnel field effect transistors
US8129247B2 (en) * 2009-12-04 2012-03-06 International Business Machines Corporation Omega shaped nanowire field effect transistors
US8143113B2 (en) * 2009-12-04 2012-03-27 International Business Machines Corporation Omega shaped nanowire tunnel field effect transistors fabrication
US8384065B2 (en) * 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8097515B2 (en) * 2009-12-04 2012-01-17 International Business Machines Corporation Self-aligned contacts for nanowire field effect transistors
JPWO2011078240A1 (ja) * 2009-12-22 2013-05-09 キヤノンアネルバ株式会社 ドープエピタキシャル膜の選択成長方法及びドープエピタキシャル膜の選択成長装置
KR101121633B1 (ko) * 2009-12-30 2012-03-09 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
US8722492B2 (en) * 2010-01-08 2014-05-13 International Business Machines Corporation Nanowire pin tunnel field effect devices
US8324940B2 (en) 2010-04-13 2012-12-04 International Business Machines Corporation Nanowire circuits in matched devices
US8361907B2 (en) 2010-05-10 2013-01-29 International Business Machines Corporation Directionally etched nanowire field effect transistors
US8324030B2 (en) 2010-05-12 2012-12-04 International Business Machines Corporation Nanowire tunnel field effect transistors
US8835231B2 (en) 2010-08-16 2014-09-16 International Business Machines Corporation Methods of forming contacts for nanowire field effect transistors
US8536563B2 (en) 2010-09-17 2013-09-17 International Business Machines Corporation Nanowire field effect transistors
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8900936B2 (en) * 2011-01-31 2014-12-02 International Business Machines Corporation FinFET device having reduce capacitance, access resistance, and contact resistance
CN107578994B (zh) 2011-11-23 2020-10-30 阿科恩科技公司 通过***界面原子单层改进与iv族半导体的金属接触
US8847315B2 (en) * 2012-05-07 2014-09-30 Qualcomm Incorporated Complementary metal-oxide-semiconductor (CMOS) device and method
US8652917B2 (en) * 2012-05-23 2014-02-18 GlobalFoundries, Inc. Superior stability of characteristics of transistors having an early formed high-K metal gate
US10304957B2 (en) * 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
US10170617B2 (en) * 2017-02-03 2019-01-01 Globalfoundries Vertical transport field effect transistors
CN108573869B (zh) * 2017-03-07 2021-08-06 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US20200105883A1 (en) * 2017-03-31 2020-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US10510889B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. P-type strained channel in a fin field effect transistor (FinFET) device
CN113540248A (zh) * 2021-06-16 2021-10-22 先之科半导体科技(东莞)有限公司 一种大电流的多通道mosfet管

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026313A (ja) * 2000-07-06 2002-01-25 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7307273B2 (en) * 2002-06-07 2007-12-11 Amberwave Systems Corporation Control of strain in device layers by selective relaxation
TW594872B (en) * 2003-06-12 2004-06-21 Taiwan Semiconductor Mfg Self-aligned silicided process and structure
US20040262683A1 (en) * 2003-06-27 2004-12-30 Bohr Mark T. PMOS transistor strain optimization with raised junction regions
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7112848B2 (en) * 2004-09-13 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Thin channel MOSFET with source/drain stressors
US7309660B2 (en) * 2004-09-16 2007-12-18 International Business Machines Corporation Buffer layer for selective SiGe growth for uniform nucleation
US20060118878A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device with selectively formed and backfilled semiconductor substrate areas to improve device performance
US7173312B2 (en) * 2004-12-15 2007-02-06 International Business Machines Corporation Structure and method to generate local mechanical gate stress for MOSFET channel mobility modification
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7314804B2 (en) * 2005-01-04 2008-01-01 Intel Corporation Plasma implantation of impurities in junction region recesses
JP4561419B2 (ja) * 2005-03-16 2010-10-13 ソニー株式会社 半導体装置の製造方法
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
US7800182B2 (en) * 2006-11-20 2010-09-21 Infineon Technologies Ag Semiconductor devices having pFET with SiGe gate electrode and embedded SiGe source/drain regions and methods of making the same
JP5380827B2 (ja) * 2006-12-11 2014-01-08 ソニー株式会社 半導体装置の製造方法

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