KR20140039544A - 반도체 소자 및 그 제조 방법 - Google Patents

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KR20140039544A
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정회성
신동석
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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 제1 반도체 원소로 형성된 기판, 상기 기판 상에 배치된 게이트 패턴, 상기 게이트 패턴 일 측의 상기 기판 내에 형성된 리세스 영역의 내면 상에 배치되고 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하는 기저 에피택시얼 패턴, 및 상기 기저 에피택시얼 패턴 상에 배치되고, 상기 제2 반도체 원소를 포함하는 벌크 에피택시얼 패턴을 포함할 수 있다. 상기 리세스 영역의 내면은 (100) 결정면인 제1 면 및 {111} 결정면들 중에 하나인 제2 면을 포함할 수 있다. 상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율은 0.75 내지 1일 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
경량화, 소형화 및/또는 낮은 코스트(cost) 등의 장점으로 인하여, 반도체 소자는 전자기기, 자동차 및/또는 선박 등의 다양한 산업 분야에서 활용되고 있다. 전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자를 구성하는 중요한 단일 요소들 중에 하나이다. 통상적으로, 상기 트랜지스터는 반도체 기판에 서로 이격 되어 형성된 소오스 및 드레인과, 상기 소오스 및 드레인 사이의 채널 영역의 상부를 덮는 게이트 전극 포함할 수 있다. 상기 소오스 및 드레인은 도펀트 이온들을 반도체 기판에 주입하여 형성될 수 있으며, 상기 게이트 전극은 반도체 기판과 게이트 전극 사이에 개재된 게이트 산화막에 의하여 상기 채널 영역과 절연될 수 있다. 이러한 형태의 트랜지스터는 반도체 소자 내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소 등으로 널리 사용되고 있다.
최근에, 반도체 소자는 점점 고속화되고 있다. 이에 반하여, 반도체 소자의 고집적화 경향이 더욱 심화되어 상기 트랜지스터의 크기는 점점 작아지고 있다. 이에 따라, 상기 트랜지스터의 턴온 전류량(turn-on current)이 감소되어, 트랜지스터의 성능이 저하될 수 있다. 상기 트랜지스터의 성능 저하로 인해 반도체 소자의 신뢰성이 저하될 수 있으며, 또한, 반도체 소자의 동작 속도가 저하될 수 있다. 따라서, 상기 트랜지스터의 턴온 전류량을 증가시키기 위한 방안들에 대한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 향상된 성능의 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 향상된 신뢰성을 갖는 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 반도체 소자는, 제1 반도체 원소로 형성된 기판; 상기 기판 상에 배치된 게이트 패턴; 상기 게이트 패턴 일 측의 상기 기판 내에 형성된 리세스 영역의 내면 상에 배치된 기저 에피택시얼 패턴, 상기 리세스 영역의 내면은 (100) 결정면인 제1 면 및 {111} 결정면들 중에 하나인 제2 면을 포함하고, 상기 기저 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하는 것; 및 상기 기저 에피택시얼 패턴 상에 배치되고, 상기 제2 반도체 원소를 포함하는 벌크 에피택시얼 패턴을 포함할 수 있다. 상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율은 0.75 내지 1일 수 있다.
일 실시예에서, 상기 기저 에피택시얼 패턴 내 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴 내 상기 제2 반도체 원소의 농도 보다 작을 수 있다.
일 실시예에서, 상기 기판은 제1 도전형의 도펀트로 도핑 될 수 있으며, 상기 벌크 에피택시얼 패턴은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 이 경우에, 상기 기저 에피택시얼 패턴은 상기 벌크 에피택시얼 패턴의 도펀트 농도 보다 작은 상기 제2 도전형의 도펀트 농도를 가질 수 있다.
일 실시예에서, 상기 기저 에피택시얼 패턴은 언도프트 상태일 수 있다.
일 실시예에서, 상기 기저 에피택시얼 패턴은 50 Torr 내지 300 Torr의 범위 내 공정 압력 하에 형성될 수 있다.
일 실시예에서, 상기 리세스 영역은 상기 게이트 패턴 아래의 채널 영역을 향하는 뾰족한 언더컷 영역을 포함할 수 있다.
일 실시예에서, 상기 소자는 상기 기저 에피택시얼 패턴 및 상기 벌크 에피택시얼 패턴 사이에 개재된 버퍼 에피택시얼 패턴을 더 포함할 수 있다. 상기 버퍼 에피택시얼 패턴은 상기 제2 반도체 원소를 포함할 수 있다. 상기 버퍼 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 작고, 상기 기저 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 클 수 있다.
일 실시예에서, 상기 제1 면 상의 상기 버퍼 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 버퍼 에피택시얼 패턴의 제2 두께의 비율은 상기 기저 에피택시얼 패턴의 상기 제1 두께에 대한 상기 제2 두께의 비율 보다 작을 수 있다.
일 실시예에서, 상기 기판은 제1 도전형의 도펀트로 도핑 될 수 있으며, 상기 벌크 및 버퍼 에피택시얼 패턴들은 제2 도전형의 도펀트로 도핑 될 수 있다. 상기 버퍼 에피택시얼 패턴의 도펀트 농도는 상기 벌크 에피택시얼 패턴의 도펀트 농도 보다 작을 수 있으며, 상기 기저 에피택시얼 패턴의 도펀트 농도는 0과 같거나 크고 상기 버퍼 에피택시얼 패턴의 상기 도펀트 농도 보다 작을 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법을 제공한다. 이 방법은, 제1 반도체 원소로 형성된 기판 상에 게이트 패턴을 형성하는 것; 상기 게이트 패턴 일 측의 상기 기판 내에 리세스 영역을 형성하되, 상기 리세스 영역의 내면은 (100) 결정면인 제1 면 및 {111} 결정면들 중에 하나인 제2 면을 포함하는 것; 제1 에피택시얼 공정을 수행하여 상기 리세스 영역의 상기 내면 상에 기저 에피택시얼 패턴을 형성하되, 상기 기저 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하고, 상기 제1 선택적 에피택시얼 성장 공정의 공정 압력은 50 Torr 내지 300 Torr인 것; 및 제2 선택적 에피택시얼 성장 공정을 수행하여 상기 기저 에피택시얼 패턴 상에, 상기 제2 반도체 원소를 포함하는 벌크 에피택시얼 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에서, 상기 기저 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 작을 수 있다. 상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율은 0.75 내지 1일 수 있다.
일 실시예에서, 상기 기판은 제1 도전형의 도펀트로 도핑 될 수 있으며, 상기 벌크 에피택시얼 패턴은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑 될 수 있다. 이 경우에, 상기 기저 에피택시얼 패턴은 언도프트 상태이거나 상기 벌크 에피택시얼 패턴의 도펀트 농도 보다 낮은 도펀트 농도로 상기 제2 도전형의 도펀트로 도핑 될 수 있다.
일 실시예에서, 상기 리세스 영역을 형성하는 것은, 상기 게이트 패턴 일 측의 기판에 오목한 영역을 형성하는 것; 상기 오목한 영역에 이방성 습식 식각 공정을 수행하여 상기 리세스 영역을 형성하는 것을 포함할 수 있다. 상기 이방성 습식 식각 공정은 상기 기판의 {111} 결정면들을 식각 정지면들로 사용할 수 있다.
일 실시예에서, 상기 제2 선택적 에피택시얼 성장 공정을 수행하기 전에, 상기 방법은 추가 선택적 에피택시얼 성장 공정을 수행하여 상기 기저 에피택시얼 패턴 상에 상기 제2 반도체 원소를 포함하는 버퍼 에피택시얼 패턴을 형성하는 것을 더 포함할 수 있다. 상기 추가 선택적 에피택시얼 성장 공정의 공정 압력은 상기 제1 선택적 에피택시얼 성장 공정의 상기 공정 압력 보다 낮을 수 있다.
일 실시예에서, 상기 버퍼 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 낮을 수 있으며, 상기 기저 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 클 수 있다.
상술된 바와 같이, 상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율이 0.75 내지 1이다. 이로써, 상기 기저 에피택시얼 패턴은 상기 리세스 영역의 내면 상에 실질적으로 콘포말하게 형성될 수 있다. 그 결과, 상기 리세스 영역 내 상기 벌크 에피택시얼 패턴의 부피가 증가되어, 특정 힘(ex, 압축력 또는 인장력)을 상기 게이트 패턴 아래의 채널 영역에 충분히 제공할 수 있다.
상기 기저 에피택시얼 패턴을 형상하기 위한 상기 제1 에피택시얼 성장 공정은 50 Torr 내지 300 Torr의 높은 공정 압력 하에서 수행된다. 이로 인하여, 상기 리세스 영역의 {111} 결정면들에 반도체 소스 가스를 충분히 제공하여, 상기 기저 에피택시얼 패턴의 두께 균일성을 향상시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이다.
도 1b는 도 1a의 A 부분을 확대한 도면이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 일 변형예를 나타내는 단면도이다.
도 2b는 도 2a의 B 부분을 확대한 도면이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 다른 변형예를 나타내는 단면도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 개략적인 블록도이다.
도 19는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 개략적인 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 나타내는 단면도이고, 도 1b는 도 1a의 A 부분을 확대한 도면이다.
도 1a를 참조하면, 기판(100) 상에 게이트 패턴들(110)이 배치될 수 있다. 상기 기판(100)은 제1 반도체 원소를 형성될 수 있다. 예컨대, 상기 기판(100)은 실리콘으로 형성될 수 있다. 즉, 상기 제1 반도체 원소는 실리콘일 수 있다. 상기 제1 기판(100)은 제1 도전형의 도펀트들로 도핑될 수 있다. 상기 각 게이트 패턴(110)은 차례로 적층된 게이트 절연막(102), 게이트 전극(104), 및 캡핑 절연 패턴(106, capping insulation pattern)을 포함할 수 있다. 일 실시예에서, 상기 각 게이트 패턴(110)의 상기 캡핑 절연 패턴(106), 게이트 전극(104), 및 상기 게이트 절연막(102)의 측벽들은 서로 정렬될 수 있다. 예컨대, 상기 게이트 절연막(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물(ex, 알루미늄 산화물 및/또는 하프늄 산화물 등과 같은 절연성 금속 산화물) 중에서 적어도 하나를 포함할 수 있다. 상기 게이트 전극(104)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 텅스텐, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 산화물, 탄탈륨 산화물, 및/또는 텅스텐 산화물), 및 금속-반도체 화합물(ex, 금속 실라사이드) 중에서 적어도 하나를 포함할 수 있다. 상기 캡핑 절연 패턴(106)은 실리콘 질화물 및/또는 실리콘 산화질화물을 포함할 수 있다.
게이트 스페이서들(115)이 상기 각 게이트 패턴(110)의 양 측벽들 상에 각각 배치될 수 있다. 예컨대, 상기 게이트 스페이서(115)는 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산화질화물을 포함할 수 있다.
리세스 영역들(120)이 상기 각 게이트 패턴(110) 양 측에 인접한 상기 기판(100) 내에 각각 형성될 수 있다. 상기 각 리세스 영역(120)의 내면은 상기 기판(100)의 (100) 결정면인 제1 면(122)과 상기 기판(100)의 {111} 결정면들 중에서 하나인 제2 면(124)을 포함할 수 있다. 상기 각 리세스 영역(120)의 내면은 복수의 {111} 결정면들을 포함할 수 있다. 도 1a에 도시된 바와 같이, 상기 각 리세스 영역(120)은 상기 게이트 패턴(110) 아래의 채널 영역을 향하여 옆으로 뾰족한 언더컷 영역을 포함한다. 2개의 {111} 결정면들의 일 단들 서로 접하여 상기 뾰족한 언더컷 영역이 정의될 수 있다.
기저 에피택시얼 패턴(130, base epitaxial pattern)이 상기 각 리세스 영역(120)의 내면 상에 배치될 수 있다. 상기 기저 에피택시얼 패턴(130)은 상기 리세스 영역(120)의 내면을 따라 연장될 수 있다. 상기 기저 에피택시얼 패턴(130)은 상기 리세스 영역(120)의 내면과 접촉될 수 있다. 벌크 에피택시얼 패턴(135)이 상기 기저 에피택시얼 패턴(130) 상에 배치되어 상기 리세스 영역(120)을 채울 수 있다. 일 실시예에서, 상기 벌크 에피택시얼 패턴(135)은 상기 기저 에피택시얼 패턴(130)과 접촉 될 수 있다.
상기 기저 에피택시얼 패턴(130) 및 상기 벌크 에피택시얼 패턴(135)은 상기 기판(100)의 상기 제1 반도체 원소 다른 제2 반도체 원소를 포함한다. 상기 제2 반도체 원소의 원자 직경은 상기 제1 반도체 원소의 원자 직경과 다르다. 이로써, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)의 격자 크기가 상기 기판(100)의 격자 크기와 다를 수 있다. 결과적으로, 상기 뾰족한 언더컷 영역 내의 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)은 상기 채널 영역에 특정 힘(ex, 압축력 또는 인장력)을 제공하여, 상기 채널 영역 내에서 전하들의 이동도가 증가될 수 있다.
도 1a 및 도 1b를 참조하면, 상기 기저 에피택시얼 패턴(130)은 상기 리세스 영역(120)의 상기 제1 면(122) 상에서 제1 두께(T1)를 갖고, 상기 리세스 영역(120)의 상기 제2 면(124) 상에서 제2 두께(T2)를 갖는다. 이때, 상기 제1 두께(T1)에 대한 상기 제2 두께(T2)의 비율은 0.75 내지 1인 것이 바람직하다. 즉, 상기 제2 두께(T2)는 상기 제1 두께(T1)의 75% 내지 100%일 수 있다. 이로써, 상기 기저 에피택시얼 패턴(130)은 상기 리세스 영역(120)의 내면을 따라 실질적으로 콘포말하게 배치될 수 있다. 이로써, 상기 리세스 영역(120)을 채우는 상기 벌크 에피택시얼 패턴(135)의 부피를 최대화시킬 수 있다. 상기 벌크 에피택시얼 패턴(135)의 상기 제2 반도체 원소의 농도는 상기 기저 에피택시얼 패턴(130)의 상기 제2 반도체 원소의 농도 보다 크다. 이로써, 상기 벌크 에피택시얼 패턴(135)에 의해 제공되는 상기 특정 힘이 증가되고, 상기 기저 에피택시얼 패턴(130)은 상기 벌크 에피택시얼 패턴(135) 및 상기 리세스 영역(120)의 내면의 격자 크기들의 차이로 야기되는 스트레스를 완화시킬 수 있다.
상술된 바와 같이, 상기 리세스 영역(120)의 제1 면(122)은 상기 (100) 결정면이고, 상기 제2 면(124)은 상기 {111} 결정면들 중에 하나이다. 일반적으로, 상기 (100) 결정면 상의 에피택시얼층의 성장률은 상기 {111} 결정면들 상의 에피택시얼층의 성장률 보다 매우 클 수 있다. 이로써, 상기 (100) 결정면 상의 에피택시얼층이 상기 {111} 결정면들 상의 에피택시얼층 보다 매우 두꺼울 수 있다. 따라서, 스트레스 완화를 위해 상기 {111} 결정면들 상의 에피택시얼층을 충분한 두껍게 형성하면, 상기 (100) 면 상의 에피택시얼층는 더욱 두꺼워질 수 있다. 그 결과, 벌크 에피택시얼층의 부피가 감소되어, 채널 영역에 가해지는 특정 힘이 감소될 수 있다.
하지만, 본 발명에 따르면, 상기 리세스 영역(120)의 상기 제2 면(124) 상의 상기 기저 에피택시얼 패턴(130)의 성장률과 상기 제1 면(122) 상의 상기 기저 에피택시얼 패턴(130)의 성장률 간의 차이를 최소화시켜, 상기 기저 에피택시얼 패턴(130)의 상기 제1 두께(T1)에 대한 상기 제2 두께(T2)의 비율이 0.75 내지 1이 된다. 이로써, 상기 기저 에피택시얼 패턴(130)을 상기 리세스 영역(120)의 내면 상에 실질적으로 콘포말하게 형성하고, 상기 벌크 에피택시얼 패턴(135)의 부피를 최대화시킬 수 있다. 그 결과, 상기 채널 영역에 가해지는 상기 특정 힘을 증가시킴과 더불어, 상기 벌크 에피택시얼 패턴(135)과 상기 리세스 영역(120)의 내면 간의 스트레스를 완화시킬 수 있다. 상기 제2 면(124) 상의 상기 기저 에피택시얼 패턴(130)의 성장률과 상기 제1 면(122) 상의 상기 기저 에피택시얼 패턴(130)의 성장률 간의 차이를 최소화시키기 위하여, 상기 기저 에피택시얼 패턴(130)은 50 Torr 내지 300 Torr의 높은 공정 압력 하에서 선택적 에피택시얼 성장 공정으로 형성될 수 있다.
상기 채널 영역 및 상기 게이트 패턴(110)을 포함하는 트랜지스터가 피모스(PMOS) 트랜지스터인 경우에, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)은 상기 채널 영역에 압축력을 제공할 수 있다. 이로써, 상기 채널 영역에 생성되는 채널 내 정공들의 이동도가 증가될 수 있다. 이를 위하여, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)의 상기 제2 반도체 원소의 원자 직경은 상기 기판(100)의 상기 제1 반도체 원소의 원자 직경 보다 클 수 있다. 예컨대, 상기 기판(100)이 실리콘 기판인 경우에, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)은 실리콘-게르마늄을 포함할 수 있다. 즉, 상기 제2 반도체 원소는 게르마늄일 수 있다.
이와는 달리, 상기 채널 영역 및 상기 게이트 패턴(110)을 포함하는 상기 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우에, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)은 상기 채널 영역에 인장력을 제공할 수 있다. 이로써, 상기 채널 영역의 상기 채널 내 전자들의 이동도가 증가될 수 있다. 이를 위하여, 상기 기저 및 벌크 에피택시얼 패턴들(130, 135)의 상기 제2 반도체 원소의 원자 직경은 상기 기판(100)의 상기 제1 반도체 원소의 원자 직경 보다 작을 수 있다. 예컨대, 상기 반도체 기판(100)이 실리콘 기판인 경우에, 상기 제1 및 제2 에피택시얼 패턴들(140a, 140b)은 실리콘카바이드(SiC)를 포함할 수 있다.
상기 기판(100)은 제1 도전형의 도펀트들로 도핑 되고, 상기 벌크 에피택시얼 패턴들(135)은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑 된다. 상기 벌크 에피택시얼 패턴들(135)은 상기 트랜지스터의 소오스/드레인 영역들에 해당할 수 있다. 상기 제1 도전형의 도펀트 및 상기 제2 도전형의 도펀트 중에 하는 n형 도펀트이고 다른 하나는 p형 도펀트이다. 상기 벌크 에피택시얼 패턴(135)는 고농도로 도핑될 수 있다.
상기 기저 에피택시얼 패턴(130)은 상기 벌크 에피택시얼 패턴(135)의 상기 제2 도전형의 도펀트 농도 보다 낮은 도펀트 농도를 가질 수 있다. 예컨대, 상기 기저 에피택시얼 패턴(130)은 언도프트(undoped) 상태일 수 있다. 이와는 달리, 상기 기저 에피택시얼 패턴(130)은 상기 제2 도전형의 도펀트들로 도핑되되, 상기 벌크 에피택시얼 패턴(135)의 상기 제2 도전형의 도펀트 농도 보다 낮은 도펀트 농도를 가질 수 있다. 상기 기저 에피택시얼 패턴(130)이 언도프트 상태이거나 낮은 도펀트 농도를 가짐으로써, 상기 트랜지스터의 누설전류를 최소화시킬 수 있다.
일 실시예에서, 저농도 도핑된 영역(112)이 상기 채널 영역과 상기 기저 에피택시얼 패턴(130) 사이의 상기 기판(100) 내에 배치될 수 있다. 상기 저농도 도핑된 영역(112)은 상기 제2 도전형의 도펀트로 도핑 된다. 상기 저농도 도핑된 영역(112)의 도펀트 농도는 상기 벌크 에피택시얼 패턴(135)의 상기 도펀트 농도 보다 작다. 상기 저농도 도핑된 영역(112) 및 상기 벌크 에피택시얼 패턴(135)의 엘디디 구조를 구현할 수 있다.
캡핑 에피택시얼 패턴(140)이 상기 벌크 에피택시얼 패턴(135) 상에 배치될 수 있다. 캡핑 에피택시얼 패턴(140)의 상부면은 상기 기판(100)의 상부면 보다 높을 수 있다. 예컨대, 상기 캡핑 에피택시얼 패턴(140)은 실리콘으로 형성될 수 있다. 오믹 패턴(145, ohmic pattern)이 상기 캡핑 에피택시얼 패턴(140) 상에 배치될 수 있다. 예컨대, 상기 오믹 패턴(145)은 금속-반도체 화합물(ex, 금속 실리사이드)로 형성될 수 있다. 예컨대, 상기 오믹 패턴(145)은 금속과 상기 캡핑 에피택시얼 패턴(140)의 반응에 의해 형성될 수 있다. 상기 오믹 패턴(145)은 코발트 실리사이드, 니켈 실리사이드, 또는 티타늄 실리사이드로 형성될 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 소자의 변형예들을 도면들을 참조하여 설명한다. 설명의 편의를 위하여 상술된 실시예와 동일한 구성 요소들에 대한 설명은 생략하거나 간략히 설명한다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 일 변형예를 나타내는 단면도이고, 도 2b는 도 2a의 B 부분을 확대한 도면이다.
도 2a 및 도 2b를 참조하면, 버퍼 에피택시얼 패턴(133)이 상기 기저 에피택시얼 패턴(130) 및 상기 벌크 에피택시얼 패턴(135) 사이에 배치될 수 있다. 상기 버퍼 에피택시얼 패턴(133)은 상기 제2 반도체 원소를 포함한다. 예컨대, 상기 트랜지스터가 피모스 트랜지스터인 경우에, 상기 버퍼 에피택시얼 패턴(133)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 상기 트랜지스터가 엔모스 트랜지스터인 경우에, 상기 버퍼 에피택시얼 패턴(133)은 실리콘카바이드(SiC)를 포함할 수 있다.
상기 버퍼 에피택시얼 패턴(133)의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴(135)의 상기 제2 반도체 원소의 농도 보다 작을 수 있다. 상기 버퍼 에피택시얼 패턴(133)의 상기 제2 반도체 원소의 농도는 상기 기저 에피택시얼 패턴(130)의 상기 제2 반도체 원소의 농도 보다 클 수 있다.
도 2a에 개시된 바와 같이, 상기 버퍼 에피택시얼 패턴(133)은 상기 리세스 영역(120)의 제1 면(122) 상에서 제1 두께(Ta)를 갖고, 상기 리세스 영역(120)의 상기 제2 면(124) 상에서 제2 두께(Tb)를 가질 수 있다. 상기 버퍼 에피택시얼 패턴(133)의 상기 제1 두께(Ta)에 대한 상기 제2 두께(Tb)의 비율은 상기 기저 에피택시얼 패턴(130)의 상기 제1 두께(T1)에 대한 상기 제2 두께(T2)의 비율 보다 작을 수 있다. 즉, 상기 버퍼 에피택시얼 패턴(133)의 상기 제1 두께(Ta)에 대한 상기 제2 두께(Tb)이 비율은 0.75 보다 작을 수 있다.
도 2a 및 도 2b를 참조하면, 상기 버퍼 에피택시얼 패턴(133)도 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 버퍼 에피택시얼 패턴(133)의 도펀트 농도는 상기 벌크 에피택시얼 패턴(135)의 상기 도펀트 농도 보다 작을 수 있다. 이 경우에, 상기 기저 에피택시얼 패턴(133)의 도펀트 농도는 0과 같거나 크고 상기 버퍼 에피택시얼 패턴(133)의 상기 도펀트 농도 보다 작을 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 다른 변형예를 나타내는 단면도이다. 본 변형예는 다른 형태의 게이트 패턴을 개시한다.
도 3을 참조하면, 게이트 패턴(180)은 차례로 적층된 게이트 절연 패턴(165a) 및 게이트 전극을 포함할 수 있다. 일 실시예에서, 상기 게이트 전극은 차례로 적층된 배리어 도전 패턴(170a) 및 금속 패턴(175a)을 포함할 수 있다. 상기 베리어 도전 패턴(170a)의 양 단들은 위로 연장되어 상기 금속 패턴(175a)의 양 측벽들을 각각 덮을 수 있다. 상기 게이트 절연 패턴(165a)의 양 단들은 위로 연장되어 상기 게이트 전극의 양 측벽들을 각각 덮을 수 있다. 상기 베리어 도전 패턴(170a)의 각 연장된 부분은 상기 금속 패턴(175a)과 상기 게이트 절연 패턴(165a)의 각 연장된 부분 사이에 개재될 수 있다.
상기 게이트 패턴(180)의 상부면은 상기 게이트 패턴(180) 양측의 게이트 스페이서들(115a) 및 층간 절연막(150a)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 층간 절연막(150a)은 상기 오믹 패턴(145)을 덮을 수 있다. 상기 게이트 절연 패턴(165a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물(ex, 하프늄 산화물 및/또는 알루미늄 산화물과 같은 절연성 금속 산화물) 중에서 적어도 하나를 포함할 수 있다. 상기 배리어 도전 패턴(170a)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물)을 포함할 수 있다. 상기 금속 패턴(175a)은 텅스텐 및/또는 알루미늄을 포함할 수 있다.
본 변형예에 따른 게이트 패턴(180)은 도 1의 게이트 패턴(110)과도 대체될 수 있다.
상술된 실시예들 및 변형예들에 따른 반도체 소자들은 반도체 기억 소자들, 로직 소자들(logic devices), 및 시스템 온 칩들(SOC, system on chip)과 같은 다양한 종류의 반도체 소자들로 구현될 수 있다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 제1 반도체 원소로 형성되고 제1 도펀트로 도핑된 기판(100) 상에 게이트 패턴들(110)을 형성할 수 있다. 상기 각 게이트 패턴(110)은 차례로 적층된 게이트 절연막(102), 게이트 전극(104), 및 캡핑 절연 패턴(106)을 포함할 수 있다. 제2 도전형의 도펀트 이온들을 상기 게이트 패턴(110) 양 측의 상기 기판(100)에 주입하여, 저농도 도핑된 영역들(112)을 형성할 수 있다. 게이트 스페이서들(115)을 상기 각 게이트 패턴(110)의 양 측벽들 상에 각각 형성할 수 있다.
도 5를 참조하면, 상기 캡핑 절연 패턴들(106) 및 상기 게이트 스페이서들(115)을 식각 마스크로 사용하여, 상기 기판(100)에 이방성 건식 식각 공정(anisotropic dry wet etching process)을 수행할 수 있다. 이로써, 상기 각 게이트 패턴(110) 양 측의 상기 기판(100)에 오목한 영역들(117)을 형성할 수 있다.
도 6을 참조하면, 상기 오목한 영역들(117)에 이방성 습식 식각 공정(anisotropic wet etching process)을 수행하여 리세스 영역들(120)을 형성할 수 있다. 상기 이방성 습식 식각 공정은 상기 기판(100)의 결정면들 중에서 {111} 결정면들을 식각 정지면들로 사용할 수 있다. 즉, 상기 이방성 습식 식각 공정에 의한 상기 {111} 결정면들의 식각율들은 상기 이방성 습식 식각 공정에 의한 다른 결정면들의 식각율 보다 매우 작을 수 있다. 상기 이방성 습식 식각 공정에 의하여 상기 각 오목한 영역(117)의 측벽들이 옆으로 식각 되어, 뾰족한 언더컷 영역을 포함하는 상기 리세스 영역(120)이 형성될 수 있다. 상기 뾰족한 언더컷 영역은 상기 게이트 패턴(110) 아래의 채널 영역을 향하여 옆으로 뾰족한 형태를 갖는다. 상기 이방성 습식 식각 공정으로 인하여, 상기 리세스 영역(120)의 내면은 (100) 결정면인 제1 면(122) 및 상기 {111} 결정면들 중에 하나인 제2 면(124)을 포함한다. 상기 제2 면(124)은 상기 리세스 영역(120)의 바닥면에 해당할 수 있다.
일 실시예에서,상기 기판(100)이 실리콘 기판인 경우에, 상기 이방성 습식 식각 공정은 암모니아(NH4OH) 및/또는 TMAH(tetramethyl ammonium hydroxide) 등을 포함하는 방향성 식각 용액을 사용할 수 있다.
도 7을 참조하면, 제1 선택적 에피택시얼 성장 공정(first selective epitaxial growth process)을 수행하여, 상기 리세스 영역(120)의 내면 상에 기저 에피택시얼 패턴(130)을 형성한다. 상기 제1 선택적 에피택시얼 성장 공정은 50 Torr 내지 300 Torr의 높은 공정 압력 하에서 수행하는 것이 바람직하다. 상기 제1 선택적 에피택시얼 성장 공정에 사용되는 공정 가스는 반도체 소스 가스를 포함할 수 있다. 상기 반도체 소스 가스는 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함할 수 있다. 이에 더하여, 상기 반도체 소스 가스는 상기 제1 반도체 원소를 더 포함할 수 있다. 예컨대, 상기 게이트 패턴(110)을 포함하는 트랜지스터가 피모스 트랜지스터인 경우에, 상기 반도체 소스 가스는 실리콘 및 게르마늄을 포함할 수 있다. 상기 트랜지스터가 엔모스 트랜지스터인 경우에, 상기 반도체 소스 가스는 실리콘 및 탄소를 포함할 수 있다.
상기 제1 선택적 에피택시얼 성장 공정이 상기 높은 공정 압력 항에서 수행됨으로써, 상기 리세스 영역(120)의 상기 제2 면(124, 즉, {111} 결정면들)에 상기 반도체 소스 가스를 충분히 공급할 수 있다. 이로써, 상기 제2 면(124) 상의 상기 기저 에피택시얼 패턴(130)의 성장률과 상기 제1 면(122) 상의 상기 기저 에피택시얼 패턴(130)의 성장률 간의 차이를 최소화시킬 수 있다. 이에 따라, 상기 기저 에피택시얼 패턴(130)은 상기 리세스 영역(120)의 내면 상에 실질적으로 콘포말하게 형성할 수 있다. 즉, 상기 제1 면(122) 상의 상기 기저 에피택시얼 패턴(130)의 제1 두께에 대한 상기 제2 면(124) 상의 상기 기저 에피택시얼 패턴(130)의 제2 두께의 비율이 0.75 내지 1의 범위를 가질 수 있다.
상기 기저 에피택시얼 패턴(130)은 언도프트 상태일 수 있다. 이와는 달리, 상기 기저 에피택시얼 패턴(130)은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 저농도 도핑될 수 있다. 이 경우에, 상기 기저 에피택시얼 패턴(130)은 인시츄(in-situ)로 도핑될 수 있다. 즉, 상기 제1 선택적 에피택시얼 성장 공정의 상기 공정 가스는 상기 제2 도전형의 도펀트들을 포함하는 도펀트 소스 가스를 더 포함할 수 있다.
도 8을 참조하면, 상기 기저 에피택시얼 패턴(130) 상에 제2 선택적 에피택시얼 성장 공정을 수행하여, 벌크 에피택시얼 패턴(135)을 형성한다. 상기 벌크 에피택시얼 패턴(135)은 상기 기저 에피택시얼 패턴(130) 위의 상기 리세스 영역(120)을 채울 수 있다. 상기 제2 선택적 에피택시얼 성장 공정의 공정 가스는 반도체 소스 가스를 포함한다. 상기 제2 선택적 에피택시얼 성장 공정의 상기 반도체 소스 가스는 상기 제2 반도체 원소를 포함한다. 이에 더하여, 상기 제2 선택적 에피택시얼 성장 공정의 상기 반도체 소스 가스는 상기 제1 반도체 원소를 더 포함할 수 있다. 예컨대, 상기 트랜지스터가 피모스 트랜지스터인 경우에, 상기 제2 선택적 에피택시얼 성장 공정의 상기 반도체 소스 가스는 실리콘 및 게르마늄을 포함할 수 있다. 상기 트랜지스터가 피모스 트랜지스터인 경우에, 상기 제2 선택적 에피택시얼 성장 공정의 상기 반도체 소스 가스는 실리콘 및 탄소를 포함할 수 있다.
상기 제2 선택적 에피택시얼 성장 공정의 반도체 소스 가스 내 상기 제2 반도체 원소의 량은 상기 제1 선택적 에피택시얼 성장 공정의 반도체 소스 가스 내 상기 제2 반도체 원소의 량 보다 많다. 이로써, 상기 벌크 에피택시얼 패턴(135) 내 상기 제2 반도체 원소의 농도는 상기 기저 에피택시얼 패턴(130)의 상기 제2 반도체 원소의 농도 보다 클 수 있다.
상기 벌크 에피택시얼 패턴(135)은 상기 제2 도전형의 도펀트로 도핑 된다. 상기 벌크 에피택시얼 패턴(135)은 인시츄(in-situ)로 도핑될 수 있다. 예컨대, 상기 제2 선택적 에피택시얼 성장 공정의 공정 가스는 상기 제2 도전형의 도펀트들을 포함하는 도펀트 소스 가스를 더 포함할 수 있다. 상기 벌크 에피택시얼 패턴(135)는 고농도로 도핑될 수 있다. 상기 제2 선택적 에피택시얼 성장 공정의 공정 압력은 약 10 Torr 내지 100 Torr일 수 있다. 상기 제1 및 제2 선택적 에피택시얼 성장 공정들은 하나의 공정 챔버 내에서 순차적으로 수행될 수 있다.
도 9를 참조하면, 상기 벌크 에피택시얼 패턴(135) 상에 제3 에피택시얼 성장 공정을 수행하여, 캡핑 에피택시얼 패턴(135)을 형성할 수 있다. 예컨대, 상기 캡핑 에피택시얼 패턴(135)은 상기 제1 반도체 원소로 형성될 수 있다. 예컨대, 상기 캡핑 에피택시얼 패턴(135)은 실리콘으로 형성될 수 있다. 이어서, 상기 기판(100) 상에 금속막을 형성할 수 있으며, 상기 금속막과 상기 캐핑 반도체 패턴(135)을 반응시켜, 도 1a의 오믹 패턴(145)을 형성할 수 있다. 이로써, 도 1a 및 도 1b에 개시된 반도체 소자를 구현할 수 있다.
상술된 반도체 소자의 제조 방법에 따르면, 상기 기저 에피택시얼 패턴(130)은 높은 공정 압력 하에서 형성된다. 이로 인하여, 상기 리세스 영역(120)의 상기 제2 면(124) 상의 상기 기저 에피택시얼 패턴(130)의 성장률과 상기 제1 면(122) 상의 상기 기저 에피택시얼 패턴(130)의 성장률 간의 차이를 최소화시킬 수 있다. 이로써, 상기 기저 에피택시얼 패턴(130)이 상기 리세스 영역(120)의 내면 상에 실질적으로 콘포말하게 형성될 수 있다.
도 10 및 도 11은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 일 변형예를 설명하기 위한 단면도들이다. 본 변형예에 따른 제조 방법은 도 4 내지 도 7을 참조하여 설명한 공정들을 포함할 수 있다.
도 7 및 도 10을 참조하면, 상기 기저 에피택시얼 패턴(130) 상에 추가 선택적 에피택시얼 성장 공정을 수행하여, 버퍼 에피택시얼 패턴(133)을 형성할 수 있다. 상기 추가 선택적 에피택시얼 성장 공정의 공정 압력은 상기 제1 선택적 에피택시얼 성장 공정의 상기 공정 압력 보다 낮을 수 있다. 이로써, 상기 제1 면(122) 상의 상기 버퍼 에피택시얼 패턴(133)의 제1 두께에 대한 상기 제2 면(124) 상의 상기 버퍼 에피택시얼 패턴(133)의 제2 두께의 비율은 상기 기저 에피택시얼 패턴(130)의 상기 제1 두께에 대한 상기 제2 두께의 비율 보다 작을 수 있다. 예컨대, 상기 추가 선택적 에피택시얼 성장 공정의 공정 압력은 약 10 Torr 내지 약 30 Torr일 수 있다.
상기 추가 선택적 에피택시얼 성장 공정의 공정 가스는 상기 제2 반도체 원소를 포함할 수 있다. 이에 더하여, 상기 추가 선택적 에피택시얼 성장 공정의 공정 가스는 상기 제1 반도체 원소를 더 포함할 수 있다. 상기 버퍼 에피택시얼 패턴(133)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 예컨대, 상기 버퍼 에피택시얼 패턴(133)은 인시츄로 도핑될 수 있다. 이 경우에, 상기 추가 선택적 에피택시얼 성장 공정의 공정 가스는 상기 제2 도전형의 도펀트들을 포함하는 도펀트 소스 가스를 더 포함할 수 있다.
도 11을 참조하면, 상기 버퍼 에피택시얼 패턴(133) 상에 상기 제2 선택적 에피택시얼 성장 공정을 수행하여, 벌크 에피택시얼 패턴(135)을 형성할 수 있다.
상기 추가 선택적 에피택시얼 성장 공정의 반도체 소스 가스 내 상기 제2 반도체 원소의 량은 상기 제1 선택적 에피택시얼 성장 공정의 반도체 소스 가스 내 상기 제2 반도체 원소의 량보다 많고, 상기 제2 선택적 에피택시얼 성장 공정의 반도체 소스 가스 내 상기 제2 반도체 원소의 량 보다 적을 수 있다. 이로써, 상기 버퍼 에피택시얼 패턴(133) 내 상기 제2 반도체 원소의 농도는 상기 기저 에피택시얼 패턴(133)의 상기 제2 반도체 원소의 농도 보다 크고 상기 벌크 에피택시얼 패턴(135)의 상기 제2 반도체 원소의 농도 보다 작을 수 있다.
이어서, 도 9를 참조하여 설명한 상기 제3 선택적 에피택시얼 성장 공정을 수행하여, 캡핑 에피택시얼 패턴(140)을 형성할 수 있다. 이어서, 도 2a의 오믹 패턴(145)을 형성하여 도 2a 및 도 2b의 반도체 소자를 구현할 수 있다.
도 12 내지 도 17은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법의 다른 변형예를 설명하기 위한 단면도들이다.
도 12를 참조하면, 기판(100) 상에 더미 게이트 패턴들(210, dummy gate pattern)을 형성할 수 있다. 상기 각 더미 게이트 패턴(210) 양측의 기판 내에 저농도 도핑된 영역들(112)을 형성할 수 있다. 게이트 스페이서들(115)을 상기 각 더미 게이트 패턴(210)의 양 측벽들 상에 각각 형성할 수 있다. 상기 더미 게이트 패턴(210)은 상기 게이트 스페이서(115) 및 후속 공정에 형성되는 층간 절연막(150)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 상기 더미 게이트 패턴(210)은 차례로 적층된 하부 패턴(205) 및 상부 패턴(207)을 포함할 수 있다. 예컨대, 상기 게이트 스페이서(115)가 실리콘 질화물로 형성되고 상기 층간 절연막(150)이 실리콘 산화물로 형성되는 경우에, 상기 하부 패턴(205)은 반도체 물질(ex, 실리콘)으로 형성될 수 있으며, 상기 상부 패턴(207)은 실리콘 산화물로 형성될 수 있다. 일 실시예에서, 버퍼 산화막(미도시함)이 상기 더미 게이트 패턴(210)과 상기 기판(100) 사이에 형성될 수 있다.
도 13을 참조하면, 상기 각 더미 게이트 패턴(210) 양측의 기판(100) 내에 상기 리세스 영역들(120)을 각각 형성할 수 있다. 상기 리세스 영역들(120)은 도 5 및 도 6을 참조하여 설명한 공정들에 의해 형성될 수 있다.
도 14를 참조하면, 상기 각 리세스 영역(120) 내에 상기 기저, 버퍼, 및 벌크 에피택시얼 패턴들(130, 133, 135)을 차례로 형성할 수 있다. 일 실시예에서, 상기 버퍼 에피택시얼 패턴(133)은 생략될 수도 있다. 상기 캡핑 에피택시얼 패턴(140)을 상기 벌크 에피택시얼 패턴(135) 상에 형성할 수 있으며, 상기 오믹 패턴(145)을 상기 캡핑 에피택시얼 패턴(140) 상에 형성할 수 있다. 이어서, 상기 기판(100) 전면 상에 상기 층간 절연막(150)을 형성할 수 있다.
도 15를 참조하면, 상기 층간 절연막(150) 및 상기 더미 게이트 패턴(210)의 상부 패턴(207)을 상기 하부 패턴(205)이 노출될 때까지 평탄화시킬 수 있다. 상기 평탄화 공정 시에, 상기 게이트 스페이서들(115)의 윗부분들도 평탄화될 수 있다. 상술된 바와 같이, 상기 더미 게이트 패턴(210)의 하부 패턴(205)은 상기 평탄화된 층간 절연막(150a) 및 평탄화된 게이트 스페이서들(115a)과 식각 선택비를 가질 수 있다.
도 16을 참조하면, 상기 노출된 하부 패턴들(205)을 제거하여, 빈 영역들(160)을 형성할 수 있다. 상기 버퍼 산화막이 형성된 경우에, 상기 하부 패턴들(205)을 제거한 후에, 상기 버퍼 산화막을 제거하여 상기 빈 영역들(160) 아래의 기판(100)을 노출시킬 수 있다.
상기 빈 영역들(160)을 갖는 기판(100) 상에 게이트 절연막(165) 및 게이트 도전막을 차례로 형성할 수 있다. 일 실시예에서, 상기 게이트 도전막은 차례로 적층된 배리어 도전막(170) 및 금속막(175)을 포함할 수 있다. 상기 게이트 절연막(165)은 화학 기상 증착 공정 또는 원자층 증착 공정으로 형성될 수 있다. 이로써, 상기 게이트 절연막(165)은 상기 기판(100) 상에 실질적으로 콘포말하게 형성될 수 있다. 이와는 달리, 상기 게이트 절연막(165)은 산화 공정 및/또는 질화 공정으로 형성될 수 있다. 이 경우에, 상기 게이트 절연막(165)은 상기 각 빈 영역(160)에 노출된 기판(100) 상에 한정적으로 형성될 수도 있다.
이어서, 상기 금속막(175), 상기 배리어 도전막(170), 및 상기 게이트 절연막(165)을 상기 평탄화된 층간 절연막(150a)이 노출될 때까지 평탄화시킬 수 있다. 이로써, 도 3의 게이트 패턴(180)이 형성될 수 있다. 상술된 바와 같이, 상기 게이트 패턴(180)은 상기 게이트 절연 패턴(165a), 상기 배리어 도전 패턴(170a), 및 상기 금속 패턴(175a)을 포함할 수 있다. 이로써, 도 3에 개시된 반도체 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 상기 패키지는 상기 반도체 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 개략적인 블록도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130) 및/또는 상기 컨트롤러(1110)는 상술된 실시예들의 반도체 소자들 중에 적어도 하나를 포함할 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 개략적인 블록도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상술된 실시예들에 따른 반도체 소자들이 반도체 기억 소자들로 구현되는 경우에, 상기 기억 장치(1210)는 상술된 실시예들의 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 상술된 실시예들에 따른 반도체 소자들이 로직 소자들로 구현되는 경우에, 상기 프로세싱 유닛(1222)은 상술된 실시예들에 따른 상기 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (10)

  1. 제1 반도체 원소로 형성된 기판;
    상기 기판 상에 배치된 게이트 패턴;
    상기 게이트 패턴 일 측의 상기 기판 내에 형성된 리세스 영역의 내면 상에 배치된 기저 에피택시얼 패턴, 상기 리세스 영역의 내면은 (100) 결정면인 제1 면 및 {111} 결정면들 중에 하나인 제2 면을 포함하고, 상기 기저 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하는 것; 및
    상기 기저 에피택시얼 패턴 상에 배치되고, 상기 제2 반도체 원소를 포함하는 벌크 에피택시얼 패턴을 포함하되,
    상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율은 0.75 내지 1인 반도체 소자.
  2. 청구항 1에 있어서,
    상기 기저 에피택시얼 패턴 내 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴 내 상기 제2 반도체 원소의 농도 보다 작은 반도체 소자.
  3. 청구항 1에 있어서,
    상기 기판은 제1 도전형의 도펀트로 도핑 되고,
    상기 벌크 에피택시얼 패턴은 상기 제1 도전형과 다른 제2 도전형의 도펀트로 도핑 되고,
    상기 기저 에피택시얼 패턴은 상기 벌크 에피택시얼 패턴의 도펀트 농도 보다 작은 상기 제2 도전형의 도펀트 농도를 갖는 반도체 소자.
  4. 청구항 3에 있어서,
    상기 기저 에피택시얼 패턴은 언도프트 상태인 반도체 소자.
  5. 청구항 1에 있어서,
    상기 기저 에피택시얼 패턴은 50 Torr 내지 300 Torr의 범위 내 공정 압력 하에 형성되는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 기저 에피택시얼 패턴 및 상기 벌크 에피택시얼 패턴 사이에 개재된 버퍼 에피택시얼 패턴을 더 포함하되,
    상기 버퍼 에피택시얼 패턴은 상기 제2 반도체 원소를 포함하고,
    상기 버퍼 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 작고, 상기 기저 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 큰 반도체 소자.
  7. 청구항 6에 있어서,
    상기 제1 면 상의 상기 버퍼 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 버퍼 에피택시얼 패턴의 제2 두께의 비율은 상기 기저 에피택시얼 패턴의 상기 제1 두께에 대한 상기 제2 두께의 비율 보다 작은 반도체 소자.
  8. 제1 반도체 원소로 형성된 기판 상에 게이트 패턴을 형성하는 것;
    상기 게이트 패턴 일 측의 상기 기판 내에 리세스 영역을 형성하되, 상기 리세스 영역의 내면은 (100) 결정면인 제1 면 및 {111} 결정면들 중에 하나인 제2 면을 포함하는 것;
    제1 에피택시얼 공정을 수행하여 상기 리세스 영역의 상기 내면 상에 기저 에피택시얼 패턴을 형성하되, 상기 기저 에피택시얼 패턴은 상기 제1 반도체 원소와 다른 제2 반도체 원소를 포함하고, 상기 제1 선택적 에피택시얼 성장 공정의 공정 압력은 50 Torr 내지 300 Torr인 것; 및
    제2 선택적 에피택시얼 성장 공정을 수행하여 상기 기저 에피택시얼 패턴 상에, 상기 제2 반도체 원소를 포함하는 벌크 에피택시얼 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 기저 에피택시얼 패턴의 상기 제2 반도체 원소의 농도는 상기 벌크 에피택시얼 패턴의 상기 제2 반도체 원소의 농도 보다 작고,
    상기 제1 면 상의 상기 기저 에피택시얼 패턴의 제1 두께에 대한 상기 제2 면 상의 상기 기저 에피택시얼 패턴의 제2 두께의 비율은 0.75 내지 1인 반도체 소자의 제조 방법.
  10. 청구항 8에 있어서,
    상기 제2 선택적 에피택시얼 성장 공정을 수행하기 전에,
    추가 선택적 에피택시얼 성장 공정을 수행하여 상기 기저 에피택시얼 패턴 상에 상기 제2 반도체 원소를 포함하는 버퍼 에피택시얼 패턴을 형성하는 것을 더 포함하되,
    상기 추가 선택적 에피택시얼 성장 공정의 공정 압력은 상기 제1 선택적 에피택시얼 성장 공정의 상기 공정 압력 보다 낮은 반도체 소자의 제조 방법.
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