CN1941296A - 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区 - Google Patents

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Abstract

一种用于形成半导体IC器件的方法。该方法包括提供半导体衬底；在衬底上形成电介质层；在电介质层上形成栅极层；对栅极层图案化以形成含有边缘的栅极结构；在栅极结构上形成电介质层以保护栅极结构。在实施例中，使用部分电介质层形成侧壁隔离物。该方法使用电介质层作为保护层，邻近栅极结构来刻蚀源极/漏极区。在优选实施例中，使用选择性外延生长将硅锗材料沉积到源极/漏极区中以填充源极/漏极区，以及在沉积硅锗材料时的一部分时间期间，将掺杂剂引入硅锗材料中，以在沉积硅锗材料时的一部分时间期间掺杂硅锗材料。在实施例中，所述方法还包括：至少由形成在源极/漏极区中的硅锗材料来使源极区和漏极区之间的沟道区处于压缩应变之下。

Description

应变硅CMOS晶体管的原位掺杂硅锗与碳化硅源漏极区
技术领域
本发明一般地涉及集成电路以及制造半导体器件的集成电路加工方法。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于高级CMOS集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
背景技术
集成电路已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。
日益提高的电路密度不但改进了集成电路的复杂度和性能，而且为消费者提供了较低成本的零部件。集成电路或芯片制造设备可能花费几亿甚至几十亿美元。每个制造设备将具有一定的晶圆生产量，而在每个晶圆上将有一定数量的集成电路。因此，通过使集成电路的个体器件变得更小，可以在每个晶圆上制备更多的器件，从而提高制造设备的产量。将器件做的更小非常具有挑战性，因为在集成电路制造过程中使用的每道工艺都有一个极限。也就是说，一个给定的工艺通常只能作到某一特征尺寸，之后要么需要改变工艺，要么需要改变器件布局。此外，由于器件需要越来越快地进行设计，所以某些现有工艺和材料存在工艺极限。
这样的工艺的一个例子是制造MOS器件自身。这种器件已经变得越来越小并且切换速度越来越快。尽管已经取得了显著的进步，这种器件的设计还是有很多限制。仅仅作为示例指出，这些设计必须越来越小，同时仍旧提供清楚的信号用于切换，而随着器件变小这变得愈发困难。此外，这些设计通常难于制造，并且通常需要复杂的制造工艺和结构。在本说明书中尤其是在下文中，将进一步详细介绍这些以及其它限制。
从上文可以看出，需要一种用于加工半导体器件的改进技术。
发明内容
根据本发明，提供了一种用于制造半导体器件的集成电路加工技术。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于CMOS高级集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
在一个具体实施例中，本发明提供了一种用于形成半导体集成电路器件(例如，MOS、CMOS)的方法。所述方法包括提供半导体衬底(例如，硅衬底、绝缘体上硅)。所述方法包括在所述半导体衬底上形成电介质层(例如，二氧化硅、氮化硅、氮氧化硅)。所述方法还包括在所述电介质层上形成栅极层(例如，多晶硅)。所述方法对所述栅极层图案化以形成含有多个边缘的栅极结构。所述方法包括在所述栅极结构上形成电介质层以保护含有所述多个边缘的所述栅极结构。在一个具体实施例中，使用部分所述电介质层形成侧壁隔离物。所述方法使用所述电介质层作为保护层，邻近所述栅极结构来刻蚀源极区与漏极区。在一个优选实施例中，所述方法使用选择性外延生长将硅锗材料沉积到所述源极区与所述漏极区中，以填充被刻蚀的源极区和被刻蚀的漏极区，以及在沉积所述硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入所述硅锗材料中，以在沉积所述硅锗材料时的一部分时间期间对所述硅锗材料进行掺杂。在一个具体实施例中，所述方法还包括：至少由形成在所述源极区与所述漏极区中的所述硅锗材料来使所述源极区和所述漏极区之间的沟道区处于压缩应变之下。
在一个具体实施例中，本发明提供了一种用于形成半导体集成电路器件的方法。所述方法包括提供具有第一晶格常数的半导体衬底。所述方法包括在所述半导体衬底上形成电介质层，以及在所述电介质层上形成栅极层。所述方法包括对所述栅极层图案化以形成含有多个边缘的栅极结构，以及在所述栅极结构上形成电介质层以保护含有所述多个边缘的所述栅极结构。所述方法使用所述电介质层作为保护层，邻近所述栅极结构来刻蚀源极区与漏极区，以及使用选择性外延生长将填充材料沉积到所述源极区与所述漏极区中以填充被刻蚀的源极区和被刻蚀的漏极区。本发明优选地在沉积填充材料时的一部分时间期间，同时将掺杂剂杂质种类物引入所述填充材料中，以在沉积所述填充材料时的一部分时间期间对所述填充材料进行掺杂，所述填充材料具有第二晶格常数。所述方法还使所述源极区和所述漏极区之间的沟道区处于应变之下，所述应变沟道区至少与半导体衬底的第一晶格常数和形成在源极区与漏极区中的填充材料的第二晶格常数之间的差相关联。
通过本发明，实现了许多优于传统技术的优点。例如，本技术易于使用依赖于传统技术的工艺。在一些实施例中，所述方法在每个晶圆上的管芯方面提供了较高的器件产量。此外，所述方法提供了与传统工艺技术相兼容的工艺，而基本不用对现有的设备或工艺进行改动。本发明优选地提供了设计规则为65纳米及其以下或90纳米及其以下的改进工艺集成。本发明还提供了形成沉积源极/漏极区的改进方法，其不使用现有技术中耗时的扩散技术。此外，本发明通过将应变硅结构用于CMOS器件，提高了空穴的迁移率。根据实施例，可以实现这些优点中的一个或多个。在本说明书中特别是在下文中，将详细描述这些以及其它的优点。
参考下文详细的描述和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是根据本发明实施例的CMOS器件的简化横截面示图；
图2是示出了根据本发明实施例制造CMOS器件的方法的简化流程图；
图3至图6是示出了根据本发明实施例制造CMOS器件的方法的简化横截面示图；
图7是根据本发明另一实施例的另一CMOS器件的简化横截面示图。
具体实施方式
根据本发明，提供了一种用于制造半导体器件的集成电路加工技术。更具体地说，本发明提供了一种使用应变硅结构制造MOS器件用于CMOS高级集成电路器件的方法与结构。但是应当认识到，本发明具有更广阔的应用范围。
图1是根据本发明实施例的CMOS器件100的简化横截面示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图所示，CMOS器件包括NMOS器件107，NMOS器件107包括栅极区109、源极区111、漏极区113以及在源极区和漏极区之间形成的NMOS沟道区115。在一个优选实施例中，沟道区的宽度优选地小于90微米。当然，可以有其它的变化形式、替代物和修改形式。
在源极区111与漏极区113的内部形成氮化硅材料。也就是说，在源极区与漏极区的被刻蚀区域内部外延生长氮化硅材料，以形成多层结构。优选地使用N型杂质来掺杂氮化硅材料。在一个具体实施例中，杂质是磷，并且其浓度在从约1×1019到约1×1020原子/cm3内。氮化硅材料使沟道区处于拉伸模式下。氮化硅材料的晶格常数小于单晶硅的晶格常数。由于氮化硅的晶格常数较小，所以这使得NMOS沟道区处于拉伸模式下。在一个具体实施例中，该沟道区的长度比单晶硅沟道区的长度长约0.7-0.8％。NMOS器件在P型阱区中形成。当然，可以有其它的变化形式、替代物和修改形式。
CMOS器件还具有PMOS器件105，PMOS器件105包括栅极区121、源极区123和漏极区125。PMOS器件具有形成在源极区和漏极区之间的PMOS沟道区127。在一个优选实施例中，沟道区的宽度优选地小于90微米。PMOS器件在N型阱区中形成。N型阱区优选地使用N型杂质来掺杂。当然，可以有其它的变化形式、替代物和修改形式。
在源极区与漏极区的内部形成硅锗材料。也就是说，在源极区与漏极区的被刻蚀区域内部外延生长硅锗材料，以形成多层结构。优选地使用P型杂质来掺杂硅锗材料。在一个具体实施例中，杂质是硼，并且其浓度在从约1×1019到约1×1020原子/cm3内。硅锗材料使沟道区处于压缩模式下。硅锗材料的晶格常数大于单晶硅的晶格常数。由于硅锗的晶格常数较大，所以这使得PMOS沟道区处于压缩模式下。在一个具体实施例中，该沟道区的长度比单晶硅沟道区的长度短约0.7-0.8％。
在一个优选实施例中，在形成硅锗材料的同时，对源极/漏极区进行原位掺杂。在一个具体实施例中，通过下述动作来提供本发明的源极/漏极区：使用选择性外延生长将硅锗材料沉积到源极区与漏极区中以填充被刻蚀的源极区与被刻蚀的漏极区，并且在沉积硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入硅锗材料中，以在沉积硅锗材料时的一部分时间期间掺杂硅锗材料。在一个优选实施例中，所述一部分时间与全部沉积时间相关联，或者基本等于全部沉积时间。根据实施例，已经使用某些预定条件提供了源极/漏极区。
仅仅作为示例，在约700摄氏度的温度下原位提供源极/漏极区内的掺杂剂杂质种类物。掺杂剂杂质种类物包括含硼杂质，根据一个具体实施例，其浓度在从约1×1019到约5×1020原子/cm3内。在一个具体实施例中，掺杂剂杂质种类物包括源自B2H6的硼种类物，其是P型杂质。在某些实施例中，源极/漏极区还包括在源极区与漏极区中的硅锗材料中进行P+型注入。根据实施例，源极/漏极区还经受了在从约1000至约1200摄氏度范围内的温度下对硅锗材料的快速热退火。此外，使用硅锗种类物(例如，含SiH4的种类物和含GeH4的种类物)的选择性外延生长仅发生在裸露的结晶硅表面上。在优选实施例中，上述的硅锗种类物可以和HCl种类物与H2种类物相结合。当然，本领域技术人员将认识到许多变化形式、替代物和修改形式。
如进一步示出的，器件具有形成在有源晶体管器件(例如MOS器件)之间的隔离区103。优选地使用浅槽隔离技术来制备隔离区。这种技术通常使用图案化、刻蚀以及用电介质材料(例如二氧化硅等材料)填充沟槽的技术。当然，本领域技术人员将认识到其它的变化形式、替代物和修改形式。可以在本说明书中尤其是在下文中，找到对用于制造CMOS器件的方法的进一步描述。
参考图2，根据本发明实施例制造CMOS集成电路器件的方法200被简要描述如下：
1.提供半导体衬底(步骤201)，所述半导体衬底例如是硅晶圆、绝缘体上硅；
2.形成浅槽隔离区(步骤203)；
3.在衬底的表面上形成栅极电介质层(步骤205)
4.在半导体衬底上形成栅极层；
5.对栅极层图案化，以形成含有多个边缘的NMOS栅极结构，并形成含有多个边缘的PMOS栅极结构；
6.在图案化的栅极层的多个边缘上形成轻掺杂漏极区和侧壁隔离物(步骤207)；
7.在NMOS栅极结构上形成电介质层以保护含有多个边缘的NMOS栅极结构，以及在PMOS栅极结构上形成电介质层以保护含有多个边缘的PMOS栅极结构；
8.使用电介质层作为保护层，邻近NMOS栅极结构同时刻蚀第一源极区与第一漏极区，并且邻近PMOS栅极结构刻蚀第二源极区与第二漏极区(步骤209)；
9.预处理被刻蚀的源极/漏极区；
10.遮盖NMOS区；
11.将硅锗材料沉积到第一源极区与第一漏极区中，以使得PMOS栅极结构的第一源极区和第一漏极区之间的沟道区处于压缩应变之下(步骤211)；
12.从NMOS区剥离掩模；
13.遮盖PMOS区；
14.将氮化硅材料沉积到第二源极区与第二漏极区中，以使得NMOS栅极结构的第二源极区和第二漏极区之间的沟道区处于拉伸应变之下(步骤213)；
15.在沉积硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入硅锗材料中，以在沉积硅锗材料时的一部分时间期间掺杂硅锗材料(步骤214)；
16.在栅极层和源极/漏极区上形成硅化物层(步骤215)；
17.在NMOS与PMOS晶体管器件上形成中间电介质层(步骤217)；
18.执行电接触(步骤219)；
19.执行后道工艺(步骤221)；以及
20.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的一种方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。在一个优选实施例中，该方法在将硅锗材料填充到与源极/漏极区相对应的凹陷区域时，提供原位掺杂工艺。在不背离权利要求的范围的条件下，在添加步骤、去除一个或多个步骤或者以不同次序提供一个或多个步骤的情况下，还可以提供其它的替代方法。本方法的其它细节可以在本说明书中尤其是在下文中找到。
图3-图6是示出了根据本发明实施例制造CMOS器件的方法的简化横截面示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图所示，该方法提供半导体衬底301，半导体衬底301例如是硅晶圆、绝缘体上硅。半导体衬底是单晶硅。在晶圆的表面上，硅取向在100方向。当然，可以有其它的变化形式、替代物和修改形式。该方法优选地在衬底内部形成隔离区。在一个具体实施例中，该方法在半导体衬底的一部分中形成浅槽隔离区303。使用图案化、刻蚀以及将电介质填充材料填充到沟槽区域中的技术来形成浅槽隔离区。取决于具体实施例，电介质填充材料通常是氧化物或氧化物与氮化物的组合。隔离区被用来隔离半导体衬底内部的有源区(active region)。
该方法在衬底表面上形成栅极电介质层305。取决于实施例，栅极电介质层优选为氧化物或氮氧化硅。根据具体实施例，栅极电介质层优选为10-20纳米或更少。该方法在半导体衬底上形成栅极层307。栅极层优选为多晶硅，该多晶硅已经使用原位掺杂或非原位注入技术进行掺杂。用于掺杂的杂质通常是硼、砷或磷，杂质浓度在从约1×1019到约1×1020原子/cm3的范围内。当然，本领域技术人员将认识到许多变化形式、替代物和修改形式。
参考图4，该方法对栅极层图案化以形成含有多个边缘的NMOS栅极结构401以及含有多个边缘的PMOS栅极结构403。该方法形成轻掺杂漏极区405、407，并且优选地在图案化栅极层的多个边缘上形成侧壁隔离物。根据实施例，也可以没有侧壁隔离物。通常使用注入技术来形成轻掺杂漏极区。对于PMOS器件来说，轻掺杂漏极区使用浓度范围在约1×1018到约1×1019原子/cm3之间的硼或BF2杂质。对于NMOS器件来说，轻掺杂漏极区使用浓度范围在约1×1018到约1×1019原子/cm3之间的砷杂质。该方法在NMOS栅极结构上形成电介质层以保护含有多个边缘的NMOS栅极结构。该方法还在PMOS栅极结构上形成电介质保护层以保护含有多个边缘的PMOS栅极结构。对PMOS器件和NMOS器件来说，电介质保护层优选为相同。另外，可以使用其它合适的材料来保护NMOS与PMOS栅极结构以及轻掺杂漏极区。
参考图5，该方法使用电介质层作为保护层，邻近NMOS栅极结构501同时刻蚀第一源极区与第一漏极区，并且邻近PMOS栅极结构503刻蚀第二源极区与第二漏极区。该方法使用包括含SF6或CF4的种类物和等离子环境的反应离子刻蚀技术。在一个优选实施例中，该方法对被刻蚀的源极/漏极区进行预处理工艺，该工艺保全被刻蚀的界面以充分保持含高质量硅的材料。根据一个具体实施例，对于90纳米的沟道长度来说，每个被刻蚀区域的深度在从约100埃到约1000埃的范围内，长度在从约0.1微米到约10微米的范围内，并且宽度在从约0.1微米到约10微米的范围内。根据另一具体实施例，对于65纳米的沟道长度来说，每个被刻蚀区域的深度在从约100埃到约1000埃的范围内，长度在从约0.1微米到约10微米的范围内，并且宽度在从约0.1微米到约10微米的范围内。
该方法遮盖NMOS区域，同时露出PMOS刻蚀区域。该方法将硅锗材料沉积到第一源极区和第一漏极区中，以使PMOS栅极结构的第一源极区与第一漏极区之间的沟道区处于压缩应变之下。使用原位掺杂技术来外延沉积硅锗。即，在生长硅锗材料的同时引入诸如硼之类的杂质。根据一个具体实施例，硼的浓度在从约1×1019到约1×1020原子/cm3的范围内。当然，可以有其它的变化形式、替代物和修改形式。
该方法从NMOS区域剥离掩模。该方法遮盖PMOS区域，同时露出NMOS刻蚀区域。该方法将碳化硅材料沉积到第二源极区和第二漏极区中，以使NMOS栅极结构的第二源极区与第二漏极区之间的NMOS沟道区处于拉伸应变之下。使用原位掺杂技术来外延沉积碳化硅。即，在生长碳化硅材料的同时引入诸如磷(P)或砷(As)之类的杂质。根据一个具体实施例，上述杂质的浓度在从约1×1019到约1×1020原子/cm3的范围内。当然，可以有其它的变化形式、替代物和修改形式。
为了完成根据本发明实施例的器件，该方法在栅极层和源极/漏极区上形成硅化物层601。硅化物层优选为覆盖在裸露的源极/漏极区与图案化栅极层的上表面上的含镍层，例如硅化镍层。也可以使用其它类型的硅化物层。这样的硅化物层硅化钛、硅化钨、硅化镍等。该方法在NMOS与PMOS晶体管器件上形成中间电介质层。该方法随后执行电接触。其它步骤包括执行后道工艺和所需的其它步骤。
上述步骤序列提供了根据本发明实施例的一种方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。在一个优选实施例中，该方法在将硅锗材料填充到与源极/漏极区相对应的凹陷区域时，提供原位掺杂工艺。在不背离权利要求的范围的条件下，在添加步骤、去除一个或多个步骤或者以不同次序提供一个或多个步骤的情况下，还可以提供其它的替代方法。
一种根据本发明实施例制造CMOS集成电路器件的方法可以简要描述如下：
1.提供半导体衬底，所述半导体衬底例如是硅晶圆、绝缘体上硅；
2.在半导体衬底上形成电介质层(例如，栅极氧化物或氮化物)；
3.在所述电介质层上形成栅极层(例如，多晶硅、金属)；
4.对栅极层图案化，以形成含有多个边缘(例如，多个侧面或边缘)的栅极结构；
5.在栅极结构上形成电介质层或多层，以保护含有多个边缘的栅极结构，其中所述电介质层小于1000埃；
6.使用所述电介质层作为保护层，邻近栅极结构刻蚀源极区与漏极区；
7.将硅锗材料沉积到所述源极区与漏极区中，以填充被刻蚀的源极区与被刻蚀的漏极区；
8.在沉积硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入硅锗材料中，以在沉积硅锗材料时的一部分时间期间对硅锗材料进行掺杂；
9.至少由形成在源极区与漏极区中的硅锗材料来使得源极区和漏极区之间的沟道区处于压缩应变之下；
10.在图案化栅极层上形成侧壁隔离物；以及
11.执行所需的其它步骤。
上述步骤序列提供了根据本发明实施例的一种方法。如图所示，该方法使用的步骤组合包括形成CMOS集成电路器件的方法。在一个优选实施例中，该方法在将硅锗材料填充到与源极/漏极区相对应的凹陷区域时，提供原位掺杂工艺。在不背离权利要求的范围的条件下，在添加步骤、去除一个或多个步骤或者以不同次序提供一个或多个步骤的情况下，还可以提供其它的替代方法。
图7是根据本发明另一实施例的另一CMOS器件的简化横截面示图。该图仅仅是一个示例，它不应不适当地限制权利要求的范围。本领域的普通技术人员将认识到许多变化形式、替代物和修改形式。如图所示，该器件是PMOS集成电路器件。另外，该器件还可以是NMOS等器件。该器件具有半导体衬底701(例如，硅、绝缘体上硅)，半导体衬底701包括表面区和形成在半导体衬底内部的隔离区703(例如，沟槽隔离)。在半导体衬底的表面区之上形成栅极电介质层705。在表面区的一部分之上形成PMOS栅极层707。根据一个具体实施例，栅极层优选为已经结晶的掺杂多晶硅。根据该具体实施例，掺杂剂通常是浓度在从约1×1019到约1×1020原子/cm3的范围内的杂质(例如硼)。
PMOS栅极层包括第一边缘709与第二边缘711。该器件具有在第一边缘附近形成的第一轻掺杂区域713和在第二边缘附近形成的第二轻掺杂区域715。该器件还具有在第一边缘与第一轻掺杂区域的一部分上形成的第一侧壁隔离物721以及在第二边缘与第二轻掺杂区域的一部分上形成的第二侧壁隔离物723。邻近第一侧壁隔离物形成半导体衬底的第一刻蚀区，并且邻近第二侧壁隔离物形成半导体衬底的第二刻蚀区。该器件具有形成在第一刻蚀区716内部的第一硅锗材料717以形成第一源极/漏极区，还具有形成在第二刻蚀区718内部的第二硅锗材料719以形成第二源极/漏极区。使用外延生长工艺来生长硅锗层。根据具体实施例，同样使用诸如硼之类的杂质来掺杂硅锗材料，杂质浓度在从约1×1019到约1×1020原子/cm3的范围内。
在第一硅锗材料和第二硅锗材料之间形成PMOS沟道区720。第一硅锗材料优选地具有高于表面区的第一表面725，并且第二硅锗材料优选地具有高于表面区的第二表面727。该器件具有覆盖在栅极层和源极/漏极区之上的硅化物层。硅化物层优选为覆盖在裸露的源极/漏极区与图案化栅极层的上表面上的含镍层，例如硅化镍层。当然，可以有其它的变化形式、替代物和修改形式。
在一个优选实施例中，在形成硅锗材料的同时，对源极/漏极区进行原位掺杂。在一个具体实施例中，通过下述动作来提供本发明的源极/漏极区：使用选择性外延生长将硅锗材料沉积到源极区与漏极区中以填充被刻蚀的源极区与被刻蚀的漏极区，并且在沉积硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入硅锗材料中，以在沉积硅锗材料时的一部分时间期间掺杂硅锗材料。在一个优选实施例中，所述一部分时间与全部沉积时间相关联，或者基本等于全部沉积时间。根据实施例，已经使用某些预定条件提供了源极/漏极区。
仅仅作为示例，在约700摄氏度的温度下原位提供源极/漏极区内的掺杂剂杂质种类物。掺杂剂杂质种类物包括含硼杂质，根据一个具体实施例，其浓度在从约1×1019到约5×1020原子/cm3内。在一个具体实施例中，掺杂剂杂质种类物包括源自B2H6的硼种类物，其是P型杂质。在某些实施例中，源极/漏极区还包括在源极区与漏极区中的硅锗材料中进行P+型注入。根据实施例，源极/漏极区还经受了在从1000至约1200摄氏度范围内的温度下对硅锗材料的快速热退火。此外，使用硅锗种类物(例如，含SiH4的种类物和含GeH4的种类物)的选择性外延生长仅发生在裸露的结晶硅表面上。在优选实施例中，上述的硅锗种类物可以和HCl种类物与H2种类物相结合。当然，本领域技术人员将认识到许多变化形式、替代物和修改形式。
尽管在上文中已经参照具体实施例进行了描述，但是可以有其它变化形式、替代物和修改形式。例如，本发明的技术使用硅锗填充材料对源极/漏极区进行原位掺杂。本发明还可以使用碳化硅材料对PMOS器件的源极/漏极区进行原位掺杂。另外，在权利要求的范围之内，还可以使用本发明的其它特征进行原位掺杂。应当理解这里描述的示例和实施例仅仅是出于说明的目的，本领域普通技术人员将能从中想到多种修改形式或变化形式，并且这些修改形式或变化形式在本发明以及权利要求的精神与范围内。

Claims (22)

1.一种用于形成半导体集成电路器件的方法，所述方法包括：
提供半导体衬底；
在所述半导体衬底上形成电介质层；
在所述电介质层上形成栅极层；
对所述栅极层图案化以形成含有多个边缘的栅极结构；
在所述栅极结构上形成电介质层以保护含有所述多个边缘的所述栅极结构；
使用电介质层作为保护层，邻近所述栅极结构来刻蚀源极区与漏极区；
使用选择性外延生长将硅锗材料沉积到所述源极区与所述漏极区中，以填充被刻蚀的源极区和被刻蚀的漏极区；
在沉积所述硅锗材料时的一部分时间期间，同时将掺杂剂杂质种类物引入所述硅锗材料中，以在沉积所述硅锗材料时的一部分时间期间对所述硅锗材料进行掺杂；以及
至少由形成在所述源极区与所述漏极区中的所述硅锗材料来使所述源极区和所述漏极区之间的沟道区处于压缩应变之下。
2.根据权利要求1所述的方法，其中所述电介质层小于300埃。
3.根据权利要求1所述的方法，其中所述沟道区的长度等于所述栅极结构的宽度。
4.根据权利要求1所述的方法，其中所述半导体衬底基本为硅材料。
5.根据权利要求1所述的方法，其中所述硅锗材料是单晶体。
6.根据权利要求1所述的方法，其中所述硅锗材料具有的硅/锗比为10∶90至20∶90。
7.根据权利要求1所述的方法，还包括在含有硅锗、栅极结构和多个边缘的所述半导体衬底上形成隔离物层。
8.根据权利要求7所述的方法，还包括对所述隔离物层进行各向异性刻蚀，以在所述栅极层的边缘上形成侧壁隔离物。
9.根据权利要求1所述的方法，其中使用外延反应器来提供所述沉积。
10.根据权利要求1所述的方法，其中所述压缩应变提高了所述沟道区中的空穴的迁移率。
11.根据权利要求1所述的方法，其中在约700摄氏度的温度下原位提供所述掺杂剂杂质种类物。
12.根据权利要求1所述的方法，其中所述掺杂剂杂质种类物包括含硼杂质，所述硼杂质的浓度在从约1×1019到约5×1020原子/cm3的范围内。
13.根据权利要求1所述的方法，其中所述掺杂剂杂质种类物包括源自B2H6的硼种类物。
14.根据权利要求1所述的方法，其中所述掺杂剂杂质种类物是P型的。
15.根据权利要求1所述的方法，还包括在所述源极区与所述漏极区中的所述硅锗材料中进行P+型注入。
16.根据权利要求1所述的方法，还包括在从1000摄氏度至约1200摄氏度范围内的温度下对所述源极区与所述漏极区中的所述硅锗材料执行快速热退火。
17.根据权利要求1所述的方法，其中所述选择性外延生长仅发生在裸露的结晶硅表面上。
18.根据权利要求1所述的方法，其中在沉积所述硅锗种类物时提供所述掺杂。
19.根据权利要求1所述的方法，其中在沉积所述硅锗种类物时活化所述掺杂剂杂质种类物。
20.根据权利要求1所述的方法，其中使用含SiH4的种类物与含GeH4的种类物来形成所述硅锗材料。
21.根据权利要求20所述的方法，其中所述含SiH4的种类物与含GeH4的种类物和HCl种类物与H2种类物相结合。
22.一种用于形成半导体集成电路器件的方法，所述方法包括：
提供半导体衬底，所述半导体衬底具有第一晶格常数；
在所述半导体衬底上形成电介质层；
在所述电介质层上形成栅极层；
对所述栅极层图案化以形成含有多个边缘的栅极结构；
在所述栅极结构上形成电介质层以保护含有所述多个边缘的所述栅极结构；
使用电介质层作为保护层，邻近所述栅极结构来刻蚀源极区与漏极区；
使用选择性外延生长将材料沉积到所述源极区与所述漏极区中，以填充被刻蚀的源极区和被刻蚀的漏极区；
在沉积填充材料时的一部分时间期间，同时将掺杂剂杂质种类物引入所述填充材料中，以在沉积所述填充材料时的一部分时间期间对所述填充材料进行掺杂，所沉积的填充材料具有第二晶格常数；以及
使所述源极区和所述漏极区之间的沟道区处于应变之下，所述应变沟道区至少与所述半导体衬底的所述第一晶格常数和形成在所述源极区与所述漏极区中的所述填充材料的所述第二晶格常数之间的差相关联。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011143942A1 (zh) * 2010-05-20 2011-11-24 清华大学 具有原位掺杂源漏的mos管结构及其形成方法
CN101859706B (zh) * 2009-04-08 2012-07-11 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
CN101958282B (zh) * 2009-07-16 2013-07-17 中芯国际集成电路制造(上海)有限公司 Ldmos的制造方法
CN103579186A (zh) * 2012-08-10 2014-02-12 台湾积体电路制造股份有限公司 连接通孔至器件
CN113690304A (zh) * 2020-05-18 2021-11-23 爱思开海力士有限公司 半导体器件以及用于制造其的方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100442476C (zh) * 2005-09-29 2008-12-10 中芯国际集成电路制造(上海)有限公司 用于cmos技术的应变感应迁移率增强纳米器件及工艺
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构
CN101226899A (zh) * 2007-01-19 2008-07-23 中芯国际集成电路制造(上海)有限公司 在硅凹陷中后续外延生长应变硅mos晶片管的方法和结构
US7833852B2 (en) * 2007-07-23 2010-11-16 Freescale Semiconductor, Inc. Source/drain stressors formed using in-situ epitaxial growth
CN101364545B (zh) 2007-08-10 2010-12-22 中芯国际集成电路制造(上海)有限公司 应变硅晶体管的锗硅和多晶硅栅极结构
CN102024761A (zh) * 2009-09-18 2011-04-20 中芯国际集成电路制造(上海)有限公司 用于形成半导体集成电路器件的方法
US8987099B2 (en) * 2011-12-20 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for thermal treatment with epitaxial SiCP thermal stability improvement
CN103308772B (zh) * 2012-03-16 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体检测电路及检测方法
CN103730420A (zh) * 2012-10-16 2014-04-16 中芯国际集成电路制造(上海)有限公司 Cmos晶体管的制作方法
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
JP6889048B2 (ja) * 2017-06-30 2021-06-18 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US35409A (en) * 1862-05-27 Improved composition for journal-boxes
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US6107653A (en) * 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6179973B1 (en) * 1999-01-05 2001-01-30 Novellus Systems, Inc. Apparatus and method for controlling plasma uniformity across a substrate
US6274894B1 (en) * 1999-08-17 2001-08-14 Advanced Micro Devices, Inc. Low-bandgap source and drain formation for short-channel MOS transistors
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
WO2001054175A1 (en) * 2000-01-20 2001-07-26 Amberwave Systems Corporation Low threading dislocation density relaxed mismatched epilayers without high temperature growth
US6277249B1 (en) * 2000-01-21 2001-08-21 Applied Materials Inc. Integrated process for copper via filling using a magnetron and target producing highly energetic ions
US6251242B1 (en) * 2000-01-21 2001-06-26 Applied Materials, Inc. Magnetron and target producing an extended plasma region in a sputter reactor
US6352629B1 (en) * 2000-07-10 2002-03-05 Applied Materials, Inc. Coaxial electromagnet in a magnetron sputtering reactor
US6406599B1 (en) * 2000-11-01 2002-06-18 Applied Materials, Inc. Magnetron with a rotating center magnet for a vault shaped sputtering target
US6563152B2 (en) * 2000-12-29 2003-05-13 Intel Corporation Technique to obtain high mobility channels in MOS transistors by forming a strain layer on an underside of a channel
US6514836B2 (en) * 2001-06-04 2003-02-04 Rona Elizabeth Belford Methods of producing strained microelectronic and/or optical integrated and discrete devices
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6730196B2 (en) * 2002-08-01 2004-05-04 Applied Materials, Inc. Auxiliary electromagnets in a magnetron sputter reactor
US6828211B2 (en) * 2002-10-01 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control
US20050145956A1 (en) * 2004-01-05 2005-07-07 Taiwan Semiconductor Manufacturing Co. Devices with high-k gate dielectric
CA2567156A1 (en) * 2004-05-17 2006-07-20 Cambrios Technology Corp. Biofabrication of transistors including field effect transistors
US20060115949A1 (en) * 2004-12-01 2006-06-01 Freescale Semiconductor, Inc. Semiconductor fabrication process including source/drain recessing and filling
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7226820B2 (en) * 2005-04-07 2007-06-05 Freescale Semiconductor, Inc. Transistor fabrication using double etch/refill process
US7718500B2 (en) * 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7446026B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductor, Inc. Method of forming a CMOS device with stressor source/drain regions
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
US20080283926A1 (en) * 2007-05-18 2008-11-20 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon within a strained cmos flow
US8574979B2 (en) * 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7622344B2 (en) * 2007-07-17 2009-11-24 United Microelectronics Corp. Method of manufacturing complementary metal oxide semiconductor transistors
KR20090032843A (ko) * 2007-09-28 2009-04-01 삼성전자주식회사 변형된 채널 에피층을 갖는 ｍｏｓ 트랜지스터, ｃｍｏｓ트랜지스터 및 상기 트랜지스터들의 제조방법들
US7838372B2 (en) * 2008-05-22 2010-11-23 Infineon Technologies Ag Methods of manufacturing semiconductor devices and structures thereof
US8222132B2 (en) * 2008-11-14 2012-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fabricating high-K/metal gate devices in a gate last process

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101859706B (zh) * 2009-04-08 2012-07-11 三菱电机株式会社 碳化硅半导体装置的制造方法及碳化硅半导体装置
CN101958282B (zh) * 2009-07-16 2013-07-17 中芯国际集成电路制造(上海)有限公司 Ldmos的制造方法
WO2011143942A1 (zh) * 2010-05-20 2011-11-24 清华大学 具有原位掺杂源漏的mos管结构及其形成方法
CN103579186A (zh) * 2012-08-10 2014-02-12 台湾积体电路制造股份有限公司 连接通孔至器件
CN113690304A (zh) * 2020-05-18 2021-11-23 爱思开海力士有限公司 半导体器件以及用于制造其的方法
CN113690304B (zh) * 2020-05-18 2024-02-13 爱思开海力士有限公司 半导体器件以及用于制造其的方法

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