JP5200476B2 - 半導体装置及びその製造方法 - Google Patents
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pチャネルMOSトランジスタでは、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られている。チャネル領域に圧縮応力を印加する具体例として、ソース/ドレイン領域に凹部を形成し、当該凹部内にエピタキシャル法によりSiGe層を埋め込む、いわゆるエンベディッド構造のトランジスタが提案されている(特許文献1を参照)。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、前記ゲート電極の側面に第1のサイドウォールを形成する工程と、前記第1のサイドウォールに隣接する前記半導体基板上に、第1の半導体層を形成する工程と、前記第1のサイドウォール上及び前記第1の半導体層上に第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとし、前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に、前記第1の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層を形成する工程とを含む。
本発明の半導体装置の製造方法の他の態様は、半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、前記ゲート電極の側面に第1のサイドウォールを形成する工程と、前記第1のサイドウォールに隣接する前記半導体基板上に、第1の半導体層を形成する工程と、前記第1のサイドウォール上及び前記第1の半導体層上に第2のサイドウォールを形成する工程と、前記第2のサイドウォールをマスクとし、前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、前記凹部に、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層を形成する工程とを含み、前記突出により最も突き出した前記第2の半導体層の部分は、前記半導体基板と接する。
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたチャネル領域と、前記ゲート電極の側面に形成されたサイドウォールと、前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第1の半導体層と、前記第1の半導体層と接し、前記半導体基板内に埋め込まれた第2の半導体層とを含み、前記第2の半導体層は、前記第1の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する。
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板に形成されたチャネル領域と、前記ゲート電極の側面に形成されたサイドウォールと、前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第1の半導体層と、前記第1の半導体層と接し、前記半導体基板内に埋め込まれた、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層とを含み、前記突出により最も突き出した前記第2の半導体層の部分は、前記半導体基板と接する。
本実施形態では、MOSトランジスタとしてpチャネルMOSトランジスタを例示する。
図1は、第1の実施形態によるpチャネルMOSトランジスタの構成を示す概略断面図である。
このpチャネルMOSトランジスタでは、例えば(001)面方位のシリコン基板1の素子分離領域に形成されたSTI素子分離構造2により、活性領域1Aが画定されている。活性領域1Aには、n型不純物が導入されてウェル10が形成されている。
第2のサイドウォール12は、シリコン窒化膜11bの表面からSiエピ層6上にかけて直接覆うように形成された薄いシリコン酸化膜12aと、シリコン酸化膜12aの表面を覆うように形成された(即ち、Siエピ層6の上方にシリコン酸化膜12aを介して形成された)シリコン窒化膜12bとから構成されている。
以上から、本実施形態では、SiGeエピ層9のGe濃度を高めたり、SiGeエピ層9間の間隔を狭めたりする方策を採ることなしに、チャネル領域1bに印加される圧縮応力を高め、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、トランジスタの動作速度を向上させることが可能となる。
このように、本実施形態のpチャネルMOSトランジスタでは、従来のものに比して、そのチャネル領域に印加される圧縮応力が2倍以上に高められることが判る。
以下、上記したpチャネルMOSトランジスタの具体的な製造方法について説明する。
図4及び図5は、第1の実施形態によるpチャネルMOSトランジスタの製造方法を工程順に示す概略断面図である。
詳細には、先ず、例えば(001)面方位のシリコン基板1を用意し、例えばSTI(Shallow Trench Isolation)法により、シリコン基板1の素子分離領域に素子溝1cを形成し、この素子溝1cを埋め込むようにCVD法等により絶縁膜、例えばシリコン酸化膜を堆積し、化学機械研磨(Chemical Mechanical Polishing:CMP)によりシリコン酸化膜を研磨して平坦化する。これにより、素子溝1cをシリコン酸化膜で充填してなるSTI素子分離構造2が形成される。STI素子分離構造2により、シリコン基板1で活性領域1Aが画定される。
次に、全面にCVD法等により多結晶シリコン膜(不図示)を例えば膜厚100nm程度に堆積する。この多結晶シリコン膜及びゲート絶縁膜3をリソグラフィー及び異方性ドライエッチングにより電極形状に加工し、活性領域1A上でゲート絶縁膜3を介したゲート電極4を形成する。
詳細には、先ず、ゲート電極4をマスクとして、活性領域1Aにp型不純物、ここではホウ素(B+)を加速エネルギー0.3keV、ドーズ量1×1014/cm2の条件でイオン注入し、ゲート電極4の両側における活性領域1Aの表層に一対のエクステンション領域7を形成する。なお、エクステンション領域7は、後述するアニール処理で不純物が活性化されて形成されるものであるが、ここでは図示の便宜上、形成されたものとしてエクステンション領域7を明示する。
詳細には、Siの選択エピタキシャル成長を行い、エクステンション領域7の表面に所定膜厚、ここでは10nm程度のSiエピ層6をせり上げ形成する。これはSiH4,HCl,H2の混合ガスを、処理温度を550℃〜700℃としたLPCVD法により供給することにより、Si面が露出している部分にのみSiエピ層6を選択的に形成することができる。このとき、ゲート電極4の上面にもSi面が露出しているため、同様にポリSi層6が形成される。必要に応じて、H2とHCl又はCl2との混合ガスにより、ゲート電極4上に成長したポリSi層6のみを選択的にエッチングする。例えば700℃において分圧20TorrのH2と分圧0.5TorrのHClとの混合ガスに曝露することでSiエピ層6は除去せずにゲート電極4上のポリSi層6のみをエッチングすることができる。
詳細には、先ず、例えばビスターシャルブチルアミノシラン及び酸素の混合ガスを用い、処理温度を400℃〜600℃としてCVD法によりシリコン酸化膜12aを例えば膜厚5nm程度に形成した後、Si2H6,SiH4等のSiソースガス及びNH3ガスの混合ガス、或いはビスターシャルブチルアミノシラン及びNH3ガスの混合ガスを用い、処理温度を400℃〜600℃としてCVD法によりシリコン窒化膜12bを例えば膜厚35nm程度に形成する。そして、シリコン窒化膜11b及びシリコン酸化膜11aの全面を異方性ドライエッチング(エッチバック)し、シリコン酸化膜12a及びシリコン窒化膜12bを第1のサイドウォール11の両側面上及びSiエピ層6の一部上のみに残す。これにより、シリコン酸化膜12a及びシリコン窒化膜12bが積層されて第2のサイドウォール12が形成される。ここで、シリコン酸化膜12aは当該エッチバックの際のシリコン窒化膜12bのエッチングストッパーとして機能するものである。シリコン窒化膜のみではシリコン基板1との間で十分なエッチング選択比を保持することができず、シリコン酸化膜12aを付加形成することによりシリコン窒化膜12bの所期の正確なエッチングが可能となる。第1及び第2のサイドウォール11,12からなる構造物をサイドウォール5とする。
詳細には、Siエピ層6を貫通しその下のソース/ドレイン領域8の上部を抉るように、異方性ドライエッチングにより例えば30nmの深さの凹部1aを形成する。このとき、ゲート電極4上のポリSi層6及びサイドウォール5の上部は、当該異方性ドライエッチングにより除去され、Siエピ層6は第2のサイドウォール12下のみに残存する。
詳細には、凹部1aをTMAH(テトラメチルアンモニウム)を用いてウェットエッチングする。具体例として、TMAH/H2Oを希釈濃度5%〜40%程度、温度30℃〜50℃程度として、10秒間〜3分間程度のウェットエッチングを行う。これにより、凹部1aは図5(a)の状態から更に10nm〜20nm程度、ここでは15nm程度深くエッチングされるとともに、その内壁側面がゲート電極4に向かって突出する形状とされ、当該内壁側面に(111)平坦面が形成される。本実施形態では、凹部1aを形成する前にエピSi層6が所定膜厚に調節して形成されており、このエピSi層6の存在により、凹部1aの内壁側面の突出頂点がチャネル領域1bの浅い部分に位置するように調節される。
詳細には、処理温度を500℃〜550℃としたCVD法で、H2,SiH4,GeH4,HCl,B2H6の混合ガスを供給することにより、Siの露出部分、即ち凹部1aの内壁にSiGeが選択的にエピタキシャル成長する。これにより、シリコン基板1の表面から上部が突出し、凹部1aの形状に倣って側面がゲート電極4へ向かって突出するように凹部1a内にSiGeエピ層9が形成される。SiGeエピ層9の突出の頂点9aは、チャネル領域1bの浅い所定部分に位置する。SiGeエピ層9は、Ge比率が例えば20%程度で濃度が1×1020/cm3程度のホウ素(B)を含有しており、シリコン基板1の表面から例えば高さ20nm程度***するように、ここでは70nm程度の厚みに形成される。
その後、活性化アニールを行い、導入された各不純物(エクステンション領域7、ソース/ドレイン領域8、SiGeエピ層9の各不純物を含む。)を電気的に活性化する。
詳細には、全面に金属、ここではNi(不図示)をスパッタ法等により例えば膜厚10nm〜20nm程度に堆積し、例えば300℃で急速アニール(Rapid Thermal Annealing:RTA)処理し、Niとゲート電極4の上部及びSiGeエピ層9の上部とを反応させる。これにより、Niとゲート電極4の上部及びSiGeエピ層9の上部にNiSiが形成される。その後、未反応のNiを例えば硫酸過酸化水素を用いた洗浄によって除去する。以上により、Niとゲート電極4の上部及びSiGeエピ層9の上部にNiSiからなるシリサイド層13をそれぞれ形成する。金属としては、Niの代わりに例えばNiにPtを含む合金を使用してもよい。
ここで更に、シリサイド層13に400℃〜500℃の熱処理を施すことにより、更なる低抵抗のシリサイド層を形成しても好適である。
ここで、第1の実施形態の変形例について説明する。
本例では、凹部1aの形成方法、及びその内壁側面の形状が第1の実施形態と異なる。なお、本例は、後述する第2〜第4の実施形態にも適用可能である。
図6は、第1の実施形態の変形例によるpチャネルMOSトランジスタの製造方法における主要工程を示す概略断面図である。
詳細には、Siエピ層6を貫通しその下のソース/ドレイン領域8の上部を抉るように、例えば化学ドライエッチング(CDE:等方性ドライエッチングの一種)により例えば45nmの深さの凹部1aを形成する。ここでは、例えばCF4とO2との混合ガスを用いたプラズマによりCDEを行う。
本実施形態では、第1の実施形態と同様にMOSトランジスタとしてpチャネルMOSトランジスタを例示するが、最終的なトランジスタ構造におけるサイドウォール5の構成が異なる点で相違する。なお、第1の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
図7は、第2の実施形態によるpチャネルMOSトランジスタの構成を示す概略断面図である。
本実施形態によるpチャネルMOSトランジスタは、第1の実施形態のそれと略同様の構成を有するが、サイドウォール5の代わりに、単層、ここではシリコン酸化膜のみからなるサイドウォール21が形成されている。
以下、上記したpチャネルMOSトランジスタの具体的な製造方法について説明する。
図8は、第2の実施形態によるpチャネルMOSトランジスタの製造方法における主要工程を示す概略断面図である。
詳細には、先ず、例えばリン酸を用いたウェットエッチングにより、第2のサイドウォール12のシリコン窒化膜12bを除去する。
次に、例えばHF水溶液を用いたウェットエッチングにより、第2のサイドウォール12のシリコン酸化膜12aを除去する。
次に、例えばリン酸を用いたウェットエッチングにより、第1のサイドウォール11のシリコン窒化膜11bを除去する。
次に、例えばHF水溶液を用いたウェットエッチングにより、第1のサイドウォール11のシリコン酸化膜11aを除去する。
詳細には、例えばビスターシャルブチルアミノシラン及び酸素の混合ガスを用い、処理温度を500℃〜550℃としてCVD法により全面にシリコン酸化膜(不図示)を例えば膜厚40nm〜80nm程度に堆積する。そして、このシリコン酸化膜の全面を異方性ドライエッチング(エッチバック)し、Siエピ層6を内包してSiGeエピ層9の一部を覆うようにゲート電極4の両側面のみにシリコン酸化膜を残す。これにより、サイドウォール21が形成される。
本実施形態では、MOSトランジスタとしてnチャネルMOSトランジスタを例示する。なお、第1の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
図9は、第3の実施形態によるnチャネルMOSトランジスタの構成を示す概略断面図である。
本実施形態によるpチャネルMOSトランジスタは、第1の実施形態のそれと略同様の構成を有するが、第1の実施形態のSiGeエピ層9の代わりに、SiCエピ層31が形成されている。
以上から、本実施形態では、SiCエピ層31のC濃度を高めたり、SiCエピ層31間の間隔を狭めたりする方策を採ることなしに、チャネル領域1bに印加される引張応力を高め、電流リークパスの発生やロールオフ特性の劣化等の問題を発生させることなく、トランジスタの動作速度を向上させることが可能となる。
本実施形態では、第1の実施形態における図4(a)〜図5(d)で示した製造方法において、図5(c)の工程のみ異なる。ここでは、図5(c)の工程に代わる本実施形態の工程のみを説明する。
図10は、第3の実施形態の変形例によるnチャネルMOSトランジスタの製造方法における主要工程を示す概略断面図である。
詳細には、処理温度を500℃〜550℃としたCVD法で、H2(水素), SiH4(モノシラン), SiH3CH3(モノメチルシラン), PH3(ホスフィン)の混合ガスを供給することにより、Siの露出部分、即ち凹部1aの内壁にSiCがエピタキシャル成長する。この際、絶縁膜上にもアモルファス或いはポリ状のSiCが成長する。その後、H2及びCl2の混合ガスで絶縁膜上のSiCを選択的にエッチングし、凹部1a内に成長したエピSiCのみを残す。これにより、選択的に凹部にのみエピSiCを形成することが可能である。一般に選択成長はHClガスを成長時に添加することで絶縁膜上の成長を抑制する方法が採られるが、SiCの場合には成長時に添加するHClがSiCの結晶性を大きく劣化させてしまうため、成長時のHCl同時添加は適当ではない。これにより、シリコン基板1の表面から上部が突出し、凹部1aの形状に倣って側面がゲート電極4へ向かって突出するように凹部1a内にSiCエピ層31が形成される。SiCエピ層31の突出の頂点31aは、チャネル領域1bの浅い所定部分に位置する。SiCエピ層31は、C比率が例えば1%程度で濃度が1×1020/cm3程度のリン(P)を含有しており、シリコン基板1の表面から例えば高さ20nm程度***するように、ここでは70nm程度の厚みに形成される。
本実施形態では、第3の実施形態と同様にMOSトランジスタとしてnチャネルMOSトランジスタを例示するが、最終的なトランジスタ構造におけるサイドウォール5の構成が異なる点で相違する。なお、第3の実施形態と同様の構成部材等については、同符号を記して詳しい説明を省略する。
図11は、第4の実施形態によるnチャネルMOSトランジスタの構成を示す概略断面図である。
本実施形態によるnチャネルMOSトランジスタは、第3の実施形態のそれと略同様の構成を有するが、サイドウォール5の代わりに、単層、ここではシリコン酸化膜のみからなるサイドウォール41が形成されている。
本実施形態では、先ず第3の実施形態と同様に、図4(a)〜図5(b)、図10の各工程を経る。その後、第2の実施形態の図8(a)及び図8(b)、図5(d)に示す工程、及び諸々の後工程を経て、nチャネルMOSトランジスタを完成させる。
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに隣接する前記半導体基板上に、第1の半導体層を形成する工程と、
前記第1のサイドウォール上及び前記第1の半導体層上に第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとし、前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、第2の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
次いで前記ゲート電極の側面に、第3のサイドウォールを形成する工程と
を更に含むことを特徴とする付記1に記載の半導体装置の製造方法。
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された前記第1の半導体層と、
前記第1の半導体層と接し、前記半導体基板内に埋め込まれた第2の半導体層と
を含むことを特徴とする半導体装置。
1A 活性領域
1a 凹部
1b チャネル領域
1c 素子溝
2 STI素子分離構造
3 ゲート絶縁膜
4 ゲート電極
5,21,41 サイドウォール
6 Siエピ層
7 エクステンション領域
8 ソース/ドレイン領域
9 SiGeエピ層
10 ウェル
11 第1のサイドウォール
11a,11a シリコン酸化膜
12 第2のサイドウォール
12a,12a シリコン窒化膜
13 シリサイド層
31 SiCエピ層
Claims (13)
- 半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに隣接する前記半導体基板上に、ノンドープの第1の半導体層を形成する工程と、
前記第1のサイドウォール上及びノンドープの前記第1の半導体層上に第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとし、ノンドープの前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、第2の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記凹部を形成する工程において、前記エッチングとして等方性エッチングを行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記凹部を形成する工程において、前記エッチングとして、ドライエッチングと、ウェットエッチングとを順次行うことを特徴とする請求項1に記載の半導体装置の製造方法。
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成されたノンドープの第1の半導体層と、
ノンドープの前記第1の半導体層と接し、前記半導体基板内に埋め込まれた第2の半導体層と
を含むことを特徴とする半導体装置。 - 前記第2の半導体層は、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする請求項4に記載の半導体装置。
- 半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに隣接する前記半導体基板上に、第1の半導体層を形成する工程と、
前記第1のサイドウォール上及び前記第1の半導体層上に第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとし、前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、前記第1の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第1の半導体層と、
前記第1の半導体層と接し、前記半導体基板内に埋め込まれた第2の半導体層と
を含み、
前記第2の半導体層は、前記第1の半導体層の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする半導体装置。 - 半導体基板上にゲート絶縁膜及びゲート電極を形成し、前記半導体基板にチャネル領域を形成する工程と、
前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
前記第1のサイドウォールに隣接する前記半導体基板上に、第1の半導体層を形成する工程と、
前記第1のサイドウォール上及び前記第1の半導体層上に第2のサイドウォールを形成する工程と、
前記第2のサイドウォールをマスクとし、前記第1の半導体層及び前記半導体基板をエッチングして凹部を形成する工程と、
前記凹部に、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層を形成する工程と
を含み、
前記突出により最も突き出した前記第2の半導体層の部分は、前記半導体基板と接することを特徴とする半導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板に形成されたチャネル領域と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記サイドウォールに接し、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高い位置に形成された第1の半導体層と、
前記第1の半導体層と接し、前記半導体基板内に埋め込まれた、前記半導体基板の格子定数より大きい格子定数を有し、側面が前記チャネル領域に向かって突出する形状を有する第2の半導体層と
を含み、
前記突出により最も突き出した前記第2の半導体層の部分は、前記半導体基板と接することを特徴とする半導体装置。 - 前記第2の半導体層の格子定数は、前記第1の半導体層の格子定数より大きいことを特徴とする請求項1又は8に記載の半導体装置の製造方法。
- 前記第2の半導体層の格子定数は、前記第1の半導体層の格子定数より大きいことを特徴とする請求項4又は9に記載の半導体装置。
- 前記第1の半導体層の上面は、前記半導体基板と前記ゲート絶縁膜との界面位置よりも高いことを特徴とする請求項6、8、10のいずれか1項に記載の半導体装置の製造方法。
- 前記第2の半導体層は、側面が前記チャネル領域に向かって突出する形状を有することを特徴とする請求項1に記載の半導体装置の製造方法。
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