JP2012019004A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにする。
【解決手段】半導体装置は、シリコンからなる半導体基板10に形成され、周囲を素子分離領域11により囲まれてなる第2の活性領域10bと、該第2の活性領域10b及び素子分離領域11の上に、ゲート絶縁膜13を介在させて形成されたゲート電極14とを有している。第2の活性領域10bには、ゲート電極14の両側方の領域が掘り込まれてなるリセス領域19cにp型シリコン混晶層21が形成されており、該p型シリコン混晶層21における素子分離領域11と接触する接触位置の上端21bは、第2の活性領域10bの上面におけるゲート絶縁膜13の下側部分よりも低い。
【選択図】図2
【解決手段】半導体装置は、シリコンからなる半導体基板10に形成され、周囲を素子分離領域11により囲まれてなる第2の活性領域10bと、該第2の活性領域10b及び素子分離領域11の上に、ゲート絶縁膜13を介在させて形成されたゲート電極14とを有している。第2の活性領域10bには、ゲート電極14の両側方の領域が掘り込まれてなるリセス領域19cにp型シリコン混晶層21が形成されており、該p型シリコン混晶層21における素子分離領域11と接触する接触位置の上端21bは、第2の活性領域10bの上面におけるゲート絶縁膜13の下側部分よりも低い。
【選択図】図2
Description
本発明は、半導体装置及びその製造方法に関し、特に、活性領域にシリコン混晶層を有する半導体装置及びその製造方法に関する。
近年、情報通信機器の発達に伴い、システムLSI(Sysytem Large Scale Integration)等の半導体装置に高い処理能力が求められている。このため、トランジスタの動作速度の高速化が図られている。例えば、n型MIS(Metal Insulator Semiconductor)トランジスタとp型MISトランジスタとから構成されるCMIS(Complementary Metal Insulator Semiconductor)トランジスタは低消費電力であることから、広く用いられており、その高速化は主として構造の微細化による。すなわち、CMISトランジスタの高速化は、半導体素子を加工するリソグラフィ技術の進歩に支えられている。しかしながら、近年、要求される加工寸法の最小値がリソグラフィに用いる光の波長以下となってきており、その結果、CMISトランジスタに対してより一層の微細化加工を施すことは困難となりつつある。
そこで、トランジスタの構造の微細化を図ることなく、トランジスタの性能を向上させる技術が求められている。その技術の1つとして、シリコン結晶を歪ませることによりキャリアの移動度を向上させるという歪シリコン技術がある。歪シリコン技術を用いたトランジスタは、バルクシリコンで構成されるトランジスタと比べて、大きいキャリア移動度を得られる可能性がある。よって、歪シリコン技術を用いたトランジスタは、構造の微細化を図ることなく性能を向上させることができる。
この歪シリコン技術を用いて、CMISトランジスタの電流駆動能力が向上するということが知られており、以下に示す技術が注目されている。すなわち、シリコン(Si)からなる半導体基板に形成されたCMISトランジスタのp型MISトランジスタ形成領域におけるソースドレイン領域にシリコンよりも格子定数が大きい材料を埋め込むと、p型MISトランジスタのチャネル領域に圧縮応力が印加される。このため、p型MISトランジスタのキャリア移動度を向上することができる。具体的には、CMISトランジスタにおけるp型MISトランジスタ形成領域のソースドレイン領域をシリコンよりも格子定数が大きいシリコンゲルマニウム(SiGe)等のシリコン混晶で形成する。これにより、p型MISトランジスタのチャネル領域を構成するシリコン結晶に圧縮応力が印加されるため、p型MISトランジスタのキャリア移動度(正孔の移動度)が大きくなる。その結果、CMISトランジスタにおけるp型MISトランジスタの電流駆動能力を改善することができる。
以下に、図8及び図9を参照しながら、従来の歪シリコン技術を用いて作製されたp型MISトランジスタを含む半導体装置を説明する。
図8及び図9(a)〜図9(d)に示すように、従来の半導体装置は、半導体基板110の上部に形成された素子分離領域111に囲まれると共に、チャネル幅方向に並んで配置された第1の活性領域110aと第2の活性領域110bとを有している。第1の活性領域110aには、p型ウェル領域112aが形成されており、第2の活性領域110bには、n型ウェル領域112bが形成されている。これにより、半導体基板110におけるn型MISトランジスタ形成領域NTrを構成する第1の活性領域110aには、p型ウェル領域112aを含むn型MISトランジスタが形成され、半導体基板110におけるp型MISトランジスタ形成領域PTrを構成する第2の活性領域110bには、n型ウェル領域112bを含むp型MISトランジスタが形成されている。
n型MISトランジスタ形成領域NTrのn型MISトランジスタには、第1の活性領域110aの上に、ゲート絶縁膜113及びゲート電極114が順次形成され、該ゲート電極114の両側面上にはサイドウォール118が形成されている。各サイドウォール118は、内側サイドウォール116と外側サイドウォール117とから構成される。具体的には、内側サイドウォール116はゲート電極114の側面上に設けられており、外側サイドウォール117は内側サイドウォール116を介してゲート電極114の側面上に設けられている。第1の活性領域110aの上部におけるゲート電極114の両側方には、n型エクステンション領域115aが設けられており、その外側で且つサイドウォール118の両側方には、n型ソースドレイン領域119aが設けられている。ここで、ゲート電極114の上部及びn型ソースドレイン領域119aの上部には、それぞれシリサイド層122が形成されている。なお、図8において、シリサイド層122を省略している。
p型MISトランジスタ形成領域PTrのp型MISトランジスタには、第2の活性領域110bの上に、ゲート絶縁膜113及びゲート電極114が順次形成され、該ゲート電極114の両側面上にはサイドウォール118が形成されている。ここでのサイドウォール118は、n型MISトランジスタ形成領域NTrにおけるサイドウォール118と同一の構成を有している。第2の活性領域110bの上部におけるゲート電極114の両側方には、p型エクステンション領域115bが設けられており、その外側で且つサイドウォール118の両側方には、p型ソースドレイン領域119bが設けられている。
さらに、図9(a)及び図9(d)に示すように、p型ソースドレイン領域119bの上には、p型シリコンゲルマニウム(SiGe)層121がエピタキシャル成長により形成されている。このとき、SiGe層121は、素子分離領域111との界面まで厚く形成されており、SiGe層における素子分離領域111との界面における上面の高さは、素子分離領域111の上面の高さよりも高く形成される。このため、素子分離領域111におけるSiGe層121との界面側の側面は、上端までSiGe層121と接している。また、n型MISトランジスタと同様に、ゲート電極114の上部及びp型SiGe層121の上部には、それぞれシリサイド層122が形成されている。
従来例に係る半導体装置のように、CMISトランジスタは、n型MISトランジスタとp型MISトランジスタとを有している。従って、CMISトランジスタにおいては、n型MISトランジスタとp型MISトランジスタとの双方が高い電流駆動能力を示すことが望ましい。
ところで、図8に示すように、CMISトランジスタは、通常、各MISトランジスタの周囲に素子分離領域が形成されている。従って、p型MISトランジスタにおいては、素子分離領域とSiGe層とからそれぞれに応力が加わる両者の境界部分に、応力集中部が形成されて複雑な歪みが生じる。この応力は、活性領域を構成するシリコン(Si)と素子分離領域を構成するシリコン酸化(SiO2)膜との熱膨張係数の差によって、製造プロセスの熱処理により複雑な挙動を示す。さらに、この歪みに起因して、低温での熱処理によってドーパントが異常拡散する。このため、ゲート長が小さくなると、活性領域におけるゲート電極の下側の端部においてリーク電流が増大するという問題がある。
具体的には、活性領域におけるゲート幅方向の端部と素子分離領域との界面に、SiGe層の応力によって活性領域が素子分離領域を外側に押し出す方向の力が作用する。しかしながら、ゲート電極の下側には、SiGe層が形成されていないため、活性領域におけるゲート電極の下側の端部と素子分離領域との界面には、活性領域と素子分離領域とを互いに引き離す方向の力が作用する。その結果、活性領域と素子分離領域との間の界面準位が増大して、高温時にはp型ソースドレイン領域にドーピングされた不純物の拡散が加速される現象、及び界面準位を介したキャリアの移動が発生する現象によって、互いに隣接するp型ソースドレイン領域同士の間の、特にスタンバイ時のリーク電流が増大するという問題がある。
本発明は、前記の問題を解決し、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた半導体装置において、電流駆動能力の向上とリーク電流の低下と図れるようにすることを目的とする。
前記の目的を達成するため、本発明は、半導体装置を、活性領域に設けるシリコン混晶層における該シリコン混晶層を囲む素子分離領域との接触部分の接触位置の上端を活性領域の上面(ゲート電極の下側部分)よりも低くする構成とする。
具体的に、本発明に係る半導体装置は、シリコンからなる半導体領域に形成され、周囲を素子分離領域により囲まれてなる第1の活性領域と、第1の活性領域及び素子分離領域の上に、第1のゲート絶縁膜を介在させて形成された第1のゲート電極とを備え、第1の活性領域には、第1のゲート電極の両側方の領域が掘り込まれてなる凹部に第1導電型のシリコン混晶層が形成されており、シリコン混晶層における素子分離領域と接触する接触位置の上端は、第1の活性領域の上面における第1のゲート絶縁膜の下側部分よりも低い。
本発明の半導体装置によると、シリコン混晶層における素子分離領域と接触する接触位置の上端は、第1の活性領域の上面における第1のゲート絶縁膜の下側部分よりも低いため、シリコン混晶層における素子分離領域との接触面積が小さくなる。このため、第1の活性領域におけるゲート幅方向の端部と素子分離領域との界面では、シリコン混晶層の応力によって第1の活性領域が素子分離領域を外側に押し出す方向の力が弱くなる。その結果、第1の活性領域と素子分離領域とを互いに引き離す方向の力も弱まるので、第1の活性領域にドーピングされた不純物の拡散や、界面準位を介したキャリアの移動等が抑制されるので、電流駆動能力が向上すると共にリーク電流を抑制することができる。
本発明の半導体装置において、シリコン混晶層は、第1のゲート電極側の側面が該第1のゲート電極の下側に突き出す凸部を有しており、シリコン混晶層における素子分離領域との接触位置の上端は、該凸部よりも低いことが好ましい。
このようにすると、シリコン混晶層の素子分離領域に対する応力を抑制したまま、シリコン混晶層における互いに対向する第1のゲート電極側の側面に形成された凸部によって、チャネル領域にゲート長方向の応力がより確実に印加されるようになる。
この場合に、半導体領域の上面の面方位は{100}であり、シリコン混晶層における凸部を構成する面の面方位は{111}面であってもよい。
本発明の半導体装置において、シリコン混晶層における素子分離領域との接触位置の上端は、シリコン混晶層における最も厚い部分の表面から深さ方向の2分の1の位置よりも低くてもよい。
このようにすると、シリコン混晶層における素子分離領域との接触面積を確実に小さくすることができる。
本発明の半導体装置において、シリコン混晶層は、第1のソースドレイン領域として形成され、第1の活性領域の上部における第1のゲート電極の両側方部分に、第1のソースドレイン領域と接続されて形成された第1導電型を有するエクステンション領域をさらに備え、シリコン混晶層における素子分離領域との接触位置の上端は、エクステンション領域よりも深くてもよい。
本発明の半導体装置において、第1のゲート電極におけるゲート長方向の両側面上に形成された絶縁膜からなるサイドウォールをさらに備えていてもよい。
本発明の半導体装置において、第1導電型のシリコン混晶層は、p型のシリコンゲルマニウムからなることが好ましい。
このようにすると、半導体装置は、ゲート長方向にチャネル領域の両側から圧縮応力が印加されるp型のトランジスタとなる。
この場合に、本発明の半導体装置は、半導体領域における第1の活性領域との間に素子分離領域を介在させて形成された第2の活性領域と、第2の活性領域及び素子分離領域の上に、第2のゲート絶縁膜を介在させて形成された第2のゲート電極とをさらに備え、第2の活性領域の上部には、第2導電型の不純物拡散層からなる第2のソースドレイン領域が形成されていてもよい。
また、本発明の半導体装置において、第1導電型のシリコン混晶層は、n型のシリコンカーバイドからなっていてもよい。
このようにすると、半導体装置は、ゲート長方向にチャネル領域の両側から引っ張り応力が印加されるn型のトランジスタとなる。
本発明の半導体装置において、シリコン混晶層における最も厚い部分は、第1の活性領域の上面における第1のゲート絶縁膜の下側部分よりも高くてもよい。
このようにすると、第1のゲート電極の下に形成されるチャネル領域に印加される応力を確実に生成することができる。
本発明に係る半導体装置の製造方法は、半導体領域に素子分離領域を選択的に形成することにより、活性領域を形成する工程(a)と、活性領域の上を含む素子分離領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程(b)と、少なくともゲート電極をマスクとして活性領域に対してエッチングを行って、該活性領域におけるゲート電極の両側方の領域にそれぞれ凹部を形成する工程(c)と、凹部に第1導電型のシリコン混晶層を形成する工程(d)とを備え、シリコン混晶層における素子分離領域と接触する接触位置の上端は、活性領域の上面におけるゲート絶縁膜の下側部分よりも低い。
本発明の半導体装置の製造方法によると、シリコン混晶層における素子分離領域と接触する接触位置の上端は、活性領域の上面におけるゲート絶縁膜の下側部分よりも低いため、シリコン混晶層における素子分離領域との接触面積が小さくなる。このため、活性領域におけるゲート幅方向の端部と素子分離領域との界面では、シリコン混晶層の応力によって活性領域が素子分離領域を外側に押し出す方向の力が弱くなる。その結果、活性領域と素子分離領域とを互いに引き離す方向の力も弱まるので、活性領域にドーピングされた不純物の拡散や、界面準位を介したキャリアの移動等が抑制されるので、電流駆動能力が向上すると共にリーク電流を抑制することができる。
本発明の半導体装置の製造方法は、工程(b)と工程(c)との間に、ゲート電極をマスクとして、活性領域に対して第1導電型の不純物を注入することにより、活性領域の上部にエクステンション領域を形成する工程(e)と、工程(e)よりも後に、ゲート電極におけるゲート長方向の両側面上に絶縁膜からなるサイドウォールを形成する工程(f)と、ゲート電極及びサイドウォールをマスクとして、活性領域に対して第1導電型の不純物を注入することにより、活性領域の上部に接合深さがエクステンション領域よりも深いソースドレイン領域を形成する工程(g)とをさらに備えていてもよい。
本発明の半導体装置の製造方法において、第1導電型のシリコン混晶層は、p型のシリコンゲルマニウムからなることが好ましい。
本発明に係る半導体装置によると、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた場合に、電流駆動能力の向上とリーク電流の低下とを図ることができる。
本発明の一実施形態について説明する。なお、本発明は、以下に示す一実施形態に限定されない。例えば、半導体装置の構成材料は以下に示す材料に限定されず、膜厚及び濃度等もそれぞれ以下に示す数値に限定されない。また、成膜方法及びエッチング方法等も以下に示す方法に限定されない。
(一実施形態)
本発明の一実施形態に係る半導体装置について図1〜図3を参照しながら説明する。
本発明の一実施形態に係る半導体装置について図1〜図3を参照しながら説明する。
図1、図2(a)〜図2(d)、図3(a)及び図3(b)に示すように、本実施形態に係る半導体装置は、半導体基板10の上部に形成された素子分離領域11に囲まれると共に、チャネル幅方向に並んで配置された第1の活性領域10aと第2の活性領域10bとを有している。第1の活性領域10aには、p型ウェル領域12aが形成されており、第2の活性領域10bには、n型ウェル領域12bが形成されている。これにより、半導体基板10におけるn型MISトランジスタ形成領域NTrを構成する第1の活性領域10aには、p型ウェル領域12aを含むn型MISトランジスタが形成され、半導体基板10におけるp型MISトランジスタ形成領域PTrを構成する第2の活性領域10bには、n型ウェル領域12bを含むp型MISトランジスタが形成されている。
図1、図2(a)及び図2(c)に示すように、n型MISトランジスタ形成領域NTrのn型MISトランジスタには、第1の活性領域10aの上に、ゲート絶縁膜13及びゲート電極14が順次形成され、該ゲート電極14の両側面上には2層の絶縁膜からなるサイドウォール18が形成されている。例えば、各サイドウォール18は、内側サイドウォール16と外側サイドウォール17とから構成される。具体的には、断面L字状の内側サイドウォール16はゲート電極14の両側面上に設けられており、外側サイドウォール17は内側サイドウォール16を介してゲート電極14の両側面上に設けられている。
第1の活性領域10aの上部におけるゲート電極14の両側方部分には、n型エクステンション領域15aが形成されている。さらに、n型エクステンション領域15aの両外側の領域には、該n型エクステンション領域15aと接続されると共に、その接合深さがn型エクステンション領域15aよりも深いn型ソースドレイン領域19aが形成されている。また、ゲート電極14の上部及びn型ソースドレイン領域19aの上部には、それぞれシリサイド層22が形成されている。なお、図1においては、シリサイド層22を省略している。
ここで、ゲート絶縁膜13には、例えば厚さが2nm〜4nm程度の酸化シリコン(SiO2)を用いることができる。ゲート電極14には、例えば厚さが50nm〜100nm程度のポリシリコンを用いることができる。内側サイドウォール16は、例えば酸化シリコンを用いることができ、外側サイドウォール17は、例えば窒化シリコン(SiN)を用いることができる。なお、ゲート絶縁膜には、いわゆるhigh−k膜と呼ばれる高誘電率絶縁膜、例えば比誘電率が8以上の酸化ハフニウム(HfO2)又は窒素添加ハフニウムシリケート(HfSiON)等を用いてもよく、この場合には、ゲート電極14として、ゲート絶縁膜13の上に形成された窒化タンタル(TaN)又は窒化チタン(TiN)等の金属膜と、該金属膜の上に形成されたポリシリコン等のシリコン膜とからなる積層膜を用いることが好ましい。
また、n型エクステンション領域15aには、ヒ素(As)等のn型不純物がドープされており、そのドーズ量は1×1015/cm2〜1×1016/cm2程度である。n型ソースドレイン領域19aにも、ヒ素(As)等のn型不純物がドープされており、そのドーズ量は1×1016/cm2程度である。また、シリサイド層22は、例えば厚さが20nm程度のニッケルシリサイド(NiSi)により構成されている。
図1、図2(a)及び図2(d)に示すように、p型MISトランジスタ形成領域PTrのp型MISトランジスタには、第2の活性領域10bの上に、n型MISトランジスタと同一材料からなるゲート絶縁膜13及びゲート電極14が順次形成されている。ゲート電極14の両側面上には、n型MISトランジスタと同一構成の内側サイドウォール16と外側サイドウォール17とからなるサイドウォール18が形成されている。
第2の活性領域10bの上部におけるゲート電極14の両側方部分には、p型エクステンション領域15bが形成されている。さらに、p型エクステンション領域15bの両外側の領域には、該p型エクステンション領域15bと接続されると共に、その接合深さがp型エクステンション領域15bよりも深いp型ソースドレイン領域19bが形成されている。また、n型MISトランジスタと同様に、ゲート電極14の上部にはシリサイド層22が形成されている。
p型エクステンション領域15bには、ボロン(B)等のp型不純物がドープされており、そのドーズ量は1×1015/cm2〜1×1016/cm2程度である。p型ソースドレイン領域19bにも、ボロン(B)等のp型不純物が注入されており、そのドーズ量は例えば1×1016/cm2程度である。
さらに、図2(d)に示すように、p型MISトランジスタにおいては、p型ソースドレイン領域19bの上部に、p型シリコン混晶層21がエピタキシャル成長によりその最上面(最も高い位置にある上面)が半導体基板10の主面(ゲート絶縁膜13の直下に位置する半導体基板10の表面)よりも高くなるように形成されている。
p型シリコン混晶層21は、シリコン(Si)よりも大きい格子定数を有するシリコン混晶(例えばSiGe)からなり、圧縮応力をゲート長方向に生じさせる。また、p型シリコン混晶層21は、120nm程度を有しており、重量比でシリコン(Si)に対して20%〜30%程度のゲルマニウム(Ge)を含んでいる。なお、p型シリコン混晶層21における少なくともゲート電極14側の側面は、その面方位がシリコン結晶の{111}面であり、ゲート電極14側に突き出す凸部21aを有している。以下、凸部21aと該凸部21aを形成するリセス領域(後述)の壁面の付き出し部をΣ先端部とも呼ぶ。
p型シリコン混晶層21にも、ボロン(B)等のp型不純物が、例えば1×1016/cm2程度にドープされている。すなわち、p型シリコン混晶層21におけるp型不純物の濃度は、p型ソースドレイン領域19bにおけるp型不純物の濃度と同程度であることが好ましい。このように、p型ソースドレイン領域19bの内部すなわち上部に、p型シリコン混晶層21が形成されているため、p型MISトランジスタのチャネル領域にはゲート長方向の圧縮応力が印加される。これにより、p型MISトランジスタにおけるキャリア移動度(正孔の移動度)の向上を図ることができる。従って、本実施形態においては、p型MISトランジスタにおける電流駆動能力を向上することができる。なお、図2(c)に示すように、p型シリコン混晶層21は、p型ソースドレイン領域19bにのみ形成されており、n型MISトランジスタを構成するn型ソースドレイン領域19aには形成されない。
本実施形態の特徴して、図3(a)及び図3(b)に示すように、本実施形態に係る半導体装置においては、p型シリコン混晶層21における素子分離領域11と接触する界面での接触位置の上端21bは、第2の活性領域10bの上面におけるゲート絶縁膜13の下側部分よりも低くなるように形成されている。その上、本実施形態に係る半導体装置におけるp型シリコン混晶層21の素子分離領域11との接触位置の上端21bは、Σ先端部である凸部21aよりも低い位置に形成されている。さらに、該接触位置の上端21bは、p型シリコン混晶層21の最も厚い部分の表面から深さ方向の2分の1よりも低い位置に形成されている。また、該接触位置の上端21bは、p型エクステンション領域15bの接合面よりも深く形成されている。また、該接触位置の上端21bは、素子分離領域11の上面よりも低い位置に形成されており、素子分離領域11のp型シリコン混晶層21との界面側の側面の上部には、p型シリコン混晶層21が形成されておらず、p型シリコン混晶層21と接していない。これに対し、p型シリコン混晶層21の上面は、素子分離領域11から第2の活性領域10bの内側、すなわち中央部に向けて高くなるように形成されている。なお、本発明において、p型シリコン混晶層21は、その上のシリサイド層22を含まない。
上述したように、p型MISトランジスタのp型ソースドレイン領域19bの上部に設けたp型シリコン混晶層21は、チャネル領域に対する圧縮応力をゲート長方向に生じさせる半導体膜である。
本実施形態においては、図2(d)及び図3(a)に示すように、p型シリコン混晶層21の表面は、ファセットが形成されることにより基板面から傾斜した傾斜面となる。これは、p型シリコン混晶層21をエピタキシャル成長する際に、結晶の表面エネルギーが最小となるように面方位における低指数面にファセットが優先的に形成されるからである。なお、p型シリコン混晶層21を、素子分離領域11との界面において薄く成長させるには、例えば、成長時の堆積レート(デポレート)を下げ、且つ塩化水素(HCl)の供給量を増やす条件にするとよい。すなわち、p型シリコン混晶層21における素子分離領域11との界面における成長レートは、ファセット面での形成とデポレートとが選択性の競合を示す。従って、シリコン結晶の面方位における{111}面が形成されるような条件とすることにより、p型シリコン混晶層21の成長レートを遅くすることができ、その結果、p型シリコン混晶層21における素子分離領域11との界面での膜厚を薄くすることができる。これにより、本実施形態に係るp型シリコン混晶層21は、素子分離領域11との界面において生成される核密度が下がり、その膜厚が薄くなる。
このように、本実施形態に係るp型MISトランジスタにおいては、p型ソースドレイン領域19bに形成されたp型シリコン混晶層21から素子分離領域11に印加される圧縮応力を抑制することができる。
この効果について、図8及び図9(a)〜図9(d)に示した従来の半導体装置と比較しながら、以下に説明する。
従来の半導体装置においては、p型MISトランジスタのp型ソースドレイン領域119bにp型SiGe層121が形成されていることから、p型MISトランジスタのチャネル領域にはゲート長方向から圧縮応力が印加される。従って、p型MISトランジスタにおけるキャリア移動度を向上することができる。しかしながら、圧縮応力を有するp型SiGe層121から素子分離領域111に印加される応力を抑制することができない。このため、p型MISトランジスタのドーパントの異常拡散が発生して、該p型MISトランジスタに、ソースにおけるオフリーク電流の増大を招く。
これに対し、本実施形態に係る半導体装置は、従来の半導体装置と同様に、p型MISトランジスタにおけるp型ソースドレイン領域19bにp型シリコン混晶層21を設けている。しかしながら、本実施形態においては、p型シリコン混晶層21における素子分離領域11との接触位置の上端21bを、第2の活性領域10bの上面におけるゲート電極14の下側部分よりも低くなるように、すなわち素子分離領域11との接触部分が薄くなるように形成している。
このように、本実施形態においては、素子分離領域11からの応力の少なくとも一部を、p型シリコン混晶層21における端部の膜厚を薄く形成することによって相殺することができる。すなわち、p型シリコン混晶層21及び素子分離領域11からの複合的な応力がp型MISトランジスタのチャネル領域に印加されることを抑制することができる。
従って、本実施形態に係る半導体装置は、p型MISトランジスタの電流駆動能力を向上させることができるだけでなく、p型MISトランジスタのソースにおけるオフリーク電流の増大を抑制することができる。
なお、p型シリコン混晶層21における素子分離領域11との接触位置の上端21bは、ゲート電極14側の凸部21aよりも低いことが好ましい。
また、シリサイド層22の厚さが20nm程度であり、p型シリコン混晶層21の厚さが120nm程度であることを考慮すると、p型シリコン混晶層21の素子分離領域11との接触位置の上端21bの深さは10nm〜60nm程度であればよい。これにより、第1の活性領域10aと第2の活性領域10bとの絶縁性を確保しつつ、素子分離領域11からの応力がp型MISトランジスタのチャネル領域に印加されることを防止できる。
以上をまとめると、本実施形態に係る半導体装置は、p型MISトランジスタのp型ソースドレイン領域19bにp型シリコン混晶層21を形成し、さらに、p型シリコン混晶層21における素子分離領域11との接触部分の厚さを薄く形成している。言い換えれば、p型シリコン混晶層21の表面の高さを、素子分離領域11と接する端部から第2の活性領域10bの中央部に向けて厚くなるように形成している。これにより、p型MISトランジスタにおける駆動電流能力の向上を図る共に、p型MISトランジスタにおけるスタンバイ時のリーク電流を抑制することができる。
(一実施形態の製造方法)
以下、前記のように構成された半導体装置の製造方法について図4及び図5を参照しながら説明する。
以下、前記のように構成された半導体装置の製造方法について図4及び図5を参照しながら説明する。
まず、図4(a1)及び図4(a2)に示す工程において、例えば、リソグラフィ法により、半導体基板10の上に素子分離領域形成用のパターンを有するレジストマスク(図示せず)を形成し、形成したレジストマスクを用いて半導体基板10にエッチングを行って、深さが200nm〜300nm程度のトレンチを形成する。その後、例えば化学気相堆積(CVD)法により、堆積温度を800℃〜900℃程度に設定して、形成されたトレンチを含む半導体基板10の上に、膜厚が100nm〜150nm程度のシリコン酸化膜を堆積する。続いて、必要に応じて、例えば900℃〜1000℃のアニールを施し、その後、シリコン酸化膜に対して平坦化処理を行う。この平坦化処理により、半導体基板10の上面のうちn型MISトランジスタ形成領域NTr及びp型MISトランジスタ形成領域PTrが露出する一方、トレンチ内に堆積したシリコン酸化膜が残存する。これにより、絶縁性の素子分離領域11が形成されると共に、n型MISトランジスタ形成領域NTrにおいては、素子分離領域11に囲まれた半導体基板10からなる第1の活性領域10aが形成される。これと同様に、p型MISトランジスタ形成領域PTrにおいても、素子分離領域11に囲まれた半導体基板10からなる第2の活性領域10bが形成される。
次に、図4(b1)及び図4(b2)に示す工程において、半導体基板10のn型MISトランジスタ形成領域NTrに、ボロン(B)等のp型不純物を選択的に注入してp型ウェル領域12aを形成する。続いて、半導体基板10のp型MISトランジスタ形成領域PTrに、ヒ素(As)等のn型不純物を選択的に注入してn型ウェル領域12bを形成する。その後、半導体基板10の上面の全体に、例えば熱酸化法を用いて、膜厚が2nm〜4nmのシリコン酸化膜を形成する。続いて、CVD法により、シリコン酸化膜の上に膜厚が50nm〜100nmのポリシリコン膜を形成する。その後、リソグラフィ法及びドライエッチング法により、形成されたポリシリコン膜及びシリコン酸化膜を所望のゲート電極パターンにパターニングする。すなわち、第1の活性領域10a及び第2の活性領域10bの上に、それぞれシリコン酸化膜からゲート絶縁膜13を形成し、ポリシリコン膜からゲート電極14を形成する。なお、上述したように、ゲート絶縁膜13には、酸化シリコンに代えて高誘電率絶縁膜を用いてもよい。さらに、ゲート絶縁膜13に高誘電率絶縁膜を用いる場合には、ゲート電極14には金属膜とシリコン膜との積層構造を用いることが好ましい。
次に、図5(a1)及び図5(a2)に示す工程において、リソグラフィ法により、第2の活性領域10bを覆う第1のマスク(図示せず)を形成し、形成した第1のマスクとn型MISトランジスタ形成領域NTrのゲート電極14とをマスクとして、注入エネルギーが例えば2keV〜5keVで、ドーズ量が例えば1×1015/cm2〜1×1016/cm2のヒ素等のn型不純物を第1の活性領域10aに注入する。これにより、第1の活性領域10aにおけるゲート電極14の両側方の領域に、それぞれ接合深さが浅いn型エクステンション領域15aが形成される。その後、第1のマスクを除去する。続いて、リソグラフィ法により、第1の活性領域10aを覆う第2のマスク(図示せず)を形成し、形成した第2のマスクとp型MISトランジスタ形成領域PTrのゲート電極14とをマスクとして、注入エネルギーが例えば2keV〜5keVで、ドーズ量が例えば1×1015/cm2〜1×1016/cm2のボロン等のp型不純物を第2の活性領域10bに注入する。これにより、第2の活性領域10bにおけるゲート電極14の両側方の領域に、それぞれ接合深さが浅いp型エクステンション領域15bが形成される。その後、第2のマスクを除去する。ここでも、n型エクステンション領域15aとp型エクステンション領域15bとの形成順序は特に問われない。続いて、CVD法により、半導体基板10の上にゲート絶縁膜13及びゲート電極14を覆うように全面にわたって、例えば膜厚が10nmのシリコン酸化膜と膜厚が50nmのシリコン窒化膜とを順次堆積する。その後、堆積したシリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを行う。これにより、ゲート電極14の両側面上にサイドウォール18が形成される。すなわち、シリコン酸化膜から断面形状がL字状である内側サイドウォール16がゲート電極14の両側面上に形成され、これと同時に、シリコン窒化膜から外側サイドウォール17が内側サイドウォール16を介してゲート電極14の両側面上に形成される。
続いて、リソグラフィ法により、第2の活性領域10bを覆う第3のマスク(図示せず)を形成し、形成した第3のマスクとn型MISトランジスタ形成領域NTrにおけるゲート電極14及びサイドウォール18とをマスクとして、注入エネルギーが例えば30keVで、ドーズ量が例えば1×1016/cm2のヒ素等のn型不純物を第1の活性領域10aにおけるサイドウォール18の両側方の領域に注入する。これにより、第1の活性領域10aにおけるサイドウォール18の両側方であって接合深さがn型エクステンション領域15aよりも深いn型ソースドレイン領域19aをそれぞれ形成する。その後、第3のマスクを除去する。続いて、リソグラフィ法により、第1の活性領域10aを覆う第4のマスク(図示せず)を形成し、形成した第4のマスクとp型MISトランジスタ形成領域PTrにおけるゲート電極14及びサイドウォール18とをマスクとして、注入エネルギーが例えば30keVで、ドーズ量が例えば1×1016/cm2のボロン等のp型不純物を第2の活性領域10bにおけるサイドウォール18の両側方の領域に注入する。これにより、第2の活性領域10bにおけるサイドウォール18の両側方であって接合深さがp型エクステンション領域15bよりも深いp型ソースドレイン領域19bをそれぞれ形成する。その後、第4のマスクを除去する。なお、n型ソースドレイン領域19aとp型ソースドレイン領域19bとの形成順序は特に問われない。
次に、図5(b1)及び図5(b2)に示す工程において、例えばCVD法により、半導体基板10の全面に、酸化シリコン又は窒化シリコン等からなるハードマスク形成膜を堆積する。例えば、図2に示すように、外側サイドウォール17をそのまま残存させる場合には、酸化シリコンからなるハードマスク形成膜を形成し、また、外側サイドウォール17を除去し内側サイドウォール16のみ残存させる場合には、窒化シリコンからなるハードマスク形成膜を形成することが望ましい。その後、リソグラフィ法及びエッチング法により、ハードマスク形成膜からn型MISトランジスタ形成領域NTrの第1の活性領域10aを覆い、p型MISトランジスタ形成領域PTrの第2の活性領域10bを露出する開口パターンを有するハードマスクを形成する。続いて、形成したハードマスクとp型MISトランジスタ形成領域PTrにおけるゲート電極14及びサイドウォール18とをマスクとして、p型MISトランジスタ形成領域PTrの第2の活性領域10bに対して、例えば臭化水素(HBr)と四フッ化炭素(CF4)とをエッチングガスとする異方性のドライエッチングを行う。続いて、ハードマスクを残したまま、水酸化テトラメチルアンモニウム(TMAH)溶液をエッチャントとする異方性のウェットエッチングを行う。これにより、p型MISトランジスタのp型ソースドレイン領域19bの上部に、p型シリコン混晶層を形成するための凹部であるリセス領域19cが形成される。なお、図示はしていないが、このエッチング工程により、素子分離領域11における各上端の角部が丸くエッチングされる場合がある。エッチングによって形成されたリセス領域19cは、その壁面がシリコン結晶の面方位の{111}面となり、該壁面のほぼ中央部がサイドウォール18の下方においてゲート電極側に突き出すΣ先端部が形成される。この場合、Σ先端部の先端位置は、半導体基板10の上面、すなわち第2の活性領域10bの上面におけるゲート絶縁膜13の下側部分から18nm〜23nm程度の深さが好ましく、ここでは20nmとしている。
なお、半導体基板10に形成されるリセス領域19cは、エッチングガスにHBr及びCF4を用いる異方性ドライエッチングと、エッチングガスにCF4を用いる等方性ドライエッチングと、エッチャントにTMAH溶液を用いる異方性ウェットエッチングとを適宜組み合わせて行ってもよい。例えば、リセス領域19cの形成には、HBr及びCF4を用いる異方性ドライエッチングのみでもよく、上述した工程のように、異方性ドライエッチングに異方性ウェットエッチングを組み合わせてもよい。また、異方性ドライエッチングにCF4を用いる等方性ドライエッチングを組み合わせてもよい。図6に異方性ドライエッチングと等方性ドライエッチングとを組み合わせた場合の断面構成を示す。この場合に、さらに異方性ウェットエッチングを組み合わせてもよい。すなわち、例えば半導体基板10の主面の面方位が{100}面であるシリコン基板を用いた場合には、Σ先端部を含む{111}面の壁面が形成されるエッチング法を採用すればよい。なお、リセス領域19cの深さは、例えば50nm〜80nmである。
その後、ハードマスクを残した状態で、例えば減圧熱CVD法を用いて、p型MISトランジスタ形成領域PTrの第2の活性領域10bに形成されたリセス領域19cに、p型のシリコン混晶、例えばシリコンゲルマニウム(SiGe)をエピタキシャル成長する。シリコン混晶がSiGeである場合には、ゲルマニウム(Ge)のソースガスとしてゲルマン(GeH4)等を用いることができる。このとき、p型の不純物であるボロン(B)をドーピングするため、ジボラン(B2H6)ガスを供給しながら、シリコン混晶をエピタキシャル成長することが好ましい。これにより、リセス領域19cにp型シリコン混晶層21が形成され、形成されたp型シリコン混晶層21は第2の活性領域10bの一部、すなわちp型ソースドレイン領域19bの一部となる。形成されたp型シリコン混晶層21は120nm程度の厚さを有し、p型シリコン混晶層21におけるGeの濃度は20重量%〜30重量%程度である。
ここで、p型シリコン混晶層21を素子分離領域11との界面で薄く成長させる一例として、成長時のデポレートを下げる一方、塩化水素(HCl)の供給量を増やす条件にするとよい。例えば、SiGe混晶をエピタキシャル成長する条件として、温度は600℃〜800℃とし、ゲルマニウム(Ge)のソースガスであるGeH4等の流量は14ml/min(標準状態)〜40ml/min(標準状態)程度とし、ジクロロシランの流量は10ml/min(標準状態)〜40ml/min(標準状態)とする。また、HClガスの流量は20ml/min(標準状態)〜120ml/min(標準状態)の範囲が好ましく、本実施形態においては、温度を650℃、ジクロロシランの流量を25ml/min(標準状態)、GeH4を20ml/min(標準状態)及びHClを100ml/min(標準状態)としている。これにより、シリコンゲルマニウムの素子分離領域11近傍でのデポレートが下がるため、p型シリコン混晶層21は、素子分離領域11との界面での膜厚が薄くなる。
その後、ハードマスクを除去し、半導体基板10に対して温度が800℃で10分間の熱処理を行う。この熱処理により、各エクステンション領域15a、15b並びに各ソースドレイン領域19a、19b及びp型シリコン混晶層21にドープされたn型不純物及びp型不純物がそれぞれ活性化される。
続いて、例えばスパッタ法により、半導体基板10の上にゲート電極14、サイドウォール18及びp型シリコン混晶層21を覆うように、厚さが20nm程度のニッケル(Ni)膜を堆積する。その後、半導体基板10に対して温度が500℃の窒素雰囲気で10秒間の熱処理を行う。これにより、n型MISトランジスタにおけるn型ソースドレイン領域19aの上部と、p型MISトランジスタにおけるp型ソースドレイン領域(p型混晶層21)の上部と、ゲート電極14の上部とに、ニッケルシリサイド(NiSi)が形成される。続いて、素子分離領域11の上及びサイドウォール18の上に未反応の状態で残存するニッケル膜を酸性溶液等で除去し、その後、シリサイドを安定化させるための熱処理を行う。これにより、n型ソースドレイン領域19aの上部とp型シリコン混晶層21の上部とゲート電極14の上部とに、膜厚が20nm程度のシリサイド層22が形成される。なお、本実施形態の特徴として、p型シリコン混晶層21における素子分離領域11との境界部の上面は、第2の活性領域10bの上面よりも低く形成される。このとき、p型混晶層21の素子分離領域11との接触位置の上端21bの深さは10nm〜60nm程度となるように、p型シリコン混晶層21を形成することが好ましい。
なお、この後、図示はしていないが、少なくとも半導体基板10上のn型MISトランジスタ形成領域NTrに、引っ張り応力を有する応力絶縁膜を形成してもよい。
以上説明したように、本実施形態に係る半導体装置の製造方法においては、図5(b2)に示す工程において、p型ソースドレイン領域19bの上部にp型シリコン混晶層21を形成する。これにより、p型MISトランジスタのチャネル領域には圧縮応力が印加されるため、キャリア移動度を向上させることができる。その上、形成されたp型シリコン混晶層21は、素子分離領域11との界面での応力が抑制されるため、p型MISトランジスタにおけるドーパントの異常拡散が抑制されて、リーク電流、特にスタンバイ時のリーク電流を抑制することができる。
なお、本実施形態においては、チャネル領域に圧縮応力を印加する歪み構造を採るMISトランジスタをp型トランジスタとしたが、本発明はp型トランジスタに限られない。すなわち、n型MISトランジスタに対して、そのチャネル領域に引っ張り応力を印加する構成としてもよい。この場合には、n型ソースドレイン領域を構成するn型シリコン混晶層として、シリコン(Si)と炭素(C)との混晶層であるシリコンカーバイド(SiC)を用いることができる。
図7に従来例に係るp型MISトランジスタと、本実施形態に係るp型MISトランジスタとの電気的特性である、ゲート長寸法(Lg)に対するドレインのオン電流とソースのオフリークとの関係を示している。図7に示すように、ゲート長寸法(Lg)が60nmよりも小さくなると、ソースにおけるオフリーク電流が増大する傾向がみられるものの、本発明においては、従来例と比べてオフリーク電流の増大が抑制されていることが分かる。
本発明に係る半導体装置及びその製造方法は、チャネル領域に応力を印加するシリコン混晶層を活性領域に設けた構成において電流駆動能力の向上とリーク電流の低下とを両立でき、例えばシステムLSI等を構成する半導体装置等に有用である。
NTr n型MISトランジスタ形成領域
PTr p型MISトランジスタ形成領域
10 半導体基板
10a 第1の活性領域
10b 第2の活性領域
11 素子分離領域
12a p型ウェル領域
12b n型ウェル領域
13 ゲート絶縁膜
14 ゲート電極
15a n型エクステンション領域
15b p型エクステンション領域
16 内側サイドウォール
17 外側サイドウォール
18 サイドウォール
19a n型ソースドレイン領域
19b p型ソースドレイン領域
19c リセス領域(凹部)
21 p型シリコン混晶層
21a 凸部(Σ先端部)
21b 接触位置の上端
22 シリサイド層
PTr p型MISトランジスタ形成領域
10 半導体基板
10a 第1の活性領域
10b 第2の活性領域
11 素子分離領域
12a p型ウェル領域
12b n型ウェル領域
13 ゲート絶縁膜
14 ゲート電極
15a n型エクステンション領域
15b p型エクステンション領域
16 内側サイドウォール
17 外側サイドウォール
18 サイドウォール
19a n型ソースドレイン領域
19b p型ソースドレイン領域
19c リセス領域(凹部)
21 p型シリコン混晶層
21a 凸部(Σ先端部)
21b 接触位置の上端
22 シリサイド層
Claims (13)
- シリコンからなる半導体領域に形成され、周囲を素子分離領域により囲まれてなる第1の活性領域と、
前記第1の活性領域及び前記素子分離領域の上に、第1のゲート絶縁膜を介在させて形成された第1のゲート電極とを備え、
前記第1の活性領域には、前記第1のゲート電極の両側方の領域が掘り込まれてなる凹部に第1導電型のシリコン混晶層が形成されており、
前記シリコン混晶層における前記素子分離領域と接触する接触位置の上端は、前記第1の活性領域の上面における前記第1のゲート絶縁膜の下側部分よりも低いことを特徴とする半導体装置。 - 前記シリコン混晶層は、前記第1のゲート電極側の側面が該第1のゲート電極の下側に突き出す凸部を有しており、
前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記凸部よりも低いことを特徴とする請求項1に記載の半導体装置。 - 前記半導体領域の上面の面方位は{100}であり、
前記シリコン混晶層における前記凸部を構成する面の面方位は{111}面であることを特徴とする請求項2に記載の半導体装置。 - 前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記シリコン混晶層における最も厚い部分の表面から深さ方向の2分の1の位置よりも低いことを特徴とする請求項1〜3のいずれか1項に記載の半導体装置。
- 前記シリコン混晶層は、第1のソースドレイン領域として形成され、
前記第1の活性領域の上部における前記第1のゲート電極の両側方部分に、前記第1のソースドレイン領域と接続されて形成された第1導電型を有するエクステンション領域をさらに備え、
前記シリコン混晶層における前記素子分離領域との前記接触位置の上端は、前記エクステンション領域よりも深いことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記第1のゲート電極におけるゲート長方向の両側面上に形成された絶縁膜からなるサイドウォールをさらに備えていることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記第1導電型のシリコン混晶層は、p型のシリコンゲルマニウムからなることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 前記半導体領域における前記第1の活性領域との間に前記素子分離領域を介在させて形成された第2の活性領域と、
前記第2の活性領域及び前記素子分離領域の上に、第2のゲート絶縁膜を介在させて形成された第2のゲート電極とをさらに備え、
前記第2の活性領域の上部には、第2導電型の不純物拡散層からなる第2のソースドレイン領域が形成されていることを特徴とする請求項7に記載の半導体装置。 - 前記第1導電型のシリコン混晶層は、n型のシリコンカーバイドからなることを特徴とする請求項1〜6のいずれか1項に記載の半導体装置。
- 前記シリコン混晶層における最も厚い部分は、前記第1の活性領域の上面における前記第1のゲート絶縁膜の下側部分よりも高いことを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
- 半導体領域に素子分離領域を選択的に形成することにより、活性領域を形成する工程(a)と、
前記活性領域の上を含む前記素子分離領域の上に、ゲート絶縁膜を介在させたゲート電極を形成する工程(b)と、
少なくとも前記ゲート電極をマスクとして前記活性領域に対してエッチングを行って、前記活性領域における前記ゲート電極の両側方の領域にそれぞれ凹部を形成する工程(c)と、
前記凹部に第1導電型のシリコン混晶層を形成する工程(d)とを備え、
前記シリコン混晶層における前記素子分離領域と接触する接触位置の上端は、前記活性領域の上面における前記ゲート絶縁膜の下側部分よりも低いことを特徴とする半導体装置の製造方法。 - 前記工程(b)と前記工程(c)との間に、
前記ゲート電極をマスクとして、前記活性領域に対して第1導電型の不純物を注入することにより、前記活性領域の上部にエクステンション領域を形成する工程(e)と、
前記工程(e)よりも後に、前記ゲート電極におけるゲート長方向の両側面上に絶縁膜からなるサイドウォールを形成する工程(f)と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記活性領域に対して第1導電型の不純物を注入することにより、前記活性領域の上部に接合深さが前記エクステンション領域よりも深いソースドレイン領域を形成する工程(g)とをさらに備えていることを特徴とする半導体装置の製造方法。 - 前記第1導電型のシリコン混晶層は、p型のシリコンゲルマニウムからなることを特徴とする請求項11又は12に記載の半導体装置の製造方法。
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