DE102008035816B4 - Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials - Google Patents

Leistungssteigerung in PMOS- und NMOS-Transistoren durch Verwendung eines eingebetteten verformten Halbleitermaterials Download PDF

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Abstract

Verfahren mit: Bilden erster Aussparungen (203p) benachbart zu einer ersten Gateelektrodenstruktur (251) eines ersten Transistors (250p) und Bilden zweiter Aussparungen (203n) benachbart zu einer zweiten Gateelektrodenstruktur (251) eines zweiten Transistors (250n), wobei der erste und der zweite Transistor (250p, 250n) von unterschiedlicher Leitfähigkeitsart sind; Bilden eines Halbleitermaterials (253) in den ersten und zweiten Aussparungen (203p, 203n), wobei das Halbleitermaterial (253) eine erste Art Verformung besitzt; Erzeugen von Gitterschäden in dem Halbleitermaterial (253) selektiv in dem ersten Transistor (250p), um ein im Wesentlichen entspanntes Halbleitermaterial (253p) zu bilden; und Rekristallisieren des im Wesentlichen entspannten Halbleitermaterials (253p) in einem verformten Zustand, wobei der verformte Zustand einer zweiten Verformungsart entspricht, die entgegengesetzt zur ersten Art an Verformung ist.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung integrierte Schaltungen und betrifft insbesondere die Herstellung unterschiedlicher Transistorarten mit verformten Kanalgebieten unter Anwendung eines eingebetteten verformungsinduzierenden Materials, um die Ladungsträgerbeweglichkeit in den Kanalgebieten zu verbessern.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungen werden in vielen Gebieten auf Grund der zunehmenden Funktionsvielfalt, die auf einer vorgegebenen Chipfläche bereitgestellt wird, eingesetzt. Integrierte Schaltungen sind aus zahlreichen einzelnen Schaltungskomponenten, etwa Transistoren, aufgebaut, wobei mehrere Millionen oder sogar mehrere hundert Millionen einzelner Transistoren in komplexen Bauelementen vorgesehen ist. Allgemein werden mehrere Prozesstechnologien eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen, die CMOS-Technologie aktuell eine der vielversprechendsten Lösungen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem invers dotierten Kanalgebiet gebildet sind, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit ist die Verringerung der Kanallänge und damit verknüpft die Verringerung des Kanalwiderstands ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Die ständige Verringerung der Transistorabmessungen zieht jedoch eine Reihe damit verknüpfter Probleme nach sich, die es zu lösen gilt, um nicht in unerwünschter Weise die Vorteile aufzuheben, die durch das stetige Verringern der Kanallänge von MOS-Transistoren gewonnen werden. Ein wichtiges Problem in dieser Hinsicht ist die Entwicklung aufwendiger Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa der Gateelektrode der Transistoren, für eine neue Schaltungsgeneration zu schaffen. Ferner sind äußerst aufwendige Dotierstoffprofile in der vertikalen Richtung sowie in lateraler Richtung in den Drain- und Sourcegebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu erreichen.
  • Die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge von Transistoren, macht die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozesstechniken im Hinblick auf die oben genannten Prozessschritte erforderlich. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge erhöht wird, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist dem Voranschreiten zu einen zukünftigen Technologiestandard, wobei viele der oben genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest zeitlich verschoben werden. Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen wird, um damit eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet mit einer standardmäßigen (100) Oberflächenorientierung die Beweglichkeit von Elektronen, was sich wiederum direkt in einer entsprechenden Zunahme der Leitfähigkeit ausdrückt. Andererseits erhöht eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit von Löchern, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Die Einführung einer Verspannungs- oder Verformungstechnologie in den Herstellungsprozess für integrierte Schaltungen ist ein äußerst vielversprechender Ansatz für weitere Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial betrachtet werden kann, die die Herstellung schneller und leistungsfähiger Halbleiterbauelemente ermöglicht, ohne dass teuere Halbleitermaterialien erforderlich sind, wobei dennoch viele der gut etablierten Fertigungstechniken weiterhin eingesetzt werden können.
  • In einer Vorgehensweise wird die Löcherbeweglichkeit von PMOS-Transistoren erhöht, indem eine verformte Silizium/Germaniumschicht in den Drain- und Sourcegebieten der Transistoren hergestellt wird, wobei die kompressiv verformten Drain- und Sourcegebiete eine uniaxiale Verformung in dem benachbarten Siliziumkanalgebiet hervorrufen. Dazu wird selektiv in den Drain- und Sourcegebieten der PMOS-Transistoren eine Aussparung geschaffen, während die NMOS-Transistoren maskiert sind und nachfolgend wird die Silizium/Germanium-Schicht selektiv in dem PMOS-Transistor durch epitaktisches Aufwachsen gebildet. Somit müssen komplexe Fertigungsschritte, etwa ein Ätzprozess, die Herstellung einer geeigneten Ätz- und Wachstumsmaske und selektive epitaktische Wachstumstechniken in den CMOS-Prozessablauf eingebunden werden.
  • In anderen Vorgehensweisen wird Silizium/Kohlenstoffmaterial für NMOS-Transistoren verwendet, um eine gewünschte Gitterfehlanpassung speziell in den Kanalgebieten der NMOS-Transistoren hervorzurufen, was häufig durch Ionenimplantation von Kohlenstoff in die Drain- und Sourcegebiete erreicht wird. Eine Leistungszunahme für Transistoren unterschiedlicher Leitfähigkeitsart auf der Grundlage von Silizium/Kohlenstofflegierungen kann jedoch zu einen noch komplexeren Prozessablauf führen, da diversen Schritte für die Herstellung entsprechender Verformungsschichten in geeigneter Weise in den komplexen Fertigungsablauf eingebunden werden müssen, was zu einem weniger ausgeprägten Leistungszuwachs führt, als dies erwartet wird.
  • In der US 2007/0018252 A1 wird ein Halbleiterbauteil mit einem N-MOSFET und einem P-MOSFET beschrieben, wobei sie Source-/Draingebiete des N-MOSFETs eine zugverspannte Metallsilizidschicht und die Source-/Draingebiete des P-MOSFETs eine druckverspannte Metallsilizidschicht aufweisen.
  • Die US 2007/0048907 A1 offenbart ein Verfahren zur Herstellung integrierter Schaltungen, das das Ausbilden von Source-/Draingebieten von NMOS-Transistoren mit Kohlenstoffdotierung umfasst.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente mit Transistoren unterschiedlicher Leitfähigkeitsart mit eingebetteten verformungsinduzierenden Materialien, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest verringert werden.
  • Überblick über die Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung Techniken und Halbleiterbauelemente, die die Herstellung unterschiedlich verformter Halbleitermaterialien ermöglichen, die in den Drain- und Sourcebereichen eingebettet sind, wobei zumindest eine Halbleiterlegierung verwendet wird, die eine natürliche Gitterkonstante aufweist, die kleiner ist als eine natürliche Gitterkonstante von Silizium. In anschaulichen hierin offenbarten Aspekten wird ein Halbleitermaterial, etwa Silizium/Kohlenstoff, das typischerweise zur Verbesserung der Eigenschaften von n-Kanaltransistoren eingesetzt wird, auch in p-Kanaltransistoren in Verbindung mit effizienten Verspannungsgedächtnistechniken eingesetzt, wodurch eine gewünschte Art an Verformung in den p-Kanaltransistoren erreicht wird, während gleichzeitig eine insgesamt verbesserte Fertigungseffizienz und ein zusätzlicher Zuwachs im Transistorleistungsvermögen auf Grund der positiven Wirkungen der Kohlenstoffsorte in den Drain- und Sourcebereichen des p-Kanaltransistors erreich wird.
  • Ein erfindungsgemäßes hierin beschriebenes Verfahren umfasst das Bilden erster Aussparungen benachbart zu einer ersten Gateelektrodenstruktur eine ersten Transistors und Bilden zweiter Aussparungen benachbart zu einer zweiten Gateelektrodenstruktur eines zweiten Transistors, wobei der erste und der zweite Transistor von unterschiedlicher Leitfähigkeitsart sind. Das Verfahren umfasst ferner das Bilden eines Halbleitermaterials in dem ersten und zweiten Aussparungen, wobei das Halbleitermaterial eine erste Art an Verformung aufweist. Ferner wird ein Gitterschaden in dem Halbleitermaterial selektiv in den ersten Transistor erzeugt, um damit ein im Wesentlichen relaxiertes Halbleitermaterial zu bilden. Des weiteren umfasst das Verfahren das Rekristallisieren des im Wesentlichen relaxierten Halbleitermaterials in einem verformten Zustand, der einen zweiten Art an Verformung entspricht, die gegengesetzt zur ersten Art an Verformung ist.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1h schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen, wobei Transistorelemente mit unterschiedlichen Verformungskomponenten unter Anwendung einer gemeinsamen Halbleiterlegierung, etwa von Silizium/Kohlenstoff, gemäß anschaulicher Ausführungsformen hergestellt werden.
  • Detaillierte Beschreibung
  • Im Allgemeinen betrifft die vorliegende Offenbarung Fertigungstechniken und entsprechende Halbleiterbauelemente, in denen Feldeffekttransistoren unterschiedlicher Leitfähigkeitsart ein verformtes Halbleitermaterial in den Drain- und/oder Sourcegebiet erhalten, um damit eine gewünschte Größe und/oder Art an Verformung in den entsprechenden Kanalgebieten dieser Transistoren zu schaffen.
  • In anschaulichen hierin offenbarten Ausführungsformen wird ein sehr effizienter Fertigungsablauf angewendet beim Einbau eines Silizium/Kohlenstoffmaterials in Transistoren unterschiedlicher Leitfähigkeitsart, wobei auch zusätzliche verformungsinduzierende Mechanismen eingesetzt werden, beispielsweise in p-Kanaltransistoren, um eine negative Auswirkung des Silizium/Kohlenstoffmaterials überzukompensieren, während gleichzeitig die Eigenschaften des Kohlenstoffs im Hinblick auf die Funktion eines diffusionsbehindernden Materials ausgenutzt werden, das somit verbesserte Dotierstoffprofile mit höherer Genauigkeit in p-Kanaltransistor ermöglicht. Folglich kann in Verbindung mit den besseren elektronischen Eigenschaften der Drain- und Sourcegebiete des p-Kanaltransistors und der überkompensierten Verformungskomponente eine deutliche Leistungssteigerung des p-Kanaltransistors erreicht werden, wobei auch für SOI-Architekturen eine geringerer Ausprägung des Effekts der potentialfreien Körper erreicht wird, während der n-Kanaltransistor einen geringeren Source/Drain-Übergangswiderstand in Verbindung mit einer höheren Elektronenbeweglichkeit in dem Kanalgebiet auf Grund der eingebetteten Silizium/Kohlenstofflegierung aufweist. Auch in diesem Falle wird eine Ladungsträgeransammlung in dem potentialfreien Körper von SOI-n-Kanaltransistoren verringert, indem pn-Übergänge mit erhöhten Leckströmen auf Grund des Vorhandenseins der Kohlenstoffsorte geschaffen werden.
  • Mit Bezug zu den 1a bis 1h werden nunmehr Ausführungsformen der vorliegenden Erfindung beschrieben, in denen ein verformtes Halbleitermaterial mit einer kleineren natürlichen Gitterkonstante im Vergleich zu Silizium in Transistoren mit unterschiedlicher Leitfähigkeitsart vorgesehen wird, um damit eine Leistungssteigerung beider Transistorarten zu erreichen.
  • 1a zeigt schematisch ein Halbleiterbauelement 200 mit einem Substrat 201, einer vergrabenen isolierenden Schicht 202 in den Halbleiterschichten 203. Ferner sind Gateelektrodenstrukturen 251 eines ersten Transistors 250p und eines zweiten Transistors 250n unterschiedlicher Leitfähigkeitsart über der Halbleiterschicht 203 ausgebildet. Die Gateelektrodenstrukturen 251 weisen ein Gateelektrodenmaterial 251a, eine Gateisolationsschicht 251p und eine Deckschicht 251c auf. Im Hinblick auf die bislang beschriebenen Komponenten gelten folgende Kriterien:
    Das Halbleiterbauelement 200 umfasst ein Substrat 201, das ein beliebiges geeignetes Trägermaterial repräsentiert, um darüber eine Halbleiterschicht 203, etwa eine siliziumbasierte Schicht, zu bilden, deren elektronischen Eigenschaften lokal durch Erzeugen einer gewünschten Art an Verformung in dem ersten und dem zweiten Transistor 250p, 250n angepasst werden. Die Halbleiterschicht 203 kann eine siliziumbasierte Schicht, d. h. ein Halbleitermaterial mit einem ausgeprägten Anteil an Silizium repräsentieren, wobei auch andere Komponenten, etwa Germanium, Kohlenstoff, Dotierstoffsorten und dergleichen vorhanden sein können. Des weiteren ist in der gezeigten Ausführungsform eine vergrabene isolierende Schicht 202 zwischen dem Substrat 201 und der Halbleiterschicht 203 angeordnet, wodurch eine SOI-Architektur (Silizium-auf-Isolator) gebildet wird, wobei zu beachten ist, dass in anderen Bauteilbereichen des Bauelements 100 eine Vollsubstratkonfiguration vorgesehen sein kann, wobei dies von den gesamten Bauteilerfordernissen abhängt. Es sollte beachtet werden, dass die hierin offenbarten Prinzipien äußerst vorteilhaft sind im Hinblick auf eine SOI-Architektur, da effiziente verformungsinduzierende Mechanismen in Verbindung mit zusätzlichen Maßnahmen zur Verringerung der Ladungsträgeransammlung bereitgestellt werden, wodurch im Allgemeinen das Leistungsverhalten von SOI-Transistoren im Hinblick auf die Wirkungen des potentialfreien Körpers und Hystereseeffekte verbessert wird, d. h. im Hinblick auf eine Schwellwertschwankung im Abhängigkeit der „Schaltgeschichte” eines entsprechenden Transistorelements. In anderen anschaulichen Ausführungsformen werden die hierin offenbarten Prinzipien vorteilhaft auf eine Vollsubstratkonfiguration angewendet, d. h. eine Konfiguration, in der eine Dicke der Halbleiterschicht 203 größer ist als eine Tiefe der Drain- und Sourcegebiete, die noch in den Transistoren 250p, 250n zu bilden sind. Ferner sind geeignete aktive Gebiete in der Halbleiterschicht 203 auf der Grundlage entsprechender Isolationsstrukturen gebildet, etwa flache Grabenisolationen (nicht gezeigt), die zwischen den Transistoren 250p, 250n vorgesehen sein können. Des weiteren besitzen die Transistoren 250p, 250n eine Gateelektrodenstruktur 251, die in dieser Fertigungsphase ein Elektrodenmaterial 251a aufweist, das auf einer Gateisolationsschicht 251b gebildet ist, die wiederum das Elektrodenmaterial 251a von einem Kanalgebiet 252 trennt. Das Gateelektrodenmaterial 251a repräsentiert ein beliebiges geeignetes Material, etwa Polysilizium und dergleichen, sogar durch ein Material mit besserer Leitfähigkeit in einer späteren Fertigungsphase abhängig von den gesamten Prozess- und Bauteilerfordernissen ersetzt werden kann. In ähnlicher Weise kann die Gateisolationsschicht 251b aus einem beliebigen geeigneten dielektrischen Material aufgebaut sein, etwa aus Materialien auf Siliziumdioxidbasis, Siliziumnitrid, Siliziumnoxinitrid, dielektrische Materialien mit großem ε, etwa Hafniumoxid, Zirkonoxid und dergleichen. Des weiteren enthalten die Gateelektrodenstrukturen 251 eine Deckschicht, die aus Siliziumnitrid und dergleichen aufgebaut ist.
  • Das Halbleiterbauelement 200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Herstellung entsprechender Isolationsstrukturen (nicht gezeigt) und dem Bilden entsprechender grundlegender Dotierstoffprofile für die Transistoren 250p, 250n in der Halbleiterschicht 203, wird die Gateelektrodenstruktur 251 durch gut etablierte Techniken hergestellt, wozu eine Oxidation und/oder eine Abscheidung eines Gatedielektrikums gehört, woran sich das Abscheiden des Gateelektrodenmaterials 251a und des Materials der Deckschicht 251c anschließt. Der entsprechende Materialstapel wird durch aufwendige Lithographie- und Ätztechniken strukturiert.
  • Des weiteren ist eine Abstandshalterschicht 204 auf dem Gateelektrodenstrukturen 251 ausgebildet, wobei die Abstandshalterschicht 204 eine geeignete Dicke zum Einstellen eines Abstands von Aussparungen besitzt, die in der Schicht 203 in einer späteren Fertigungsphase zu bilden sind.
  • 1b zeigt schematisch das Halbleiterbauelement 200 mit Abstandshalterelementen 204s, die an Seitenwänden der Gateelektrodenstrukturen 251 gebildet sind, was auf Basis gut etablierter Ätztechniken erreicht werden kann, wobei bei Bedarf eine dünne Ätzstoppschicht (nicht gezeigt), etwa in Form von Siliziumdioxid, vorgesehen wird, etwa durch Oxidation freiliegender Oberflächenbereiche des Gateelektrodenmaterials 251a und der Halbleiterschicht 203.
  • 1c zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium. Wie dargestellt, unterliegt das Bauelement 200 der Einwirkung einer Ätzumgebung eines Ätzprozesses 207, um Aussparungen 203p und 203n in den Transistoren 250p bzw. 250n zu bilden. Der Ätzprozess 207 kann auf der Grundlage gut etablierter Ätzchemien ausgeführt werden, die eine moderat hohe Selektivität in Bezug auf das Material der Abstandshalter 204s und der Deckschicht 251c zeigen, so dass nicht in unerwünschter Weise Material der Gateelektrodenmaterialien 251a abgetragen wird. Da der Ätzprozess 207 für die Transistoren 250p, 250n gleichzeitig ausgeführt werden kann, ist im Allgemeinen die gesamte Prozessgleichmäßigkeit auf Grund des Fehlens von Ätzmasken verbessert. Folglich kann die substratinterne Gleichmäßigkeit, beispielsweise im Hinblick auf eine Tiefe der entsprechenden Aussparungen 203p, 203n, verbessert werden. Des weiteren werden zusätzliche Lithographieschritte für das individuelle Vorsehen der Aussparungen 203p, 203n vermieden. In einigen anschaulichen Ausführungsformen wird, beginnend von dem in 1a gezeigten Bauelement 200, die Ätzsequenz zum Bilden der Abstandshalter 204s und zum Erzeugen der Aussparungen 203p, 203n als ein in-situ-Prozess ausgeführt, d. h. in der gleichen Prozesskammer, während die Ätzchemie während der diversen Phasen des gemeinsamen Ätzprozesses in geeigneter Weise angepasst wird. Nach dem Ätzprozess 207 wird das Bauelement 200 für die Abscheidung eines verformungsinduzierenden Halbleitermaterials vorbereitet, wobei auch entsprechende Reinigungsprozesse und dergleichen enthalten sein können.
  • 1d zeigt schematisch das Halbleiterbauelement 200 während eines selektiven epitaktischen Wachstumsprozesses 209, der so gestaltet ist, dass eine Halbleiterlegierung 253, beispielsweise in Form einer Silizium/Kohlenstofflegierung, abgeschieden wird, wobei diese auf dem siliziumbasierten Schablonenmaterial der Schicht 203 mit einem Zugverformungspegel aufgewachsen wird. Im Hinblick auf die entsprechenden Prozessparameter des Prozesses 209 gelten ähnliche Kriterien. Es sollte beachtet werden, dass auch während des selektiven epitaktischen Wachstumsprozesses 209 eine bessere Gesamtprozessgleichmäßigkeit erreicht werden kann auf Grund des Fehlens ausgeprägter Maskengebiete, in denen eine Abscheidung des Materials 253 nicht erwünscht ist. Des weiteren kann das Material 253 in einem im Wesentlichen nicht-dotierten Zustand aufgewachsen werden, da die entsprechenden Drain- und Sourcegebiete eine unterschiedliche Art an Dotierstoffsorte für die Transistoren 250p bzw. 250n erfordern. Somit kann eine Zugverformungskomponente in Kanalgebieten 252 für Transistoren 250p, 250n hervorgerufen werden, wenn die Zugverformungskomponente 252t entlang der Kanallängsrichtung orientiert ist, d. h. in 1d entlang der horizontalen Richtung.
  • 1e zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, unterliegt das Bauelement 200 einem Ionenbeschuss 208, wobei der zweite Transistor 250n durch eine geeignete Maske 210, etwa eine Lackmaske, abgedeckt ist, während der Transistor 250p frei liegt. In einigen anschaulichen Ausführungsformen wurden, wie dies gezeigt ist, die Abstandshalter 204 und die Deckschichten 251c vor dem Bilden der Maske 210 entfernt, während in anderen Fällen die Gateelektrodenstrukturen 251 weiterhin von den Abstandshaltern 204s und den Deckschichten 251c (nicht gezeigt) eingekapselt sind. Das Beibehalten der Deckschicht 251c während des Ionenbeschusses 208 kann das Eindringen der entsprechenden Sorte in das Gateelektrodenmaterial 251a verringern, das das Eindringen als ungeeignet erachtet wird. In der gezeigten Ausführungsform wird der Ionenbeschuss 208 ausgeführt, wenn die Abstandshalter 204s entfernt sind, wobei bei Bedarf Versatzabstandshalter mit geringerer Breite (nicht gezeigt) an Seitenwänden der Gateelektrodenmaterialien 251a vorgesehen werden können. Während des Ionenbeschusses 208 wird folglich die Kristallstruktur von Bereichen der Halbleiterschicht 203 und der zuvor aufgewachsenen Halbleiterlegierung 253 stark geschädigt oder im Wesentlichen amorphisiert. Zu diesem Zweck kann eine beliebige geeignete Implantationssorte verwendet werden, etwa Xenon, Germanium, Silizium, Krypton und dergleichen. Es sollte beachtet werden, dass geeignete Implantationsparameter für den Beschuss 208 effizient auf Grundlage gut etablierter Simulationsprogramme, Experimenten und dergleichen bestimmt werden können. Folglich wird das Material 253 entspannt, wodurch eine im Wesentlichen relaxierte Halbleiterlegierung 253p gebildet wird. Des weiteren kann auch das Halbleitermaterial benachbart zu dem Gateelektrodenmaterial 251a stark geschädigt oder amorphisiert werden, wobei dies von einer Breite eines entsprechenden Versatzabstandshalters abhängt, falls dieser vorgesehen wird.
  • 1f zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie dargestellt, ist eine verspannungsinduzierende Materialschicht 218, wie beispielsweise aus Siliziumnitrid, stickstoffenthaltenden Siliziumkarbid und dergleichen aufgebaut ist, über dem ersten und dem zweiten Transistor 250p, 250n gebildet, wobei die Schicht einen hohen inneren kompressiven Verspannungspegel von einem oder mehreren GPa oder noch höher aufweist. Siliziumnitridmaterial kann so hergestellt werden, dass dieses einen hohen kompressiven Verspannungspegel aufweist, wobei dies durch geeignete Auswahl der Abscheideparameter gelingt. Somit kann die Schicht 218 eine moderat hohe kompressive Verspannung in dem zuvor relaxierten Material 253p und damit in dem Kanalgebiet 252 des Transistors 250p hervorrufen. In ähnlicher Weise kann temporär die Verformungskomponente in dem Kanalgebiet 252 des Transistors 250n kompensiert oder sogar überkompensiert werden mittels der verspannungsinduzierenden Schicht 218. Des weiteren wird das Bauelement 200 einem Ausheizprozess 219 unterzogen, der so gestaltet ist, dass die in dem Material 253p und benachbart zu dem Kanalgebiet 252 des ersten Transistors 250p hervorgerufenen schweren Gitterschäden rekristallisiert werden. Beispielsweise kann eine geeignete Ausheiztechnik, etwa schnelles thermischen Ausheizen, lasergestütztes oder blitzlichtgestütztes Ausheizen eingesetzt werden, wobei eine effiziente Rekristallisierung auftritt. Auf Grund des Vorhandenseins der stark verspannten Schicht 218 kann das Material 253p und ein Material benachbart zu der Schicht 203 in einem stark kompensiv verspannten Zustand aufwachsen, wodurch die kompressive Verformungskomponente in dem Kanalgebiet 252 des ersten Transistors 250p beibehalten wird. Es sollte beachtet werden, dass auf Grund des verformten Zustands des rekristallisierten Materials 253p die entsprechende kompressive Verformungskomponente 252c in dem Kanalgebiet 252 selbst nach dem Entfernen der Schicht 218 beibehalten wird. Techniken, in denen ein im Wesentlichen amorphisiertes Halbleitermaterial in Anwesenheit einer verspannten Deckschicht rekristallisiert wird, werden häufig als Verspannungsgedächtnistechniken bezeichnet.
  • 1g zeigt schematisch das Halbleiterbauelement 200 nach dem Entfernen der verspannungsinduzierenden Deckschicht 218. Es sollte beachtet werden, dass ein geeignetes Ätzstoppmaterial zusammen mit der verspannungsinduzierenden Schicht 218 bei Bedarf vorgesehen werden kann, um den Abtragungsprozess zu verbessern. In anderen Fällen wird die Schicht 218 auf der Grundlage sehr selektiver Ätzrezepte entfernt, in denen beispielsweise Siliziumnitridmaterial selektiv in Bezug auf siliziumbasierte Materialien entfernt wird. Folglich kann in dem Transistor 250n die Zugverformungskomponente 252c auf Grund des Entfernens der „externen” verformungsinduzierenden Quelle in Form der Schicht 218 wieder hergestellt werden, wobei die kompressive Verformungskomponente 252c in dem Transistor 250p weiterhin auf Grund der zuvor verformten Rekristallisierung des Materials 253t und des daran angrenzenden Materials, das auch während des Prozesses 208 (siehe 1e) amorphisiert worden sein kann, vorhanden ist. Auf der Grundlage der in 1d gezeigten Bauteilkonfiguration wird die weitere Bearbeitung fortgesetzt, indem beispielsweise gut etablierte Prozesstechniken angewendet werden.
  • 1h zeigt schematisch das Halbleiterbauelement 200 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem Drain- und Sourcegebiete 254 in der Halbleiterschicht 203 gebildet sind, wobei zumindest ein Teil der Drain- und Sourcegebiete 254 das verformungsinduzierende Material 253 in dem Transistor 250m und das verformungsinduzierende Material 253p in dem Transistor 250p aufweist. Des weiteren ist eine entsprechende Seitenwandabstandshalterstruktur 256 an Seitenwänden der Gateelektrodenstrukturen 251 vorgesehen, wobei die Abstandshalterstruktur 256 eine beliebige Anzahl individueller Abstandshalterelemente aufweisen kann, um damit in geeigneter Weise das laterale und vertikale Dotierstoffprofil der Drain- und Sourcegebiete 254 einzustellen. Ferner sind Metallsilizidgebiete 255 in den Drain- und Sourcegebieten und dem Gateelektrodenmaterial 251a gebildet.
  • Das in 1h gezeigte Halbleiterbauelement 200 kann auf der Grundlage gut etablierter Prozesstechniken hergestellt werden, wobei die Drain- und Sourcegebiete 254 auf Basis der Abstandshalterstruktur 256 mittels Ionenimplantation geschaffen werden. In dem Transistor 250p dient typischerweise Bor als eine Dotierstoffsorte, wobei jedoch auf Grund des Vorhandenseins einer weiteren Sorte, etwa Kohlenstoff, im Material 253p ein besseres Dotierstoffprofil auf Grund der diffusionshindernden Wirkung der Kohlenstoffsorte in Bezug auf die Borsorte erreicht wird. D. h., der pn-Übergang an dem Transistor 250p, der durch 254p bezeichnet ist, kann gemäß den entsprechenden Implantationsschritten so gebildet werden, dass eine ausgeprägte Strecke davon innerhalb der Halbleiterlegierung 253p liegt. Somit kann beim Ausheizen des Bauelements 200 die diffusionshindernde Wirkung der Kohlenstoffsorte für einen verbesserten „Einschluss” der Borsorte zumindest innerhalb des Materials 253p sorgen. Folglich kann zusätzlich zu der kompressiven Verformungskomponente 252c der stärkere Dotierstoffgradient an dem pn-Übergang 254p zumindest innerhalb des Gebiets 253p zu einem geringeren Widerstand des Übergangsgebiets beitragen, was zu einem besseren Transistorleistungsverhalten führt. Des weiteren kann die Anwesenheit der Kohlenstoffsorte in den Transistoren 250p, 250n zu einem größeren Leckstrom in den jeweiligen pn-Übergängen führen, wodurch ein effizienter Mechanismus zur Entfernung von angesammelten Ladungen zwischen den Drain- und Sourcegebieten 254 während des Betriebs der Transistoren 250p, 250n gesorgt wird, wie dies auch zuvor erläutert ist. Es können weitere verformungsinduzierende Mechanismen eingerichtet werden, indem beispielsweise stark verspannte Abstandshalterelemente in der Abstandshalterstruktur 256 vorgesehen werden und/oder in dem verspannungsinduzierende Schichten über den Transistoren 250p, 250n angeordnet werden, um damit die gesamten Verformungskomponente in diesen Transistoren weiter zu erhöhen.
  • Es gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente und Verfahren zu deren Herstellung bereit, wobei verformte Halbleitermaterialien, etwa Silizium/Kohlenstoff in die Drain- und Sourcegebiete auf der Grundlage eines sehr effizienten Fertigungsablaufs eingebaut werden, möglicherweise in Verbindung mit zusätzlichen Implantationssorten, um die gesamten Transistoreigenschaften weiter zu verbessern, so dass Dotierstoffprofile in Verbindung mit erhöhten Verformungspegel erreicht werde können. Insbesondere wird ein Halbleitermaterial mit einer natürlichen Gitterkonstante, die kleiner ist als die eines siliziumbasierten Materials, in Transistoren unterschiedlicher Leitfähigkeitsart verwendet, wobei ein negativer Einfluss der entsprechenden anfänglich erzeugten Verformungskomponente überkompensiert wird, indem eine Verspannungsgedächtnistechnik angewendet wird. Folglich kann eine verbesserte Gesamtprozessgleichmäßigkeit auf Grund der besseren Bedingungen während des Ätzens der jeweiligen Aussparungen und während des Abscheidens des Halbleiterlegierungsmaterials erreicht werden, wobei gleichzeitig Dotierstoffprofileigenschaften sowie das Leckstromverhalten in p-Kanaltransistor als auch in n-Kanaltransistor verbessert werden können, wodurch ebenfalls zu besseren gesamten Bauteileigenschaften beigetragen wird.

Claims (5)

  1. Verfahren mit: Bilden erster Aussparungen (203p) benachbart zu einer ersten Gateelektrodenstruktur (251) eines ersten Transistors (250p) und Bilden zweiter Aussparungen (203n) benachbart zu einer zweiten Gateelektrodenstruktur (251) eines zweiten Transistors (250n), wobei der erste und der zweite Transistor (250p, 250n) von unterschiedlicher Leitfähigkeitsart sind; Bilden eines Halbleitermaterials (253) in den ersten und zweiten Aussparungen (203p, 203n), wobei das Halbleitermaterial (253) eine erste Art Verformung besitzt; Erzeugen von Gitterschäden in dem Halbleitermaterial (253) selektiv in dem ersten Transistor (250p), um ein im Wesentlichen entspanntes Halbleitermaterial (253p) zu bilden; und Rekristallisieren des im Wesentlichen entspannten Halbleitermaterials (253p) in einem verformten Zustand, wobei der verformte Zustand einer zweiten Verformungsart entspricht, die entgegengesetzt zur ersten Art an Verformung ist.
  2. Verfahren nach Anspruch 1, wobei Rekristallisieren des im Wesentlichen entspannten Halbleitermaterials (253p) umfasst: Bilden einer verformungsinduzierenden Materialschicht (218) über dem ersten Transistor (250p) und Ausheizen des im Wesentlichen entspannten Halbleitermaterials (253p) in Anwesenheit der verformungsinduzierenden Materialschicht (218).
  3. Verfahren nach Anspruch 2, wobei das Halbleitermaterial (253) eine Silizium/Kohlenstofflegierung aufweist.
  4. Verfahren nach Anspruch 1, wobei die ersten und zweiten Aussparungen (203p, 203n) in einem gemeinsamen Ätzprozess hergestellt werden.
  5. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer ersten verformungsinduzierenden Schicht über Metallsilizidgebieten des ersten Transistors (250p) und Bilden einer zweiten verformungsinduzierenden Schicht über Metallsilizidgebieten des zweiten Transistors (250n), wobei die erste und die zweite verformungsinduzierende Schicht eine unterschiedliche Art an Verformung hervorrufen.
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