KR20140036823A - 반도체 소자 제조 방법 - Google Patents

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KR20140036823A
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Abstract

스트레인드 실리콘(Strained Si) 공정 중 하나인 내장된 소오스/드레인(embedded source/drain)을 형성하기 전에 진행되는 리세스 형성 과정에서 습식 식각을 이용하여 게이트 패턴의 양측에 리세스를 형성함으로써, 로딩 효과(loading effect)가 없고 공정을 단순화 할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 게이트 패턴을 형성하고, 제1 습식 식각을 통해, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하고, 상기 제1 습식 식각에 사용되는 에천트는 수산화 암모늄과 과산화 수소를 포함하고, 상기 과산화 수소의 농도는 상기 수산화 암모늄의 농도의 1.5배 이하이다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 스트레인드 실리콘(Strained Si) 공정 중 하나인 내장된 소오스/드레인(embedded source/drain)을 형성하기 전에 진행되는 리세스 형성 과정에서 습식 식각을 이용하여 게이트 패턴의 양측에 리세스를 형성함으로써, 로딩 효과(loading effect)가 없고 공정을 단순화 할 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 게이트 패턴을 형성하고, 제1 습식 식각을 통해, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하고, 상기 제1 습식 식각에 사용되는 에천트는 수산화 암모늄과 과산화 수소를 포함하고, 상기 과산화 수소의 농도는 상기 수산화 암모늄의 농도의 1.5배 이하이다.
본 발명의 몇몇 실시예에서, 제2 습식 식각을 통해 상기 제1 리세스를 식각하여, 상기 게이트 패턴의 측면에 제2 리세스를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 리세스에 반도체 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 리세스의 단면은 시그마(sigma) 형상이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 기판 상의 제1 영역에 복수의 제1 게이트 패턴들을 형성하고, 상기 제1 게이트 패턴들 사이의 거리는 제1 너비이고, 상기 기판 상의 제2 영역에 복수의 제2 게이트 패턴들을 형성하고, 상기 제2 게이트 패턴들 사이의 거리는 상기 제1 너비와 다른 제2 너비이고, 제1 습식 식각을 통하여, 상기 제1 게이트 패턴들 사이에 제1 근접 거리를 갖는 제1 리세스를 형성하고, 상기 제2 게이트 패턴들 사이에 제2 근접 거리를 갖는 제2 리세스를 형성하고, 상기 제1 리세스와 상기 제2 리세스는 동시에 형성되고, 상기 제1 근접 거리와 상기 제2 근접 거리는 동일한 것을 포함된다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스의 상기 기판의 상면으로부터의 깊이는 제1 깊이이고, 상기 제2 리세스의 상기 기판의 상면으로부터의 깊이는 제2 깊이이고, 상기 제1 깊이와 상기 제2 깊이는 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 습식 식각에 사용되는 제1 에천트는 수산화 암모늄과 과산화 수소를 포함한다.
본 발명의 몇몇 실시예에서, 상기 과산화 수소의 농도는 상기 수산화 암모늄의 농도의 1.5배 이하이다.
본 발명의 몇몇 실시예에서, 제2 습식 식각을 통해 상기 제1 리세스 및 상기 제2 리세스를 각각 식각하여, 상기 제1 게이트 패턴들 사이에 제3 리세스와, 상기 제2 게이트 패턴들 사이에 제4 리세스를 동시에 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 리세스 및 상기 제4 리세스의 단면은 시그마 형상이다.
본 발명의 몇몇 실시예에서, 상기 제3 리세스 및 상기 제4 리세스에 각각 제1 반도체 패턴 및 제2 반도체 패턴을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 리세스 및 제4 리세스는 각각 제3 근접 거리 및 제4 근접 거리를 갖고, 상기 기판의 상면으로부터 각각 제3 깊이 및 제4 깊이를 갖고, 상기 제3 근접 거리와 상기 제4 근접 거리는 동일하고, 상기 제3 깊이와 상기 제4 깊이는 동일하다.
본 발명의 몇몇 실시예에서, 상기 제1 근접 거리는 상기 제3 근접 거리보다 크다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 패턴들과 상기 제2 게이트 패턴들을 형성하는 것과 상기 제1 리세스 및 상기 제2 리세스를 형성하는 것 사이에, 상기 기판을 세정하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판은 실리콘 기판이고, 상기 기판을 세정하는 것은 상기 기판 상의 자연 발생 산화막을 제거하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 10는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 11는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 12은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하여, 기판(10) 상에 복수의 제1 게이트 패턴(100)이 형성될 수 있다. 제1 게이트 패턴(100)은 제1 게이트 절연막(110), 제1 게이트 전극(120), 제1 스페이서(140)를 포함할 수 있다. 제1 게이트 패턴(100)은 제1 게이트 하드마스크(130)를 더 포함할 수 있다. 제1 게이트 패턴(100)은 제1 게이트 절연막(110), 제1 게이트 전극(120)이 순차적으로 적층되어 형성될 수 있다. 제1 스페이서(140)는 제1 게이트 패턴(100)의 측벽에 형성될 수 있다. 제1 게이트 하드마스크(130)가 형성될 경우, 제1 스페이서(140)는 제1 게이트 절연막(110), 제1 게이트 전극(120) 및 제1 게이트 하드마스크(130)와 접하여 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 게이트 패턴(100)은 예를 들어, 더미 게이트 패턴으로 이 후의 공정에서 게이트의 절연막 및/또는 전극이 다시 형성될 수 있으나, 이에 제한되는 것은 아니다.
기판(10) 상에 예를 들어, 절연막, 전극막 및 하드마스크막을 순차적으로 형성할 수 있다. 하드마스크막 상에 제1 게이트 패턴(100)을 형성하기 위한 마스크 패턴(미도시)이 형성될 수 있다. 마스크 패턴을 마스크로 이용하여 식각하여, 기판(10) 상에 제1 게이트 적층체(110, 120, 130)를 형성할 수 있다. 이 후, 기판 상에 제1 게이트 적층체(110, 120, 130)를 덮는 스페이서막이 형성될 수 있다. 스페이서막을 방향성 식각하여, 제1 게이트 적층체(110, 120, 130)의 측벽에 제1 스페이서(140)가 형성될 수 있다. 이로써, 기판(10) 상에 제1 게이트 패턴(100)이 형성될 수 있다.
구체적으로, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명에 따른 반도체 소자 제조 방법에서, 기판(10)은 실리콘 기판인 경우를 들어 설명한다.
제1 게이트 절연막(110)은 예를 들어, 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 유전막, 이들의 조합물 또는 이들이 차례로 적층된 적층막일 수 있다. 고유전율 유전막은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 제1 게이트 절연막(110)은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. 만약, 제1 게이트 절연막(110)이 고유전율 유전체를 포함할 경우, 제1 게이트 절연막(110)과 제1 게이트 전극(120) 사이에 제1 배리어막(미도시)이 더 형성될 수 있다. 배리어막은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄(Al) 및 이들의 조합 중 하나를 포함할 수 있다. 다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 하드마스크(130)은 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 제1 게이트 하드마스크(130)는 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다.
제1 스페이서(140)는 예를 들어, 실리콘 질화막, 실리콘 산질화막, 실리콘 산화막, 실리콘 탄산질화막(SiOCN)을 포함할 수 있다. 제1 스페이서(140)는 예를 들어, 화학 기상 증착법 등을 이용하여 형성될 수 있다. 제1 스페이서(140)는 단일층으로 형성되는 것으로 도시되어 있으나, 이에 제한되지 않고, 다중층으로 형성될 수 있음은 물론이다.
도 1을 참조하여, 제1 게이트 패턴(100)을 형성한 후, 제1 게이트 패턴(100) 사이의 노출된 기판(10) 상에 자연 발생 산화막(15)이 형성될 수 있다.
도 2를 참조하여, 세정 공정(20)을 통해, 기판(10) 상의 자연 발생 산화막(15)은 제거될 수 있다. 자연 발생 산화막(15)을 제거함으로써, 제1 게이트 패턴(100) 사이에 기판의 상면(10s)이 노출될 수 있다. 세정 공정(20)은 예를 들어, 화학적 용액 또는 건식 식각일 수 있다. 화학적 용액은 예를 들어, 불산(HF) 또는 BOE(buffered oxide etchant) 등일 수 있다. 건식 식각은 예를 들어, COR(Chemical Oxide Removal, 화학적 산화막 제거법), SiCoNi, PNC, NOR 등이 이용될 수 있다.
도 3a 및 도 3b를 참조하여, 제1 습식 식각(30)을 통해, 제1 게이트 패턴(100)의 측면에 제1 리세스(100r)가 형성될 수 있다. 제1 게이트 패턴(100) 사이에 형성되는 제1 리세스(100r)는 제1 스페이서(140) 사이에 노출되는 기판(10) 내에 형성된다. 제1 습식 식각(30)에 사용되는 제1 에천트는 예를 들어, 수산화 작용기(-OH)를 포함하는 제1 화학 물질과 기판(10)을 산화시킬 수 있는 제2 화학 물질을 포함할 수 있다. 구체적으로, 제1 에천트는 제1 화학 물질로 예를 들어, 수산화 암모늄(NH4OH), 수산화 칼륨(KOH) 또는 TMAH(tetramethyl ammounium hydroxide) 중 적어도 하나와 제2 화학 물질로 예를 들어, 과산화 수소(H2O2)를 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 제1 에천트는 수산화 암모늄(NH4OH) 및 과산화 수소(H2O2)를 포함하는 것으로 설명한다.
제1 에천트에서, 과산화 수소의 농도는 수산화 암모늄의 농도의 1.5배 이하이다. 다시 말하면, 제1 에천트에 포함되는 수산화 암모늄의 농도와 과산화 수소의 농도의 비율은 2:3이거나, 수산화 암모늄의 농도가 더 높아지게 된다. 구체적으로, 제1 에천트에 포함되는 과산화 수소는 예를 들어, 0.3 내지 15 ％농도일 수 있다. 제1 에천트에 포함되는 수산화 암모늄은 예를 들어, 0.2 내지 20 ％농도일 수 있다. 제1 에천트에 포함되는 과산화 수소의 농도는 수산화 암모늄의 농도의 0.015 내지 1.5배이다. 제1 에천트에 포함되는 수산화 암모늄과 과산화 수소의 농도 비율은 제1 게이트 패턴(100)보다 기판(10)에 대한 선택적 식각비가 높은 비율일 수 있다. 즉, 제1 에천트는 실리콘 산화막 및/또는 실리콘 질화막보다 실리콘 기판에 대한 선택적 식각비가 높다.
제1 습식 식각(30)에 사용되는 제1 에천트의 온도는 예를 들어, 25℃ 내지 95℃일 수 있으나, 이에 제한되는 것은 아니다.
도 3a를 참조하여, 제1 게이트 패턴(100)의 측면에 형성되는 제1 리세스(100r)는 제1 근접 거리(d)를 갖는 리세스일 수 있다. 또한, 제1 리세스(100r)의 측면은 예를 들어, 볼과 같은 형상을 갖는 곡면일 수 있다. 여기서, "근접 거리(proximity distance)"라 함은 스페이서와 게이트 절연막의 경계면을 기판 상면(10s)으로부터 하방으로 연장한 연장선과 리세스 사이의 최단 거리를 의미한다. 즉, 제1 근접 거리(d)는 제1 스페이서(140)와 제1 게이트 절연막(110)의 경계면의 연장선과 제1 리세스(100r) 사이의 최단 거리를 말한다.
제1 근접 거리(d)는 예를 들어, 제1 에천트에 포함되는 수산화 암모늄의 농도와 과산화 수소의 농도의 혼합 비율을 조절하여 변화시킬 수 있다. 구체적으로, 수산화 암모늄은 실리콘 기판을 식각하여 제1 리세스(100r)의 폭 및 깊이를 증가시키는 역할을 할 수 있다. 반면에, 과산화 수소는 노출된 실리콘 기판을 산화시킴으로써, 제1 리세스(100r)의 폭 및 깊이가 증가하는 것을 방지 및/또는 경감시킬 수 있다. 따라서, 제1 에천트에 포함되는 과산화 수소의 농도를 증가시키면, 제1 근접 거리(d)는 늘어나게 되어, 제1 리세스(100r)와 제1 게이트 패턴(100)이 오버랩되는 길이가 줄어들 수 있다. 하지만, 제1 에천트에 포함되는 수산화 암모늄의 농도를 증가시키면, 제1 근접 거리 d는 줄어들게 되어, 제1 리세스(100r)와 제1 게이트 패턴(100)이 오버랩되는 길이가 늘어날 수 있다. 심지어, 제1 에천트에 포함되는 수산화 암모늄의 농도가 증가하게 되면, 제1 리세스(100r)는 제1 게이트 절연막(110)과도 오버랩이 될 수 있음은 물론이다.
도 3b를 참조하여, 제1 리세스(100r)의 제1 근접 거리(d)는 예를 들어, 제1 스페이서(140)와 기판(10)이 만나는 경계면의 길이와 실질적으로 동일할 수 있다. 또한, 제1 리세스(100r)의 측면은 예를 들어, 기판 상면(100)에 대해 직교될 수 있다. 즉, 제1 리세스(100r)는 박스 형태의 단면을 갖는 리세스일 수 있다.
박스 형태의 제1 리세스(100r)는 예를 들어, 제1 습식 식각(30)에 사용되는 제1 에천트에 첨가 물질을 더 포함시킴으로써 형성될 수 있다. 제1 에천트에 포함되는 첨가 물질은 예를 들어, 표면 활성 물질(surfactant) 또는 억제 물질(inhibitor)일 수 있다. 제1 습식 식각(30)시 표면 활성 물질을 더 포함하게 될 경우, 표면 활성 물질은 제1 리세스(100r)의 바닥면의 식각을 촉진시킬 수 있다. 이를 통해, 제1 리세스(100r)의 측면의 식각 속도보다 제1 리세스(100r)의 바닥면의 식각 속도가 빨라짐으로써, 박스 형태의 제1 리세스(100r)는 형성될 수 있다. 반대로, 제1 습식 식각(30)시 표면 활성 물질을 더 포함하게 될 경우, 억제 물질은 제1 리세스(100r)의 측면의 식각을 억제시킬 수 있다. 이를 통해, 제1 리세스(100r)의 측면의 식각 속도가 제1 리세스(100r)의 바닥면의 식각 속도가 늦어짐으로써, 박스 형태의 제1 리세스(100r)는 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 소자 제조 방법에서, 제1 리세스(100r)는 도 3a에서 도시된 것과 같은 형태를 갖는 것으로 설명한다.
도 4를 참조하여, 제2 습식 식각(40)을 통해, 제1 게이트 패턴(100)의 측면에 제2 리세스(100t)를 형성할 수 있다. 다시 말하면, 제2 습식 식각(40)에 의해 제1 리세스(100r)가 식각됨으로써, 제1 게이트 패턴(100)의 측면에 제2 리세스(100t)가 형성될 수 있다. 제2 리세스(100t)는 제2 근접 거리(d´)를 갖는 리세스일 수 있다. 또한, 제2 리세스(100t)의 단면은 예를 들어, 시그마(sigma) 형상일 수 있으나, 이에 제한되는 것은 아니다. 즉, 제1 리세스(100r)의 단면이 박스 형태의 단면일 경우, 제2 습식 식각(40)에 의해 형성되는 제2 리세스(100t)의 단면은 예를 들어, 박스 형태일 수 있다.
제2 습식 식각(40)에 사용되는 제2 에천트는 기판을 식각할 수 있는 화학 물질을 포함하지만, 기판의 식각을 저지하는 화학 물질은 포함하지 않을 수 있다. 구체적으로, 제2 에천트는 예를 들어, 실리콘 기판을 결정면에 따라 식각할 수 있는 수산화 암모늄을 포함할 수 있지만, 실리콘 기판을 산화시켜 실리콘 기판의 식각을 저지시키는 과산화 수소는 포함하지 않을 수 있다.
도 4를 참조하여, 제2 리세스(100t)의 제2 근접 거리(d´)는 제1 리세스(100r)의 제1 근접 거리(d)보다 작을 수 있다. 노출된 제1 리세스(100r)의 측면 및 바닥면이 제2 습식 식각(40)에 의해 식각되므로, 제2 리세스(100t) 내부의 공간은 제1 리세스(100r) 내부의 공간보다 증가한다. 또한, 볼 모양의 곡면을 갖는 제1 리세스(100r)의 측면 중 제2 에천트에 의해 식각 속도가 가장 느린 결정면이 제2 리세스(100t)에 나타나게 된다. 이와 같은 제2 습식 식각(40)에 의해 제2 리세스(100t)의 제2 근접 거리(d´)는 제1 리세스(100r)의 제1 근접 거리(d)보다 작아진다.
도 5를 참조하여, 제2 리세스(100t)에 제1 반도체 패턴(150)이 형성될 수 있다. 제1 반도체 패턴(150)은 기판 상면(10s)보다 융기되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 제1 반도체 패턴(150)에 의해, 제1 게이트 패턴(100)의 채널 영역에 인장 또는 압축 응력이 가해질 수 있고, 이를 통해 반도체 소자의 성능이 향상될 수 있다. 제1 반도체 패턴(150)은 예를 들어, 트랜지스터의 소스와 드레인이 될 수 있다. 제1 반도체 패턴(150)은 제2 리세스(100t) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 제1 반도체 패턴(150)은 단결정 에피택셜층일 수 있다. 제1 반도체 패턴(150)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다. 제1 반도체 패턴(150)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(10)과는 다른 격자 상수를 갖는 물질일 수 있으나, 이에 제한되는 것은 아니다.
반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hole)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 압축 응력을 가하는 것이 좋을 수 있다. 제1 반도체 패턴(150)은 기판(10)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 제1 반도체 패턴(150)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다. 또한, 제1 반도체 패턴(150)이 형성되는 제2 리세스(100t)의 단면은 도 5와 같이 시그마 형상일 수 있으나, 이에 제한되는 것은 아니다.
반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 인장 응력을 가하는 것이 좋을 수 있다. 제1 반도체 패턴(150)은 기판(10)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 실리콘 기판인 경우, 제1 반도체 패턴(150)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다. 하지만, 반도체 소자가 n형인 MOS(NMOS) 트랜지스터인 경우, 제2 리세스(100t) 내의 제1 반도체 패턴(150)은 융기된 실리콘 에피택셜막을 형성할 수 있다. 또한, 제1 반도체 패턴(150)이 형성되는 제2 리세스(100t)의 단면은 시그마 형상일 수 있으나, 이에 제한되지 않고, 도 3b와 같은 박스 형태의 단면을 갖는 리세스일 수 있다.
도 6 내지 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 6을 참조하여, 기판(10) 상의 제1 영역(I)에 복수의 제2 게이트 패턴(200)이 형성되고, 기판(10) 상의 제2 영역(II)에 복수의 제3 게이트 패턴(300)이 형성될 수 있다. 복수의 제2 게이트 패턴(200) 사이의 거리는 제1 너비(w1)이고, 복수의 제3 게이트 패턴(300) 사이의 거리는 제2 너비(w2)일 수 있다. 제1 너비(w1)는 제2 너비(w2)와 서로 다른 수치를 갖는다. 여기에서 "너비"라 함은 서로 이웃하는 게이트 패턴의 인접한 스페이서 간의 거리이고, 좀 더 구체적으로 서로 이웃하는 게이트 패턴 사이에 노출되는 기판 상면(10s)의 너비를 의미한다.
제2 게이트 패턴(200)은 제2 게이트 절연막(210), 제2 게이트 전극(220), 제2 스페이서(240)를 포함할 수 있다. 제2 게이트 패턴(200)은 제2 게이트 하드마스크(230)를 더 포함할 수 있다. 제2 게이트 패턴(200)은 제2 게이트 절연막(210), 제2 게이트 전극(220) 및 제2 게이트 하드마스크(230)가 순차적으로 적층되어 형성될 수 있다. 제2 스페이서(240)는 제2 게이트 패턴(200)의 측벽에 형성될 수 있다. 제3 게이트 패턴(300)은 제3 게이트 절연막(310), 제3 게이트 전극(320), 제3 스페이서(340)를 포함할 수 있다. 제3 게이트 패턴(300)은 제3 게이트 하드마스크(330)를 더 포함할 수 있다. 제3 게이트 패턴(300)은 제3 게이트 절연막(310), 제3 게이트 전극(320) 및 제3 게이트 하드마스크(330)가 순차적으로 적층되어 형성될 수 있다. 제3 스페이서(340)는 제3 게이트 패턴(300)의 측벽에 형성될 수 있다.
제1 너비(w1)는 서로 이웃하는 제2 게이트 패턴(200)의 인접한 제2 스페이서(240) 사이의 거리이고, 제2 너비(w2)는 서로 이웃하는 제3 게이트 패턴(300)의 인접한 제3 스페이서(340) 사이의 거리이다.
본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제2 게이트 패턴(200) 및/또는 제3 게이트 패턴(300)은 예를 들어, 더미 게이트 패턴으로 이 후의 공정에서 게이트의 절연막 및/또는 전극이 다시 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 게이트 패턴(200) 및 제3 게이트 패턴(300)을 형성하는 방법 및 각 구성 요소에 포함되는 물질은 도 1의 제1 게이트 패턴(100)을 형성하는 방법 및 각 구성 요소에 포함되는 물질과 중복되는 설명이므로, 생략한다. 또한, 본 발명의 실시예에 따른 설명에서, 기판(10)은 실리콘 기판인 것으로 설명한다.
도 6을 참조하여, 복수의 제2 게이트 패턴(200) 및 복수의 제3 게이트 패턴(300)을 형성한 후, 제2 게이트 패턴(200) 및 제3 게이트 패턴(300) 사이의 노출된 기판(10) 상에 자연 발생 산화막(15)이 형성될 수 있다.
도 7을 참조하여, 세정 공정(20)을 통해, 제2 게이트 패턴(200) 사이에 형성된 자연 발생 산화막(15) 및 제3 게이트 패턴(300) 사이에 형성된 자연 발생 산화막(15)이 제거될 수 있다. 이를 통해, 기판 상면은 노출이 된다.
도 7을 참조하여, 제1 습식 식각(30)을 통해, 제2 게이트 패턴(200) 사이의 노출된 기판(10)을 식각하여 제3 리세스(200r)가 형성될 수 있고, 제3 게이트 패턴(300) 사이의 노출된 기판(10)을 식각하여 제4 리세스(300r)가 형성될 수 있다. 제1 습식 식각(30) 공정을 통해, 제1 영역(I)에 형성되는 제3 리세스(200r)와 제2 영역(II)에 형성되는 제4 리세스(300r)는 동시에 형성될 수 있다.
제3 리세스(200r)는 제3 근접 거리(d1)을 갖고, 제1 깊이(t1)을 갖는 리세스일 수 있다. 제4 리세스(300r)는 제4 근접 거리(d2)을 갖고, 제2 깊이(t2)을 갖는 리세스일 수 있다. 동시에 형성되는 제3 리세스(200r) 및 제4 리세스(300r)는 동일한 근접 거리 및 깊이를 갖는다. 즉, 제3 근접 거리(d1)와 제4 근접 거리(d2)는 서로 동일하고, 제1 깊이(t1)와 제2 깊이(t2)는 서로 동일하다. 여기서, "깊이"라 함은 기판 상면(10s)으로부터 리세스의 최하단까지 거리를 의미한다. 또한, 여기서 "동일한 근접 거리" 및 "동일한 깊이"의 의미는 비교되는 2개의 리세스의 근접 거리와 깊이가 각각 완전히 동일한 것뿐만 아니라, 공정 과정상의 마진 등으로 인해서 발생할 수 있는 미세한 근접 거리와 깊이의 차이를 포함하는 의미이다.
도 7을 참조하여, 제3 리세스(200r) 및 제4 리세스(300r)를 형성하기 위해 실시하는 제1 습식 식각(30)에는 제1 에천트가 사용될 수 있다. 본 발명의 실시예에 따른 설명에서, 제1 에천트는 수산화 암모늄(NH4OH) 및 과산화 수소(H2O2)를 포함한다. 수산화 암모늄은 기판(10)을 식각하여 리세스의 크기를 증가시키는 역할을 하고, 과산화 수소는 기판(10)을 산화시켜 리세스가 확대되는 것을 막아줄 수 있다. 제1 에천트에서, 과산화 수소의 농도는 수산화 암모늄의 농도의 1.5배 이하이다. 다시 말하면, 제1 에천트에 포함되는 수산화 암모늄의 농도와 과산화 수소의 농도의 비율은 2:3이거나, 수산화 암모늄의 농도가 더 높아지게 된다. 구체적으로, 제1 에천트에 포함되는 과산화 수소는 예를 들어, 0.3 내지 15 ％농도일 수 있다. 제1 에천트에 포함되는 수산화 암모늄은 예를 들어, 0.2 내지 20 ％농도일 수 있다. 제1 에천트에 포함되는 과산화 수소의 농도는 수산화 암모늄의 농도의 0.015 내지 1.5배이다. 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 제1 에천트는 실리콘 산화막 및/또는 실리콘 질화막보다 실리콘 기판에 대한 선택적 식각비가 높다.
도 3a에 관련되어 기술한 것과 같이, 제1 에천트에 포함되는 수산화 암모늄의 농도와 과산화 수소의 농도의 혼합 비율을 조절함으로써, 제3 근접 거리(d1) 및 제1 깊이(t1)을 변화시킬 수 있다. 제1 에천트에 포함되는 과산화 수소의 농도를 증가시킴으로써, 제3 근접 거리(d1)를 증가시킬 수 있다. 반면, 제1 에천트에 포함되는 수산화 암모늄의 농도를 증가시킴으로써, 제3 근접 거리(d1)를 감소시킬 수 있다. 또한, 수산화 암모늄의 농도와 과산화 수소의 농도의 혼합 비율을 조절하여 제1 깊이(t1)을 변화시키게 되면, 이 후에 진행되는 제2 습식 식각에서 기판 상면으로부터 근접 거리를 측정하게 되는 지점까지의 깊이도 조절할 수 있다.
이하에서, 게이트 패턴 사이의 거리가 서로 다른 영역에 습식 식각을 이용하여 1차적인 리세스를 형성할 경우, 효과에 대해서 설명한다.
건식 식각을 이용하여, 제1 너비(w1)를 갖는 제2 게이트 패턴(200) 사이와 제2 너비(w2)를 갖는 제3 게이트 패턴 사이에, 각각 리세스를 동시에 형성될 수도 있다. 하지만, 제2 게이트 패턴(200) 사이의 거리와 제3 게이트 패턴(300) 사이의 거리는 서로 다르기 때문에, 로딩 효과(loading effect)가 발생하게 된다. 다시 말하면, 제1 너비(w1)를 갖는 제2 게이트 패턴(200) 사이에 유입되는 식각 가스의 농도와 제2 너비(w2)를 갖는 제3 게이트 패턴(300) 사이에 유입되는 식각 가스의 농도는 서로 다르다. 이와 같은 농도의 차이는 서로 이웃하는 게이트 패턴 사이의 거리에서 기인된다. 리세스를 형성하기 위한 식각 가스의 농도가 제1 영역(I)과 제2 영역(II)에서 다르게 되면, 제1 영역(I)과 제2 영역(II)에 형성되는 리세스의 근접 거리 및 깊이가 또한 서로 달라지게 된다. 서로 다른 근접 거리 및 깊이를 갖는 리세스를 습식 식각할 경우, 습식 식각의 결과로 형성되는 리세스 역시 서로 다른 근접 거리 및 깊이를 갖게 된다. 서로 다른 근접 거리 및 깊이를 갖는 리세스 내에 반도체 패턴을 에피택셜 성장을 시키게 될 경우, 반도체 소자의 신뢰성이 저하될 수 있고, 제조 공정의 조절성(controllability)이 낮아질 수 있다.
건식 식각을 사용할 경우의 상기와 같은 문제점을 해결하기 위해, 근접 거리가 작고 깊이가 깊은 리세스가 형성되는 영역에 실리콘의 식각 속도를 감소시키는 원소를 임플란트시켜 줄 수 있다. 실리콘의 식각 속도를 감소시키는 원소는 예를 들어, 탄소(C), 보론(B), 실리콘(Si), 저머늄(Ge) 및 이들의 조합 중 하나를 포함할 수 있다. 이를 통하여, 서로 다른 영역에 동일한 근접 거리와 동일한 깊이를 갖는 리세스가 각각 형성될 수 있다.
하지만, 수산화 암모늄의 농도와 과산화 수소의 농도의 혼합 비율을 조절한 에천트를 사용하여 습식 식각을 실시할 경우, 추가적인 이온 주입 공정 등이 추가적인 제조 공정 없이 서로 다른 영역에 동일한 근접 거리와 동일한 깊이를 갖는 리세스가 각각 형성될 수 있다. 또한, 수산화 암모늄의 농도와 과산화 수소의 농도의 혼합 비율을 조절한 에천트를 사용함으로써, 1차적으로 기판에 형성되는 리세스의 모양, 즉 근접 거리 및 깊이를 변화시킬 수 있다. 이 같은 리세스의 모양 조절을 통해, 이 후에 진행되는 습식 식각의 결과로 형성되는 최종 리세스의 근접 거리 및 기판 상면으로부터 근접 거리를 측정하게 되는 지점까지의 깊이도 조절할 수 있다.
도 8을 참조하여, 제2 습식 식각(40)을 통해, 제2 게이트 패턴(200) 사이에 제5 리세스(200t)가 형성될 수 있고, 제3 게이트 패턴(300) 사이에 제6 리세스(300t)가 형성될 수 있다. 제5 리세스(200t) 및 제6 리세스(300t)는 제2 습식 식각(40)을 통해 동시에 형성될 수 있다. 다시 말하면, 제2 습식 식각(40)을 통해 제3 리세스(200r) 및 제4 리세스(300r)가 식각됨으로써, 제2 게이트 패턴(200) 사이 및 제3 게이트 패턴(300) 사이에 각각 제5 리세스(200t) 및 제6 리세스(300t)가 형성될 수 있다.
제5 리세스(200t)는 제5 근접 거리(d3) 및 제3 깊이(t3)를 갖는 리세스일 수 있고, 제6 리세스(300t)는 제6 근접 거리(d4) 및 제4 깊이(t4)를 갖는 리세스일 수 있다. 제5 근접 거리(d3)와 제6 근접 거리(d4)는 서로 동일하고, 제3 깊이(t3)와 제4 깊이(t4)는 서로 동일할 수 있다. 제5 리세스(200t) 및 제6 리세스(300t)는 근접 거리 및 깊이가 각각 서로 동일할 수 있지만, 제5 리세스(200t) 및 제6 리세스(300t)의 내부 공간의 폭은 서로 다를 수 있다. 즉, 제2 게이트 패턴(200) 사이의 제1 너비가 제3 게이트 패턴(300) 사이의 제2 너비보다 클 경우, 제5 리세스(200t)의 내부 공간의 폭은 제6 리세스(300t)의 내부 공간의 폭보다 클 수 있다.
제3 리세스(200r) 및 제5 리세스(200t)를 비교하면, 제3 리세스(200r)의 제3 근접 거리(d1)는 제5 리세스(200t)의 제5 근접 거리(d3)보다 클 수 있다. 다시 말하면, 제2 습식 식각(40)을 통해, 제3 리세스(200r)의 내부 공간은 확대가 된다. 따라서, 제5 근접 거리(d3)의 기준이 되는 지점은 제3 근접 거리(d1)의 기준이 되는 지점보다 제2 스페이서(240)와 제2 게이트 절연막(210)의 경계면의 연장선에 더 근접할 수 있다. 하지만, 제5 근접 거리(d3)의 기준이 되는 지점이 제2 게이트 절연막(210) 바로 아래의 기판(10) 상에 위치할 수도 있다. 도면 상의 제2 스페이서(240)와 제2 게이트 절연막(210)의 경계면의 연장선을 기준으로, 제3 근접 거리(d1)의 기준 지점은 연장선의 우측에, 제5 근접 거리(d3)의 기준 지점은 연장선의 좌측에 위치할 수 있다. 이 같은 경우 제3 리세스(200r)의 제3 근접 거리(d1)는 제5 리세스(200t)의 제5 근접 거리(d3)보다 작을 수 있다.
제5 리세스(200t) 및 제6 리세스(300t)의 단면은 예를 들어, 시그마 형상일 수 있으나, 이에 제한되는 것은 아니다. 제1 습식 식각에 의해 형성된 리세스의 단면이 박스 형태의 단면일 경우, 제4 리세스(300r) 및 제6 리세스(300t)의 단면은 각각 예를 들어, 박스 형태일 수 있다.
도 9를 참조하여, 제5 리세스(200t) 및 제6 리세스(300t)에 각각 제2 반도체 패턴(250) 및 제3 반도체 패턴(350)이 형성될 수 있다. 제2 반도체 패턴(250) 및/또는 제3 반도체 패턴(350)은 기판 상면(10s)보다 융기되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 제2 반도체 패턴(250) 및 제3 반도체 패턴(350)은 각각 제5 리세스(200t) 및 제6 리세스(300t) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다.
반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 기판(10)에 압축 응력을 제공하기 위해, 실리콘 기판보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 제2 반도체 패턴(250)이 형성될 수 있다. 반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 기판(10)에 인장 응력을 제공하기 위해, 실리콘 기판보다 격자 상수가 작거나 같은 실리콘카바이드(SiC) 또는 실리콘으로 제2 반도체 패턴(250)이 형성될 수 있다.
도 10는 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 10를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 11는 본 발명의 실시예들에 따라 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 11를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 10에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 12은 본 발명의 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 12을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 100, 200, 300: 게이트 패턴
140, 240, 340: 스페이서 150, 250, 350: 반도체 패턴
100r, 200r, 300r, 100t, 200t, 300t: 리세스
d, d’, d1, d2, d3, d4: 근접 거리
w1, w2: 동일 영역 내의 게이트 패턴 사이의 거리

Claims (10)

  1. 기판 상에 게이트 패턴을 형성하고,
    제1 습식 식각을 통해, 상기 게이트 패턴의 측면에 제1 리세스를 형성하는 것을 포함하고,
    상기 제1 습식 식각에 사용되는 에천트는 수산화 암모늄과 과산화 수소를 포함하고, 상기 과산화 수소의 농도는 상기 수산화 암모늄의 농도의 1.5배 이하인 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    제2 습식 식각을 통해 상기 제1 리세스를 식각하여, 상기 게이트 패턴의 측면에 제2 리세스를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  3. 기판 상의 제1 영역에 복수의 제1 게이트 패턴들을 형성하고, 상기 제1 게이트 패턴들 사이의 거리는 제1 너비이고,
    상기 기판 상의 제2 영역에 복수의 제2 게이트 패턴들을 형성하고, 상기 제2 게이트 패턴들 사이의 거리는 상기 제1 너비와 다른 제2 너비이고,
    제1 습식 식각을 통하여, 상기 제1 게이트 패턴들 사이에 제1 근접 거리를 갖는 제1 리세스를 형성하고, 상기 제2 게이트 패턴들 사이에 제2 근접 거리를 갖는 제2 리세스를 형성하고,
    상기 제1 리세스와 상기 제2 리세스는 동시에 형성되고, 상기 제1 근접 거리와 상기 제2 근접 거리는 동일한 것을 포함하는 반도체 소자 제조 방법.
  4. 제3 항에 있어서,
    상기 제1 리세스의 상기 기판의 상면으로부터의 깊이는 제1 깊이이고, 상기 제2 리세스의 상기 기판의 상면으로부터의 깊이는 제2 깊이이고,
    상기 제1 깊이와 상기 제2 깊이는 동일한 반도체 소자 제조 방법.
  5. 제3 항에 있어서,
    상기 제1 습식 식각에 사용되는 제1 에천트는 수산화 암모늄과 과산화 수소를 포함하는 반도체 소자 제조 방법.
  6. 제5 항에 있어서,
    상기 과산화 수소의 농도는 상기 수산화 암모늄의 농도의 1.5배 이하인 반도체 소자 제조 방법.
  7. 제3 항에 있어서,
    제2 습식 식각을 통해 상기 제1 리세스 및 상기 제2 리세스를 각각 식각하여, 상기 제1 게이트 패턴들 사이에 제3 리세스와, 상기 제2 게이트 패턴들 사이에 제4 리세스를 동시에 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 제7 항에 있어서,
    상기 제3 리세스 및 상기 제4 리세스의 단면은 시그마 형상인 반도체 소자 제조 방법.
  9. 제7 항에 있어서,
    상기 제3 리세스 및 상기 제4 리세스에 각각 제1 반도체 패턴 및 제2 반도체 패턴을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 제7 항에 있어서,
    상기 제3 리세스 및 제4 리세스는 각각 제3 근접 거리 및 제4 근접 거리를 갖고, 상기 기판의 상면으로부터 각각 제3 깊이 및 제4 깊이를 갖고,
    상기 제3 근접 거리와 상기 제4 근접 거리는 동일하고, 상기 제3 깊이와 상기 제4 깊이는 동일한 반도체 소자 제조 방법.
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