CN1828772A - 在半导体存储器内控制时钟信号的装置与方法 - Google Patents
在半导体存储器内控制时钟信号的装置与方法 Download PDFInfo
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Abstract
一种操作时钟控制器，其用于防止半导体存储器在外部时钟的操作频率高于预定频率时操作。该操作时钟控制器包括：时钟缓冲器，其用于缓冲外部时钟以输出内部时钟；单元延迟组，其用于顺序延迟该内部时钟以输出多个经延迟的时钟；相位检测块，其用于在该内部时钟的上升沿处检测所述经延迟的时钟的逻辑电平以输出相位检测信号；取样脉冲产生器，其用于输出产生于该内部时钟的预定点处的取样信号；锁存块，其用于通过在该取样信号被输入的点处取样并锁存该相位检测信号而输出相位检测锁存信号；以及频率检测块，其用于通过逻辑组合该相位检测锁存信号而输出频率检测信号。
Description
技术领域
本发明涉及一种半导体存储器，更具体而言，涉及一种操作时钟控制器，其用于控制外部时钟的操作频率使得该操作频率不超出预定频率。
背景技术
随着DRAM的数据处理速率增加，DRAM的性能也增加。因此，已在改善DRAM的数据处理速度方面花费大量努力。然而，若DRAM的市场尚未充分形成，则即使生产了具有高数据处理速度的DRAM，有时亦会发生将该DRAM作为降低等级的产品，即具有比该高数据处理速率低的操作速度的DRAM出售。例如，尽管可以商业数量生产DDR500，但若DDR500的需求尚未充分建立，则DDR500必需降低等级且取代在市场上占据主要型号的DDR400而出售。然而，尽管其被降低等级销售，但DDR500仍然可作为具较高数据处理速度的DDR500来操作。因此，存在着恶意厂商便宜地购买DDR500并且通过对该DRAM进行超时钟处理(Over-clocking)而使用快速数据处理字元来生产模块的可能性。因此，为保护DRAM卖方，需要使DRAM一旦降低等级便不能在超时钟条件下操作。
发明内容
[3]因此，本发明的目的在于提供一种操作时钟控制器，其防止半导体存储器在操作频率高于预定频率的超时钟条件下操作。
[4]本发明的另一目的在于提供一种操作时钟控制方法，其防止半导体存储器在操作频率高于预定频率的超时钟条件下操作。
[5]根据本发明的一方面，提供一种操作时钟控制器，其包括：时钟缓冲器，其用于缓冲外部时钟，以由此输出内部时钟；单元延迟组，其用于顺序延迟该内部时钟，以由此输出多个经延迟的时钟；相位检测块，其用于在该内部时钟的上升沿处检测所述经延迟的时钟的逻辑电平，以由此输出对应的相位检测信号；取样脉冲产生器，其用于输出在该内部时钟的预定点处产生的取样信号；锁存块，其用于通过在该取样信号被输入的点处取样及锁存所述相位检测信号而输出相位检测锁存信号；及频率检测块，其用于通过逻辑组合该相位检测锁存信号而输出频率检测信号。
根据本发明的另一方面，提供一种操作时钟控制方法，其包括以下步骤：通过缓冲外部时钟而输出内部时钟；及通过顺序延迟该内部时钟而输出多个经延迟的时钟；在该内部时钟的上升沿处检测该延迟时钟的逻辑电平，以由此输出对应的相位检测信号；输出在内部时钟的预定点处产生的取样信号；通过在该取样信号被输入的点处取样及锁存所述相位检测信号而输出相位检测锁存信号；输出使能信号以响应外部指令；以及通过逻辑组合该相位检测锁存信号而输出频率检测信号。
附图说明
通过下面结合附图对优选实施例的描述，本发明的上述和其它目的及特征将变得显而易见，其中：
图1为描述根据本发明优选实施例的操作时钟控制器的块图；
图2为描述图1中所示的单元延迟组的块图；
图3为描绘图1中所示的相位检测块中相位检测器的示意性电路图；
图4为描绘图1中所示的取样脉冲产生器的示意性电路图；
图5为描绘图1中所示的锁存块的锁存的示意性电路图；
图6为描绘图1中所示的过滤器使能块的示意性电路图；
图7为描绘图1中所示的序列检测块的示意性电路图；
图8至图9为展示当操作频率为4ns时本发明的操作的时序图；
图10为展示当操作频率偏差为5％时本发明的操作的时序图。
具体实施方式
下文中，将参看附图详细描述根据本发明的操作时钟控制器。
图1为描述根据本发明优选实施例的操作时钟控制器的块图。
如图所示，操作时钟控制器包括时钟缓冲器100、单元延迟组200、相位检测块300、取样脉冲产生器400、锁存块500、过滤器使能块600，及序列检测块700。
时钟缓冲器100缓冲外部时钟CLK，以由此输出内部时钟CLK2N。第一内部时钟CLK2N输入到单元延迟组200，单元延迟组200具有多个单元延迟且顺序输出多个延迟时钟CLKD<0:5>。相位检测块300输出对应于延迟时钟CLKD<0:5>的多个相位检测信号PD<0:5>。取样脉冲产生器400输出在内部时钟CLK2N的下降沿或上升沿处的取样信号CLK4NP。举例而言，取样信号CLK4NP可在内部时钟CLK2N的第二下降沿处形成。锁存块500取样并锁存相位检测信号PD<0:5>以在取样信号CLK4NP被供应时输出相位检测锁存信号PD_LAT<0:5>。过滤器使能块600输出使能信号DET_EN，其用于使能本发明的操作时钟控制器以响应外部指令。序列检测块700检测一系列相位检测锁存信号PD_LAT<0:5>，以由此输出频率检测信号TCK_DET。
图2为描述图1中所示的单元延迟组200的块图。
如图所示，单元延迟组200具有六个彼此串联连接的单元延迟210_A至210_F。内部时钟CLK2N被输入至第一延迟单元210_A，第一延迟单元210_A将内部时钟CLK2N延迟预定的单元延迟时间，以由此输出第一延迟时钟CLKD<0>。第二单元延迟210_B将第一延迟时钟CLKD<0>延迟该单元延迟时间，以由此输出第二延迟时钟CLKD<1>。第三单元延迟210_C将第二延迟时钟CLKD<1>延迟该单元延迟时间以输出第三延迟时钟CLKD<2>。第四单元延迟210_D将第三延迟时钟CLKD<2>延迟该单元延迟时间以输出第四延迟时钟CLKD<3>。第五单元延迟210_E将第四延迟时钟CLKD<3>延迟该单元延迟时间以输出第五延迟时钟CLKD<4>。最终，第六单元延迟210_F将第五延迟时钟CLKD<4>延迟该单元延迟时间以输出第六延迟时钟CLKD<5>。
图3为描绘图1中所示的相位检测块300中相位检测器310的示意性电路图。
相位检测器300中包括多个相位检测器310并且这些相位检测器310彼此并联连接。每个相位检测器310在内部时钟CLK2N的上升沿处检测对应的延迟时钟CLKD<0:5>的相位。
图4为描绘图1中所示的取样脉冲产生器400的示意性电路图。
如图所示，取样脉冲产生器400包括脉冲产生器410、第一反相块420、第一锁存器430、第一及第二D触发器(flip-flop)、第一及第二反相器I1及I2、第一NAND门ND1，及第一NOR门NOR1。
通过第一反相器I1使输入至取样脉冲产生器400的内部时钟CLK2N反相，随后将其作为时钟用于第一及第二D触发器DEF1及DEF2。第一及第二D触发器彼此串联连接且形成移位寄存器，该移位寄存器用于在内部时钟CLK2N的第二下降沿处产生4ns时钟脉冲的取样信号CLK4NP。本文中，为了控制取样信号CLK4NP使其不是被连续输出的时钟信号而是仅具有一个脉冲的信号，取样脉冲产生器400中包括：第一反相块420，其中取样信号CLK4NP及上电信号(power-up signal)PWRUP输入至该第一反相块420；第一锁存器430，其用于锁存来自第一反相块420的输出；第一NAND门ND1，其中来自第二D触发器DEF2的输出及来自第一锁存器430的输出被输入至该第一NAND门ND1；第二输入，其用于将来自第一NAND门的输出反相。
同时，取样脉冲产生器400的D触发器的数目决定半导体存储器的操作频率的可用范围。换言之，所述取样信号CLK4NP产生于内部时钟CLK2N的第二下降沿，因为用于将内部时钟CLK2N反相的第一反相器及两个D触发器DEF1和DEF2被用于图4所示的取样脉冲产生器400。
图5为描绘图1中所示的锁存块500的锁存器510的示意性电路图。
如图所示，锁存器510包括第一及第二PMOS晶体管P1及P2、多个NMOS晶体管N1及N2，及第三反相器I3。
第一PMOS晶体管连接至电源电压VDD且受控于经由栅极输入的上电信号PWRUP。NMOS晶体管N1及N2在第一PMOS晶体管P1的漏极与地电压GND之间彼此串联连接且受控于相位检测信号PD及取样信号CLK4NP。第三反相器I3连接至第一PMOS晶体管P1的漏极。第二PMOS晶体管P2连接于电源电压VDD与第一PMOS晶体管P1的漏极之间。
图5中所示的锁存器510被提供用于每一个相位检测信号PD<0:5>。因此，多个锁存器510彼此并联连接并且在将取样信号CLK4NP输入至锁存块500时锁存相位检测信号PD<0:5>的逻辑电平，以由此输出相位检测锁存信号PD LAT<0:5>。
图6为描绘图1中所示的过滤器使能块600的示意性电路图。
如图所示，过滤器使能块600具有受控于外部模式寄存器组信号MRSP6的第二反相块610、用于锁存来自第二反相块610的输出的第二锁存器620、用于将来自第二锁存器620的输出反相的第四反相器I4，以及用于延迟来自第四反相器I4的输出的延迟块630。本文中，外部模式寄存器组信号MRSP6自半导体存储装置的外部输出。
第二反相块610受控于有源的低上电信号PWRUP及有源的高外部模式寄存器组信号MRSP6。因此，若上电信号PWRUP的电平为“低(L)”，则第二反相块610输出电源电压VDD；若外部模式寄存器组信号MRSP6的电平为“高(H)”，则第二反相块610输出地电压GND。在操作的早期阶段，第二反相块610受控于上电信号PWRUP且输出电源电压。随后，在启动模式寄存器组信号MRSP6之后，第二反相块610输出地电压。
第二锁存器620使自第二反相块610输出的地电压GND反相。因此，来自第二锁存器610的输出具有逻辑电平“H”。第四反相器I4使来自第二锁存器620的输出反相为逻辑电平“L”。延迟块630延迟自第四反相器I4输出的逻辑电平“L”输出，以由此输出检测使能信号DET_EN。将检测使能信号DET_EN直接输入至序列检测块700或将其与序列检测块700的输出逻辑组合。
图7为描绘图1所示的序列检测块700的示意性电路图。
序列检测块700通过检测一系列相位检测锁存信号PD_LAT<0:5>及逻辑组合相位检测锁存信号PD_LAT<0:5>，来输出频率检测信号TCK_DET。亦即，通过检测相位检测锁存信号PD_LAT<0:5>的序列，序列检测块700检测外部时钟CLK的操作频率。若该操作频率高于预定频率，例如4ns，则不启动频率检测信号TCK_DET；若该操作频率低于预定频率，则启动频率检测信号TCK_DET。
图8至图9为当操作频率为4ns时本发明的操作的时序图。
参看图9，当操作频率为4ns时，频率检测信号TCK_DET被启动至逻辑电平“H”。另外，当操作频率高于4ns时，例如5ns、7.5ns及15ns，频率检测信号TCK_DET的逻辑电平为“L”。本文中，将频率检测信号TCK_DET的波形分类为FF型、TT型、SS型。FF型表示脉冲信号的时钟歪斜(clock skew)为“快”。SS型表示该时钟歪斜为“慢”，以及TT型表示该时钟歪斜为“典型的”。
图10为展示在操作频率偏差5％的条件下的本发明操作的时序图。
图10展示当操作频率的低脉冲宽度与高脉冲宽度出现5％偏差时本发明工作适当。
本发明防止半导体存储器在外部时钟的操作频率高于预定频率的条件下进行操作。
本申请含有与在2005年2月28日向韩国专利局(Korean PatentOffice)提交的韩国专利申请2005-16758号相关的主题，该案的全部内容以引用的方式并入本文中。
虽然已关于特定实施例描述了本发明，但熟习此项技术者将明显看出，可在不偏离所附权利要求中限定的本发明的精神及范畴的情况下进行各种改变及修正。
主要元件符号说明
100 时钟缓冲器
200 单元延迟组
210_A至210_F 单元延迟
300 相位检测块
310 相位检测器
400 取样脉冲产生器
410 脉冲产生器
420 第一反相块
430 第一锁存器
500 锁存块
510 锁存器
600 过滤器使能块
610 第二反相块
620 第二锁存器
630 延迟
700 序列检测块。
Claims (15)
1.一种用于半导体存储器中的操作时钟控制器，包括：
缓冲装置，其用于缓冲外部时钟，以由此输出内部时钟；
频率检测装置，其用于输出频率检测信号，该频率检测信号在该内部时钟的频率低于预定频率时具有第一逻辑电平，且在该内部时钟的频率高于该预定频率时具有第二逻辑电平，
其中该预定频率低于该半导体存储装置的最大操作频率。
2.如权利要求1的操作时钟控制器，其中所述频率检测装置包括：
单元延迟组，其用于顺序延迟所述内部时钟，以由此输出多个经延迟的时钟；
相位检测装置，其用于在所述内部时钟的上升沿处检测经延迟的时钟的逻辑电平，以由此输出对应的相位检测信号；
取样脉冲产生装置，其用于输出产生于所述内部时钟的预定点处的取样信号；
锁存装置，其用于在该取样信号被输入的点处通过对该相位检测信号进行取样及锁存而输出相位检测锁存信号；以及
频率检测装置，其用于通过逻辑组合该相位检测锁存信号而输出所述频率检测信号。
3.如权利要求2的操作时钟控制器，进一步包括使能信号产生装置，其用于产生使能信号以响应外部指令，其中所述使能信号及所述相位检测锁存信号被逻辑组合并用于产生所述频率检测信号。
4.如权利要求3的操作时钟控制器，其中所述单元延迟组包括多个单元延迟。
5.如权利要求4的操作时钟控制器，其中所述取样脉冲产生器包括：
第一反相器，其用于使所述内部时钟反相，以由此输出经反相的内部时钟；
彼此串联连接的第一和第二D触发器，其用于分别接收所述经反相的内部时钟作为时钟；
第二反相器，其用于接收所述取样信号以及外部上电信号；
锁存器，其用于锁存来自所述第二反相器的输出；
NAND门，其用于接收来自所述第二D触发器的输出以及来自所述锁存器的输出；
第三反相器，其用于使来自所述NAND门的输出反相；
脉冲产生器，其用于通过使用来自所述第二D触发器的输出而产生脉冲；以及
NOR门，其用于通过接收来自该脉冲产生器的输出以及来自所述第三反相器的输出的输出而输出所述取样信号。
6.如权利要求5的操作时钟控制器，其中所述锁存装置包括：
第一PMOS晶体管，其受控于所述外部上电信号且连接至电源电压；
第一和第二NMOS晶体管，其串联连接于所述第一PMOS晶体管的漏极与地电压之间并且分别受控于所述相位检测信号和所述取样信号；
反相器，其连接至所述第一PMOS晶体管的漏极；以及
第二PMOS晶体管，其连接于电源电压与第一PMOS晶体管的漏极之间并且受控于来自所述反相器的输出。
7.如权利要求6的操作时钟控制器，其中所述使能信号产生装置包括：
第一反相器，其受控于所述外部指令；
锁存器，其用于锁存来自第一反相器的输出；
第二反相器，其用于将来自所述锁存器的输出反相；以及
延迟，其用于延迟来自所述第二反相器的输出。
8.如权利要求2的操作时钟控制器，进一步包含使能信号产生装置，其用于产生使能信号以响应外部指令，其中该使能信号与该频率检测信号逻辑地组合。
9.如权利要求8的操作时钟控制器，其中所述单元延迟组包括多个单元延迟。
10.如权利要求9的操作时钟控制器，其中所述取样脉冲产生器包括：
第一反相器，其用于使所述内部时钟反相，以由此输出经反相的内部时钟；
彼此串联连接的第一和第二D触发器，其用于分别接收所述经反相的内部时钟作为时钟；
第二反向器，其用于接收所述取样信号以及外部上电信号；
锁存器，其用于锁存来自所述第二反相器的输出；
NAND门，其用于接收来自所述第二D触发器的输出以及来自所述锁存器的输出；
第三反相器，其用于使来自所述NAND门的输出反相；
脉冲产生器，其用于通过使用来自所述第二D触发器的输出而产生脉冲；以及
NOR门，其用于通过接收所述脉冲产生器的输出以及所述第三反相器的输出而输出所述取样信号。
11.如权利要求10的操作时钟控制器，其中所述锁存装置包括：
第一PMOS晶体管，其受控于外部上电信号并且连接至电源电压；
第一和第二NMOS晶体管，其串联连接于第一PMOS晶体管的漏极与地电压之间并且分别受控于所述相位检测信号和所述取样信号；
反相器，其连接至所述第一PMOS晶体管的漏极；以及
第二PMOS晶体管，其连接于电源电压与第一PMOS晶体管的漏极之间并且受控于所述反相器的输出。
12.如权利要求11的操作时钟控制器，其中所述使能信号产生装置包括：
第一反相器，其受控于所述外部指令；
锁存器，其用于锁存来自所述第一反相器的输出；
第二反相器，其用于使来自所述锁存器的输出反相；以及
延迟，其用于延迟来自第二反相器的输出。
13.一种用于半导体存储器的操作时钟控制方法，其包含以下步骤：
(a)通过缓冲外部时钟而输出内部时钟；及
(b)输出频率检测信号，其在该内部时钟的频率低于预定频率时具有第一逻辑电平，并且在该内部时钟的频率高于预定频率时具有第二逻辑电平，
其中所述预定频率低于该半导体存储器的最大操作频率。
14.如权利要求13的操作时钟控制方法，其中所述步骤(b)包括：
(b1)通过顺序延迟所述内部时钟而输出多个经延迟的时钟；
(b2)在该内部时钟的上升沿处检测所述经延迟的时钟的逻辑电平，以由此输出对应的相位检测信号；
(b3)输出产生于该内部时钟的预定点处的取样信号；
(b4)通过在该取样信号被输入的点处取样并锁存所述相位检测信号而输出相位检测锁存信号；
(b5)输出使能信号以响应外部指令而；以及
(b6)通过逻辑组合所述相位检测锁存信号而输出该频率检测信号。
15.如权利要求13的操作时钟控制方法，其中所述步骤(b)包括：
(b1)通过顺序延迟该内部时钟而输出多个经延迟的时钟；
(b2)在该内部时钟的上升沿处检测所述经延迟的时钟的逻辑电平，以由此输出对应的相位检测信号；
(b3)输出产生于该内部时钟的预定点处的取样信号；
(b4)通过在该取样信号被输入的点处取样并锁存该相位检测信号而输出相位检测锁存信号；
(b5)通过逻辑组合该相位检测锁存信号而输出该频率检测信号；
(b6)输出使能信号以响应外部指令；以及
(b7)逻辑组合所述频率检测信号以及所述使能信号，以由此控制操作时钟控制器的操作。
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