CN1510761A - 埋入栅型半导体器件 - Google Patents

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Abstract

本发明的一个目的是提供一种埋入栅型半导体器件，其中栅间间隔最小化，以便提高沟道浓度，由此获得低导通电阻，防止由于栅极底部附近的电场集中引起的耐压性降低，并且可以同时实现防止耐压性降低和关闭特性。在其平面截面图中安放多个带有矩形截面的栅极106。栅极106长边之间的间隔106T被制成短于其短边之间的间隔106S。而且，在栅极106的短边之间提供带状的接点开孔108，使得P+型源极区100和N+型源极区104与源极接触。从而，可以不考虑接点开孔108的宽度而设置栅极106的长边之间的间隔106T。

Description

埋入栅型半导体器件
技术领域
本发明涉及一种提供埋入栅的半导体器件。更具体地，它涉及一种埋入栅型半导体器件，其栅间间隔尽可能足够短，使得提高沟道浓度并且降低导通电阻，以及涉及一种埋入栅型半导体器件，其旨在能够防止由于在栅极底部周围的局部电场集中引起的耐压性的降低。特别是对于高耐压功率半导体器件来说，本发明的埋入栅型半导体器件是有效的。
背景技术
传统上，使用埋入栅型半导体器件来提供电源及类似物(例如，一种在JP公开的专利公布号2002-100770中揭示的绝缘栅型双极性晶体管)。一些此种传统的埋入栅型半导体是条状的，其中条状埋入栅一个接一个并排排放。图50和51示出了一个条状型的例子。图51是图50中的A-A部分的截面图。图50是图51中的E-E部分的截面图。这种埋入栅型半导体器件有沟道型栅极。埋入栅型半导体器件一般结构是源极区和栅极安放在其半导体衬底的一个表面(图51中的上表面)侧和在衬底的另一表面(图51中的下表面)侧排放的漏极区及其相似物。
也就是，在半导体衬底的上表面侧排放沟道型栅极906，P+源极区900和N+源极区904。利用栅极电介质905和中间层电介质907将栅极906与半导体衬底绝缘开。在其上方，排放有一个源极909。源极909与半导体衬底在与栅极区906并排的带状接点开孔908处接触。因此，源极909不仅与P+型源极区900接触，而且与N+型源极区904接触。在P+型源极区900和N+型源极区904下方，排放有P型沟道区903。P型沟道区903的底平面要浅于栅极906的。
在P型沟道区903下方，形成有一个N型漂移区902。N型漂移区902的大部分要比栅极906的底平面深，并且扩展到几乎整个半导体衬底。在N型漂移区902更下方，还安放有一个P+型漏极区901。在其更下方形成一个与P+型漏极区901接触的漏极910。在这种埋入栅型半导体器件中，图50中用箭头Y指示的区域对应在图50中垂直方向上重复的单元。而且，图50中用箭头X指示的区域对应在图50中水平方向上重复的单元。在水平方向上重复的单元X是被栅极906和栅极电介质905占据的区域906W、和被N+型源极区904及其类似物占据的区域906S的总和。
图52和图53示出了此种埋入栅型半导体器件的另一种例子。在图52和图53中示出的埋入栅型半导体器件是图50和图51中指出的埋入栅型半导体器件的变形实例。也就是，在平面截面图的横向条状处形成栅极906。在每个方块的中心排放一个四边形接点开孔908。而且，P+型源极区900制成为与源极909在接点开孔908的中心相接触。图52中指出的此种埋入栅型半导体器件的A-A部分的截面中，用箭头K指示的区域与图51中相同。图53是图52中H-H部分的立视截面图。
图54示出了另一种传统半导体器件，其在细节上与图50到图53中所示的埋入栅型半导体器件有一点差异。由图54指出的半导体器件包括在其半导体衬底中排放的P+型栅极区800。也就是，本半导体器件不是绝缘栅型而是结式栅型。
可是，由图50和图51所指出的埋入栅型半导体器件有以下问题。就是，沟道浓度的提高受限制。这是由于邻近栅极906之间的间隔906S不能做到足够小。在本半导体器件中，条状接点开孔908被排放在邻近栅极906之间，并且在每个接点开孔908中排放一个P+型源极区900。因此，间隔906S需要的距离等于或大于下列项之和：排放在900W两边的接点开孔908和P+型源极区900的两个匹配公差900M，一个P+型源极区900自身的宽度；以及接点开孔908和栅极电介质905的两个匹配公差900M。所以，邻近栅极906之间的间隔906S的最小尺寸比较大。这个特点限制了沟道浓度的提高，即降低了导通电阻。而且，假如栅极906和源极909短路，并且给关于短路电极的漏极910加压，则电场就集中在肩部部分，即栅极906的底平面和侧面的相交部分(图51中的箭头L)上。因此，降低了耐压性，这是问题。
对于指到图52和图53的带有十字条状栅极906的半导体器件，此种问题更加严重。这是由于栅极906的相交部分要深于其它部分，从图53的立视截面图中可以明显看出。因此，电场更多地集中在栅极906的相交部分。由于制造过程原因，对于带有此种相交部分的栅极906来说，在其底面有此种凸面形状是不可避免的。也就是，用于挖沟槽的蚀刻气体被提供给其有效宽度要比其它部分宽得多的相交部分。
对于图54中所示的结式半导体器件来说，耐压性问题不是很大。可是，对于结式半导体器件来说，存在有另一个问题，就是不能通过压控来获得常规关闭特性。也就是，假如正电压施加到没有绝缘的P+型栅极区800上，空穴就会从P+型栅极区800注入N型漂移区802中。结果是，电流在源极809和漏极810之间流过。因此，对于此种半导体器件来说，获得常规关闭特性需要有电流控制。
发明内容
本发明被制成来解决上述的传统埋入栅型半导体器件的问题。也就是，第一解决方案是提供一种埋入栅型半导体器件，其中栅间间隔尽可能小，使其可以提高沟道浓度并且降低导通电阻。第二解决方案是提供一种埋入栅型半导体器件，其旨在防止由于栅极的底部周围的局部电场集中引起的耐压性降低。而且，本发明旨在提供一种埋入栅型半导体器件，其不仅能够实现防止耐压性降低，而且可以实现优选的关闭特性。
为了实现上述目的，根据本发明的一个方面，提供的一种埋入栅型半导体器件包括：半导体衬底；第一一种导通型半导体区，其形成在半导体衬底中；第一其它导通型半导体区，其形成在第一一种导通型半导体区的上方；多个埋入栅，其掩埋在贯通第一其它导通型半导体区的半导体衬底中，此埋入栅的长边和短边在平行于半导体衬底表面的截面内彼此相交，并且至少沿着短边方向重复排放；第二一种导通型半导体区，其形成在第一其它导通型半导体区的表面一侧；第二其它导通型半导体区，其底部深于埋入栅的底部，此第二其它导通型半导体区至少形成在埋入栅短边的一个侧边部分上；以及一个布线层，其中接点部分被排放在埋入栅的短边上，在此接点部分上第二一种导通型半导体区和布线层彼此接触。在本发明中，“半导体衬底”等同于整个单晶半导体，不仅是一般作为晶圆提供的半导体而且是利用外延生长或类似方法在晶圆上形成的半导体层。
在此种结构的埋入栅型半导体器件中，第二其它导通型半导体区形成得比埋入栅深得多。因此，减小了施加在埋入栅和埋入栅周围的半导体区之间的电场。从而，提高了耐压性。尤其是，对于第二其它导通型半导体区覆盖肩部部分的效果更好，此肩部部分是埋入栅短边一侧的侧面和埋入栅底面的相交部分。肩部部分中有一个部分电场可能集中，同时使用埋入栅型半导体器件。此部分被第二其它导通型半导体区覆盖，使得降低电场集中。因此，获得一种耐压性强的埋入栅型半导体器件。
根据本发明的第二方面，提供的一种埋入栅型半导体器件包括：半导体衬底；第一一种导通型半导体区，其形成在半导体衬底中；其它导通型沟道半导体区，其形成在第一一种导通型半导体区上方；多个埋入栅，其掩埋在贯通沟道半导体区的半导体衬底中，此埋入栅的长边和短边在平行于半导体衬底表面的截面中彼此相交，并且至少沿着短边方向重复排放；第二一种导通型半导体区，其形成在沟道半导体区表面一侧；嵌入式其它导通型半导体区，其底部深于埋入栅的底部，此嵌入式其它导通型半导体区至少形成在埋入栅短边的一个侧边部分；以及一个布线层，其中接点部分被排放在埋入栅的短边，在此接点部分上第二一种导通型半导体区和布线层彼此接触。
在针对第二方面的半导体器件中，嵌入式其它导通型半导体区的底面水平深于埋入栅的底面水平。因此，施加在埋入栅和埋入栅周围的半导体区之间的电场降低。不用说，在本半导体器件中也是这样，对于嵌入式其它导通型半导体区覆盖肩部部分的效果更好，此肩部部分是埋入栅短边一侧的侧面和埋入栅底面的相交部分。而且，在本半导体器件中能够提高沟道浓度。
根据本发明的第三方面，提供的一种埋入栅型半导体器件包括：半导体衬底；第一一种导通型半导体区，其形成在半导体衬底中；沟道半导体区，其形成在第一一种导通型半导体区上方；多个埋入栅，其掩埋在贯通沟道半导体区的半导体衬底中，此埋入栅的长边和短边在平行于半导体衬底表面的截面中彼此相交，并且至少沿着短边方向重复排放；第二一种导通型半导体区，其形成在沟道半导体区表面一侧；栅侧面部分其它导通型半导体区，其底部深于埋入栅的底部，此栅侧面部分其它导通型半导体区至少形成在埋入栅的短边的侧边部分；以及一个布线层，其中接点部分被排放在埋入栅的短边，在此接点部分上第二一种导通型半导体区和布线层彼此接触，在沟道半导体区中的埋入栅之间的杂质浓度低于第一一种导通型半导体区中的杂质浓度，并且当施加在埋入栅上的电压为0或反向偏压时，整个沟道半导体区变得耗尽。
在针对第三方面的半导体器件情况下，沟道半导体区可以是一种导通型或其它导通型。两种类型都可以提高耐压性和增强沟道浓度，并且获得好的关闭特性。当施加在埋入栅上的电压为0或反向偏压时，整个沟道区耗尽，由此获得常规关闭特性。也就是，本半导体器件作为常规关闭特性静电感应型晶体管工作。在另一方面，在导通状态下，有电流在整个沟道半导体区流动。因此，在导通状态下损失小，这是另一个优点。
根据本发明的第四方面，提供的一种埋入栅型半导体器件包括：半导体衬底；第一一种导通型半导体区，其形成在半导体衬底中；沟道半导体区，其形成在第一一种导通型半导体区上方；一个面对沟道半导体区的埋入栅，此埋入栅被形成来触及第一一种导通型半导体区；以及其它导通型半导体区，其形成在半导体衬底中，此其它导通型半导体区的底部深于埋入栅的底部，并且面对埋入栅。
根据第四方面，浅的埋入栅和深的其它导通型半导体区一起使用，由此降低埋入栅底面的电场集中(具体是壁面的肩部部分)。因此，这里提供一种免于耐压性降低的埋入栅型半导体器件。它优选地将沟道半导体区和其它导通型半导体彼此接触。其它导通型半导体区的电势与在工作状态时的源电势相同。由于其它导通型半导体区和沟道半导体区接触，所以即使在埋入栅的电势为0V时，沟道半导体区也有可能耗尽。而且，由于其它导通型半导体区的内置电势，停止由源极流入的载波信号产生的电流。
结合附图，从下列详细描述中将对本发明的上述和进一步的目的和新颖特点更全面地了解。可是，要清楚地理解到，附图仅仅是用来说明而不旨在规定本发明的限制。
附图说明
图1是针对第一实施例的场效应型半导体器件(Power MOS)结构的平面截面图(E-E部分)；
图2是针对第一实施例的场效应型半导体器件(Power MOS)结构的平面截面图(F-F部分)；
图3是针对第一实施例的场效应型半导体器件(Power MOS)结构的立视截面图(A-A部分)；
图4是针对第一实施例的场效应型半导体器件(Power MOS)结构的立视截面图(B-B部分)；
图5是针对第一实施例的场效应型半导体器件(Power MOS)结构的立视截面图(C-C部分)；
图6是针对第一实施例的场效应型半导体器件(Power MOS)结构的立视截面图(D-D部分)；
图7示出了针对第一实施例的场效应型半导体器件(Power MOS)制造过程的立视截面图(1)；
图8示出了针对第一实施例的场效应型半导体器件(Power MOS)制造过程的A-A部分的立视截面图(2)；
图9示出了针对第一实施例的场效应型半导体器件(Power MOS)制造过程的B-B部分的立视截面图(2)；
图10示出了针对第一实施例的场效应型半导体器件(PowerMOS)制造过程的A-A部分的立视截面图(3)；
图11示出了针对第一实施例的场效应型半导体器件(PowerMOS)制造过程的B-B部分的立视截面图(3)；
图12是针对第一实施例的变形实例中的静电感应晶体管(A-A部分)的立视截面图；
图13是针对第一实施例的变形实例中的IGBT(A-A部分)的立视截面图；
图14是针对第二实施例的场效应型半导体器件(Power MOS)结构(F-F部分)的平面截面图；
图15是针对第二实施例的场效应型半导体器件(Power MOS)结构(B-B部分)的立视截面图；
图16是针对第二实施例的场效应型半导体器件(Power MOS)结构(C-C部分)的立视截面图；
图17是针对第二实施例的场效应型半导体器件(Power MOS)结构(D-D部分)的立视截面图；
图18示出了在开关关闭后针对第二实施例的场效应型半导体器件(Power MOS)的状态(D-D部分)的立视截面图；
图19是针对第二实施例的场效应型半导体器件(Power MOS)制造过程的B-B部分的立视截面图(1)；
图20是针对第二实施例的场效应型半导体器件(Power MOS)制造过程的A-A部分的立视截面图(2)；
图21是针对第二实施例的场效应型半导体器件(Power MOS)制造过程的B-B部分的立视截面图(2)；
图22是针对第三实施例的场效应型半导体器件(Power MOS)结构(E-E部分)的平面截面图；
图23是针对第三实施例的场效应型半导体器件(Power MOS)结构(F-F部分)的平面截面图；
图24是针对第三实施例的场效应型半导体器件(Power MOS)结构(A-A部分)的立视截面图；
图25是针对第三实施例的场效应型半导体器件(Power MOS)结构(B-B部分)的立视截面图；
图26是针对第三实施例的场效应型半导体器件(Power MOS)结构(C-C部分)的立视截面图；
图27是针对第三实施例的场效应型半导体器件(Power MOS)结构(D-D部分)的立视截面图；
图28示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的立视截面图(1)；
图29示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的A-A部分的立视截面图(2)；
图30示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的B-B部分的立视截面图(2)；
图31示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的A-A部分的立视截面图(3)；
图32示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的B-B部分的立视截面图(3)；
图33示出了针对第四实施例的场效应型半导体器件(PowerMOS)结构(E-E部分)的平面截面图；
图34示出了针对第四实施例的场效应型半导体器件(PowerMOS)结构(F-F部分)的平面截面图；
图35示出了针对第四实施例的场效应型半导体器件(PowerMOS)结构(B-B部分)的立视截面图；
图36示出了针对第四实施例的场效应型半导体器件(PowerMOS)结构(C-C部分)的立视截面图；
图37示出了针对第四实施例的场效应型半导体器件(PowerMOS)结构(D-D部分)的立视截面图；
图38示出了针对第三实施例的场效应型半导体器件(PowerMOS)制造过程的B-B部分的立视截面图；
图39示出了针对第二实施例的场效应型半导体器件(PowerMOS)变形实例制造过程的D-D部分的立视截面图；
图40示出了针对第三实施例的场效应型半导体器件(PowerMOS)变形实例制造过程的D-D部分的立视截面图；
图41示出了针对第五实施例的静电感应型半导体器件(单极型静电感应晶体管)结构的平面截面图(E-E部分)；
图42示出了针对第五实施例的静电感应型半导体器件(单极型静电感应晶体管)结构的平面截面图(A-A部分)；
图43示出了针对第五实施例的静电感应型半导体器件(单极型静电感应晶体管)制造过程B-B部分的立视截面图(1)；
图44示出了针对第五实施例的静电感应型半导体器件(单极型静电感应晶体管)制造过程B-B部分的立视截面图(2)；
图45示出了针对第六实施例的静电感应型半导体器件(单极型静电感应晶体管)结构的立视截面图(A-A部分)；
图46示出了针对第六实施例的静电感应型半导体器件(单极型静电感应晶体管)制造过程D-D部分的立视截面图；
图47示出了针对第六实施例的单极型静电感应晶体管的变形实例(1)结构的A-A部分的立视截面图；
图48示出了针对第六实施例的单极型静电感应晶体管的变形实例(1)结构的E-E部分的平面截面图；
图49示出了针对第六实施例的单极型静电感应晶体管的变形实例(2)结构的E-E部分的平面截面图；
图50示出了传统埋入栅型半导体器件结构的平面截面图(E-E部分)；
图51示出了传统埋入栅型半导体器件结构的立视截面图(A-A部分)；
图52示出了另一种传统埋入栅型半导体器件结构的平面截面图(E-E部分)；
图53示出了另一种传统埋入栅型半导体器件结构的立视截面图(H-H部分)；
图54示出了又另一种传统埋入栅型半导体器件结构的立视截面图。
具体实施方式
在下文中，将会参照附图来详细描述埋入栅型半导体器件的优选实施例。
[第一实施例]
第一实施例是一种根据本发明实施例的场效应型半导体器件，其上有沟道型绝缘栅。图1到图6示出了根据第一实施例的场效应型半导体器件的结构。图3是图1和图2中的A-A部分的截面图。图4是图1和图2中的B-B部分的截面图。图5是图1和图2中的C-C部分的截面图。图6是图1和图2中D-D部分的截面图。图1是图3到图6中E-E部分的截面图(这个平面在说明书中被称作半导体衬底“表面”)。图2是图3到图6中F-F部分的截面图。
本场效应型半导体器件被构建成具有power MOS功能。本场效应型半导体器件具有一种结构，其中半导体衬底的一个侧面(图3到图6中的顶面，也就是，上述的表面)提供源极区和栅极，同时在另一个侧面(图3到图6中的底面，也就是，将被称为为“底面”)提供漏极区及其类似物。
也就是，在半导体衬底的表面侧提供沟道型结构的栅极106，P+型源极区100和N+型源极区104。栅极106通过栅极电介质105和中间层电介质107来与半导体衬底绝缘。在中间层电介质107中，提供一个栅极接线113用来操作栅极106的电压。如图3到图6所示，提供一个P型沟道区103使其正对位于P+型源极区100和N+型源极区104下方的栅极106。栅极电介质105在P型沟道区103和栅极106之间。P型沟道区103的底端要浅于栅极106的底端。在P+型源极区100、N+性源极区104和栅极106的上方提供源极109。源极109不仅与P+性源极区100接触而且与N+型源极区104接触。
在P型沟道区103的正下方形成N型漂移区102。N型漂移区102的大部分位于比栅极106的底端深一些的位置，同时连续地通过整个半导体衬底的大部分。在N型漂移区102的正下方提供N+型漏极区101。在半导体衬底的底面侧形成漏极110，使其与N+型漏极区101的底面接触。
在本实施例的场效应型半导体器件中，如图1和图2中所示，形成多个栅极106使其有一个与表面平行的矩形截面。在网格结构中安放栅极106。栅极106邻近长边之间的间隔106T要比其邻近短边的间隔106S小。如图3和图6所示，提供栅极106贯穿P+型源极区100、N+型源极区104和P型沟道区103。栅极106的底端***N型漂移区102。
如图1所示，在并排安放的交替栅极106的短边之间提供P+型源极区100正对半导体衬底表面。半导体衬底表面的剩余部分由N+型源极区104占据。如图1和图4到图6所示，在栅极106的短边之间提供接点开孔108，其中源极109与P+型源极区100和N+型源极区104接触。接点开孔108在与栅极区106短边平行的带状区中形成。
如图3到图6所示，P+型源极区100的底端要深于N+型源极区104的底端。P型沟道区103的底端要深于P+型源极区100的底端。如图3到图6所示，在栅极106的长边之间切断P+型源极区100。其中，P型沟道区103安放在N+型源极区104的正下方，使其接触。图6中P+型源极区100的右/左长度是有效P+型源极区宽度112，并且N+型源极区104和P型沟道区103直接接触部分的右/左长度是有效沟道宽度111。
在本实施例的场效应型半导体器件中，P型沟道区103的受体浓度可低至使其能通过施加到栅极106上的驱动电压将其转换成N型，并可高至使得源极109和漏极110之间的电流在关闭状态时阻塞。然后，P+型源极区100的受体浓度要比P型沟道区103的受体浓度高大约1位，使其不能通过施加在栅极106上的驱动电压转化。
在本实施例的场效应型半导体器件中，源极109和漏极110之间的电流通过在栅极106上施加电压而控制。也就是，通过给栅极106施加电压，P型沟道区103表面附近(主要是，在图3中正对着栅极106侧壁的表面，即，长边表面)的导通类型被转化，使其形成一个电流通路。
栅极106的结构和排列有下列影响。也就是，在本实施例的场效应型半导体器件中，在栅极106的短边之间提供接点开孔108。因此，可以不考虑接点开孔108的宽度来设置栅极106长边之间的间隔106T。因此，从设计的角度看，可以通过最小化间隔106T来保证足够的沟道浓度。
例如，考虑到处理能力，假设最小尺寸是0.5μm，匹配公差为0.25μm。在这种条件下，栅极106短边之间的间隔106S最小是1.0μm。这是由于考虑到处理能力，接点开孔108宽度的最小尺寸为0.5μm，并且作为到栅极106S双端的最小间隔(100M+106M)，0.25μm的公差是必须的。假如图1中水平方向间隔106Q是2.0μm，并且垂直方向间隔106P是5.0μm，栅极106在垂直方向上的宽度106V就为4.0(5.0-1.0)μm。因此，在这种条件下，每个器件面积10μm2(2.0μm× 5.0μm)上沟道宽度是4.0μm×4，即16.0μm。
与此相反，下面所作的陈述是有关如图50所示的传统型的。假如在水平和垂直方向上处理能力和重复间距都相等，每个器件面积10μm2(2.0μm×5.0μm)上沟道宽度是5.0μm×2，即10.0μm。由此，本实施例的场效应型半导体器件能够保证沟道浓度是在相同条件下与传统型的沟道浓度相比的1.6倍。这就意味着可以使用此数量降低导通电阻。实际上，在本实施例的场效应型半导体器件中，如图6所示，在N+型源极区104下方的P+型源极区100在向左和右方向上有一些扩展。因此，有效沟道宽度111要稍小于栅极106的长边宽度106V。可是，这并不严重到能使本实施例中的场效应型半导体器件的上述影响失效。另外，通过在垂直方向上保证稍大的宽度106V，可以减小由于P+型源极区100的扩展引起的有效沟道宽度111减小带来的影响。宽度106V可以毫无问题地增加到大约20μm。
将会参照图7到图11描述本实施例中的场效应型半导体器件的制造过程。在本实施例中的场效应型半导体器件的制造中，使用一个具有砷浓度为1019cm-3的N+硅晶圆作为原始晶圆。该晶圆上的N+型硅转化成N+型漏极区101。在其表面上通过外延生长形成一个具有磷浓度为1014cm-3的N型硅层。此N型硅层被转化成N型漂移区102。另外，允许使用具有磷浓度为1014cm-3的N型硅晶圆作为原始晶圆。在这种条件下，晶圆的N型硅转化成N型漂移区102。然后，通过从在底边表面注入N型杂质或在底边表面上沉淀出砷或磷浓度为1019cm-3的N+型硅层面来形成N+型漏极区101。
接下来，在N型硅层表面上形成厚度大约为700nm的热氧化物膜。然后，利用光刻和蚀刻方法在此热氧化物膜中产生出图案。结果是，仅仅留下晶圆周边的热氧化物膜，在其中形成器件的整个部分中形成一个开孔，其中暴露出N型硅层。随后，在N型硅层表面上形成一个热氧化物膜107b。膜厚为30nm。图7示出了这种状态的截面图。然后，利用离子注入和热扩散形成P型沟道区103。而且，利用离子注入和热扩散连续地形成P+型源极区100(包括图中的P+周边区域)和N+型源极区104。利用一个合适的图案掩膜来进行形成上述区域的离子注入过程。然后利用CVD(化学汽相沉淀)方法在氧化物107b上将氧化物膜107c沉淀成厚度为400nm。
利用光刻法在氧化物膜上形成抗蚀图。这里形成的抗蚀图是一种图形，其中在其上应该形成栅极106的部分是开孔。通过使用此种抗蚀图作为掩膜，利用干式蚀刻方法来清除氧化物膜107c和107b。随后，利用剩下的氧化物膜107c，107b作为掩膜来蚀刻硅。然后，通过使用这种氧化物膜掩膜，利用干式蚀刻方法来蚀刻硅。随后，形成4.5μm深的沟道。利用湿式蚀刻方法仅仅清除器件对应部分的氧化物膜掩膜。然后，在沟道的壁面形成100nm厚的热氧化物膜。此氧化物膜制成栅极电介质105。图8(A-A部分)和图9(B-B部分)示出了此种状态的截面图。
然后，利用化学汽相沉淀(CVD)方法沉淀出多晶硅膜。随后，在气状氯氧化磷下，利用热处理，使磷在多晶硅膜中扩散。然后，利用光刻法和蚀刻技术，将多余的多晶硅清除。清除的多晶硅是沟道开口平面的上方部分。可是，留下要转换成栅极接线113的部分。随后，形成带有沟道结构和栅极接线113的栅极106。然后，利用化学汽相沉淀技术在栅极106和其类似物上沉淀出氧化物膜，膜厚为700nm。此氧化物膜转换成中间层介质107的一部分。图10示出了此种状态下A-A部分的截面图，图11示出了此种状态下B-B部分的截面图。
接下来，利用光刻法和蚀刻技术在中间层电介质107上图形产生出图案。随后，清除对应于接点开孔108和栅极接线113的接点的部分上的中间层电介质107。随后，暴露出在接点开孔108中的P+型源极区100和N+型源极区104。另外，也暴露出栅极接线113的接点。然后，利用溅射方法在暴露部分和剩余中间层电介质107上形成源极109。然后，利用光刻法和蚀刻技术图形产生出源极109。在此阶段还形成栅极接线113的上引线。接下来，利用溅射方法在底面的N+型漏极区101上形成漏极110。利用此种方法，实现本实施例的场效应型半导体器件。
假如使用N型硅晶圆作为原始晶圆，则在N+型漏极区101源表面侧的结构(栅极106、P+型源极区100、源极109及其类似物)形成以后，形成N+型漏极区101。
如上详细描述，在本实施例的场效应型半导体器件中，在网格结构中沉淀出多个栅极106，其带有与表面平行的矩形截面。然后，栅极106的长边间的间隔106T要小于其短边间的间隔106S，并且在与栅极106的长边垂直方向上的短边之间提供带状接点开孔108。从而，不需要考虑接点开孔108的宽度，就可以设置起此种场效应型半导体器件中的栅极106的长边之间的间隔106T。因此，通过把间隔106T设置成与其处理能力极限一样小，可以获得场效应型半导体器件，其中单位器件面积上的沟道浓度要比传统器件的高得多。结果是，可以获得导通电阻非常小的场效应型半导体器件。
在本实施例的场效应型半导体器件中，不需要将图1中的P+型源极区100相对于其它每个栅极106安放。P+型源极100一般安放在栅极106的短边之间或者是相对于每两个或三个安放。
下面将会描述本实施例的场效应型半导体器件的一种变形实例。首先，将会描述一种例子，其中本实施例的特点将应用到静电感应晶体管上。通过提供一种N型沟道区103’取代P型沟道区103来实现此种变形实例。图12示出了其结构，并且对应于图3。在图4到图6中，使用N型沟道区103’取代P型沟道区103。图1和图2中也可如此应用。至于制造方法，就省略了离子注入和类似的形成P型沟道区103的方法。
在此种静电感应晶体管中，通过将栅极106长边间的间隔106T设置为小间隔，可以获得下述效果。也就是，当导通时，不仅在N型沟道区103’和栅极105之间的界面附近形成沟道，而且栅极电压效果扩展到整个栅极106的长边间的N型沟道区103’上使得有电流流过。因此，导通电阻非常低。此种静电感应晶体管不包括寄生双极晶体管或寄生晶闸管。因此，没有闩锁现象发生，使其很难被破坏。
接下来，将会描述一种例子，其中本实施例的特点将应用到绝缘栅型双极晶体管(IGBT)。通过提供一种P+型集电极区101’取代N+型漏极区101来实现此种变形实例。图13示出了其结构，并且对应于图3。在图4到图6中，使用N+型沟道区101’取代P+型集电极区101’。不需要任何变化就可以使用图1和图2。至于制造方法，使用P+型硅晶圆作为原始晶圆。另外，通过使用N型硅晶圆作为原始晶圆从底面注入P型杂质或在底面上沉淀出P+型硅层面来形成P+型集电极区101’。
此种IGBT有以下特点。也就是，通过调整有效沟道宽度111和有效P+型源极区宽度112的比例可以调整开关时间。这是由于有效沟道宽度111影响到从N+型源极区104注入到有效N+型漂移区中的电子束数目，同时有效P+型源极区宽度112影响到从N型漂移区102漂移到P+型源极区100的空穴数目。有效沟道宽度111期望为20μm或更小，从N型漂移区102漂移到P+型源极区100的空穴的移动距离在栅极长边中心附近扩展。
[第二实施例]
第二实施例也是本发明的场效应型半导体器件的一个实施例，其带有沟道型绝缘栅。图14到图17示出了第二实施例的场效应型半导体器件的结构。图15是图14中B-B部分的截面图，同时图16是图14中C-C部分的截面图。图17是图14中D-D部分的截面图，图14是图15到图17中F-F部分的截面图。图15到图17中E-E部分的截面图与第一实施例中的图1相同，其中参考数字分别从“1**”改为“2**”。图14中A-A部分的截面图与第一实施例中图3相同，其中以同样的方式改变参考数字。在下文中，假如在本实施例的描述中参照图1或图3，其参考数字就应该按照上述读取。
与第一实施例相同，本场效应型半导体器件组成来执行PowerMOS功能。在结构上，其大部分与第一实施例相同。就操作而言，由于在源极209和漏极210之间的电流通过在栅极206上施加电压来控制，它与第一实施例相同。因此，主要描述其与第一实施例不同的地方。
在本实施例的场效应型半导体器件中，形成的P+型源极区200要深于第一实施例中的P+型源极区100。也就是，在第一实施例中的P+型源极区100的底部比栅极106的底部浅，而本实施例的P+型源极区200的底部比栅极206的底部深。由此，在本实施例的场效应型半导体器件中，栅极206短边的壁面和底面的肩部部分被P+型源极区200覆盖。
在本实施例的场效应型半导体器件中，在第一实施例的影响之外，将会减小由于栅极电压产生的、在栅极206的壁面和底面的肩部部分的电场集中，使其可以获得几千伏的强耐压性。也就是，电场趋于集中在栅极206的肩部部分。由于此部分被不同于周围导通类型的P+型源极区200覆盖，电场集中就降低了。
P+型源极200成型深的好处是关闭特性好。也就是，在开关关闭操作后，耗尽层从位于深层的P+型源极区200的底端扩展。由此，如图18中虚线所示，基本上在整个器件中形成N型漂移区202的耗尽区。结果是，完全分离源极209和漏极210。按照此种方法，可以获得带有强耐压性和极好关闭特性的场效应型半导体器件。
将结合图19到图21描述本实施例的场效应型半导体器件的制造过程。本实施例的场效应型半导体器件的制造程序与第一实施例中直到图7中所示的步骤相同(可是，参考数字应分别从“1**”读为“2**”)。然后，利用离子注入和热扩散来形成P+型源极区200(包括图中的P+周边区域)。图19示出了此状态的截面图(在此阶段B-B部分，C-C部分，D-D部分都相同)。利用离子注入和热扩散，连续形成P沟道区203和N+型源极区204。利用合适的图案掩膜来进行形成各自区域的离子注入过程。然后，利用CVD方法在氧化物膜207b上沉淀出氧化物膜207c(400nm厚)。在图20(A-A部分)和图21(B-B部分)中，指出了此种状态的截面图。在此种状态中每个区域的深度和杂质浓度分别是：对于P+型源极区200为5.0μm，15×1018cm-3；对于P型沟道区203为2.8μm，2.7×1017cm-3；对N+型源极区204为0.8μm，1.0×1019cm-3。然后，栅极206的形成、中间介质207的形成、源极209的形成以及漏极210的形成，与第一实施例中的相同。按照这种方法，就可以形成本实施例的场效应型半导体器件。
假如象第一实施例那样使用N沟道区来替代P沟道区203，则本实施例可以应用在静电感应晶体管中。而且，通过使用P+型漏极区替代N+型漏极区201，本实施例可以应用在IGBT中。
[第三实施例]
第三实施例也是本发明的场效应型半导体器件的一个实施例，其带有沟道型绝缘栅。图22到图27示出了第三实施例的场效应型半导体器件的结构。图24是图22和图23中A-A部分的截面图。图25是图22和图23中B-B部分的截面图，同时图26是图22和图23中C-C部分的截面图。图27是图22和图23中D-D部分的截面图。图22是图24到图27中E-E部分的截面图，图23是图24到图27中F-F部分的截面图。
与第一和第二实施例相同，本场效应型半导体器件组成来执行Power MOS功能。就结构而言，该实施例与第一和第二实施例具有相同部分。就操作而言，由于在源极309和漏极310之间的电流通过在栅极306上施加电压来控制，该实施例与第一和第二实施例相同。因此，主要描述其与第一和第二实施例不同的地方。
在本实施例的场效应型半导体器件中，在图22到图24中左和右方向一些位置(箭头G指示的位置)上，栅极306稀疏。N+型源极区304仅仅形成在栅极306并不稀疏的地方上。P+型源极区300在沿着接点开孔308的N+型源极区304之间的带状中形成。半导体衬底表面的剩余部分被P型沟道区303占据。如图25所示，P+型源极区300的底部要浅于栅极306。
如图23到图27所示，在P型沟道区303的正下方，形成P+型嵌入区314和N+型嵌入区315。P+型嵌入区314在图22中的P+型源极300的下方位置形成。P+型嵌入区314的宽度要大于P+型源极区300的宽度。因此，P+型嵌入区314正对栅极306的壁面和底面的一部分。P+型嵌入区314的顶平面(也就是，P沟道区303的底平面)要浅于栅极306的底平面，同时其底平面要深于栅极306的底平面。如图25所示，栅极306短边的壁面和底面的肩部部分由P+型嵌入区314覆盖。在P+型嵌入区314之间、其上栅极306稀疏的地方形成N+型嵌入区315。形成的N+型嵌入区315的深度与P+型嵌入区314相同。然后，在不形成P+型嵌入区314和N+型嵌入区315的位置上，P型沟道区303和N型漂移区302彼此直接接触。
本实施例的场效应型半导体器件的底平面一侧的结构(N+型漏极区301，漏极310)与第一和第二实施例中相同。
在本实施例的场效应型半导体器件中，在第一实施例的影响之外，栅极电介质305的耐压性与第二实施例中一样强。这是由于利用P+型嵌入区314可以降低栅极306的壁面和底部的肩部部分上的栅极电压引起的电场集中。而且，由于其关闭特性很好，所以本实施例与第二实施例相同。由于在关闭后，耗尽层从位于深层的P+型嵌入区314扩展，完全分离源极309和漏极310。
本实施例的场效应型半导体器件的优点是，正对着栅极306长边壁面的有效沟道宽度要大于第二实施例。也就是，其上有导通电流实际流过的有效沟道正对着P型沟道区303中的栅极306的长边壁面。可是，在栅极306长边的相对面，被P+区占据的部分并不转化成有效沟道。在本实施例的场效应型半导体器件中，由栅极306长边相对面的P+区(P+源极区300和P+型嵌入区314)占据的部分小于第二实施例。其理由就是通过在深层提供P+型嵌入区314来将P+型源极区300的深度保持为比较小。当然，P+型嵌入区314的厚度(不同于顶端和底端之间的平面)也不大。而且，这些区域侧向的扩展也比较小。因此，在本实施例的场效应型半导体器件中，其有效沟道宽度要大于第二实施例，在第二实施例中用从表面水平起深于栅极206的P+型源极区200覆盖栅极206长边壁面的很大区域。因此，其导通电阻和导通电压都很小。
由于N+型嵌入区315在深层提供，所以本实施例的场效应型半导体器件有以下优点。也就是，假如底面是P+型漏极区，由于空穴在N+型嵌入区315聚集，所以就可以减小导通电压。
将结合图28到图32描述本实施例的场效应型半导体器件的制造过程。首先，在与直到第一和第二实施例中的图7所指出的步骤相同的程序中获得一个状态，该状态带有N+型漏极区301，N型漂移区302和热氧化物膜307d。图28示出了在第三实施例中此状态的截面图。然后，利用离子注入和热扩散方法，连续地形成P+型嵌入区314和N+型嵌入区315。为了形成各个区域，利用一个合适的图案掩膜来进行离子注入。图29(A-A部分)和图30(B-B部分、C-C部分和D-D部分在此状态是相同的)示出了此状态的截面图。
在清除氧化物膜307d后，利用外延生长形成P型硅层。此种硅层转化成P型沟道区303。然后，在其表面形成热氧化物膜307b后，利用离子注入和热扩散方法，连续地形成P+型源极区300和N+型源极区304。利用一个合适的图案掩膜来进行形成这些区域的离子注入。图31(A-A部分)和图32(B-B部分)示出了此状态的截面图。栅极306的形成、中间层电介质307的形成、源极309的形成和漏极区310的形成，都与第一实施例相同。按照此种方法，就可以形成本实施例的场效应型半导体器件。
象第一和第二实施例那样，使用N沟道区来替代P沟道区303，本实施例可以应用在静电感应晶体管中。而且，通过使用P+型漏极区替代N+型漏极区301，本实施例可以应用在IGBT中。
[第四实施例]
第四实施例也是本发明的以场效应型半导体器件形式的一个实施例，该半导体器件带有沟道型绝缘栅。图33到图37示出了第四实施例的场效应型半导体器件的结构。图35是图33和图34中B-B部分的截面图，同时图36是图33和图34中C-C部分的截面图。图37是图33和图34中D-D部分的截面图，图33是图35到图37中E-E部分的截面图，图34是图35到图37中F-F部分的截面图。图33和图34中的A-A部分截面和第一实施例中图3一样，其中参考数字分别由“4**”替代“1**”。假如在本实施例的下述描述中参考图3，参考数字也按照此种方式读取。
与第一到第三实施例相同，本场效应型半导体器件组成来执行Power MOS功能。就结构上而言，该实施例与第一到第三实施例具有相同部分。而且，就操作而言，由于在源极409和漏极410之间的电流通过在栅极206上施加电压来控制，该实施例与第一到第三实施例相同。因此，主要描述其与第一到第三实施例不同的地方。
在本实施例的场效应型半导体器件中，与沟道结构的栅极106一样，也是在半导体衬底的表面侧提供P型沟道区403和N+型源极区404。P型沟道区403的底端深于N+型源极区404的底端。在P型沟道区403的下方提供P-型源极区416和N型漂移区402。P-型源极区41 6沿着接点开孔408在图33中的表面水平上形成的位置以嵌入型形成。然后，P-型源极区416的宽度要足够大，使得可以在图34中垂直方向上的两边上与栅极406交叠。因此，如图35和图36所示，用P-型源极区416覆盖在栅极406短边侧的壁面和底面的肩部部分。然后，在没有形成P-型源极区416的位置，P型沟道区403和N型漂移区402彼此直接接触。
如图33所示，提供这样的区域，在其中P型沟道区403占据在栅极406短边之间的每个其它位置的半导体衬底表面。半导体衬底表面的剩余部分被N+型源极区404占据。如图33和图35到图37所示，在栅极406短边之间提供接点开孔408，其中源极409与P型沟道区403和N+型源极区404接触。接点开孔408在与栅极406短边平行的带状区中形成。
在本实施例的场效应型半导体器件中，在第一实施例的影响之外，栅极电介质405的耐压性与第二和第三实施例中一样强。这是由于通过P-型源极区416埋入深层，可以降低栅极406的壁面和底面的肩部部分上的栅极电压引起的电场集中。本实施例与第二和第三实施例相同之处在于，关闭特性极好。由于在关闭后耗尽层从位于深层的P-型源极区416扩展，所以源极409和漏极410完全彼此分离。
而且，本实施例的场效应型半导体器件的优点是，在栅极406长边的壁面侧的有效沟道宽度要大于第二实施例，如同第三实施例。本实施例的有效沟道宽度仍要大于第三实施例。这是由于使带有低受体浓度的P-型源极区416的有效沟道变窄的作用很小。因此，其导通电阻和导通电压也低。
将结合图38描述本实施例的场效应型半导体器件的制造过程。本实施例的场效应型半导体器件的制造过程与直到第一和第二实施例中的图7所指出的步骤相同(然而，参考数字应读为“4**”来代替“1**”)。此后，利用离子注入和热扩散方法，连续地形成P-型源极区416、P型沟道区403和N+型源极区404。为了形成这些区域，利用一个合适的图案掩膜来实施离子注入。图38示出了此状态的B-B部分截面图。然后，栅极406的形成、中间层介质407的形成、源极409的形成和漏极410的形成都与第一实施例相同。
另外，如同第三实施例，允许利用离子注入和热扩散方法仅仅形成P-型源极416，然后利用外延生长方法来形成P型硅层。在这种情况下，P型硅层转换成P型沟道区403。在形成P型沟道区403后，利用离子注入和热扩散方法形成N+型源极区404。此后的过程也相同。按照此种方法，可以形成本实施例的场效应型半导体器件。
与第一到第三实施例相似，通过使用N沟道区来替代P沟道区403，本实施例可以应用在静电感应晶体管中。而且，通过使用P+型漏极区替代N+型漏极区401，本实施例可以应用在IGBT中。
[第二-第四实施例变形实例]
第二到第四实施例的一些变形实例，带有绝缘栅型半导体器件和结式栅型半导体器件的特点。图39示出了此种第二实施例(D-D部分，对应于第二实施例中的图17)的变形实例。在图39中的半导体器件中，与第二实施例中的半导体器件相比，有效沟道宽度211变窄。从而，P+型源极区200作为静电感应型晶体管的结式栅极使用。也就是，本场效应型半导体器件利用栅极206来作为绝缘栅型晶体管工作，并且利用P+型源极区200作为结式栅型晶体管工作(见图39中的部分截面图)。截面D-D中的结式栅晶体管处于栅极和源极都短路的状态。
对于作为结式栅极使用的P+型源极区200来说，下列要求是必须的。即，假设N型漂移区202的施主浓度为1015cm-3，P型沟道区203的受体浓度为1017cm-3，并且P型沟道区203的深度是6μm，有效沟道宽度211需要为4μm或更小。
图40示出了应用于第三实施例的场效应型半导体器件的相同变形实例的例子(D-D部分，对应于第三实施例的图27)。在本实施例半导体器件中，通过使窄有效沟道宽度311变窄，P+型嵌入区314作为静电感应晶体管的结式栅极使用。
而且，相同变形实例还适用于第四实施例的场效应型半导体器件。可以认为，用P-型源极区416替代图40中的P+型嵌入区314，并且参考数字分别用“4**”来替代D-D部分的截面图中的“3**”。在此种变形实施例中，栅极之间的间隔不必很小。
[第五实施例]
本发明的第五实施例在形式上是一种静电感应型半导体器件，其使用绝缘栅和结式栅。图41和图42示出了第五实施例的静电感应型半导体器件的结构。图42是图41中A-A部分截面图。图41是图42中E-E部分截面图。本静电感应型半导体器件被构建成，具有单极型静电感应晶体管功能。在本静电感应型半导体器件中，通常，在半导体衬底的表面(图42的上部)一侧提供源极区和栅极，同时在底面一侧(图42中的下部)提供漏极区等。
与沟道结构栅极506一样，在半导体衬底的表面一侧提供P+型栅极区500，N+型源极区504和N-型沟道区503。利用栅极电介质505和中间层电介质507将栅极506与半导体衬底绝缘。同时，在中间层电介质507中提供控制栅极506电压的栅极接线513。
在栅极506、P+型栅极区500、N+型源极区504和N-型沟道区503中，N+型源极区504形成得最浅。另一方面，P+型栅极区500最深。栅极506和N-型沟道区503在中间深度形成，并且栅极506稍深于N-型沟道区503。也就是，P+型栅极区500形成得比栅极506深。源极509在这些区域上方形成。源极509与P+型栅极区500、N+型源极区504和N-型沟道区503接触。然后，N+型源极区504和N-型沟道区503彼此接触。N+型源极区504和P+型栅极区500也是彼此接触的。
在图41的平面截面图中，在带状物垂直方向上形成栅极506。而且，在带状物垂直方向上形成的部分处，P+型栅极区500和源极509彼此接触。相反，N-型沟道区503和源极509彼此接触的部分在垂直方向上间隔地形成。P+型栅极区500和N-型沟道区503在图41中的右和左方向交替存在。栅极区506位于P+型栅极区500和N-型沟道区503之间。
在N-型沟道区503、栅极506和P+型栅极区500的下方，形成N型漂移区502。N型漂移区502的大部分都处于比栅极506的底部水平深的地方，使得它可以在整个半导体衬底上充分地伸展。在N型漂移区502的更下方还提供N+型漏极区501。然后，在半导体衬底的底表面形成漏极510，使其与N+型漏极区501的底端接触。
在本实施例的静电感应型半导体器件中，浅的绝缘栅(栅极506)和深的结式栅(P+型栅极区500)一起使用。因此，减小了在栅极506的壁面和底面的肩部部分的电场集中。从而，获得强耐压性。而且，N型漂移区502和N-型沟道区503都是N型导通类型。因此，在本实施例的静电感应型半导体器件中，在沟道部分不存在寄生双极晶体管。结果是，不出现闩锁现象，使得器件很难被破坏。
将参照图43和图44来描述本实施例的静电感应型半导体器件的制造过程。为了制造本实施例的静电感应型半导体器件，使用N+型硅晶圆作为原始晶圆。此种N+型硅晶圆转化成N+型漏极区501。然后，在其表面利用外延生长方法形成N型硅层。此种N型硅层转化成N型漂移区502。另外，可以使用N型硅晶圆作为原始晶圆。在这种情况下，N型硅晶圆转化成N型漂移区502。然后，通过从底表面注入N型杂质或在底平面上沉淀出N+型硅层来形成N+型漏极区501。
接下来，利用外延生长方法，在N型硅层面上形成低浓度的N型硅层。此种低浓度的N型硅层转化成N-型沟道区503。接下来，在低浓度的N型硅层的表面上形成厚度约为700nm的热氧化物膜。然后，利用光刻法和蚀刻技术，在此热氧化物膜中制造出图形。随后，仅仅在晶圆的周边部分留下热氧化物膜。因此，在其上形成器件的部分的整个上方形成一个开口，在开口处暴露出低浓度的N型硅层。接下来，在低浓度的N型硅层的表面上形成热氧化物膜707b，其厚度为30nm。图43示出了此种状态的截面图。然后，利用离子注入和热扩散的方法，连续地形成P+型栅极区500和N+型源极区504。利用合适的图形掩膜来进行形成这些区域的离子注入。图44示出了此种状态的截面图。
而且，利用CVD方法在氧化物膜707b上沉淀出氧化物膜。其厚度是400nm。利用光刻法在此氧化物膜上形成抗蚀图。此种抗蚀图是一个带有开口来形成栅极506的图形。通过使用此种抗蚀图作为掩膜利用于式蚀刻来清除氧化物膜。随后，将剩下的氧化物膜作为硅蚀刻的掩膜使用。利用此种氧化物掩膜通过干式蚀刻方法蚀刻硅。结果是，形成其上能让N+型源极504通过的沟道。然后，利用湿式蚀刻仅在器件的对应部分上清除氧化物膜。然后，在沟道的壁面上形成厚度为100nm的热氧化物膜。此种氧化物膜转化成栅极电介质505。
利用CVD方法沉淀出多晶硅膜，使得通过应用通过磷扩散导通来形成栅极506和栅极引线513。然后，在图形产生以后得到图41和图42中指出的状态，在底面形成中间层电介质107、形成源极509并形成漏极510。按照这种方法，完成本实施例的静电感应型半导体器件。
假如使用N型硅晶圆作为原始晶圆，允许首先形成源表面一侧(栅极506、P+型栅极区500、源极509等)的结构，然后形成N+型漏极区501。
本实施例的特点可以应用在双极型静电感应晶体管中。可以通过提供P+型漏极区来替代N+型漏极区501来获得。为了此种目的，使用P+型硅晶圆作为原始晶圆。另外，使用N型硅晶圆作为原始晶圆，通过从底面注入P型杂质和在底面沉淀出P+型硅层来形成P+型硅层。从而，如上所述，除了通过使用浅绝缘栅和深结式栅来提高耐压性之外，沟道部分没有寄生晶闸管。因此，没有闩锁现象出现，从而器件很难被破坏。
[第六实施例]
第六实施例也提供了一种本发明的实施例，其形式上是静电感应型半导体器件，使用绝缘栅和结式栅。图45和图46示出了第六实施例的静电感应型半导体器件的结构。图46是图45的D-D部分的截面图。图45是图46中的A-A部分的截面图。对于图45和图46中的E-E部分的截面图，在第一实施例中的图1中的参考数字分别读取为“6**”来替代“1**”。对于图45和图46中的F-F部分的截面图，在第二实施例中的图14中的参考数字分别读取为“6**”来替代“2**”。对于图45中的B-B部分，第二实施例的图15中的参考数字分别用相同方式替代。对于图45中的C-C部分，第二实施例的图16中的参考数字分别用相同方式替代。当参考图1和图14到图16对下面实施例进行描述时，这些参考数字的读取方式也相同。
就结构而言，该静电感应型半导体器件与第一到第四实施例中的场效应型半导体器件类似。可是，本实施例被构建成，具有单极型静电感应晶体管功能，并且与第五实施例大致相同。也就是，在第一到第四实施例中的P型沟道区位置作为N-型沟道区603使用。从而，在第一到第四实施例中起源极区作用的P+区成为P+型栅极区600，其功能为结式栅。如同第五实施例，P+型栅极区600形成得深于栅极606(见图15和图16，同时参考数字的读取方式必须如同上面提及的方式)。在本实施例的静电感应型半导体器件中，形成栅极606和P+型栅极区606，使得它们彼此相交(可能不以直角相交)；不同之处在于，第五实施例中栅极506和P+型栅极区500是平行形成的。
由此，在本实施例的静电感应型半导体器件中，也通过使用浅绝缘栅(栅极606)和深结式栅(P+型栅极区600)，降低了栅极606的侧面和底面的肩部部分的电场集中。从而，获得强耐压性。而且，由于N型漂移区602和N-型沟道区603都是N型导通类型，所以在沟道部分没有寄生双极性晶体管。因此，不会出现闩锁现象，从而器件很难被损坏。
而且，在本实施例的静电感应型半导体器件中，P+型栅极区600与N-型沟道区603直接接触(图46)。从而，虽然有结式栅，即使在电压控制下，半导体器件有正常的关闭特性。理由是在其操作情况下，在P+型栅极区600和N+型源极区604之间的PN结前置。因此，P+型栅极区600与N+型源极区604具有相同的电势。因为此P+型栅极区600与N-型沟道区603直接接触，所以即使在栅极606上的电势为0，沟道部分也会耗尽。而且，这是由于通过P+型栅极区600的内置电势中断来自N+型源极区604的电流。按照此种方式，可以获得带有极好关闭特性的半导体器件。同时，可以通过栅极606的电势来控制N-型沟道区603的电势，该栅极606要深于N-型沟道区603而浅于P+型栅极区600。从而，可以获得导通状态，其中电子被注入进N型漂移区602。
本实施例的静电感应型半导体器件包含多个栅极，其中每个栅极带有以网格的形式安放的矩形截面，如同第一到第四实施例中的场效应型半导体器件一样。因此，本实施例有这样的效果，使得其沟道浓度高同时其导通电阻非常小。
除了形成每个区的掩膜图形不同以外，本实施例的静电感应型半导体器件的制造过程基本和第五实施例相同。
本实施例的特点还可以应用在双极型静电感应晶体管中。可以通过提供P+型漏极区替代N+型漏极区601来获得。从而，它有这样的效果，使得除了提高耐压性、改进关闭特性、实现低导通电阻等之外，在沟道部分不会出现寄生晶闸管。由此，不会出现闩锁现象，从而器件很难被损坏。
[第六实施例的变形实例]
提出了一种静电感应型半导体器件的第六实施例的一种变形实例，其中形成一个带状的栅极606。图47和图48示出了此种变形实例。图48是图47中A-A部分的截面图，图47是图48中的E-E部分的截面图。此静电感应型半导体器件所起的作用相当于单极性静电感应晶体管。此变形实例有这样的效果，使得除了提高耐压性和改进关闭特性之外，在沟道部分不会包含寄生晶闸管。当然，通过提供P+型漏极区替代N+型漏极区601，此种变形实施例可以变成双极型静电感应晶体管。
提出了一种静电感应型半导体器件的第六实施例的另一种变形实例，其中形成一个十字条状的栅极606。图49示出了此种变形。图49中的H-H部分的截面与图53中的相同，指出了已经描述过的传统技术(参考数字分别用“6**”替代“9**”)。图49是图53中E-E部分的截面图。在图49中A-A部分的截面中的箭头J指出的区域与图48相同。此种静电感应型半导体器件所起的作用是单极性静电感应晶体管。该变形实例有这样的效果，使得除了提高耐压性、改进关闭特性和低导通电阻之外，在沟道部分不会有寄生晶闸管。特别地，在带有这种十字条形栅极606的半导体器件中，在栅极606的交点处的电场集中有可能出现问题。因此，通过P+形栅极区600位置深于栅极606来改进耐压性有深远意义。
当然，通过提供P+型漏极区替代N+型漏极区601，此变形实例变成双极性静电感应晶体管。而且，十字条形栅极606的形状并不局限在方形，也可以是矩形、菱形或平行四边形。而且，它可以是三角形或六边形。
上面描述的各个实施例仅仅是典型示例，并不限制本发明。因此，不必说，除上面描述的实施例之外，本发明还可以在不离开本发明精神的范围内进行各种方式的改进或修改。
在第一到第四和第六实施例中的半导体器件中，图1、图22和图33中接点开孔(108等)的长度方向和栅极(106等)的长边之间的角度并不限制为直角，而可以是除了彼此平行之外的倾斜角。而且，N形漂移区(102等)中的杂质浓度并不必须要均匀。如果需要，可以允许在N型漂移区(102等)中提供不同的密度。例如，它可以被认为是提供一个部分，该部分邻近带有相当高密度的部分(称作缓冲区)的N+型漏极区(101等或P+型漏极区)。
而且，本发明也可以应用到其它类型的场效应型半导体器件或静电感应型半导体器件，比如MOS栅极晶闸管。不用说，本发明可以应用到不使用硅而使用其它半导体(SiC，GaN，GaAs等)的半导体器件。而且，可以使用氮化硅或氧化铝作为电介质，还可以用氧化硅。而且，允许使用其中P型和N型彼此交换的导通类型相反的半导体、或是补偿型半导体，也可以将其组合使用。另外，栅极(106等)的垂直截面形状不限制为垂直的，可以是倾斜的。而且，埋入型不限制为沟道型，只要结构被掩埋在衬底表面中，也可以为凹入型或类似物。
在第一到第四和第六实施例中的半导体器件中，栅极(106等)的平面截面形状不限制为矩形，而可以是椭圆形(可认为其主轴是长边，副轴是短边)、三角形或其它多边形。而且，栅极(106等)可以是与漂移区(102等)相反导通类型的半导体，或可以是金属。而且，在第五和第六实施例中描述的绝缘栅/结式栅组合类型半导体器件，能够象第三实施例一样提供N+型嵌入区和P+型嵌入区。也就是，使用N-型来替代第三实施例中的P型沟道区303。
在第一到第四实施例中的半导体器件中，可以用其杂质浓度低于N型漂移区(102等)的杂质浓度的半导体区(P-型，N-型或I型)来替代P型沟道区(103等)。从而，当栅极(106等)上的电压为0或反向偏置时，相应的沟道区能够全部耗尽。通过此种浓度设置，可以获得一种带有常规关闭特性的静电感应型晶体管。在此种静电感应型晶体管中，在其关闭特性极好时，导通时的电流流过整个沟道区。由此，它的一个优点是导通时损失小。
从上面描述中可以明显看出，本发明提供一种埋入栅型半导体器件，其中最小化其栅间隔使得提高沟道浓度，由此实现低导通电阻。而且，本发明提供一种埋入栅型半导体器件，其中可以防止由于栅极底部附近的电场集中引起的耐压性降低。而且，本发明提供一种埋入栅型半导体器件，其中可以同时实现防止耐压性降低和关闭特性。

Claims (20)

1.一种埋入栅型半导体器件，包括：
半导体衬底；
第一一种导通型半导体区，其形成在半导体衬底中；
第一其它导通型半导体区，其形成在第一一种导通型半导体区的上方；
多个埋入栅，其掩埋在贯穿第一其它导通型半导体区的半导体衬底中，该埋入栅的长边和短边在与半导体衬底的表面平行的截面上彼此交叉，并且至少沿着短边方向重复排列；
第二一种导通型半导体区，其形成在第一其它导通型半导体区的表面侧；
第二其它导通型半导体区，其底部深于埋入栅的底部，第二其它导通型半导体区至少形成在埋入栅短边的侧边部分；以及
布线层，
其中，第二一种导通型半导体区与布线层彼此接触的接点部分排列在埋入栅的短边上。
2.根据权利要求1所述的埋入栅型半导体器件，其中第二其它导通型半导体区覆盖肩部部分，该肩部部分是埋入栅的短边一侧的侧面和埋入栅底面的相交部分。
3.根据权利要求1所述的埋入栅型半导体器件，其中沿着长边方向重复排列埋入栅，并且一个埋入栅长边和另一个埋入栅长边之间的间隔短于一个埋入栅短边和另一个埋入栅短边之间的间隔。
4.根据权利要求1所述的埋入栅型半导体器件，在第一一种导通型半导体区正对第一其它导通型半导体区的底面上，还包括一个底面其它导通型半导体区。
5.一种埋入栅型半导体器件包括：
半导体衬底；
第一一种导通型半导体区，其形成在半导体衬底中；
其它导通型沟道半导体区，其形成在第一一种导通型半导体区的上方；
多个埋入栅，其掩埋在贯穿沟道半导体区的半导体衬底中，该埋入栅的长边和短边在与半导体衬底的表面平行的截面上彼此交叉，并且至少沿着短边方向重复排列；
第二一种导通型半导体区，其形成在沟道半导体区的表面侧；
嵌入式其它导通型半导体区，其底部深于埋入栅的底部，该嵌入式其它导通型半导体区至少形成在埋入栅短边的侧边部分；
以及布线层，
其中，第二一种导通型半导体区与布线层彼此接触的接点部分排列在埋入栅的短边。
6.根据权利要求5所述的埋入栅型半导体器件，其中嵌入式其它导通型半导体区覆盖肩部部分，该肩部部分是埋入栅的短边一侧的侧面和埋入栅的底面的相交部分。
7.根据权利要求5所述的埋入栅型半导体器件，其中沿着长边方向重复排列埋入栅，并且一个埋入栅长边和另一个埋入栅长边之间的间隔短于一个埋入栅短边和另一个埋入栅短边之间的间隔。
8.根据权利要求5所述的埋入栅型半导体器件，在第一一种导通型半导体区正对沟道半导体区的底面上，还包括一个底面其它导通型半导体区。
9.一种埋入栅型半导体器件包括；
半导体衬底；
第一一种导通型半导体区，其形成在半导体衬底中；
沟道半导体区，其形成在第一一种导通型半导体区的上方；
多个埋入栅，其掩埋在贯穿沟道半导体区的半导体衬底中，该埋入栅的长边和短边在与半导体衬底的表面平行的截面上彼此交叉，并且至少沿着短边方向重复排列；
第二一种导通型半导体区，其形成在沟道半导体区的表面侧；
栅侧面部分其它导通型半导体区，其底部深于埋入栅的底部，其至少形成在埋入栅短边的侧边部分；
以及布线层，
其中，第二一种导通型半导体区与布线层彼此接触的接点部分排列在埋入栅的短边，
在沟道半导体区中的埋入栅之间的杂质浓度低于第一一种导通型半导体区中的杂质浓度，以及
在埋入栅上的外加电压为0或反向偏置的情况下，整个沟道半导体区变得耗尽。
10.根据权利要求9所述的埋入栅型半导体器件，其中栅侧面部分其它导通型半导体区覆盖肩部部分，该肩部部分是埋入栅短边一侧的侧面和埋入栅底面的相交部分。
11.根据权利要求9所述的埋入栅型半导体器件，其中沿着长边方向重复排列埋入栅，并且一个埋入栅长边和另一个埋入栅长边之间的间隔短于一个埋入栅短边和另一个埋入栅短边之间的间隔。
12.根据权利要求9所述的埋入栅型半导体器件，在第一一种导通型半导体区正对沟道半导体区的底面上，还包括一个底面其它导通型半导体区。
13.一种埋入栅型半导体器件，包括：
半导体衬底；
第一一种导通型半导体区，其形成在半导体衬底中；
沟道半导体区，其形成在第一一种导通型半导体区的上方；
多个埋入栅，其掩埋在贯穿沟道半导体区的半导体衬底中，该埋入栅的长边和短边在与半导体衬底的表面平行的截面上彼此交叉，并且至少沿着短边方向重复排列；
第二一种导通型半导体区，其形成在沟道半导体区的表面侧；
嵌入式其它导通型半导体区，其底部深于埋入栅的底部，其至少形成在埋入栅短边的侧边部分；
以及布线层，
其中，第二一种导通型半导体区与布线层彼此接触的接点部分排列在埋入栅的短边，
在沟道半导体区中的埋入栅之间的杂质浓度小于第一一种导通型半导体区中的杂质浓度；以及
在埋入栅上的外加电压为0或反向偏置的情况下，整个沟道半导体区变得耗尽。
14.根据权利要求13所述的埋入栅型半导体器件，其中嵌入式其它导通型半导体区覆盖肩部部分，该肩部部分是埋入栅的短边一侧的侧面和埋入栅底面的相交部分。
15.根据权利要求13所述的埋入栅型半导体器件，其中沿着长边方向重复排列埋入栅，并且一个埋入栅长边和另一个埋入栅长边之间的间隔短于一个埋入栅短边和另一个埋入栅短边之间的间隔。
16.根据权利要求13所述的埋入栅型半导体器件，在第一一种导通型半导体区正对沟道半导体区的底面上，还包括一个底面其它导通型半导体区。
17.一种埋入栅型半导体器件，包括：
半导体衬底；
第一一种导通型半导体区，其形成在半导体衬底中；
沟道半导体区，其形成在第一一种导通型半导体区的上方；
一个面对沟道半导体区的埋入栅，该埋入栅形成来触及第一一种导通型半导体区；以及
一个其它导通型半导体区，其形成在半导体衬底中，该其它导通型半导体区的底部深于埋入栅的底部并且面对埋入栅。
18.根据权利要求17所述的埋入栅型半导体器件，其中沟道半导体区的杂质浓度低于第一一种导通型半导体区的杂质浓度，并且在埋入栅上的外加电压为0或反向偏置的情况下，整个沟道半导体区变得耗尽。
19.根据权利要求17所述的埋入栅型半导体器件，在第一一种导通型半导体区正对沟道半导体区的底面上，还包括一个底面其它导通型半导体区。
20.根据权利要求18所述的埋入栅型半导体器件，在第一一种导通型半导体区正对沟道半导体区的底面上，还包括一个底面其它导通型半导体区。
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