JP4604444B2 - 埋設ゲート型半導体装置 - Google Patents
埋設ゲート型半導体装置 Download PDFInfo
- Publication number
- JP4604444B2 JP4604444B2 JP2002371308A JP2002371308A JP4604444B2 JP 4604444 B2 JP4604444 B2 JP 4604444B2 JP 2002371308 A JP2002371308 A JP 2002371308A JP 2002371308 A JP2002371308 A JP 2002371308A JP 4604444 B2 JP4604444 B2 JP 4604444B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- type semiconductor
- gate
- semiconductor device
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 342
- 239000000758 substrate Substances 0.000 claims description 59
- 239000012535 impurity Substances 0.000 claims description 15
- 230000005669 field effect Effects 0.000 description 96
- 230000006698 induction Effects 0.000 description 58
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 39
- 229910052710 silicon Inorganic materials 0.000 description 39
- 239000010703 silicon Substances 0.000 description 39
- 239000010410 layer Substances 0.000 description 31
- 238000004519 manufacturing process Methods 0.000 description 28
- 230000015556 catabolic process Effects 0.000 description 22
- 230000015572 biosynthetic process Effects 0.000 description 18
- 230000000694 effects Effects 0.000 description 18
- 230000005684 electric field Effects 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 16
- 230000004048 modification Effects 0.000 description 15
- 238000012986 modification Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 14
- 230000003068 static effect Effects 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 230000008901 benefit Effects 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 230000009467 reduction Effects 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
- H01L29/7392—Gated diode structures with PN junction gate, e.g. field controlled thyristors (FCTh), static induction thyristors (SITh)
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Thyristors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は，埋設ゲートを持つ半導体装置に関する。さらに詳細には，ゲート間隔を可能な限り縮小することにより，チャネル密度を向上させてオン抵抗の低下を図った埋設ゲート型半導体装置に関するものである。あるいは，ゲートの底面付近での電界集中による耐圧低下の防止を図った埋設ゲート型半導体装置に関するものである。特に，１００Ｖ以上の高耐圧パワー半導体装置において有用なものである。
【０００２】
【従来の技術】
従来から，電力用途等に埋設ゲート型半導体装置が使用されている（例えば，特許文献１に記載されている絶縁ゲート型バイポーラトランジスタ）。従来のこの種の埋設ゲート型半導体装置には，帯状の埋設ゲートを平行に配置したストライプ型のものがある。そのようなものの一例を，図５０，図５１に示す。図５１は，図５０中のＡ−Ａ箇所の断面図である。図５０は，図５１中のＥ−Ｅ箇所の断面図である。この埋設ゲート型半導体装置は，トレンチ型のゲート電極を有している。この埋設ゲート型半導体装置は，概略，半導体基板の一面（図５１中の上方の面）側にソース領域やゲート電極などを設け，他面（図５１中の下方の面）側にドレイン領域等を設けた構造を有している。
【０００３】
すなわち，半導体基板の一面側には，トレンチ型のゲート電極９０６の他，ｐ+ソース領域９００およびｎ+ソース領域９０４が設けられている。ゲート電極９０６は，ゲート絶縁膜９０５および層間絶縁膜９０７により，半導体基板から絶縁されている。それらの上方には，ソース電極９０９が設けられている。ソース電極９０９は，ゲート電極９０６と平行な帯状のコンタクト開口９０８の部分で半導体基板に接している。これによりソース電極９０９は，ｐ+ ソース領域９００およびｎ+ソース領域９０４の双方に導通している。ｐ+ソース領域９００およびｎ+ ソース領域９０４の下方には，ｐチャネル領域９０３が設けられている。ｐチャネル領域９０３の下端は，ゲート電極９０６の下端より浅い。
【０００４】
ｐチャネル領域９０３の下方には，ｎドリフト領域９０２が形成されている。ｎドリフト領域９０２の大部分は，ゲート電極９０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域９０２のさらに下方には，ｐ+ドレイン領域９０１が設けられている。そして，ｐ+ドレイン領域９０１のさらに下方に接して，ドレイン電極９１０が形成されている。この埋設ゲート型半導体装置では，図５０中に矢印Ｙで示す範囲が，図５０中上下方向の繰り返し単位である。また，図５０中に矢印Ｘで示す範囲が，図５０中左右方向の繰り返し単位である。左右方向の繰り返し単位Ｘは，ゲート電極９０６およびゲート絶縁膜９０５が占める範囲９０６Ｗと，ｎ+ ソース領域９０４等が占める範囲９０６Ｓとの合計である。
【０００５】
この種の埋設ゲート型半導体装置の他の例としては，図５２，図５３に示すものがある。この埋設ゲート型半導体装置は，図５０，図５１に示した半導体装置を，次のように変形したものである。すなわち，ゲート電極９０６の平断面内形状をマス目状にしたものである。そして，各マス目の中央に四角形のコンタクト開口９０８を設け，さらにその中央にてｐ+ ソース領域９００がソース電極９０９に接するようになっている。この埋設ゲート型半導体装置の図５２中Ａ−Ａ箇所の断面のうちの矢印Ｋで示す範囲は，図５１と同じである。図５３は，図５２中のＨ−Ｈ箇所の立断面図である。
【０００６】
少し趣の異なるものとして，図５４に示すものもある。図５４の半導体装置は，半導体基板内に設けられたｐ+ ゲート領域８００を有している。すなわちこの半導体装置は，絶縁ゲート型でなく接合ゲート型のものである。
【０００７】
【特許文献１】
特開２００２−１００７７０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら，前記した図５０，図５１の埋設ゲート型半導体装置には，次のような問題点があった。すなわち，チャネル密度の向上に限界があるのである。なぜなら，ゲート電極９０６間の間隔９０６Ｓをあまり小さくできないからである。その理由は，ゲート電極９０６間に帯状のコンタクト開口９０８を配置し，その中にｐ+ ソース領域９００を設けていることにある。このために間隔９０６Ｓには，ｐ+ソース領域９００自体の幅９００Ｗの両側に，ｐ+ソース領域９００とコンタクト開口９０８との合わせ余裕９００Ｍ，および，コンタクト開口９０８とゲート絶縁膜９０５との合わせ余裕９０６Ｍを足した以上の距離を必要とする。これによりゲート電極９０６間の間隔９０６Ｓの最小寸法が大きいのである。これが，チャネル密度の向上，すなわちオン抵抗の低下の限界となっていた。また，ゲート電極９０６とソース電極９０９とを短絡し，これを基準にドレイン電極９１０へ電圧を印加すると，ゲート電極９０６の底面と側面との肩部（図５１中の矢印Ｌ）に電界が集中する。このため，耐圧が低下するという問題もある。
【０００９】
特に，図５２，図５３に示したマス目状のゲート電極９０６を持つ半導体装置では，耐圧の問題はさらに深刻である。図５３の立断面図に見るように，ゲート電極９０６の深さが，その交差部では他の部分より深くなっているからである。このためにその部分には余計に電界集中が起こるのである。ゲート電極９０６がこのような底部形状を呈するのは，プロセス上の不可避的な理由による。すなわち，ゲート掘り込みのためのエッチングガスが，実効幅の広い交差部には他の部分より多めに供給されてしまうからである。
【００１０】
なお，図５４に示したような接合ゲート型の半導体装置では，耐圧はあまり問題にならない。しかしながら，電圧制御でノーマリオフ特性を得ることができないという別の問題がある。絶縁されていないｐ+ ゲート領域８００に正電圧を印加すると，ｐ+ ゲート領域８００からｎドリフト領域８０２にホールが注入されてしまう。このためソース電極８０９とドレイン電極８１０との間に電流が流れてしまうのである。したがってこのような半導体装置でノーマリオフ特性を得るためには，電流制御を行う必要がある。
【００１１】
本発明は，前記した従来の埋設ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその第１の課題は，ゲート間隔を可能な限り縮小し，チャネル密度を向上させて低いオン抵抗を実現させた埋設ゲート型半導体装置を提供することにある。そして第２の課題は，ゲートの底面付近での電界集中による耐圧低下を防止した高耐圧の埋設ゲート型半導体装置を提供することにある。さらには，耐圧低下の防止とオフ特性とを両立させた埋設ゲート型半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明の埋設ゲート型半導体装置（その１）は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成されたチャネル半導体領域と，チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された他導電型半導体領域と，配線層とを備え，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，他導電型半導体領域は，埋設ゲートの長辺同士の間にて途切れており，埋設ゲートの短辺同士の間の位置にて半導体基板の表面に面する領域を有し，その領域にて配線層と接触しているものである。なお，本発明において，「半導体基板」とは，一般的にウェハとして提供される半導体の単結晶基板そのものの他，その基板上にエピタキシャル成長技術等により半導体層を形成した場合にはその全体をいうこととする。
【００１３】
このように構成された埋設ゲート型半導体装置では，他導電型半導体領域が埋設ゲートより深く形成されていることにより，埋設ゲートとその周囲の半導体領域との間にかかる電界が緩和される。これにより，耐圧が高められている。特に，他導電型半導体領域が埋設ゲートの短辺側の側面と底面との交差部である肩部を覆うようにする。埋設ゲートの短辺側の側面と底面との肩部は，埋設ゲート型半導体装置の使用状態にて，電界が集中しやすい箇所である。このような箇所が前述の他導電型半導体領域により覆われていることにより，電界集中が緩和されるからである。これにより，耐圧の高い埋設ゲート型半導体装置が実現されている。
【００１４】
また，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されている。このため設計上，コンタクト部の存在と無関係に，埋設ゲートの長辺と他の埋設ゲートの長辺との間隔を設定することができる。したがって，本発明の埋設ゲート型半導体装置では，設計上，埋設ゲートの長辺と他の埋設ゲートの長辺との間隔を，プロセス能力上可能な限り小さくすることができる。特に，埋設ゲートを，長辺の長さ方向にも反復して配列する場合に，埋設ゲートの短辺と他の埋設ゲートの短辺との間隔よりも長辺と他の長辺との間隔の方が小さくなるようにすることもできる。このようにすることにより，基板表面の単位面積当たりのチャネル密度を向上させることができる。これにより，低いオン抵抗を有する埋設ゲート型半導体装置を得ることができる。
【００１５】
本発明の埋設ゲート型半導体装置（その２）は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成された他導電型のチャネル半導体領域と，チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された埋め込み他導電型半導体領域と，配線層とを備え，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，埋め込み他導電型半導体領域は，埋設ゲートの長辺同士の間にて途切れているものである。
【００１６】
この半導体装置では，埋設ゲートの底面より深い底部を持つ埋め込み他導電型半導体領域により，埋設ゲートとその周囲の半導体領域との間にかかる電界が緩和される。この半導体装置の場合でもむろん，埋め込み他導電型半導体領域が埋設ゲートの短辺側の側面と底面との肩部を覆うようにするとよりよい。また，この半導体装置の場合でも，チャネル密度の向上効果が得られる。
【００１７】
本発明の埋設ゲート型半導体装置（その１）はさらに，他導電体型半導体領域が，ゲート側部他導電型半導体領域であり，チャネル半導体領域の埋設ゲート間における不純物濃度が，第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するものであってもよい。また，本発明の埋設ゲート型半導体装置（その２）はさらに，チャネル半導体領域の埋設ゲート間における不純物濃度が，第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するものであってもよい。
【００１８】
これらのいずれの場合でも，前述の耐圧向上やチャネル密度の向上の効果の他，オフ特性がよいという効果をも有している。埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するので，ノーマリオフ特性が得られるからである。すなわちこの半導体装置は，ノーマリオフ型の静電誘導型トランジスタとして作用するのである。その一方で，オン動作時には電流がチャネル半導体領域の全体を流れるので，オン時の損失が少ないという利点もある。
【００１９】
本発明の半導体装置においては，第１の一導電型半導体領域の，チャネル半導体領域とは反対側に，裏面他導電型半導体領域を有することが望ましい。このようにすると裏面他導電型半導体領域はドレイン／コレクタ領域として作用するので，本発明の半導体装置は，耐圧と集積度とに優れたＩＧＢＴとしての機能を発揮する。あるいは，裏面他導電型半導体領域の替わりに裏面一導電型半導体領域を設けてもよい。これにより，上述の特徴を有するパワーＭＯＳや静電誘導トランジスタを得ることができる。
【００２０】
また，本発明に関連する埋設ゲート型半導体装置は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成されたチャネル半導体領域と，チャネル半導体領域と対面するとともに，第１の一導電型半導体領域に到達するように形成された埋設ゲートと，半導体基板内に設けられるとともに，埋設ゲートの底面より深い底部を持ち，埋設ゲートと対面するように配置された他導電型半導体領域とを有するものである。このように，浅い埋設ゲートと深い他導電型半導体領域とを併用することにより，埋設ゲートの底面（特に壁面との肩部）への電界集中が緩和されるのである。これにより，耐圧低下を防止した埋設ゲート型半導体装置を得ることができる。なお，チャネル半導体領域と他導電型半導体領域とが接していることが望ましい。動作時において，他導電型半導体領域はソース電位と同電位である。この他導電型半導体領域がチャネル半導体領域に接することにより，埋設ゲートの電位が０Ｖであっても，チャネル半導体領域が空乏化しやすいこととなる。また，他導電型半導体領域のビルトイン電位により，ソース側からの流入キャリアによる電流が遮断される。
【００２１】
ここにおいて，チャネル半導体領域の不純物濃度が，前記第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化することが望ましい。
【００２２】
さらに，第１の一導電型半導体領域の，チャネル半導体領域とは反対側に，裏面他導電型半導体領域を有するとよりよい。このような構成であると，裏面他導電型半導体領域はドレイン／コレクタ領域として作用する。あるいは，裏面他導電型半導体領域の替わりに裏面一導電型半導体領域を設けてもよい。
【００２３】
【発明の実施の形態】
以下，本発明の埋設ゲート型半導体装置を具体化した実施の形態および参考形態について，添付図面を参照しつつ詳細に説明する。
【００２４】
［第１の参考形態］
第１の参考形態は，トレンチ型の絶縁ゲートを有する電界効果型半導体装置である。第１の参考形態に係る電界効果型半導体装置の構造を，図１〜図６に示す。図３は，図１および図２中のＡ−Ａ箇所の断面図である。図４は，図１および図２中のＢ−Ｂ箇所の断面図である。図５は，図１および図２中のＣ−Ｃ箇所の断面図である。図６は，図１および図２中のＤ−Ｄ箇所の断面図である。そして図１は，図３〜図６中のＥ−Ｅ箇所（本願ではこのレベルを半導体基板の「表面」と呼んでいる）の断面図である。図２は，図３〜図６中のＦ−Ｆ箇所の断面図である。
【００２５】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである。この電界効果型半導体装置は，概略，半導体基板の一面（図３〜図６中の上方の面，前述の表面）側にソース領域やゲート電極などを設け，他面（ 図３〜図６中の下方の面，以下「裏面」という）側にドレイン領域等を設けた構造を有している。
【００２６】
すなわち，半導体基板の表面側には，トレンチ構造のゲート電極１０６の他，ｐ+ソース領域１００およびｎ+ソース領域１０４が設けられている。ゲート電極１０６は，ゲート絶縁膜１０５および層間絶縁膜１０７により，半導体基板から絶縁されている。なお，層間絶縁膜１０７中には，各ゲート電極１０６を電圧操作するためのゲート配線１１３が設けられている。ｐ+ ソース領域１００およびｎ+ ソース領域１０４の下方には，図３〜図６においてゲート絶縁膜１０５を介してゲート電極１０６と対面するｐチャネル領域１０３が設けられている。ｐチャネル領域１０３の下端は，ゲート電極１０６の下端より浅い。ｐ+ ソース領域１００，ｎ+ ソース領域１０４，ゲート電極１０６の上方には，ソース電極１０９が設けられている。ソース電極１０９は，ｐ+ソース領域１００およびｎ+ソース領域１０４の双方に接触している。
【００２７】
ｐチャネル領域１０３の下方には，ｎドリフト領域１０２が形成されている。ｎドリフト領域１０２の大部分は，ゲート電極１０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域１０２のさらに下方には，ｎ+ ドレイン領域１０１が設けられている。そして半導体基板の裏面側には，ｎ+ ドレイン領域１０１のさらに下方に接して，ドレイン電極１１０が形成されている。
【００２８】
本形態の電界効果型半導体装置では，図１，図２に見るように，多数のゲート電極１０６が，平断面内において長方形の断面形状を有するように形成されている。そして各ゲート電極１０６は，格子状に配置されている。そして，ゲート電極１０６の長辺同士の間隔１０６Ｔが，短辺同士の間隔１０６Ｓより短くなっている。そして，図３〜図６に見るように，各ゲート電極１０６は，ｐ+ ソース領域１００，ｎ+ ソース領域１０４，および，ｐチャネル領域１０３を貫通して設けられている。各ゲート電極１０６の下端は，ｎドリフト領域１０２に食い込んでいる。
【００２９】
そして，図１に見るように，ゲート電極１０６の短辺同士の間の位置に，１つおきに，ｐ+ ソース領域１００が半導体基板の表面に面する領域が設けられている。半導体基板の表面のうち残りの部分は，ｎ+ ソース領域１０４により占められている。さらに，図１，図４〜図６に見るように，ゲート電極１０６の短辺同士の間に，ソース電極１０９がｐ+ソース領域１００およびｎ+ソース領域１０４に接触するコンタクト開口１０８が設けられている。コンタクト開口１０８は，各ゲート電極１０６の短辺と平行な帯状をなしている。
【００３０】
そして，図３〜図６に見るように，ｐ+ソース領域１００の下端はｎ+ソース領域１０４の下端より深い。ｐチャネル領域１０３の下端はｐ+ ソース領域１００の下端よりさらに深い。また，図３および図６に見るように，ゲート電極１０６の長辺同士の間にて，ｐ+ソース領域１００が途切れている。そこでは，ｎ+ソース領域１０４の直下にｐチャネル領域１０３が接している。図６中のｐ+ ソース領域１００の左右長が実効的ｐ+ソース領域幅１１２であり，ｎ+ソース領域１０４とｐチャネル領域１０３とが直に接している部分の左右長が実効的チャネル幅１１１である。
【００３１】
本形態の電界効果型半導体装置において，ｐチャネル領域１０３のアクセプタ濃度は，ゲート電極１０６への駆動電圧でｎ型に反転できる程度に低く，オフ時にソース電極１０９とドレイン電極１１０との間の電流を阻止できる程度に高い。そして，ｐ+ ソース領域１００のアクセプタ濃度は，ｐチャネル領域１０３のアクセプタ濃度より１桁程度高く，ゲート電極１０６への駆動電圧では反転しない。
【００３２】
本形態の電界効果型半導体装置では，ゲート電極１０６への電圧印加により，ソース電極１０９とドレイン電極１１０との間の電流を制御する。すなわち，ゲート電極１０６の電圧により，ｐチャネル領域１０３の表面（主として図３中ゲート電極１０６の側壁に対向する面，すなわち長辺の面）付近の導電型を反転させ，電流経路を形成させるのである。
【００３３】
ここで，ゲート電極１０６の形状および配置により，次のような効果がある。すなわち本形態の電界効果型半導体装置では，ゲート電極１０６の短辺同士の間にコンタクト開口１０８を設けている。このため，コンタクト開口１０８の幅と無関係に，ゲート電極１０６の長辺同士の間隔１０６Ｔを設定できる。したがって，設計上，間隔１０６Ｔをなるべく小さくすることにより，チャネル密度を稼ぐことができるのである。
【００３４】
例えば，プロセス能力上，最小寸法が０.５μｍであり合わせ余裕が０.２５μｍであるとする。この場合，ゲート電極１０６の短辺同士の間隔１０６Ｓは，最小で１.０μｍである。コンタクト開口幅１０８の最小寸法がプロセス能力の０.５μｍで，その両側にゲート電極１０６Ｓとの最小間隔（１００Ｍ＋１０６Ｍ）として合わせ余裕の０．２５μｍが必要だからである。そして，図１中の左右方向ピッチ１０６Ｑを２.０μｍ，上下方向ピッチ１０６Ｐを５.０μｍとした場合には，ゲート電極１０６の上下方向の幅１０６Ｖは４．０（５.０−１.０）μｍである。よってこの場合の素子面積１０μｍ2 （２.０μｍ×５.０μｍ）当たりのチャネル幅は，４.０μｍ×４で１６.０μｍである。
【００３５】
これに対し，図５０に示した従来型のものの場合には，次のようになる。プロセス能力，縦横の繰り返しピッチがともに同じであるとすると，素子面積１０μｍ2 （２.０μｍ×５.０μｍ）当たりのチャネル幅は，５.０μｍ×２で１０.０μｍである。これより，本形態の電界効果型半導体装置は，従来型のものに比して，同一条件下で１．６倍のチャネル密度を持つことができるのである。これはむろん，その分，オン抵抗を低くできることを意味する。なお実際には，本形態の電界効果型半導体装置において，図６に見るように，ｎ+ ソース領域１０４の下でｐ+ ソース領域１００が少し左右に広がっている。このため，実効的チャネル幅１１１は，ゲート電極１０６の長辺の幅１０６Ｖより少し小さい。しかし，本形態の電界効果型半導体装置の上記の利点を覆すほどではない。また，ｐ+ ソース領域１００の広がりによる実効的チャネル幅１１１の減少による影響は，ゲート電極１０６の上下方向の幅１０６Ｖを大きくとることにより小さくすることができる。幅１０６Ｖは，２０μｍ程度までなら特に問題なく大きくすることができる。
【００３６】
本形態の電界効果型半導体装置の製法を，図７〜図１１により説明する。本形態の電界効果型半導体装置の製造にあっては，１０19ｃｍ-3のヒ素濃度を有するｎ+ シリコンウェハを出発基板とする。このウェハのｎ+シリコンは，ｎ+ドレイン領域１０１となる。そしてその表面上にエピタキシャル成長により，１０14ｃｍ-3のリン濃度を有するｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域１０２となる。あるいは，１０14ｃｍ-3のリン濃度を有するｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域１０２となる。そして，その裏面側の表面からｎ型不純物を導入するか，裏面側の表面上に１０19ｃｍ-3のヒ素またはリン濃度を有するｎ+ 型シリコン層を堆積することにより，ｎ+ ドレイン領域１０１を形成すればよい。
【００３７】
次に，ｎ型シリコン層の表面に，厚さ７００ｎｍ程度の熱酸化膜を形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの周辺部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層の表面に再び熱酸化膜１０７ｂを形成する。膜厚は３０ｎｍとする。この状態での断面図が図７である。そして，イオン注入および熱拡散によりｐチャネル領域１０３を形成する。さらに，ｐ+ ソース領域１００（図外のｐ+周辺領域を含む）およびｎ+ソース領域１０４を，イオン注入および熱拡散により順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。そして，酸化膜１０７ｂ上にＣＶＤ法によりさらに酸化膜１０７ｃを堆積する。厚さは４００ｎｍとする。
【００３８】
そして，その酸化膜上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ゲート電極１０６が形成されるべき部分を開口とするパターンである。このレジストパターンをマスクとして，ドライエッチングにより酸化膜１０７ｃおよび１０７ｂを除去する。これにより，残った部分の酸化膜１０７ｃおよび１０７ｂがシリコンエッチング用のマスクとなる。そして，この酸化膜マスクを利用して，ドライエッチングによりシリコンをエッチングする。これにより，深さ４．５μｍのトレンチが形成される。そして，素子部のみ酸化膜マスクをウェットエッチングにより除去する。その後，トレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜１０５となる。この状態での断面図が図８（Ａ−Ａ箇所）および図９（Ｂ−Ｂ箇所）である。
【００３９】
そして，ＣＶＤ法により多結晶シリコン膜を堆積する。続いて，オキシ塩化リン雰囲気で熱処理することにより，多結晶シリコン膜にリンを拡散させる。その後，フォトリソグラフィおよびエッチングにより，余分な多結晶シリコンを除去する。除去される多結晶シリコンは，トレンチ開口レベルより上の部分である。ただし，ゲート配線１１３となる部分は残す。これにより，トレンチ構造のゲート電極１０６およびそのためのゲート配線１１３を形成する。そして，ゲート電極１０６等の上にＣＶＤ法により酸化膜を堆積する。膜厚は７００ｎｍとする。この酸化膜は，層間絶縁膜１０７の一部となる。この状態でのＡ−Ａ箇所の断面図およびＢ−Ｂ箇所の断面図を，図１０および図１１に示す。
【００４０】
次に，層間絶縁膜１０７をフォトリソグラフィおよびエッチングによりパターニングする。これにより，コンタクト開口１０８に相当する部分およびゲート配線１１３のコンタクト箇所の層間絶縁膜１０７を除去する。これにより，コンタクト開口１０８のｐ+ソース領域１００，およびｎ+ソース領域１０４を露出させる。また，ゲート配線１１３のコンタクト箇所も露出させる。そして，露出した箇所の上および残っている層間絶縁膜１０７の上に，スパッタリング法によりソース電極１０９を形成する。そして，フォトリソグラフィおよびエッチングにより，ソース電極１０９をパターニングする。また，これにより，ゲート配線１１３の上部配線も形成される。次に，裏面のｎ+ ドレイン領域１０１上に，スパッタリング法によりドレイン電極１１０を形成する。以上で，本形態の電界効果型半導体装置が製造される。
【００４１】
なお，ｎ型シリコンウェハを出発基板とする場合には，ソース面側の構造（ゲート電極１０６，ｐ+ ソース領域１００，ソース電極１０９等）を先に形成し，ｎ+ドレイン領域１０１の形成はその後で行ってもよい。
【００４２】
以上詳細に説明したように本形態の電界効果型半導体装置では，平面断面内において長方形の断面形状を有する多数のゲート電極１０６を格子状に配置している。そして，ゲート電極１０６の長辺同士の間隔１０６Ｔを短辺同士の間隔１０６Ｓより短くし，短辺同士の間に，各ゲート電極１０６の長辺と交差する方向の帯状のコンタクト開口１０８を設けている。これにより，コンタクト開口１０８の幅と無関係に，ゲート電極１０６の長辺同士の間隔１０６Ｔを設定できる電界効果型半導体装置が実現されている。したがって，間隔１０６Ｔをプロセス能力上の限界まで小さく設定することにより，素子面積当たりのチャネル密度が従来型のものに比して各段に高い電界効果型半導体装置を得ることができる。これにより，オン抵抗が非常に小さい電界効果型半導体装置が得られるのである。
【００４３】
なお，本形態の電界効果型半導体装置において，図１におけるｐ+ ソース領域１００の配置は，ゲート電極１０６に対して１つおきでなければならないわけではない。各ゲート電極１０６の短辺同士の間の位置に必ず１つずつ配置してもよいし，逆に２つおきとか３つおきでもよい。
【００４４】
本形態の電界効果型半導体装置の変形例を示す。まず，本形態の特徴を静電誘導トランジスタに適用した例を説明する。この変形例は，ｐチャネル領域１０３の代わりにｎチャネル領域１０３’を設けることにより実現される。図１２が，その構造を示す図である。これは，図３に相当する図である。図４〜図６についても同様にｐチャネル領域１０３の部分をｎチャネル領域１０３’で置き換えればよい。図１，図２は全くそのままでよい。製造方法としては，ｐチャネル領域１０３の形成のためのイオン注入等を省略すればよい。
【００４５】
この静電誘導トランジスタでは，ゲート電極１０６の長辺同士の間隔１０６Ｔを小さく設定することにより，次のような効果が得られる。すなわち，オン時に，ｎチャネル領域１０３’のうちゲート絶縁膜１０５との界面付近のみにチャネルが形成されるのではなく，ゲート電極１０６の長辺間のｎチャネル領域１０３’の全体にゲート電圧の効果が及んで電子電流が流れるのである。このためオン抵抗が極めて低い。また，この静電誘導トランジスタは，寄生バイポーラトランジスタや寄生サイリスタを含まない。したがってラッチアップ現象が起こらず，破壊しにくい。
【００４６】
次に，本形態の特徴を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に適用した例を説明する。この変形例は，ｎ+ドレイン領域１０１の代わりにｐ+コレクタ領域１０１’を設けることにより実現される。図１３が，その構造を示す図である。これは，図３に相当する図である。図４〜図６についても同様にｎ+ ドレイン領域１０１の部分をｐ+コレクタ領域１０１'で置き換えればよい。図１，図２は全くそのままでよい。製造方法としては，出発基板をｐ+ シリコンウェハとすればよい。あるいは，ｎ型シリコンウェハを出発基板とし，その裏面側からｐ型不純物を導入するか，裏面側の表面上にｐ+ 型シリコン層を堆積することにより，ｐ+コレクタ領域１０１'を形成すればよい。
【００４７】
このＩＧＢＴでは，次のような利点がある。すなわち設計上，図６中の実効的チャネル幅１１１と実効的ｐ+ ソース領域幅１１２との比を調整することにより，スイッチング時間を調整できるのである。実効的チャネル幅１１１は，ｎ+ ソース領域１０４からｎドリフト領域１０２への電子の注入量を左右し，実効的ｐ+ソース領域幅１１２は，ｎドリフト領域１０２からｐ+ソース領域１００へのホールの引き抜き量を左右するからである。ただし実効的チャネル幅１１１は，２０μｍ以下であることが望ましい。これがあまりに大きいと，ゲート電極の長辺の中央付近において，ｎドリフト領域１０２からｐ+ ソース領域１００へ抜けるホールの移動距離が長くなってしまうからである。
【００４８】
［第１の形態］
第１の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第１の形態に係る電界効果型半導体装置の構造を，図１４〜図１７に示す。図１５は，図１４中のＢ−Ｂ箇所の断面図である。図１６は，図１４中のＣ−Ｃ箇所の断面図である。図１７は，図１４中のＤ−Ｄ箇所の断面図である。そして図１４は，図１５〜図１７中のＦ−Ｆ箇所の断面図である。また，図１５〜図１７中のＥ−Ｅ箇所の断面は，第１の参考形態の図１中の各符号を「１＊＊」から「２＊＊」に変更したものと同じである。また，図１４中のＡ−Ａ箇所の断面は，第１の参考形態の図３中の各符号を同様に変更したものと同じである。以下，本形態の説明において図１や図３に言及するときは，このように符号を読み替えるものとする。
【００４９】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態のものと共通する。構造的にも大部分は第１の参考形態のものと共通する。動作的にも，ゲート電極２０６への電圧印加により，ソース電極２０９とドレイン電極２１０との間の電流を制御する点で第１の参考形態のものと共通する。そこで，第１の参考形態のものとの相違点に重点を置いて説明する。
【００５０】
本形態の電界効果型半導体装置では，ｐ+ ソース領域２００が，第１参考の形態におけるｐ+ソース領域１００より深く形成されている。すなわち第１の参考形態のｐ+ソース領域１００の下端がゲート電極１０６の下端より浅いのに対し，本形態のｐ+ ソース領域２００の下端はゲート電極２０６の下端より深い。そしてこのことにより本形態の電界効果型半導体装置では，図１５，図１６に見るように，ゲート電極２０６の短辺側における，壁面と底面との肩部がｐ+ソース領域２００に覆われている。
【００５１】
このため本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えてさらに，ゲート電極２０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和され，数ｋＶの高耐圧が実現される。すなわち，ゲート電極２０６の肩部はそもそも電界が集中しやすい箇所である。この箇所が周囲と導電型の異なるｐ+ ソース領域２００に覆われていることにより，電界の集中が緩和されるのである。
【００５２】
また，ｐ+ ソース領域２００が深く形成されていることにより，オフ特性がよいという利点もある。すなわちスイッチオフ後には，深い位置にあるｐ+ ソース領域２００の下端から空乏層が広がってくることとなる。このため，図１８中に破線で示すように，ｎドリフト領域２０２中の空乏化した領域がほぼ素子全体にわたって形成されるのである。これにより，ソース電極２０９側とドレイン電極２１０側とが完全に遮断されるからである。このようにして，耐圧が高くオフ特性にも優れた電界効果型半導体装置が実現されているのである。
【００５３】
本形態の電界効果型半導体装置の製法を，図１９〜図２１により説明する。本形態の電界効果型半導体装置の製造手順は，図７の段階までは第１の参考形態の場合と同じ（ただし符号は「１＊＊」から「２＊＊」に読み替え）である。その後，イオン注入および熱拡散によりｐ+ソース領域２００（図外のｐ+周辺領域を含む）を形成する。この状態での断面図が図１９（この時点ではＢ−Ｂ箇所，Ｃ−Ｃ箇所，Ｄ−Ｄ箇所とも同じ）である。さらに，ｐチャネル領域２０３およびｎ+ ソース領域２０４を，イオン注入および熱拡散により順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。そして，酸化膜２０７ｂ上にＣＶＤ法によりさらに酸化膜２０７ｃ（４００ｎｍ厚）を堆積する。この状態での断面図が図２０（Ａ−Ａ箇所）および図２１（Ｂ−Ｂ箇所）である。この状態での各領域の深さと表面濃度は，ｐ+ソース領域２００が５.０μｍ，１.５×１０18ｃｍ-3，ｐチャネル領域２０３が２.８μｍ，２．７×１０17ｃｍ-3，ｎ+ソース領域２０４が０．８μｍ，１.０×１０19ｃｍ-3である。その後のゲート電極２０６の形成，層間絶縁膜２０７の形成，ソース電極２０９の形成，ドレイン電極２１０の形成については第１の参考形態の場合と同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００５４】
本形態でも，第１の参考形態の場合と同様に，ｐチャネル領域２０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域２０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００５５】
［第２の形態］
第２の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第２の形態に係る電界効果型半導体装置の構造を，図２２〜図２７に示す。図２４は，図２２および図２３中のＡ−Ａ箇所の断面図である。図２５は，図２２および図２３中のＢ−Ｂ箇所の断面図である。図２６は，図２２および図２３中のＣ−Ｃ箇所の断面図である。図２７は，図２２および図２３中のＤ−Ｄ箇所の断面図である。そして図２２は，図２４〜図２７中のＥ−Ｅ箇所の断面図である。図２３は，図２４〜図２７中のＦ−Ｆ箇所の断面図である。
【００５６】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態および第１の形態のものと共通する。構造的にも第１の参考形態および第１の形態のものと共通する部分がある。動作的にも，ゲート電極３０６への電圧印加により，ソース電極３０９とドレイン電極３１０との間の電流を制御する点で第１の参考形態および第１の形態のものと共通する。そこで，第１の参考形態および第１の形態のものとの相違点に重点を置いて説明する。
【００５７】
本形態の電界効果型半導体装置では，ゲート電極３０６の配置が，図２２〜図２４中左右方向に所々間引かれている（矢印Ｇの箇所）。そして，ｎ+ ソース領域３０４は，ゲート電極３０６が間引かれていない箇所のゲート電極３０６にのみ形成されている。また，ｐ+ ソース領域３００は，コンタクト開口３０８に沿って，ｎ+ソース領域３０４とｎ+ソース領域３０４との間に帯状に形成されている。半導体基板の表面のうち残りの部分はｐチャネル領域３０３により占められている。ｐ+ ソース領域３００の深さは，図２５に見るようにゲート電極３０６より浅い。
【００５８】
そして，ｐチャネル領域３０３の下部には，図２３〜図２７に見るように，ｐ+ 埋め込み領域３１４およびｎ+埋め込み領域３１５が形成されている。ｐ+埋め込み領域３１４は，図２２の表面レベルにおいてｐ+ ソース領域３００が形成されている位置に沿って形成されている。そしてその幅は，ｐ+ ソース領域３００の幅より広く，ゲート電極３０６の壁面および底面の一部に対面している。ｐ+ 埋め込み領域３１４の上端（すなわちｐチャネル領域３０３の下端）はゲート電極３０６の底面より浅く，下端はゲート電極３０６の底面より深い。このため各ゲート電極３０６の短辺側の壁面と底面との肩部は，図２５に見るようにｐ+埋め込み領域３１４により覆われている。ｎ+埋め込み領域３１５は，ゲート電極３０６が間引かれた位置にて，ｐ+埋め込み領域３１４の間に形成されている。ｎ+埋め込み領域３１５が形成されている深さは，ｐ+ 埋め込み領域３１４と同じである。そして，ｐ+埋め込み領域３１４もｎ+埋め込み領域３１５も形成されていない位置では，ｐチャネル領域３０３とｎドリフト領域３０２とが直に接している。
【００５９】
本形態の電界効果型半導体装置における裏面側の構造（ｎ+ ドレイン領域３０１，ドレイン電極３１０）については，第１の参考形態および第１の形態のものの場合と同様である。
【００６０】
本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えて，第１の形態の場合と同様にゲート絶縁膜３０５の耐圧が高い。ｐ+ 埋め込み領域３１４により，ゲート電極３０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和されるからである。また，オフ特性がよいという点でも第２の形態のものと同様である。深い位置にあるｐ+ 埋め込み領域３１４からスイッチオフ後に空乏層が広がってくることにより，ソース電極３０９側とドレイン電極３１０側とが完全に遮断されるからである。
【００６１】
さらに，本形態の電界効果型半導体装置は，第１の形態のものに比して，ゲート電極３０６の長辺側の壁面における有効チャネル幅が大きいという利点がある。すなわち，オン電流が実際に流れる有効チャネルとなるのは，ｐチャネル領域３０３のうち，ゲート電極３０６の長辺側の壁面に対面する面である。しかし，ゲート電極３０６の長辺側の壁面のうち，ｐ+ 領域に覆われている部分は有効チャネルとならないのである。ここにおいて本形態の電界効果型半導体装置では，ゲート電極３０６の長辺側の壁面のうちｐ+領域（ｐ+ソース領域３００，ｐ+ 埋め込み領域３１４）に覆われている面積が，第１の形態のものに比して少ないのである。その理由は，深い位置にｐ+ 埋め込み領域３１４を設けることにより，ｐ+ソース領域３００自体の深さを小さく留めていることにある。むろん，ｐ+埋め込み領域３１４も，それ自体の深さ（上端と下端とのレベル差）は大きくない。また，これらの領域の横方向の広がり具合も小さい。このため本形態の電界効果型半導体装置では，表面レベルからゲート電極２０６の深さ以上にまで達するｐ+ ソース領域２００によりゲート電極２０６の長辺側の壁面の相当部分が覆われる第１の形態のものと比して，有効チャネル幅が大きいのである。したがって，オン抵抗，オン電圧がさらに低い。
【００６２】
また，本形態の電界効果型半導体装置では，深い位置にｎ+ 埋め込み領域３１５を設けていることにより，次のような利点もある。すなわち，裏面をｐ+ 型のドレイン領域とした場合に，ｎ+ 埋め込み領域３１５の部分にホールが溜まるため，オン電圧を低減できるのである。
【００６３】
本形態の電界効果型半導体装置の製法を，図２８〜図３２により説明する。まず，第１の参考形態および第１の形態の場合の図７の段階までの手順と同様にして，ｎ+ ドレイン領域３０１，ｎドリフト領域３０２，および熱酸化膜３０７ｄを有する状態を得る。本形態におけるこの状態の断面を図２８に示す。その後，イオン注入および熱拡散によりｐ+ 埋め込み領域３１４およびｎ+ 埋め込み領域３１５を順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図２９（Ａ−Ａ箇所）および図３０（この時点ではＢ−Ｂ箇所，Ｃ−Ｃ箇所，Ｄ−Ｄ箇所とも同じ）である。
【００６４】
その後，酸化膜３０７ｄを除去してから，エピタキシャル成長によりｐ型シリコン層を形成する。このｐ型シリコン層は，ｐチャネル領域３０３となる。そしてその表面に熱酸化膜３０７ｂを形成してから，イオン注入および熱拡散により，ｐ+ ソース領域３００およびｎ+ ソース領域３０４を順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図３１（Ａ−Ａ箇所）および図３２（Ｂ−Ｂ箇所）である。その後のゲート電極３０６の形成，層間絶縁膜３０７の形成，ソース電極３０９の形成，ドレイン電極３１０の形成については第１の参考形態の場合と同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００６５】
本形態でも，第１の参考形態および第１の形態の場合と同様に，ｐチャネル領域３０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域３０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００６６】
［第３の形態］
第３の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第３の形態に係る電界効果型半導体装置の構造を，図３３〜図３７に示す。図３５は，図３３および図３４中のＢ−Ｂ箇所の断面図である。図３６は，図３３および図３４中のＣ−Ｃ箇所の断面図である。図３７は，図３３および図３４中のＤ−Ｄ箇所の断面図である。そして図３３は，図３５〜図３７中のＥ−Ｅ箇所の断面図である。図３４は，図３５〜図３７中のＦ−Ｆ箇所の断面図である。また，図３３および図３４中のＡ−Ａ箇所の断面は，第１の参考形態の図３中の各符号を「１＊＊」から「４＊＊」に変更したものと同じである。以下，本形態の説明において図３に言及するときは，このように符号を読み替えるものとする。
【００６７】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態，第１の形態，および第２の形態のものと共通する。構造的にも第１の参考形態，第１の形態，および第２の形態のいずれかのものと共通する部分がある。動作的にも，ゲート電極４０６への電圧印加により，ソース電極４０９とドレイン電極４１０との間の電流を制御する点で第１の参考形態，第１の形態，および第２の形態のものと共通する。そこで，第１の参考形態，第１の形態，および第２の形態のものとの相違点に重点を置いて説明する。
【００６８】
本形態の電界効果型半導体装置では，半導体基板の表面側には，トレンチ構造のゲート電極１０６の他，ｐチャネル領域４０３およびｎ+ ソース領域４０４が設けられている。ｐチャネル領域４０３の下端は，ｎ+ ソース領域４０４の下端より深い。ｐチャネル領域４０３のさらに下方には，ｐ- ソース領域４１６およびｎドリフト領域４０２が設けられている。ｐ- ソース領域４１６は，図３３の表面レベルにおいてコンタクト開口４０８が形成されている位置に沿って，埋め込み状に形成されている。そしてその幅は，上下両側のゲート電極４０６にかかる程度に広い。このため各ゲート電極４０６の短辺側の壁面と底面との肩部は，図３５，図３６に見るようにｐ- ソース領域４１６により覆われている。そして，ｐ- ソース領域４１６が形成されていない位置では，ｐチャネル領域４０３とｎドリフト領域４０２とが直に接している。
【００６９】
そして，図３３に見るように，ゲート電極４０６の短辺同士の間の位置に，１つおきに，ｐチャネル領域４０３が半導体基板の表面に面する領域が設けられている。半導体基板の表面のうち残りの部分は，ｎ+ ソース領域４０４により占められている。さらに，図３３，図３５〜図３７に見るように，ゲート電極４０６の短辺同士の間に，ソース電極４０９がｐチャネル領域４０３およびｎ+ ソース領域４０４に接触するコンタクト開口４０８が設けられている。コンタクト開口４０８は，各ゲート電極４０６の短辺と平行な帯状をなしている。
【００７０】
本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えて，第１，第２の形態の場合と同様にゲート絶縁膜４０５の耐圧が高い。深い位置にあるｐ- ソース領域４１６により，ゲート電極４０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和されるからである。また，オフ特性がよいという点でも第１，第２の形態のものと同様である。深い位置にあるｐ- ソース領域４１６からスイッチオフ後に空乏層が広がってくることにより，ソース電極４０９側とドレイン電極４１０側とが完全に遮断されるからである。
【００７１】
さらに，本形態の電界効果型半導体装置は，第２の形態のものの場合と同様に，第１の形態のものに比して，ゲート電極４０６の長辺側の壁面における有効チャネル幅が大きいという利点がある。そして，本形態のものにおいては，有効チャネル幅が，第２の形態のものの場合よりさらに大きい。アクセプタ濃度が低いｐ- ソース領域４１６は，有効チャネルを狭める作用が少ないからである。したがって，オン抵抗，オン電圧がさらに低い。
【００７２】
本形態の電界効果型半導体装置の製法を，図３８により説明する。本形態の電界効果型半導体装置の製造手順は，図７の段階までは第１の参考形態および第１の形態の場合と同じ（ただし符号は「１＊＊」から「４＊＊」に読み替え）である。その後，イオン注入および熱拡散によりｐ-ソース領域４１６，ｐチャネル領域４０３，およびｎ+ソース領域４０４を順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態でのＢ−Ｂ箇所の断面図が図３８である。その後のゲート電極４０６の形成，層間絶縁膜４０７の形成，ソース電極４０９の形成，ドレイン電極４１０の形成については第１の参考形態の場合と同じである。
【００７３】
あるいは，第２の形態の場合のように，イオン注入および熱拡散により，まずｐ- ソース領域４１６のみ形成し，その後にエピタキシャル成長によりｐ型シリコン層を形成してもよい。この場合にはこのｐ型シリコン層が，ｐチャネル領域４０３となる。そして，ｐチャネル領域４０３の形成後に，イオン注入および熱拡散により，ｎ+ ソース領域４０４を形成する。その後は同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００７４】
本形態でも，第１の参考形態，第１の形態，および第２の形態の場合と同様に，ｐチャネル領域４０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域４０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００７５】
［第１〜第３の形態の変形例］
第１〜第３の形態の電界効果型半導体装置の変形例として，絶縁ゲート型半導体装置としての特徴と接合ゲート型半導体装置としての特徴を兼ね備えるようにしたものが挙げられる。第１の形態のものについてのこのような変形例を図３９（Ｄ−Ｄ箇所，第１の形態の対応図は図１７）に示す。図３９の半導体装置は，第１の形態の半導体装置において，実効的チャネル幅２１１を狭めたものである。そしてこれにより，ｐ+ ソース領域２００が静電誘導型トランジスタの接合ゲートとして作用するようにしたものである。すなわちこの電界効果型半導体装置は，ゲート電極２０６による絶縁ゲート型トランジスタとしての作用（図３のＡ−Ａ断面図を参照）と，ｐ+ ソース領域２００による接合ゲート型トランジスタとしての作用（図３９のＤ−Ｄ断面図を参照）とを合わせ奏する。ただし，Ｄ−Ｄ断面の接合ゲート型トランジスタは，ゲートとソースとが短絡された状態にある。
【００７６】
このようにｐ+ ソース領域２００が接合ゲートとして作用するためには，次のようにすればよい。すなわち，ｎドリフト領域２０２のドナー濃度が１０15ｃｍ-3であり，ｐチャネル領域２０３のアクセプタ濃度が１０17ｃｍ-3であり，ｐチャネル領域２０３の深さが６μｍであるとした場合，実効的チャネル幅２１１が４μｍ以下であればよい。
【００７７】
第２の形態の電界効果型半導体装置に同様の変形を施した例を図４０（Ｄ−Ｄ箇所，第２の形態の対応図は図２７）に示す。この半導体装置でも，実効的チャネル幅３１１を狭めた構造とすることにより，ｐ+ 埋め込み領域３１４が静電誘導型トランジスタの接合ゲートとして作用するようになっている。また，第３の形態の電界効果型半導体装置でも同様の変形が可能である。そのＤ−Ｄ断面図は，図４０中のｐ+埋め込み領域３１４をｐ-ソース領域４１６で置き換え，他の各部の符号を「３＊＊」から「４＊＊」に変更したものと考えてよい。なお，これらの変形例においては，ゲート電極間の間隔をさほど小さくする必要はない。
【００７８】
［第２の参考形態］
第２の参考形態は，絶縁ゲートと接合ゲートとを併用する静電誘導型半導体装置である。第２の参考形態に係る静電誘導型半導体装置の構造を，図４１，図４２に示す。図４２は，図４１中のＡ−Ａ箇所の断面図である。図４１は，図４２中のＥ−Ｅ箇所の断面図である。この静電誘導型半導体装置は，ユニポーラ型静電誘導トランジスタとして機能するように構成したものである。この静電誘導型半導体装置は，概略，半導体基板の表面（図４２中の上方の面）側にソース領域やゲート電極などを設け，裏面（図４２中の下方の面）側にドレイン領域等を設けた構造を有している。
【００７９】
すなわち，半導体基板の表面側には，トレンチ構造のゲート電極５０６の他，ｐ+ゲート領域５００，ｎ+ソース領域５０４，およびｎ- チャネル領域５０３が設けられている。ゲート電極５０６は，ゲート絶縁膜５０５および層間絶縁膜５０７により，半導体基板から絶縁されている。なお，層間絶縁膜５０７中には，ゲート電極５０６を電圧操作するためのゲート配線５１３が設けられている。
【００８０】
ゲート電極５０６，ｐ+ゲート領域５００，ｎ+ソース領域５０４，そしてｎ- チャネル領域５０３のうち，最も浅く形成されているのは，ｎ+ ソース領域５０４である。一方，最も深く形成されているのは，ｐ+ ゲート領域５００である。ゲート電極５０６およびｎ- チャネル領域５０３の深さはそれらの中間にあるが，ゲート電極５０６の方がｎ- チャネル領域５０３よりやや深い。すなわち，ゲート電極５０６とｐ+ゲート領域５００とを比較すると，ｐ+ゲート領域５００の方がより深い。これらの領域等の上方には，ソース電極５０９が設けられている。ソース電極５０９は，ｐ+ゲート領域５００，ｎ+ソース領域５０４，およびｎ- チャネル領域５０３に接触している。そして，ｎ+ソース領域５０４とｎ-チャネル領域５０３とは互いに接触している。ｎ+ソース領域５０４とｐ+ゲート領域５００とも互いに接触している。
【００８１】
図４１の平断面図で見ると，ゲート電極５０６は，上下方向に帯状に形成されている。ｐ+ ゲート領域５００がソース電極５０９に接触する箇所も，上下方向に帯状に形成されている。ｎ- チャネル領域５０３がソース電極５０９に接触する箇所は，上下方向に断続的に形成されている。ｐ+ゲート領域５００とｎ-チャネル領域５０３とは，図４１中左右方向に交互に存在している。ゲート電極５０６は，ｐ+ゲート領域５００とｎ-チャネル領域５０３との間に位置している。
【００８２】
ｎ-チャネル領域５０３，ゲート電極５０６，そしてｐ+ゲート領域５００の下方には，ｎドリフト領域５０２が形成されている。ｎドリフト領域５０２の大部分は，ゲート電極５０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域５０２のさらに下方には，ｎ+ ドレイン領域５０１が設けられている。そして半導体基板の裏面側には，ｎ+ ドレイン領域５０１のさらに下方に接して，ドレイン電極５１０が形成されている。
【００８３】
本形態の静電誘導型半導体装置では，浅い絶縁ゲート（ゲート電極５０６）と深い接合ゲート（ｐ+ ゲート領域５００）とを併用している。このため，ゲート電極５０６の壁面と底面との肩部への電界集中が緩和されている。これにより，高い耐圧が実現されている。また，ｎドリフト領域５０２とｎ- チャネル領域５０３とがともにｎ型で同じ導電型である。このため本形態の静電誘導型半導体装置では，チャネル部に寄生バイポーラトランジスタが存在しない。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００８４】
本形態の静電誘導型半導体装置の製法を，図４３，図４４により説明する。本形態の静電誘導型半導体装置の製造にあっては，ｎ+ シリコンウェハを出発基板とする。このウェハのｎ+シリコンは，ｎ+ドレイン領域５０１となる。そしてその表面上にエピタキシャル成長により，ｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域５０２となる。あるいは，ｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域５０２となる。そして，その裏面側の表面からｎ型不純物を導入するか，裏面側の表面上にｎ+型シリコン層を堆積することにより，ｎ+ドレイン領域５０１を形成すればよい。
【００８５】
次に，ｎ型シリコン層の表面上にエピタキシャル成長により，低濃度ｎ型シリコン層を形成する。この低濃度ｎ型シリコン層は，ｎ- チャネル領域５０３となる。次に，ｎ- チャネル領域５０３の表面上に，厚さ７００ｎｍ程度の熱酸化膜を形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの周辺部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層の表面に再び熱酸化膜７０７ｂを形成する。膜厚は３０ｎｍとする。この状態での断面図が図４３である。そして，イオン注入および熱拡散により，ｐ+ゲート領域５００およびｎ+ソース領域５０４を順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図４４である。
【００８６】
そして，酸化膜７０７ｂ上にＣＶＤ法によりさらに酸化膜を堆積する。厚さは４００ｎｍとする。そして，その酸化膜上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ゲート電極５０６が形成されるべき部分を開口とするパターンである。このレジストパターンをマスクとして，ドライエッチングにより酸化膜を除去する。これにより，残った部分の酸化膜がシリコンエッチング用のマスクとなる。そして，この酸化膜マスクを利用して，ドライエッチングによりシリコンをエッチングする。これにより，ｎ+ ソース領域５０４を貫通するトレンチが形成される。そして，素子部のみ酸化膜マスクをウェットエッチングにより除去する。その後，トレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜５０５となる。
【００８７】
そして，ＣＶＤ法により多結晶シリコン膜を堆積し，リン拡散により導電性を付与してゲート電極５０６およびゲート配線５１３とする。その後，パターニング，層間絶縁膜１０７の上層形成，ソース電極５０９の形成，裏面のドレイン電極５１０の形成を経て，図４１，図４２の状態となる。以上で，本形態の静電誘導型半導体装置が製造される。
【００８８】
なお，ｎ型シリコンウェハを出発基板とする場合には，ソース面側の構造（ゲート電極５０６，ｐ+ ゲート領域５００，ソース電極５０９等）を先に形成し，ｎ+ドレイン領域５０１の形成はその後で行ってもよい。
【００８９】
本形態の特徴は，バイポーラ型静電誘導トランジスタに適用することもできる。これは，ｎ+ドレイン領域５０１の代わりにｐ+ドレイン領域を設けることにより実現される。そのためには，製造上，出発基板をｐ+ シリコンウェハとすればよい。あるいは，ｎ型シリコンウェハを出発基板とし，その裏面側からｐ型不純物を導入するか，裏面側の表面上にｐ+型シリコン層を堆積することにより，ｐ+ドレイン領域を形成すればよい。このようにしたものでは，浅い絶縁ゲートと深い接合ゲートとの併用による耐圧向上の効果の他，チャネル部に寄生サイリスタを有しないという効果を有している。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９０】
［第４の形態］
第４の形態も，絶縁ゲートと接合ゲートとを併用する静電誘導型半導体装置として本発明を具体化したものである。第４の形態に係る静電誘導型半導体装置の構造を，図４５，図４６に示す。図４６は，図４５中のＤ−Ｄ箇所の断面図である。図４５は，図４６中のＡ−Ａ箇所の断面図である。また，図４５，図４６中のＥ−Ｅ箇所の断面は，第１参考の形態の図１中の各符号を「１＊＊」から「６＊＊」に変更したものと同じである。図４５，図４６中のＦ−Ｆ箇所の断面は，第１の形態の図１４中の各符号を「２＊＊」から「６＊＊」に変更したものと同じである。図４５中のＢ−Ｂ箇所の断面は，第１の形態の図１５中の各符号を同様に変更したものと同じである。図４５中のＣ−Ｃ箇所の断面は，第１の形態の図１６中の各符号を同様に変更したものと同じである。以下，本形態の説明において図１，図１４〜図１６に言及するときは，このように符号を読み替えるものとする。
【００９１】
この静電誘導型半導体装置は，構造的には第１の参考形態および第１〜第３の形態の電界効果型半導体装置と類似している。しかし機能的には，ユニポーラ型静電誘導トランジスタとしてするように構成されており，むしろ第２の参考形態のものと共通する。すなわち，第１の参考形態および第１〜第３の形態ではｐチャネル領域であった場所がｎ- チャネル領域６０３とされている。そしてこれにより，第１の参考形態および第１〜第３の形態ではソース領域として機能していたｐ+領域が，接合ゲートとして機能するｐ+ゲート領域６００となっている。そして，第２の参考の形態の場合と同様に，ゲート電極６０６よりもｐ+ ゲート領域６００の方が深く形成されているのである（図１５，図１６を参照，ただし符号は前述のように読み替え）。なお，第２の参考の形態のものではゲート電極５０６とｐ+ ゲート領域５００とが平行に形成されていたのと異なり，本形態の静電誘導型半導体装置ではゲート電極６０６とｐ+ ゲート領域６００とが交差（必ずしも直交でなくてもよい）して形成されている。
【００９２】
このため本形態の静電誘導型半導体装置でも，浅い絶縁ゲート（ゲート電極６０６）と深い接合ゲート（ｐ+ ゲート領域６００）との併用により，ゲート電極６０６の壁面と底面との肩部への電界集中が緩和されている。これにより，高い耐圧が実現されている。また，ｎドリフト領域６０２とｎ- チャネル領域６０３とがともにｎ型で同じ導電型であるため，チャネル部に寄生バイポーラトランジスタが存在しない。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９３】
さらに，本形態の静電誘導型半導体装置では，ｐ+ゲート領域６００がｎ-チャネル領域６０３と直に接している（図４６）。このため，接合ゲートを持つ半導体装置でありながら，電圧制御でもノーマリオフ特性となる。なぜなら，動作状態では，ｐ+ゲート領域６００とｎ+ソース領域６０４との間のｐｎ接合が順方向となる。このため，ｐ+ゲート領域６００はｎ+ソース領域６０４と同電位である。このｐ+ゲート領域６００がｎ-チャネル領域６０３と直に接していることにより，ゲート電極６０６の電位がゼロであってもチャネル部分が空乏化するからである。また，ｐ+ゲート領域６００のビルトイン電位により，ｎ+ソース領域６０４からの電子電流が遮断されるからである。このように，オフ特性のよい半導体装置が実現されている。なお，ｎ-チャネル領域６０３よりは深くｐ+ゲート領域６００より浅いゲート電極６０６の電位によってｎ- チャネル領域６０３の電位をコントロールできる。これにより，ｎドリフト領域６０２へ電子が注入されるオン状態を得ることができる。
【００９４】
また，本形態の静電誘導型半導体装置では，第１の参考形態および第１〜第３の形態の電界効果型半導体装置のように，長方形の断面形状を有する多数のゲート電極６０６を格子状に配置している。このためチャネル密度が高く，オン抵抗が非常に小さいという効果も併せて有している。
【００９５】
本形態の静電誘導型半導体装置の製法は，第２の参考形態の場合と基本的に同じである。各領域等の形成のためのマスクパターンが異なるのみと考えてよい。
【００９６】
本形態の特徴も，バイポーラ型静電誘導トランジスタに適用することができる。これは，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けることにより実現される。このようにしたものでは，耐圧向上やオフ特性の向上，低オン抵抗の効果の他，チャネル部に寄生サイリスタを有しないという効果を有している。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９７】
［第４の形態の変形例］
第４の形態の静電誘導型半導体装置の変形例として，ゲート電極６０６の形状を帯状にしたものが挙げられる。このような変形例を図４７，図４８に示す。図４８は，図４７中のＡ−Ａ箇所の断面図である。図４７は，図４８中のＥ−Ｅ箇所の断面図である。この静電誘導型半導体装置も，ユニポーラ型静電誘導トランジスタとして機能する。そして，耐圧向上やオフ特性の向上，チャネル部に寄生バイポーラトランジスタを有しないという効果を有している。むろん，このようなものでも，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けてバイポーラ型静電誘導トランジスタとすることができる。
【００９８】
第４の形態の静電誘導型半導体装置の別の変形例として，ゲート電極６０６の形状をマス目状にしたものが挙げられる。このような変形例を図４９に示す。図４９中のＨ−Ｈ箇所の断面は，従来技術で説明した図５３と同じ（ただし各部の符号は，「９＊＊」から「６＊＊」に読み替え）である。図４９は，図５３中のＥ−Ｅ箇所の断面図である。さらに，図４９中のＡ−Ａ箇所の断面のうち，矢印Ｊで示した範囲は，図４８と同じである。この静電誘導型半導体装置も，ユニポーラ型静電誘導トランジスタとして機能する。そして，耐圧向上やオフ特性の向上，低オン抵抗，チャネル部に寄生バイポーラトランジスタを有しないという効果を有している。特に，このようにマス目状のゲート電極６０６を持つ半導体装置では，ゲート電極６０６のクロス部における電界集中が問題になりやすい。よって，ゲート電極６０６より深いｐ+ゲート領域６００による耐圧向上の意義が大きい。
【００９９】
むろん，このようなものでも，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けてバイポーラ型静電誘導トランジスタとすることができる。また，ゲート電極６０６のマス目の形状は，正方形に限らず長方形でも菱形でも平行四辺形でもよい。さらには，三角形や六角形でもよい。
【０１００】
なお，前述の各実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，実施の形態中に記載した以外にも，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【０１０１】
例えば，第１の参考形態，第１〜第３の形態，および第４の形態の半導体装置において，図１，図２２，図３３中，コンタクト開口（１０８等）の長手方向とゲート電極（１０６等）の長辺とがなす角度は，直角に限らず，平行以外であれば斜めでもよい。また，ｎドリフト領域（１０２等）の不純物濃度は，均一でなければならないわけではない。必要に応じて，ｎドリフト領域（１０２等）内に適宜濃度差が設けられていてもよい。例えば，ｎ+ドレイン領域（１０１等，あるいはｐ+ドレイン領域）に隣接する部分に，比較的高濃度の部分（バッファ領域と称される）を設けることが考えられる。
【０１０２】
また，本発明は，ＭＯＳゲートサイリスタ等，他の種類の電界効果型半導体装置や静電誘導型半導体装置にも適用できる。むろん，シリコン以外の他の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）を用いた半導体装置にも適用できる。また，絶縁膜は，酸化シリコン以外に，窒化シリコンや酸化アルミニウム等を用いてもよい。さらに，ｐ型とｎ型とをすべて入れ替えた逆導電型のものでもよいし，両者を組み合わせた相補型のものでもよい。さらに，ゲート電極（１０６等）の立断面形状は，垂直に限るわけではなく，斜めでもよい。また，トレンチ型に限らず，コンケーブ型等，基板表面に対して埋設された構造であればよい。
【０１０３】
また，第１の参考形態，第１〜第３の形態，および第４の形態の半導体装置において，ゲート電極（１０６等）の平断面形状は，長方形に限らず，楕円（長径を長辺，短径を短辺とみなせばよい），三角形その他の多角形でもよい。さらに，ゲート電極（１０６等）は，ドリフト領域（１０２等）と逆導電型の半導体でもよいし，金属でもよい。また，第２の参考形態および第４の形態で説明した絶縁ゲート接合ゲート併用型の半導体装置にも，第２の形態のようにｎ+埋め込み領域およびｐ+埋め込み領域を備えさせることができる。すなわち，第２の形態中のｐチャネル領域３０３をｎ-型とすればよい。
【０１０４】
また，第１の参考形態および第１〜第３の形態の半導体装置において，ｐチャネル領域（１０３等）を，ｎドリフト領域（１０２等）の不純物濃度より低い不純物濃度を持つ半導体領域（ｐ-型，ｎ-型，ｉ型）で置き換えてもよい。このようにすることで，ゲート電極（１０６等）の電圧がゼロまたは逆バイアスであるときに，当該チャネル領域の全体が空乏化するようにすることができる。このような濃度設定により，ノーマリオフ特性を有する静電誘導型トランジスタを得ることができる。このようにした静電誘導型トランジスタでは，オフ特性がよい一方で，オン動作時には電流がチャネル領域の全体を流れることになる。このため，オン時の損失が少ないという利点もある。
【０１０５】
【発明の効果】
以上の説明から明らかなように本発明によれば，ゲート間隔を可能な限り縮小し，チャネル密度を向上させて低いオン抵抗を実現させた埋設ゲート型半導体装置が提供されている。そして，ゲートの底面付近での電界集中による耐圧低下を防止した埋設ゲート型半導体装置も提供されている。さらに，耐圧低下の防止とオフ特性とを両立させた埋設ゲート型半導体装置も提供されている。
【図面の簡単な説明】
【図１】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図２】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図３】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図５】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図６】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図７】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１）である。
【図８】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図９】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図１０】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ａ−Ａ箇所）である。
【図１１】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ｂ−Ｂ箇所）である。
【図１２】 第１の参考形態の変形例に係る静電誘導トランジスタの構造を示す立断面図（Ａ−Ａ箇所）である。
【図１３】 第１の参考形態の変形例に係るＩＧＢＴの構造を示す立断面図（Ａ−Ａ箇所）である。
【図１４】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図１５】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図１６】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図１７】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図１８】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）のオフ後の状況を示す立断面図（Ｄ−Ｄ箇所）である。
【図１９】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１，Ｂ−Ｂ箇所）である。
【図２０】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図２１】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図２２】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図２３】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図２４】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図２５】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図２６】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図２７】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図２８】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１）である。
【図２９】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図３０】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図３１】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ａ−Ａ箇所）である。
【図３２】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ｂ−Ｂ箇所）である。
【図３３】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図３４】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図３５】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図３６】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図３７】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図３８】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（Ｂ−Ｂ箇所）である。
【図３９】 第１の形態の変形例に係る電界効果型半導体装置の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４０】 第２の形態の変形例に係る電界効果型半導体装置の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４１】 第２の参考形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図４２】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４３】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の製造過程を示す立断面図（その１，Ｂ−Ｂ箇所）である。
【図４４】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図４５】 第４の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４６】 第４の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４７】 第４の形態の変形例（その１）に係るユニポーラ型静電誘導トランジスタの構造を示す立断面図（Ａ−Ａ箇所）である。
【図４８】 第４の形態の変形例（その１）に係るユニポーラ型静電誘導トランジスタの構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図４９】 第４の形態の変形例（その２）に係るユニポーラ型静電誘導トランジスタの構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５０】 従来の埋設ゲート型半導体装置の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５１】 従来の埋設ゲート型半導体装置の構造を示す立断面図（Ａ−Ａ箇所）である。
【図５２】 従来の別の埋設ゲート型半導体装置の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５３】 従来の別の埋設ゲート型半導体装置の構造を示す立断面図（Ｈ−Ｈ箇所）である。
【図５４】 従来のさらに別の埋設ゲート型半導体装置の構造を示す立断面図である。
【符号の説明】
１００，３００ ｐ+ソース領域
２００ ｐ+ソース領域（他導電型半導体領域）
５００，６００ ｐ+ゲート領域（他導電型半導体領域）
１０１〜６０１ ｎ+ドレイン領域
１０１’ ｐ+コレクタ領域（裏面他導電型半導体領域）
１０２〜６０２ ｎドリフト領域（第１の一導電型半導体領域）
１０３〜４０３ ｐチャネル領域
５０３，６０３ ｎ-チャネル領域
１０４〜４０４ ｎ+ソース領域（第２の一導電型半導体領域）
５０４，６０４ ｎ+ソース領域
１０６〜６０６ ゲート電極（埋設ゲート）
１０８〜６０８ コンタクト開口
１０９〜６０９ ソース電極（配線層）
３１４ ｐ+埋め込み領域（埋め込み他導電型半導体領域）
４１６ ｐ-ソース領域（埋め込み他導電型半導体領域）
【発明の属する技術分野】
本発明は，埋設ゲートを持つ半導体装置に関する。さらに詳細には，ゲート間隔を可能な限り縮小することにより，チャネル密度を向上させてオン抵抗の低下を図った埋設ゲート型半導体装置に関するものである。あるいは，ゲートの底面付近での電界集中による耐圧低下の防止を図った埋設ゲート型半導体装置に関するものである。特に，１００Ｖ以上の高耐圧パワー半導体装置において有用なものである。
【０００２】
【従来の技術】
従来から，電力用途等に埋設ゲート型半導体装置が使用されている（例えば，特許文献１に記載されている絶縁ゲート型バイポーラトランジスタ）。従来のこの種の埋設ゲート型半導体装置には，帯状の埋設ゲートを平行に配置したストライプ型のものがある。そのようなものの一例を，図５０，図５１に示す。図５１は，図５０中のＡ−Ａ箇所の断面図である。図５０は，図５１中のＥ−Ｅ箇所の断面図である。この埋設ゲート型半導体装置は，トレンチ型のゲート電極を有している。この埋設ゲート型半導体装置は，概略，半導体基板の一面（図５１中の上方の面）側にソース領域やゲート電極などを設け，他面（図５１中の下方の面）側にドレイン領域等を設けた構造を有している。
【０００３】
すなわち，半導体基板の一面側には，トレンチ型のゲート電極９０６の他，ｐ+ソース領域９００およびｎ+ソース領域９０４が設けられている。ゲート電極９０６は，ゲート絶縁膜９０５および層間絶縁膜９０７により，半導体基板から絶縁されている。それらの上方には，ソース電極９０９が設けられている。ソース電極９０９は，ゲート電極９０６と平行な帯状のコンタクト開口９０８の部分で半導体基板に接している。これによりソース電極９０９は，ｐ+ ソース領域９００およびｎ+ソース領域９０４の双方に導通している。ｐ+ソース領域９００およびｎ+ ソース領域９０４の下方には，ｐチャネル領域９０３が設けられている。ｐチャネル領域９０３の下端は，ゲート電極９０６の下端より浅い。
【０００４】
ｐチャネル領域９０３の下方には，ｎドリフト領域９０２が形成されている。ｎドリフト領域９０２の大部分は，ゲート電極９０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域９０２のさらに下方には，ｐ+ドレイン領域９０１が設けられている。そして，ｐ+ドレイン領域９０１のさらに下方に接して，ドレイン電極９１０が形成されている。この埋設ゲート型半導体装置では，図５０中に矢印Ｙで示す範囲が，図５０中上下方向の繰り返し単位である。また，図５０中に矢印Ｘで示す範囲が，図５０中左右方向の繰り返し単位である。左右方向の繰り返し単位Ｘは，ゲート電極９０６およびゲート絶縁膜９０５が占める範囲９０６Ｗと，ｎ+ ソース領域９０４等が占める範囲９０６Ｓとの合計である。
【０００５】
この種の埋設ゲート型半導体装置の他の例としては，図５２，図５３に示すものがある。この埋設ゲート型半導体装置は，図５０，図５１に示した半導体装置を，次のように変形したものである。すなわち，ゲート電極９０６の平断面内形状をマス目状にしたものである。そして，各マス目の中央に四角形のコンタクト開口９０８を設け，さらにその中央にてｐ+ ソース領域９００がソース電極９０９に接するようになっている。この埋設ゲート型半導体装置の図５２中Ａ−Ａ箇所の断面のうちの矢印Ｋで示す範囲は，図５１と同じである。図５３は，図５２中のＨ−Ｈ箇所の立断面図である。
【０００６】
少し趣の異なるものとして，図５４に示すものもある。図５４の半導体装置は，半導体基板内に設けられたｐ+ ゲート領域８００を有している。すなわちこの半導体装置は，絶縁ゲート型でなく接合ゲート型のものである。
【０００７】
【特許文献１】
特開２００２−１００７７０号公報
【０００８】
【発明が解決しようとする課題】
しかしながら，前記した図５０，図５１の埋設ゲート型半導体装置には，次のような問題点があった。すなわち，チャネル密度の向上に限界があるのである。なぜなら，ゲート電極９０６間の間隔９０６Ｓをあまり小さくできないからである。その理由は，ゲート電極９０６間に帯状のコンタクト開口９０８を配置し，その中にｐ+ ソース領域９００を設けていることにある。このために間隔９０６Ｓには，ｐ+ソース領域９００自体の幅９００Ｗの両側に，ｐ+ソース領域９００とコンタクト開口９０８との合わせ余裕９００Ｍ，および，コンタクト開口９０８とゲート絶縁膜９０５との合わせ余裕９０６Ｍを足した以上の距離を必要とする。これによりゲート電極９０６間の間隔９０６Ｓの最小寸法が大きいのである。これが，チャネル密度の向上，すなわちオン抵抗の低下の限界となっていた。また，ゲート電極９０６とソース電極９０９とを短絡し，これを基準にドレイン電極９１０へ電圧を印加すると，ゲート電極９０６の底面と側面との肩部（図５１中の矢印Ｌ）に電界が集中する。このため，耐圧が低下するという問題もある。
【０００９】
特に，図５２，図５３に示したマス目状のゲート電極９０６を持つ半導体装置では，耐圧の問題はさらに深刻である。図５３の立断面図に見るように，ゲート電極９０６の深さが，その交差部では他の部分より深くなっているからである。このためにその部分には余計に電界集中が起こるのである。ゲート電極９０６がこのような底部形状を呈するのは，プロセス上の不可避的な理由による。すなわち，ゲート掘り込みのためのエッチングガスが，実効幅の広い交差部には他の部分より多めに供給されてしまうからである。
【００１０】
なお，図５４に示したような接合ゲート型の半導体装置では，耐圧はあまり問題にならない。しかしながら，電圧制御でノーマリオフ特性を得ることができないという別の問題がある。絶縁されていないｐ+ ゲート領域８００に正電圧を印加すると，ｐ+ ゲート領域８００からｎドリフト領域８０２にホールが注入されてしまう。このためソース電極８０９とドレイン電極８１０との間に電流が流れてしまうのである。したがってこのような半導体装置でノーマリオフ特性を得るためには，電流制御を行う必要がある。
【００１１】
本発明は，前記した従来の埋設ゲート型半導体装置が有する問題点を解決するためになされたものである。すなわちその第１の課題は，ゲート間隔を可能な限り縮小し，チャネル密度を向上させて低いオン抵抗を実現させた埋設ゲート型半導体装置を提供することにある。そして第２の課題は，ゲートの底面付近での電界集中による耐圧低下を防止した高耐圧の埋設ゲート型半導体装置を提供することにある。さらには，耐圧低下の防止とオフ特性とを両立させた埋設ゲート型半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
この課題の解決を目的としてなされた本発明の埋設ゲート型半導体装置（その１）は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成されたチャネル半導体領域と，チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された他導電型半導体領域と，配線層とを備え，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，他導電型半導体領域は，埋設ゲートの長辺同士の間にて途切れており，埋設ゲートの短辺同士の間の位置にて半導体基板の表面に面する領域を有し，その領域にて配線層と接触しているものである。なお，本発明において，「半導体基板」とは，一般的にウェハとして提供される半導体の単結晶基板そのものの他，その基板上にエピタキシャル成長技術等により半導体層を形成した場合にはその全体をいうこととする。
【００１３】
このように構成された埋設ゲート型半導体装置では，他導電型半導体領域が埋設ゲートより深く形成されていることにより，埋設ゲートとその周囲の半導体領域との間にかかる電界が緩和される。これにより，耐圧が高められている。特に，他導電型半導体領域が埋設ゲートの短辺側の側面と底面との交差部である肩部を覆うようにする。埋設ゲートの短辺側の側面と底面との肩部は，埋設ゲート型半導体装置の使用状態にて，電界が集中しやすい箇所である。このような箇所が前述の他導電型半導体領域により覆われていることにより，電界集中が緩和されるからである。これにより，耐圧の高い埋設ゲート型半導体装置が実現されている。
【００１４】
また，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されている。このため設計上，コンタクト部の存在と無関係に，埋設ゲートの長辺と他の埋設ゲートの長辺との間隔を設定することができる。したがって，本発明の埋設ゲート型半導体装置では，設計上，埋設ゲートの長辺と他の埋設ゲートの長辺との間隔を，プロセス能力上可能な限り小さくすることができる。特に，埋設ゲートを，長辺の長さ方向にも反復して配列する場合に，埋設ゲートの短辺と他の埋設ゲートの短辺との間隔よりも長辺と他の長辺との間隔の方が小さくなるようにすることもできる。このようにすることにより，基板表面の単位面積当たりのチャネル密度を向上させることができる。これにより，低いオン抵抗を有する埋設ゲート型半導体装置を得ることができる。
【００１５】
本発明の埋設ゲート型半導体装置（その２）は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成された他導電型のチャネル半導体領域と，チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された埋め込み他導電型半導体領域と，配線層とを備え，第２の一導電型半導体領域と配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，埋め込み他導電型半導体領域は，埋設ゲートの長辺同士の間にて途切れているものである。
【００１６】
この半導体装置では，埋設ゲートの底面より深い底部を持つ埋め込み他導電型半導体領域により，埋設ゲートとその周囲の半導体領域との間にかかる電界が緩和される。この半導体装置の場合でもむろん，埋め込み他導電型半導体領域が埋設ゲートの短辺側の側面と底面との肩部を覆うようにするとよりよい。また，この半導体装置の場合でも，チャネル密度の向上効果が得られる。
【００１７】
本発明の埋設ゲート型半導体装置（その１）はさらに，他導電体型半導体領域が，ゲート側部他導電型半導体領域であり，チャネル半導体領域の埋設ゲート間における不純物濃度が，第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するものであってもよい。また，本発明の埋設ゲート型半導体装置（その２）はさらに，チャネル半導体領域の埋設ゲート間における不純物濃度が，第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するものであってもよい。
【００１８】
これらのいずれの場合でも，前述の耐圧向上やチャネル密度の向上の効果の他，オフ特性がよいという効果をも有している。埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化するので，ノーマリオフ特性が得られるからである。すなわちこの半導体装置は，ノーマリオフ型の静電誘導型トランジスタとして作用するのである。その一方で，オン動作時には電流がチャネル半導体領域の全体を流れるので，オン時の損失が少ないという利点もある。
【００１９】
本発明の半導体装置においては，第１の一導電型半導体領域の，チャネル半導体領域とは反対側に，裏面他導電型半導体領域を有することが望ましい。このようにすると裏面他導電型半導体領域はドレイン／コレクタ領域として作用するので，本発明の半導体装置は，耐圧と集積度とに優れたＩＧＢＴとしての機能を発揮する。あるいは，裏面他導電型半導体領域の替わりに裏面一導電型半導体領域を設けてもよい。これにより，上述の特徴を有するパワーＭＯＳや静電誘導トランジスタを得ることができる。
【００２０】
また，本発明に関連する埋設ゲート型半導体装置は，半導体基板内に形成された第１の一導電型半導体領域と，その上に形成されたチャネル半導体領域と，チャネル半導体領域と対面するとともに，第１の一導電型半導体領域に到達するように形成された埋設ゲートと，半導体基板内に設けられるとともに，埋設ゲートの底面より深い底部を持ち，埋設ゲートと対面するように配置された他導電型半導体領域とを有するものである。このように，浅い埋設ゲートと深い他導電型半導体領域とを併用することにより，埋設ゲートの底面（特に壁面との肩部）への電界集中が緩和されるのである。これにより，耐圧低下を防止した埋設ゲート型半導体装置を得ることができる。なお，チャネル半導体領域と他導電型半導体領域とが接していることが望ましい。動作時において，他導電型半導体領域はソース電位と同電位である。この他導電型半導体領域がチャネル半導体領域に接することにより，埋設ゲートの電位が０Ｖであっても，チャネル半導体領域が空乏化しやすいこととなる。また，他導電型半導体領域のビルトイン電位により，ソース側からの流入キャリアによる電流が遮断される。
【００２１】
ここにおいて，チャネル半導体領域の不純物濃度が，前記第１の一導電型半導体領域の不純物濃度より低く，埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，チャネル半導体領域の全体が空乏化することが望ましい。
【００２２】
さらに，第１の一導電型半導体領域の，チャネル半導体領域とは反対側に，裏面他導電型半導体領域を有するとよりよい。このような構成であると，裏面他導電型半導体領域はドレイン／コレクタ領域として作用する。あるいは，裏面他導電型半導体領域の替わりに裏面一導電型半導体領域を設けてもよい。
【００２３】
【発明の実施の形態】
以下，本発明の埋設ゲート型半導体装置を具体化した実施の形態および参考形態について，添付図面を参照しつつ詳細に説明する。
【００２４】
［第１の参考形態］
第１の参考形態は，トレンチ型の絶縁ゲートを有する電界効果型半導体装置である。第１の参考形態に係る電界効果型半導体装置の構造を，図１〜図６に示す。図３は，図１および図２中のＡ−Ａ箇所の断面図である。図４は，図１および図２中のＢ−Ｂ箇所の断面図である。図５は，図１および図２中のＣ−Ｃ箇所の断面図である。図６は，図１および図２中のＤ−Ｄ箇所の断面図である。そして図１は，図３〜図６中のＥ−Ｅ箇所（本願ではこのレベルを半導体基板の「表面」と呼んでいる）の断面図である。図２は，図３〜図６中のＦ−Ｆ箇所の断面図である。
【００２５】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである。この電界効果型半導体装置は，概略，半導体基板の一面（図３〜図６中の上方の面，前述の表面）側にソース領域やゲート電極などを設け，他面（ 図３〜図６中の下方の面，以下「裏面」という）側にドレイン領域等を設けた構造を有している。
【００２６】
すなわち，半導体基板の表面側には，トレンチ構造のゲート電極１０６の他，ｐ+ソース領域１００およびｎ+ソース領域１０４が設けられている。ゲート電極１０６は，ゲート絶縁膜１０５および層間絶縁膜１０７により，半導体基板から絶縁されている。なお，層間絶縁膜１０７中には，各ゲート電極１０６を電圧操作するためのゲート配線１１３が設けられている。ｐ+ ソース領域１００およびｎ+ ソース領域１０４の下方には，図３〜図６においてゲート絶縁膜１０５を介してゲート電極１０６と対面するｐチャネル領域１０３が設けられている。ｐチャネル領域１０３の下端は，ゲート電極１０６の下端より浅い。ｐ+ ソース領域１００，ｎ+ ソース領域１０４，ゲート電極１０６の上方には，ソース電極１０９が設けられている。ソース電極１０９は，ｐ+ソース領域１００およびｎ+ソース領域１０４の双方に接触している。
【００２７】
ｐチャネル領域１０３の下方には，ｎドリフト領域１０２が形成されている。ｎドリフト領域１０２の大部分は，ゲート電極１０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域１０２のさらに下方には，ｎ+ ドレイン領域１０１が設けられている。そして半導体基板の裏面側には，ｎ+ ドレイン領域１０１のさらに下方に接して，ドレイン電極１１０が形成されている。
【００２８】
本形態の電界効果型半導体装置では，図１，図２に見るように，多数のゲート電極１０６が，平断面内において長方形の断面形状を有するように形成されている。そして各ゲート電極１０６は，格子状に配置されている。そして，ゲート電極１０６の長辺同士の間隔１０６Ｔが，短辺同士の間隔１０６Ｓより短くなっている。そして，図３〜図６に見るように，各ゲート電極１０６は，ｐ+ ソース領域１００，ｎ+ ソース領域１０４，および，ｐチャネル領域１０３を貫通して設けられている。各ゲート電極１０６の下端は，ｎドリフト領域１０２に食い込んでいる。
【００２９】
そして，図１に見るように，ゲート電極１０６の短辺同士の間の位置に，１つおきに，ｐ+ ソース領域１００が半導体基板の表面に面する領域が設けられている。半導体基板の表面のうち残りの部分は，ｎ+ ソース領域１０４により占められている。さらに，図１，図４〜図６に見るように，ゲート電極１０６の短辺同士の間に，ソース電極１０９がｐ+ソース領域１００およびｎ+ソース領域１０４に接触するコンタクト開口１０８が設けられている。コンタクト開口１０８は，各ゲート電極１０６の短辺と平行な帯状をなしている。
【００３０】
そして，図３〜図６に見るように，ｐ+ソース領域１００の下端はｎ+ソース領域１０４の下端より深い。ｐチャネル領域１０３の下端はｐ+ ソース領域１００の下端よりさらに深い。また，図３および図６に見るように，ゲート電極１０６の長辺同士の間にて，ｐ+ソース領域１００が途切れている。そこでは，ｎ+ソース領域１０４の直下にｐチャネル領域１０３が接している。図６中のｐ+ ソース領域１００の左右長が実効的ｐ+ソース領域幅１１２であり，ｎ+ソース領域１０４とｐチャネル領域１０３とが直に接している部分の左右長が実効的チャネル幅１１１である。
【００３１】
本形態の電界効果型半導体装置において，ｐチャネル領域１０３のアクセプタ濃度は，ゲート電極１０６への駆動電圧でｎ型に反転できる程度に低く，オフ時にソース電極１０９とドレイン電極１１０との間の電流を阻止できる程度に高い。そして，ｐ+ ソース領域１００のアクセプタ濃度は，ｐチャネル領域１０３のアクセプタ濃度より１桁程度高く，ゲート電極１０６への駆動電圧では反転しない。
【００３２】
本形態の電界効果型半導体装置では，ゲート電極１０６への電圧印加により，ソース電極１０９とドレイン電極１１０との間の電流を制御する。すなわち，ゲート電極１０６の電圧により，ｐチャネル領域１０３の表面（主として図３中ゲート電極１０６の側壁に対向する面，すなわち長辺の面）付近の導電型を反転させ，電流経路を形成させるのである。
【００３３】
ここで，ゲート電極１０６の形状および配置により，次のような効果がある。すなわち本形態の電界効果型半導体装置では，ゲート電極１０６の短辺同士の間にコンタクト開口１０８を設けている。このため，コンタクト開口１０８の幅と無関係に，ゲート電極１０６の長辺同士の間隔１０６Ｔを設定できる。したがって，設計上，間隔１０６Ｔをなるべく小さくすることにより，チャネル密度を稼ぐことができるのである。
【００３４】
例えば，プロセス能力上，最小寸法が０.５μｍであり合わせ余裕が０.２５μｍであるとする。この場合，ゲート電極１０６の短辺同士の間隔１０６Ｓは，最小で１.０μｍである。コンタクト開口幅１０８の最小寸法がプロセス能力の０.５μｍで，その両側にゲート電極１０６Ｓとの最小間隔（１００Ｍ＋１０６Ｍ）として合わせ余裕の０．２５μｍが必要だからである。そして，図１中の左右方向ピッチ１０６Ｑを２.０μｍ，上下方向ピッチ１０６Ｐを５.０μｍとした場合には，ゲート電極１０６の上下方向の幅１０６Ｖは４．０（５.０−１.０）μｍである。よってこの場合の素子面積１０μｍ2 （２.０μｍ×５.０μｍ）当たりのチャネル幅は，４.０μｍ×４で１６.０μｍである。
【００３５】
これに対し，図５０に示した従来型のものの場合には，次のようになる。プロセス能力，縦横の繰り返しピッチがともに同じであるとすると，素子面積１０μｍ2 （２.０μｍ×５.０μｍ）当たりのチャネル幅は，５.０μｍ×２で１０.０μｍである。これより，本形態の電界効果型半導体装置は，従来型のものに比して，同一条件下で１．６倍のチャネル密度を持つことができるのである。これはむろん，その分，オン抵抗を低くできることを意味する。なお実際には，本形態の電界効果型半導体装置において，図６に見るように，ｎ+ ソース領域１０４の下でｐ+ ソース領域１００が少し左右に広がっている。このため，実効的チャネル幅１１１は，ゲート電極１０６の長辺の幅１０６Ｖより少し小さい。しかし，本形態の電界効果型半導体装置の上記の利点を覆すほどではない。また，ｐ+ ソース領域１００の広がりによる実効的チャネル幅１１１の減少による影響は，ゲート電極１０６の上下方向の幅１０６Ｖを大きくとることにより小さくすることができる。幅１０６Ｖは，２０μｍ程度までなら特に問題なく大きくすることができる。
【００３６】
本形態の電界効果型半導体装置の製法を，図７〜図１１により説明する。本形態の電界効果型半導体装置の製造にあっては，１０19ｃｍ-3のヒ素濃度を有するｎ+ シリコンウェハを出発基板とする。このウェハのｎ+シリコンは，ｎ+ドレイン領域１０１となる。そしてその表面上にエピタキシャル成長により，１０14ｃｍ-3のリン濃度を有するｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域１０２となる。あるいは，１０14ｃｍ-3のリン濃度を有するｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域１０２となる。そして，その裏面側の表面からｎ型不純物を導入するか，裏面側の表面上に１０19ｃｍ-3のヒ素またはリン濃度を有するｎ+ 型シリコン層を堆積することにより，ｎ+ ドレイン領域１０１を形成すればよい。
【００３７】
次に，ｎ型シリコン層の表面に，厚さ７００ｎｍ程度の熱酸化膜を形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの周辺部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層の表面に再び熱酸化膜１０７ｂを形成する。膜厚は３０ｎｍとする。この状態での断面図が図７である。そして，イオン注入および熱拡散によりｐチャネル領域１０３を形成する。さらに，ｐ+ ソース領域１００（図外のｐ+周辺領域を含む）およびｎ+ソース領域１０４を，イオン注入および熱拡散により順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。そして，酸化膜１０７ｂ上にＣＶＤ法によりさらに酸化膜１０７ｃを堆積する。厚さは４００ｎｍとする。
【００３８】
そして，その酸化膜上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ゲート電極１０６が形成されるべき部分を開口とするパターンである。このレジストパターンをマスクとして，ドライエッチングにより酸化膜１０７ｃおよび１０７ｂを除去する。これにより，残った部分の酸化膜１０７ｃおよび１０７ｂがシリコンエッチング用のマスクとなる。そして，この酸化膜マスクを利用して，ドライエッチングによりシリコンをエッチングする。これにより，深さ４．５μｍのトレンチが形成される。そして，素子部のみ酸化膜マスクをウェットエッチングにより除去する。その後，トレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜１０５となる。この状態での断面図が図８（Ａ−Ａ箇所）および図９（Ｂ−Ｂ箇所）である。
【００３９】
そして，ＣＶＤ法により多結晶シリコン膜を堆積する。続いて，オキシ塩化リン雰囲気で熱処理することにより，多結晶シリコン膜にリンを拡散させる。その後，フォトリソグラフィおよびエッチングにより，余分な多結晶シリコンを除去する。除去される多結晶シリコンは，トレンチ開口レベルより上の部分である。ただし，ゲート配線１１３となる部分は残す。これにより，トレンチ構造のゲート電極１０６およびそのためのゲート配線１１３を形成する。そして，ゲート電極１０６等の上にＣＶＤ法により酸化膜を堆積する。膜厚は７００ｎｍとする。この酸化膜は，層間絶縁膜１０７の一部となる。この状態でのＡ−Ａ箇所の断面図およびＢ−Ｂ箇所の断面図を，図１０および図１１に示す。
【００４０】
次に，層間絶縁膜１０７をフォトリソグラフィおよびエッチングによりパターニングする。これにより，コンタクト開口１０８に相当する部分およびゲート配線１１３のコンタクト箇所の層間絶縁膜１０７を除去する。これにより，コンタクト開口１０８のｐ+ソース領域１００，およびｎ+ソース領域１０４を露出させる。また，ゲート配線１１３のコンタクト箇所も露出させる。そして，露出した箇所の上および残っている層間絶縁膜１０７の上に，スパッタリング法によりソース電極１０９を形成する。そして，フォトリソグラフィおよびエッチングにより，ソース電極１０９をパターニングする。また，これにより，ゲート配線１１３の上部配線も形成される。次に，裏面のｎ+ ドレイン領域１０１上に，スパッタリング法によりドレイン電極１１０を形成する。以上で，本形態の電界効果型半導体装置が製造される。
【００４１】
なお，ｎ型シリコンウェハを出発基板とする場合には，ソース面側の構造（ゲート電極１０６，ｐ+ ソース領域１００，ソース電極１０９等）を先に形成し，ｎ+ドレイン領域１０１の形成はその後で行ってもよい。
【００４２】
以上詳細に説明したように本形態の電界効果型半導体装置では，平面断面内において長方形の断面形状を有する多数のゲート電極１０６を格子状に配置している。そして，ゲート電極１０６の長辺同士の間隔１０６Ｔを短辺同士の間隔１０６Ｓより短くし，短辺同士の間に，各ゲート電極１０６の長辺と交差する方向の帯状のコンタクト開口１０８を設けている。これにより，コンタクト開口１０８の幅と無関係に，ゲート電極１０６の長辺同士の間隔１０６Ｔを設定できる電界効果型半導体装置が実現されている。したがって，間隔１０６Ｔをプロセス能力上の限界まで小さく設定することにより，素子面積当たりのチャネル密度が従来型のものに比して各段に高い電界効果型半導体装置を得ることができる。これにより，オン抵抗が非常に小さい電界効果型半導体装置が得られるのである。
【００４３】
なお，本形態の電界効果型半導体装置において，図１におけるｐ+ ソース領域１００の配置は，ゲート電極１０６に対して１つおきでなければならないわけではない。各ゲート電極１０６の短辺同士の間の位置に必ず１つずつ配置してもよいし，逆に２つおきとか３つおきでもよい。
【００４４】
本形態の電界効果型半導体装置の変形例を示す。まず，本形態の特徴を静電誘導トランジスタに適用した例を説明する。この変形例は，ｐチャネル領域１０３の代わりにｎチャネル領域１０３’を設けることにより実現される。図１２が，その構造を示す図である。これは，図３に相当する図である。図４〜図６についても同様にｐチャネル領域１０３の部分をｎチャネル領域１０３’で置き換えればよい。図１，図２は全くそのままでよい。製造方法としては，ｐチャネル領域１０３の形成のためのイオン注入等を省略すればよい。
【００４５】
この静電誘導トランジスタでは，ゲート電極１０６の長辺同士の間隔１０６Ｔを小さく設定することにより，次のような効果が得られる。すなわち，オン時に，ｎチャネル領域１０３’のうちゲート絶縁膜１０５との界面付近のみにチャネルが形成されるのではなく，ゲート電極１０６の長辺間のｎチャネル領域１０３’の全体にゲート電圧の効果が及んで電子電流が流れるのである。このためオン抵抗が極めて低い。また，この静電誘導トランジスタは，寄生バイポーラトランジスタや寄生サイリスタを含まない。したがってラッチアップ現象が起こらず，破壊しにくい。
【００４６】
次に，本形態の特徴を絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に適用した例を説明する。この変形例は，ｎ+ドレイン領域１０１の代わりにｐ+コレクタ領域１０１’を設けることにより実現される。図１３が，その構造を示す図である。これは，図３に相当する図である。図４〜図６についても同様にｎ+ ドレイン領域１０１の部分をｐ+コレクタ領域１０１'で置き換えればよい。図１，図２は全くそのままでよい。製造方法としては，出発基板をｐ+ シリコンウェハとすればよい。あるいは，ｎ型シリコンウェハを出発基板とし，その裏面側からｐ型不純物を導入するか，裏面側の表面上にｐ+ 型シリコン層を堆積することにより，ｐ+コレクタ領域１０１'を形成すればよい。
【００４７】
このＩＧＢＴでは，次のような利点がある。すなわち設計上，図６中の実効的チャネル幅１１１と実効的ｐ+ ソース領域幅１１２との比を調整することにより，スイッチング時間を調整できるのである。実効的チャネル幅１１１は，ｎ+ ソース領域１０４からｎドリフト領域１０２への電子の注入量を左右し，実効的ｐ+ソース領域幅１１２は，ｎドリフト領域１０２からｐ+ソース領域１００へのホールの引き抜き量を左右するからである。ただし実効的チャネル幅１１１は，２０μｍ以下であることが望ましい。これがあまりに大きいと，ゲート電極の長辺の中央付近において，ｎドリフト領域１０２からｐ+ ソース領域１００へ抜けるホールの移動距離が長くなってしまうからである。
【００４８】
［第１の形態］
第１の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第１の形態に係る電界効果型半導体装置の構造を，図１４〜図１７に示す。図１５は，図１４中のＢ−Ｂ箇所の断面図である。図１６は，図１４中のＣ−Ｃ箇所の断面図である。図１７は，図１４中のＤ−Ｄ箇所の断面図である。そして図１４は，図１５〜図１７中のＦ−Ｆ箇所の断面図である。また，図１５〜図１７中のＥ−Ｅ箇所の断面は，第１の参考形態の図１中の各符号を「１＊＊」から「２＊＊」に変更したものと同じである。また，図１４中のＡ−Ａ箇所の断面は，第１の参考形態の図３中の各符号を同様に変更したものと同じである。以下，本形態の説明において図１や図３に言及するときは，このように符号を読み替えるものとする。
【００４９】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態のものと共通する。構造的にも大部分は第１の参考形態のものと共通する。動作的にも，ゲート電極２０６への電圧印加により，ソース電極２０９とドレイン電極２１０との間の電流を制御する点で第１の参考形態のものと共通する。そこで，第１の参考形態のものとの相違点に重点を置いて説明する。
【００５０】
本形態の電界効果型半導体装置では，ｐ+ ソース領域２００が，第１参考の形態におけるｐ+ソース領域１００より深く形成されている。すなわち第１の参考形態のｐ+ソース領域１００の下端がゲート電極１０６の下端より浅いのに対し，本形態のｐ+ ソース領域２００の下端はゲート電極２０６の下端より深い。そしてこのことにより本形態の電界効果型半導体装置では，図１５，図１６に見るように，ゲート電極２０６の短辺側における，壁面と底面との肩部がｐ+ソース領域２００に覆われている。
【００５１】
このため本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えてさらに，ゲート電極２０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和され，数ｋＶの高耐圧が実現される。すなわち，ゲート電極２０６の肩部はそもそも電界が集中しやすい箇所である。この箇所が周囲と導電型の異なるｐ+ ソース領域２００に覆われていることにより，電界の集中が緩和されるのである。
【００５２】
また，ｐ+ ソース領域２００が深く形成されていることにより，オフ特性がよいという利点もある。すなわちスイッチオフ後には，深い位置にあるｐ+ ソース領域２００の下端から空乏層が広がってくることとなる。このため，図１８中に破線で示すように，ｎドリフト領域２０２中の空乏化した領域がほぼ素子全体にわたって形成されるのである。これにより，ソース電極２０９側とドレイン電極２１０側とが完全に遮断されるからである。このようにして，耐圧が高くオフ特性にも優れた電界効果型半導体装置が実現されているのである。
【００５３】
本形態の電界効果型半導体装置の製法を，図１９〜図２１により説明する。本形態の電界効果型半導体装置の製造手順は，図７の段階までは第１の参考形態の場合と同じ（ただし符号は「１＊＊」から「２＊＊」に読み替え）である。その後，イオン注入および熱拡散によりｐ+ソース領域２００（図外のｐ+周辺領域を含む）を形成する。この状態での断面図が図１９（この時点ではＢ−Ｂ箇所，Ｃ−Ｃ箇所，Ｄ−Ｄ箇所とも同じ）である。さらに，ｐチャネル領域２０３およびｎ+ ソース領域２０４を，イオン注入および熱拡散により順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。そして，酸化膜２０７ｂ上にＣＶＤ法によりさらに酸化膜２０７ｃ（４００ｎｍ厚）を堆積する。この状態での断面図が図２０（Ａ−Ａ箇所）および図２１（Ｂ−Ｂ箇所）である。この状態での各領域の深さと表面濃度は，ｐ+ソース領域２００が５.０μｍ，１.５×１０18ｃｍ-3，ｐチャネル領域２０３が２.８μｍ，２．７×１０17ｃｍ-3，ｎ+ソース領域２０４が０．８μｍ，１.０×１０19ｃｍ-3である。その後のゲート電極２０６の形成，層間絶縁膜２０７の形成，ソース電極２０９の形成，ドレイン電極２１０の形成については第１の参考形態の場合と同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００５４】
本形態でも，第１の参考形態の場合と同様に，ｐチャネル領域２０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域２０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００５５】
［第２の形態］
第２の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第２の形態に係る電界効果型半導体装置の構造を，図２２〜図２７に示す。図２４は，図２２および図２３中のＡ−Ａ箇所の断面図である。図２５は，図２２および図２３中のＢ−Ｂ箇所の断面図である。図２６は，図２２および図２３中のＣ−Ｃ箇所の断面図である。図２７は，図２２および図２３中のＤ−Ｄ箇所の断面図である。そして図２２は，図２４〜図２７中のＥ−Ｅ箇所の断面図である。図２３は，図２４〜図２７中のＦ−Ｆ箇所の断面図である。
【００５６】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態および第１の形態のものと共通する。構造的にも第１の参考形態および第１の形態のものと共通する部分がある。動作的にも，ゲート電極３０６への電圧印加により，ソース電極３０９とドレイン電極３１０との間の電流を制御する点で第１の参考形態および第１の形態のものと共通する。そこで，第１の参考形態および第１の形態のものとの相違点に重点を置いて説明する。
【００５７】
本形態の電界効果型半導体装置では，ゲート電極３０６の配置が，図２２〜図２４中左右方向に所々間引かれている（矢印Ｇの箇所）。そして，ｎ+ ソース領域３０４は，ゲート電極３０６が間引かれていない箇所のゲート電極３０６にのみ形成されている。また，ｐ+ ソース領域３００は，コンタクト開口３０８に沿って，ｎ+ソース領域３０４とｎ+ソース領域３０４との間に帯状に形成されている。半導体基板の表面のうち残りの部分はｐチャネル領域３０３により占められている。ｐ+ ソース領域３００の深さは，図２５に見るようにゲート電極３０６より浅い。
【００５８】
そして，ｐチャネル領域３０３の下部には，図２３〜図２７に見るように，ｐ+ 埋め込み領域３１４およびｎ+埋め込み領域３１５が形成されている。ｐ+埋め込み領域３１４は，図２２の表面レベルにおいてｐ+ ソース領域３００が形成されている位置に沿って形成されている。そしてその幅は，ｐ+ ソース領域３００の幅より広く，ゲート電極３０６の壁面および底面の一部に対面している。ｐ+ 埋め込み領域３１４の上端（すなわちｐチャネル領域３０３の下端）はゲート電極３０６の底面より浅く，下端はゲート電極３０６の底面より深い。このため各ゲート電極３０６の短辺側の壁面と底面との肩部は，図２５に見るようにｐ+埋め込み領域３１４により覆われている。ｎ+埋め込み領域３１５は，ゲート電極３０６が間引かれた位置にて，ｐ+埋め込み領域３１４の間に形成されている。ｎ+埋め込み領域３１５が形成されている深さは，ｐ+ 埋め込み領域３１４と同じである。そして，ｐ+埋め込み領域３１４もｎ+埋め込み領域３１５も形成されていない位置では，ｐチャネル領域３０３とｎドリフト領域３０２とが直に接している。
【００５９】
本形態の電界効果型半導体装置における裏面側の構造（ｎ+ ドレイン領域３０１，ドレイン電極３１０）については，第１の参考形態および第１の形態のものの場合と同様である。
【００６０】
本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えて，第１の形態の場合と同様にゲート絶縁膜３０５の耐圧が高い。ｐ+ 埋め込み領域３１４により，ゲート電極３０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和されるからである。また，オフ特性がよいという点でも第２の形態のものと同様である。深い位置にあるｐ+ 埋め込み領域３１４からスイッチオフ後に空乏層が広がってくることにより，ソース電極３０９側とドレイン電極３１０側とが完全に遮断されるからである。
【００６１】
さらに，本形態の電界効果型半導体装置は，第１の形態のものに比して，ゲート電極３０６の長辺側の壁面における有効チャネル幅が大きいという利点がある。すなわち，オン電流が実際に流れる有効チャネルとなるのは，ｐチャネル領域３０３のうち，ゲート電極３０６の長辺側の壁面に対面する面である。しかし，ゲート電極３０６の長辺側の壁面のうち，ｐ+ 領域に覆われている部分は有効チャネルとならないのである。ここにおいて本形態の電界効果型半導体装置では，ゲート電極３０６の長辺側の壁面のうちｐ+領域（ｐ+ソース領域３００，ｐ+ 埋め込み領域３１４）に覆われている面積が，第１の形態のものに比して少ないのである。その理由は，深い位置にｐ+ 埋め込み領域３１４を設けることにより，ｐ+ソース領域３００自体の深さを小さく留めていることにある。むろん，ｐ+埋め込み領域３１４も，それ自体の深さ（上端と下端とのレベル差）は大きくない。また，これらの領域の横方向の広がり具合も小さい。このため本形態の電界効果型半導体装置では，表面レベルからゲート電極２０６の深さ以上にまで達するｐ+ ソース領域２００によりゲート電極２０６の長辺側の壁面の相当部分が覆われる第１の形態のものと比して，有効チャネル幅が大きいのである。したがって，オン抵抗，オン電圧がさらに低い。
【００６２】
また，本形態の電界効果型半導体装置では，深い位置にｎ+ 埋め込み領域３１５を設けていることにより，次のような利点もある。すなわち，裏面をｐ+ 型のドレイン領域とした場合に，ｎ+ 埋め込み領域３１５の部分にホールが溜まるため，オン電圧を低減できるのである。
【００６３】
本形態の電界効果型半導体装置の製法を，図２８〜図３２により説明する。まず，第１の参考形態および第１の形態の場合の図７の段階までの手順と同様にして，ｎ+ ドレイン領域３０１，ｎドリフト領域３０２，および熱酸化膜３０７ｄを有する状態を得る。本形態におけるこの状態の断面を図２８に示す。その後，イオン注入および熱拡散によりｐ+ 埋め込み領域３１４およびｎ+ 埋め込み領域３１５を順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図２９（Ａ−Ａ箇所）および図３０（この時点ではＢ−Ｂ箇所，Ｃ−Ｃ箇所，Ｄ−Ｄ箇所とも同じ）である。
【００６４】
その後，酸化膜３０７ｄを除去してから，エピタキシャル成長によりｐ型シリコン層を形成する。このｐ型シリコン層は，ｐチャネル領域３０３となる。そしてその表面に熱酸化膜３０７ｂを形成してから，イオン注入および熱拡散により，ｐ+ ソース領域３００およびｎ+ ソース領域３０４を順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図３１（Ａ−Ａ箇所）および図３２（Ｂ−Ｂ箇所）である。その後のゲート電極３０６の形成，層間絶縁膜３０７の形成，ソース電極３０９の形成，ドレイン電極３１０の形成については第１の参考形態の場合と同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００６５】
本形態でも，第１の参考形態および第１の形態の場合と同様に，ｐチャネル領域３０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域３０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００６６】
［第３の形態］
第３の形態も，トレンチ型の絶縁ゲートを有する電界効果型半導体装置として本発明を具体化したものである。第３の形態に係る電界効果型半導体装置の構造を，図３３〜図３７に示す。図３５は，図３３および図３４中のＢ−Ｂ箇所の断面図である。図３６は，図３３および図３４中のＣ−Ｃ箇所の断面図である。図３７は，図３３および図３４中のＤ−Ｄ箇所の断面図である。そして図３３は，図３５〜図３７中のＥ−Ｅ箇所の断面図である。図３４は，図３５〜図３７中のＦ−Ｆ箇所の断面図である。また，図３３および図３４中のＡ−Ａ箇所の断面は，第１の参考形態の図３中の各符号を「１＊＊」から「４＊＊」に変更したものと同じである。以下，本形態の説明において図３に言及するときは，このように符号を読み替えるものとする。
【００６７】
この電界効果型半導体装置は，パワーＭＯＳとして機能するように構成したものである点で，第１の参考形態，第１の形態，および第２の形態のものと共通する。構造的にも第１の参考形態，第１の形態，および第２の形態のいずれかのものと共通する部分がある。動作的にも，ゲート電極４０６への電圧印加により，ソース電極４０９とドレイン電極４１０との間の電流を制御する点で第１の参考形態，第１の形態，および第２の形態のものと共通する。そこで，第１の参考形態，第１の形態，および第２の形態のものとの相違点に重点を置いて説明する。
【００６８】
本形態の電界効果型半導体装置では，半導体基板の表面側には，トレンチ構造のゲート電極１０６の他，ｐチャネル領域４０３およびｎ+ ソース領域４０４が設けられている。ｐチャネル領域４０３の下端は，ｎ+ ソース領域４０４の下端より深い。ｐチャネル領域４０３のさらに下方には，ｐ- ソース領域４１６およびｎドリフト領域４０２が設けられている。ｐ- ソース領域４１６は，図３３の表面レベルにおいてコンタクト開口４０８が形成されている位置に沿って，埋め込み状に形成されている。そしてその幅は，上下両側のゲート電極４０６にかかる程度に広い。このため各ゲート電極４０６の短辺側の壁面と底面との肩部は，図３５，図３６に見るようにｐ- ソース領域４１６により覆われている。そして，ｐ- ソース領域４１６が形成されていない位置では，ｐチャネル領域４０３とｎドリフト領域４０２とが直に接している。
【００６９】
そして，図３３に見るように，ゲート電極４０６の短辺同士の間の位置に，１つおきに，ｐチャネル領域４０３が半導体基板の表面に面する領域が設けられている。半導体基板の表面のうち残りの部分は，ｎ+ ソース領域４０４により占められている。さらに，図３３，図３５〜図３７に見るように，ゲート電極４０６の短辺同士の間に，ソース電極４０９がｐチャネル領域４０３およびｎ+ ソース領域４０４に接触するコンタクト開口４０８が設けられている。コンタクト開口４０８は，各ゲート電極４０６の短辺と平行な帯状をなしている。
【００７０】
本形態の電界効果型半導体装置は，第１の参考形態のものの効果に加えて，第１，第２の形態の場合と同様にゲート絶縁膜４０５の耐圧が高い。深い位置にあるｐ- ソース領域４１６により，ゲート電極４０６の壁面と底面との肩部におけるゲート電圧による電界集中が緩和されるからである。また，オフ特性がよいという点でも第１，第２の形態のものと同様である。深い位置にあるｐ- ソース領域４１６からスイッチオフ後に空乏層が広がってくることにより，ソース電極４０９側とドレイン電極４１０側とが完全に遮断されるからである。
【００７１】
さらに，本形態の電界効果型半導体装置は，第２の形態のものの場合と同様に，第１の形態のものに比して，ゲート電極４０６の長辺側の壁面における有効チャネル幅が大きいという利点がある。そして，本形態のものにおいては，有効チャネル幅が，第２の形態のものの場合よりさらに大きい。アクセプタ濃度が低いｐ- ソース領域４１６は，有効チャネルを狭める作用が少ないからである。したがって，オン抵抗，オン電圧がさらに低い。
【００７２】
本形態の電界効果型半導体装置の製法を，図３８により説明する。本形態の電界効果型半導体装置の製造手順は，図７の段階までは第１の参考形態および第１の形態の場合と同じ（ただし符号は「１＊＊」から「４＊＊」に読み替え）である。その後，イオン注入および熱拡散によりｐ-ソース領域４１６，ｐチャネル領域４０３，およびｎ+ソース領域４０４を順次形成する。これらの各領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態でのＢ−Ｂ箇所の断面図が図３８である。その後のゲート電極４０６の形成，層間絶縁膜４０７の形成，ソース電極４０９の形成，ドレイン電極４１０の形成については第１の参考形態の場合と同じである。
【００７３】
あるいは，第２の形態の場合のように，イオン注入および熱拡散により，まずｐ- ソース領域４１６のみ形成し，その後にエピタキシャル成長によりｐ型シリコン層を形成してもよい。この場合にはこのｐ型シリコン層が，ｐチャネル領域４０３となる。そして，ｐチャネル領域４０３の形成後に，イオン注入および熱拡散により，ｎ+ ソース領域４０４を形成する。その後は同じである。以上で，本形態の電界効果型半導体装置が製造される。
【００７４】
本形態でも，第１の参考形態，第１の形態，および第２の形態の場合と同様に，ｐチャネル領域４０３の代わりにｎチャネル領域を設けることにより，静電誘導トランジスタに適用することができる。また，ｎ+ドレイン領域４０１の代わりにｐ+ドレイン領域を設けることにより，ＩＧＢＴに適用することができる。
【００７５】
［第１〜第３の形態の変形例］
第１〜第３の形態の電界効果型半導体装置の変形例として，絶縁ゲート型半導体装置としての特徴と接合ゲート型半導体装置としての特徴を兼ね備えるようにしたものが挙げられる。第１の形態のものについてのこのような変形例を図３９（Ｄ−Ｄ箇所，第１の形態の対応図は図１７）に示す。図３９の半導体装置は，第１の形態の半導体装置において，実効的チャネル幅２１１を狭めたものである。そしてこれにより，ｐ+ ソース領域２００が静電誘導型トランジスタの接合ゲートとして作用するようにしたものである。すなわちこの電界効果型半導体装置は，ゲート電極２０６による絶縁ゲート型トランジスタとしての作用（図３のＡ−Ａ断面図を参照）と，ｐ+ ソース領域２００による接合ゲート型トランジスタとしての作用（図３９のＤ−Ｄ断面図を参照）とを合わせ奏する。ただし，Ｄ−Ｄ断面の接合ゲート型トランジスタは，ゲートとソースとが短絡された状態にある。
【００７６】
このようにｐ+ ソース領域２００が接合ゲートとして作用するためには，次のようにすればよい。すなわち，ｎドリフト領域２０２のドナー濃度が１０15ｃｍ-3であり，ｐチャネル領域２０３のアクセプタ濃度が１０17ｃｍ-3であり，ｐチャネル領域２０３の深さが６μｍであるとした場合，実効的チャネル幅２１１が４μｍ以下であればよい。
【００７７】
第２の形態の電界効果型半導体装置に同様の変形を施した例を図４０（Ｄ−Ｄ箇所，第２の形態の対応図は図２７）に示す。この半導体装置でも，実効的チャネル幅３１１を狭めた構造とすることにより，ｐ+ 埋め込み領域３１４が静電誘導型トランジスタの接合ゲートとして作用するようになっている。また，第３の形態の電界効果型半導体装置でも同様の変形が可能である。そのＤ−Ｄ断面図は，図４０中のｐ+埋め込み領域３１４をｐ-ソース領域４１６で置き換え，他の各部の符号を「３＊＊」から「４＊＊」に変更したものと考えてよい。なお，これらの変形例においては，ゲート電極間の間隔をさほど小さくする必要はない。
【００７８】
［第２の参考形態］
第２の参考形態は，絶縁ゲートと接合ゲートとを併用する静電誘導型半導体装置である。第２の参考形態に係る静電誘導型半導体装置の構造を，図４１，図４２に示す。図４２は，図４１中のＡ−Ａ箇所の断面図である。図４１は，図４２中のＥ−Ｅ箇所の断面図である。この静電誘導型半導体装置は，ユニポーラ型静電誘導トランジスタとして機能するように構成したものである。この静電誘導型半導体装置は，概略，半導体基板の表面（図４２中の上方の面）側にソース領域やゲート電極などを設け，裏面（図４２中の下方の面）側にドレイン領域等を設けた構造を有している。
【００７９】
すなわち，半導体基板の表面側には，トレンチ構造のゲート電極５０６の他，ｐ+ゲート領域５００，ｎ+ソース領域５０４，およびｎ- チャネル領域５０３が設けられている。ゲート電極５０６は，ゲート絶縁膜５０５および層間絶縁膜５０７により，半導体基板から絶縁されている。なお，層間絶縁膜５０７中には，ゲート電極５０６を電圧操作するためのゲート配線５１３が設けられている。
【００８０】
ゲート電極５０６，ｐ+ゲート領域５００，ｎ+ソース領域５０４，そしてｎ- チャネル領域５０３のうち，最も浅く形成されているのは，ｎ+ ソース領域５０４である。一方，最も深く形成されているのは，ｐ+ ゲート領域５００である。ゲート電極５０６およびｎ- チャネル領域５０３の深さはそれらの中間にあるが，ゲート電極５０６の方がｎ- チャネル領域５０３よりやや深い。すなわち，ゲート電極５０６とｐ+ゲート領域５００とを比較すると，ｐ+ゲート領域５００の方がより深い。これらの領域等の上方には，ソース電極５０９が設けられている。ソース電極５０９は，ｐ+ゲート領域５００，ｎ+ソース領域５０４，およびｎ- チャネル領域５０３に接触している。そして，ｎ+ソース領域５０４とｎ-チャネル領域５０３とは互いに接触している。ｎ+ソース領域５０４とｐ+ゲート領域５００とも互いに接触している。
【００８１】
図４１の平断面図で見ると，ゲート電極５０６は，上下方向に帯状に形成されている。ｐ+ ゲート領域５００がソース電極５０９に接触する箇所も，上下方向に帯状に形成されている。ｎ- チャネル領域５０３がソース電極５０９に接触する箇所は，上下方向に断続的に形成されている。ｐ+ゲート領域５００とｎ-チャネル領域５０３とは，図４１中左右方向に交互に存在している。ゲート電極５０６は，ｐ+ゲート領域５００とｎ-チャネル領域５０３との間に位置している。
【００８２】
ｎ-チャネル領域５０３，ゲート電極５０６，そしてｐ+ゲート領域５００の下方には，ｎドリフト領域５０２が形成されている。ｎドリフト領域５０２の大部分は，ゲート電極５０６の下端より深い位置にあり，半導体基板のほぼ全面にわたって繋がっている。ｎドリフト領域５０２のさらに下方には，ｎ+ ドレイン領域５０１が設けられている。そして半導体基板の裏面側には，ｎ+ ドレイン領域５０１のさらに下方に接して，ドレイン電極５１０が形成されている。
【００８３】
本形態の静電誘導型半導体装置では，浅い絶縁ゲート（ゲート電極５０６）と深い接合ゲート（ｐ+ ゲート領域５００）とを併用している。このため，ゲート電極５０６の壁面と底面との肩部への電界集中が緩和されている。これにより，高い耐圧が実現されている。また，ｎドリフト領域５０２とｎ- チャネル領域５０３とがともにｎ型で同じ導電型である。このため本形態の静電誘導型半導体装置では，チャネル部に寄生バイポーラトランジスタが存在しない。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００８４】
本形態の静電誘導型半導体装置の製法を，図４３，図４４により説明する。本形態の静電誘導型半導体装置の製造にあっては，ｎ+ シリコンウェハを出発基板とする。このウェハのｎ+シリコンは，ｎ+ドレイン領域５０１となる。そしてその表面上にエピタキシャル成長により，ｎ型シリコン層を形成する。このｎ型シリコン層は，ｎドリフト領域５０２となる。あるいは，ｎ型シリコンウェハを出発基板とすることもできる。その場合にはウェハのｎ型シリコンがｎドリフト領域５０２となる。そして，その裏面側の表面からｎ型不純物を導入するか，裏面側の表面上にｎ+型シリコン層を堆積することにより，ｎ+ドレイン領域５０１を形成すればよい。
【００８５】
次に，ｎ型シリコン層の表面上にエピタキシャル成長により，低濃度ｎ型シリコン層を形成する。この低濃度ｎ型シリコン層は，ｎ- チャネル領域５０３となる。次に，ｎ- チャネル領域５０３の表面上に，厚さ７００ｎｍ程度の熱酸化膜を形成する。そして，この熱酸化膜をフォトリソグラフィおよびエッチングによりパターニングする。これによりその熱酸化膜は，ウェハの周辺部分のみ残される。このため素子が形成される部分の全体にわたって，ｎ型シリコン層が露出した開口が形成される。次に，ｎ型シリコン層の表面に再び熱酸化膜７０７ｂを形成する。膜厚は３０ｎｍとする。この状態での断面図が図４３である。そして，イオン注入および熱拡散により，ｐ+ゲート領域５００およびｎ+ソース領域５０４を順次形成する。これらの領域の形成のためのイオン注入は，適宜のパターンマスクを介して行う。この状態での断面図が図４４である。
【００８６】
そして，酸化膜７０７ｂ上にＣＶＤ法によりさらに酸化膜を堆積する。厚さは４００ｎｍとする。そして，その酸化膜上にフォトリソグラフィにより，レジストパターンを形成する。ここで形成するレジストパターンは，ゲート電極５０６が形成されるべき部分を開口とするパターンである。このレジストパターンをマスクとして，ドライエッチングにより酸化膜を除去する。これにより，残った部分の酸化膜がシリコンエッチング用のマスクとなる。そして，この酸化膜マスクを利用して，ドライエッチングによりシリコンをエッチングする。これにより，ｎ+ ソース領域５０４を貫通するトレンチが形成される。そして，素子部のみ酸化膜マスクをウェットエッチングにより除去する。その後，トレンチの壁面に厚さ１００ｎｍの熱酸化膜を形成する。この酸化膜がゲート絶縁膜５０５となる。
【００８７】
そして，ＣＶＤ法により多結晶シリコン膜を堆積し，リン拡散により導電性を付与してゲート電極５０６およびゲート配線５１３とする。その後，パターニング，層間絶縁膜１０７の上層形成，ソース電極５０９の形成，裏面のドレイン電極５１０の形成を経て，図４１，図４２の状態となる。以上で，本形態の静電誘導型半導体装置が製造される。
【００８８】
なお，ｎ型シリコンウェハを出発基板とする場合には，ソース面側の構造（ゲート電極５０６，ｐ+ ゲート領域５００，ソース電極５０９等）を先に形成し，ｎ+ドレイン領域５０１の形成はその後で行ってもよい。
【００８９】
本形態の特徴は，バイポーラ型静電誘導トランジスタに適用することもできる。これは，ｎ+ドレイン領域５０１の代わりにｐ+ドレイン領域を設けることにより実現される。そのためには，製造上，出発基板をｐ+ シリコンウェハとすればよい。あるいは，ｎ型シリコンウェハを出発基板とし，その裏面側からｐ型不純物を導入するか，裏面側の表面上にｐ+型シリコン層を堆積することにより，ｐ+ドレイン領域を形成すればよい。このようにしたものでは，浅い絶縁ゲートと深い接合ゲートとの併用による耐圧向上の効果の他，チャネル部に寄生サイリスタを有しないという効果を有している。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９０】
［第４の形態］
第４の形態も，絶縁ゲートと接合ゲートとを併用する静電誘導型半導体装置として本発明を具体化したものである。第４の形態に係る静電誘導型半導体装置の構造を，図４５，図４６に示す。図４６は，図４５中のＤ−Ｄ箇所の断面図である。図４５は，図４６中のＡ−Ａ箇所の断面図である。また，図４５，図４６中のＥ−Ｅ箇所の断面は，第１参考の形態の図１中の各符号を「１＊＊」から「６＊＊」に変更したものと同じである。図４５，図４６中のＦ−Ｆ箇所の断面は，第１の形態の図１４中の各符号を「２＊＊」から「６＊＊」に変更したものと同じである。図４５中のＢ−Ｂ箇所の断面は，第１の形態の図１５中の各符号を同様に変更したものと同じである。図４５中のＣ−Ｃ箇所の断面は，第１の形態の図１６中の各符号を同様に変更したものと同じである。以下，本形態の説明において図１，図１４〜図１６に言及するときは，このように符号を読み替えるものとする。
【００９１】
この静電誘導型半導体装置は，構造的には第１の参考形態および第１〜第３の形態の電界効果型半導体装置と類似している。しかし機能的には，ユニポーラ型静電誘導トランジスタとしてするように構成されており，むしろ第２の参考形態のものと共通する。すなわち，第１の参考形態および第１〜第３の形態ではｐチャネル領域であった場所がｎ- チャネル領域６０３とされている。そしてこれにより，第１の参考形態および第１〜第３の形態ではソース領域として機能していたｐ+領域が，接合ゲートとして機能するｐ+ゲート領域６００となっている。そして，第２の参考の形態の場合と同様に，ゲート電極６０６よりもｐ+ ゲート領域６００の方が深く形成されているのである（図１５，図１６を参照，ただし符号は前述のように読み替え）。なお，第２の参考の形態のものではゲート電極５０６とｐ+ ゲート領域５００とが平行に形成されていたのと異なり，本形態の静電誘導型半導体装置ではゲート電極６０６とｐ+ ゲート領域６００とが交差（必ずしも直交でなくてもよい）して形成されている。
【００９２】
このため本形態の静電誘導型半導体装置でも，浅い絶縁ゲート（ゲート電極６０６）と深い接合ゲート（ｐ+ ゲート領域６００）との併用により，ゲート電極６０６の壁面と底面との肩部への電界集中が緩和されている。これにより，高い耐圧が実現されている。また，ｎドリフト領域６０２とｎ- チャネル領域６０３とがともにｎ型で同じ導電型であるため，チャネル部に寄生バイポーラトランジスタが存在しない。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９３】
さらに，本形態の静電誘導型半導体装置では，ｐ+ゲート領域６００がｎ-チャネル領域６０３と直に接している（図４６）。このため，接合ゲートを持つ半導体装置でありながら，電圧制御でもノーマリオフ特性となる。なぜなら，動作状態では，ｐ+ゲート領域６００とｎ+ソース領域６０４との間のｐｎ接合が順方向となる。このため，ｐ+ゲート領域６００はｎ+ソース領域６０４と同電位である。このｐ+ゲート領域６００がｎ-チャネル領域６０３と直に接していることにより，ゲート電極６０６の電位がゼロであってもチャネル部分が空乏化するからである。また，ｐ+ゲート領域６００のビルトイン電位により，ｎ+ソース領域６０４からの電子電流が遮断されるからである。このように，オフ特性のよい半導体装置が実現されている。なお，ｎ-チャネル領域６０３よりは深くｐ+ゲート領域６００より浅いゲート電極６０６の電位によってｎ- チャネル領域６０３の電位をコントロールできる。これにより，ｎドリフト領域６０２へ電子が注入されるオン状態を得ることができる。
【００９４】
また，本形態の静電誘導型半導体装置では，第１の参考形態および第１〜第３の形態の電界効果型半導体装置のように，長方形の断面形状を有する多数のゲート電極６０６を格子状に配置している。このためチャネル密度が高く，オン抵抗が非常に小さいという効果も併せて有している。
【００９５】
本形態の静電誘導型半導体装置の製法は，第２の参考形態の場合と基本的に同じである。各領域等の形成のためのマスクパターンが異なるのみと考えてよい。
【００９６】
本形態の特徴も，バイポーラ型静電誘導トランジスタに適用することができる。これは，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けることにより実現される。このようにしたものでは，耐圧向上やオフ特性の向上，低オン抵抗の効果の他，チャネル部に寄生サイリスタを有しないという効果を有している。このため，ラッチアップ現象が起こらず，破壊しにくい。
【００９７】
［第４の形態の変形例］
第４の形態の静電誘導型半導体装置の変形例として，ゲート電極６０６の形状を帯状にしたものが挙げられる。このような変形例を図４７，図４８に示す。図４８は，図４７中のＡ−Ａ箇所の断面図である。図４７は，図４８中のＥ−Ｅ箇所の断面図である。この静電誘導型半導体装置も，ユニポーラ型静電誘導トランジスタとして機能する。そして，耐圧向上やオフ特性の向上，チャネル部に寄生バイポーラトランジスタを有しないという効果を有している。むろん，このようなものでも，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けてバイポーラ型静電誘導トランジスタとすることができる。
【００９８】
第４の形態の静電誘導型半導体装置の別の変形例として，ゲート電極６０６の形状をマス目状にしたものが挙げられる。このような変形例を図４９に示す。図４９中のＨ−Ｈ箇所の断面は，従来技術で説明した図５３と同じ（ただし各部の符号は，「９＊＊」から「６＊＊」に読み替え）である。図４９は，図５３中のＥ−Ｅ箇所の断面図である。さらに，図４９中のＡ−Ａ箇所の断面のうち，矢印Ｊで示した範囲は，図４８と同じである。この静電誘導型半導体装置も，ユニポーラ型静電誘導トランジスタとして機能する。そして，耐圧向上やオフ特性の向上，低オン抵抗，チャネル部に寄生バイポーラトランジスタを有しないという効果を有している。特に，このようにマス目状のゲート電極６０６を持つ半導体装置では，ゲート電極６０６のクロス部における電界集中が問題になりやすい。よって，ゲート電極６０６より深いｐ+ゲート領域６００による耐圧向上の意義が大きい。
【００９９】
むろん，このようなものでも，ｎ+ドレイン領域６０１の代わりにｐ+ドレイン領域を設けてバイポーラ型静電誘導トランジスタとすることができる。また，ゲート電極６０６のマス目の形状は，正方形に限らず長方形でも菱形でも平行四辺形でもよい。さらには，三角形や六角形でもよい。
【０１００】
なお，前述の各実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，実施の形態中に記載した以外にも，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。
【０１０１】
例えば，第１の参考形態，第１〜第３の形態，および第４の形態の半導体装置において，図１，図２２，図３３中，コンタクト開口（１０８等）の長手方向とゲート電極（１０６等）の長辺とがなす角度は，直角に限らず，平行以外であれば斜めでもよい。また，ｎドリフト領域（１０２等）の不純物濃度は，均一でなければならないわけではない。必要に応じて，ｎドリフト領域（１０２等）内に適宜濃度差が設けられていてもよい。例えば，ｎ+ドレイン領域（１０１等，あるいはｐ+ドレイン領域）に隣接する部分に，比較的高濃度の部分（バッファ領域と称される）を設けることが考えられる。
【０１０２】
また，本発明は，ＭＯＳゲートサイリスタ等，他の種類の電界効果型半導体装置や静電誘導型半導体装置にも適用できる。むろん，シリコン以外の他の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）を用いた半導体装置にも適用できる。また，絶縁膜は，酸化シリコン以外に，窒化シリコンや酸化アルミニウム等を用いてもよい。さらに，ｐ型とｎ型とをすべて入れ替えた逆導電型のものでもよいし，両者を組み合わせた相補型のものでもよい。さらに，ゲート電極（１０６等）の立断面形状は，垂直に限るわけではなく，斜めでもよい。また，トレンチ型に限らず，コンケーブ型等，基板表面に対して埋設された構造であればよい。
【０１０３】
また，第１の参考形態，第１〜第３の形態，および第４の形態の半導体装置において，ゲート電極（１０６等）の平断面形状は，長方形に限らず，楕円（長径を長辺，短径を短辺とみなせばよい），三角形その他の多角形でもよい。さらに，ゲート電極（１０６等）は，ドリフト領域（１０２等）と逆導電型の半導体でもよいし，金属でもよい。また，第２の参考形態および第４の形態で説明した絶縁ゲート接合ゲート併用型の半導体装置にも，第２の形態のようにｎ+埋め込み領域およびｐ+埋め込み領域を備えさせることができる。すなわち，第２の形態中のｐチャネル領域３０３をｎ-型とすればよい。
【０１０４】
また，第１の参考形態および第１〜第３の形態の半導体装置において，ｐチャネル領域（１０３等）を，ｎドリフト領域（１０２等）の不純物濃度より低い不純物濃度を持つ半導体領域（ｐ-型，ｎ-型，ｉ型）で置き換えてもよい。このようにすることで，ゲート電極（１０６等）の電圧がゼロまたは逆バイアスであるときに，当該チャネル領域の全体が空乏化するようにすることができる。このような濃度設定により，ノーマリオフ特性を有する静電誘導型トランジスタを得ることができる。このようにした静電誘導型トランジスタでは，オフ特性がよい一方で，オン動作時には電流がチャネル領域の全体を流れることになる。このため，オン時の損失が少ないという利点もある。
【０１０５】
【発明の効果】
以上の説明から明らかなように本発明によれば，ゲート間隔を可能な限り縮小し，チャネル密度を向上させて低いオン抵抗を実現させた埋設ゲート型半導体装置が提供されている。そして，ゲートの底面付近での電界集中による耐圧低下を防止した埋設ゲート型半導体装置も提供されている。さらに，耐圧低下の防止とオフ特性とを両立させた埋設ゲート型半導体装置も提供されている。
【図面の簡単な説明】
【図１】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図２】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図３】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図５】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図６】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図７】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１）である。
【図８】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図９】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図１０】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ａ−Ａ箇所）である。
【図１１】 第１の参考形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ｂ−Ｂ箇所）である。
【図１２】 第１の参考形態の変形例に係る静電誘導トランジスタの構造を示す立断面図（Ａ−Ａ箇所）である。
【図１３】 第１の参考形態の変形例に係るＩＧＢＴの構造を示す立断面図（Ａ−Ａ箇所）である。
【図１４】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図１５】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図１６】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図１７】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図１８】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）のオフ後の状況を示す立断面図（Ｄ−Ｄ箇所）である。
【図１９】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１，Ｂ−Ｂ箇所）である。
【図２０】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図２１】 第１の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図２２】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図２３】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図２４】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図２５】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図２６】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図２７】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図２８】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その１）である。
【図２９】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ａ−Ａ箇所）である。
【図３０】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図３１】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ａ−Ａ箇所）である。
【図３２】 第２の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（その３，Ｂ−Ｂ箇所）である。
【図３３】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図３４】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す平断面図（Ｆ−Ｆ箇所）である。
【図３５】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｂ−Ｂ箇所）である。
【図３６】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｃ−Ｃ箇所）である。
【図３７】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図３８】 第３の形態に係る電界効果型半導体装置（パワーＭＯＳ）の製造過程を示す立断面図（Ｂ−Ｂ箇所）である。
【図３９】 第１の形態の変形例に係る電界効果型半導体装置の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４０】 第２の形態の変形例に係る電界効果型半導体装置の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４１】 第２の参考形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図４２】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４３】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の製造過程を示す立断面図（その１，Ｂ−Ｂ箇所）である。
【図４４】 第２の参考の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の製造過程を示す立断面図（その２，Ｂ−Ｂ箇所）である。
【図４５】 第４の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ａ−Ａ箇所）である。
【図４６】 第４の形態に係る静電誘導型半導体装置（ユニポーラ型静電誘導トランジスタ）の構造を示す立断面図（Ｄ−Ｄ箇所）である。
【図４７】 第４の形態の変形例（その１）に係るユニポーラ型静電誘導トランジスタの構造を示す立断面図（Ａ−Ａ箇所）である。
【図４８】 第４の形態の変形例（その１）に係るユニポーラ型静電誘導トランジスタの構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図４９】 第４の形態の変形例（その２）に係るユニポーラ型静電誘導トランジスタの構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５０】 従来の埋設ゲート型半導体装置の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５１】 従来の埋設ゲート型半導体装置の構造を示す立断面図（Ａ−Ａ箇所）である。
【図５２】 従来の別の埋設ゲート型半導体装置の構造を示す平断面図（Ｅ−Ｅ箇所）である。
【図５３】 従来の別の埋設ゲート型半導体装置の構造を示す立断面図（Ｈ−Ｈ箇所）である。
【図５４】 従来のさらに別の埋設ゲート型半導体装置の構造を示す立断面図である。
【符号の説明】
１００，３００ ｐ+ソース領域
２００ ｐ+ソース領域（他導電型半導体領域）
５００，６００ ｐ+ゲート領域（他導電型半導体領域）
１０１〜６０１ ｎ+ドレイン領域
１０１’ ｐ+コレクタ領域（裏面他導電型半導体領域）
１０２〜６０２ ｎドリフト領域（第１の一導電型半導体領域）
１０３〜４０３ ｐチャネル領域
５０３，６０３ ｎ-チャネル領域
１０４〜４０４ ｎ+ソース領域（第２の一導電型半導体領域）
５０４，６０４ ｎ+ソース領域
１０６〜６０６ ゲート電極（埋設ゲート）
１０８〜６０８ コンタクト開口
１０９〜６０９ ソース電極（配線層）
３１４ ｐ+埋め込み領域（埋め込み他導電型半導体領域）
４１６ ｐ-ソース領域（埋め込み他導電型半導体領域）
Claims (6)
- 半導体基板内に形成された第１の一導電型半導体領域と，
その上に形成されたチャネル半導体領域と，
前記チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，
埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，
前記チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，
埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された他導電型半導体領域と，
配線層とを備え，
前記第２の一導電型半導体領域と前記配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，
前記他導電型半導体領域は，
埋設ゲートの短辺側の側面と底面との交差部である肩部を覆っているとともに，
埋設ゲートの長辺同士の間にて途切れており，
埋設ゲートの短辺同士の間の位置にて半導体基板の表面に面する領域を有し，その領域にて前記配線層と接触していることを特徴とする埋設ゲート型半導体装置。 - 半導体基板内に形成された第１の一導電型半導体領域と，
その上に形成されたチャネル半導体領域と，
前記チャネル半導体領域を貫通するように半導体基板に埋設され，基板表面と平行な面内にて長辺およびこれと交差する短辺を有し，少なくとも短辺の長さ方向に反復して配列された複数の埋設ゲートと，
埋設ゲートを半導体基板から絶縁するゲート絶縁膜と，
前記チャネル半導体領域の表面側に形成された第２の一導電型半導体領域と，
埋設ゲートの底面より深い底部を持つとともに，少なくとも埋設ゲートの短辺側側部に形成された他導電型半導体領域と，
配線層とを備え，
前記第２の一導電型半導体領域と前記配線層とが接触するコンタクト部が，埋設ゲートの短辺側に配置されており，
前記他導電型半導体領域は，
埋設ゲートの短辺側の側面と底面との交差部である肩部を覆っているとともに，
埋設ゲートの長辺同士の間にて途切れており，
前記チャネル半導体領域は，他導電型の半導体であり，
前記他導電型半導体領域は，埋め込み他導電型半導体領域であることを特徴とする埋設ゲート型半導体装置。 - 請求項１に記載する埋設ゲート型半導体装置において，
前記他導電型半導体領域は，ゲート側部他導電型半導体領域であり，
前記チャネル半導体領域の埋設ゲート間における不純物濃度が，前記第１の一導電型半導体領域の不純物濃度より低く，
埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，前記チャネル半導体領域の全体が空乏化することを特徴とする埋設ゲート型半導体装置。 - 請求項２に記載する埋設ゲート型半導体装置において，
前記チャネル半導体領域の埋設ゲート間における不純物濃度が，前記第１の一導電型半導体領域の不純物濃度より低く，
埋設ゲートへの印加電圧がゼロまたは逆バイアスであるときに，前記チャネル半導体領域の全体が空乏化することを特徴とする埋設ゲート型半導体装置。 - 請求項１から請求項４までのいずれか１つに記載する埋設ゲート型半導体装置において，
埋設ゲートが，長辺の長さ方向にも反復して配列されており，
埋設ゲートの長辺と他の埋設ゲートの長辺との間隔が，埋設ゲートの短辺と他の埋設ゲートの短辺との間隔より小さいことを特徴とする埋設ゲート型半導体装置。 - 請求項１から請求項５までのいずれか１つに記載する埋設ゲート型半導体装置において，
前記第１の一導電型半導体領域の，前記チャネル半導体領域とは反対側に，裏面他導電型半導体領域を有することを特徴とする埋設ゲート型半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002371308A JP4604444B2 (ja) | 2002-12-24 | 2002-12-24 | 埋設ゲート型半導体装置 |
| EP03028131.5A EP1434274B1 (en) | 2002-12-24 | 2003-12-05 | Buried-gate-type semiconductor device |
| US10/732,350 US7038275B2 (en) | 2002-12-24 | 2003-12-11 | Buried-gate-type semiconductor device |
| CNB2003101244113A CN100350625C (zh) | 2002-12-24 | 2003-12-24 | 埋入栅型半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002371308A JP4604444B2 (ja) | 2002-12-24 | 2002-12-24 | 埋設ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207289A JP2004207289A (ja) | 2004-07-22 |
| JP4604444B2 true JP4604444B2 (ja) | 2011-01-05 |
Family
ID=32463495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002371308A Expired - Fee Related JP4604444B2 (ja) | 2002-12-24 | 2002-12-24 | 埋設ゲート型半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7038275B2 (ja) |
| EP (1) | EP1434274B1 (ja) |
| JP (1) | JP4604444B2 (ja) |
| CN (1) | CN100350625C (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4609029B2 (ja) * | 2004-10-13 | 2011-01-12 | 信越半導体株式会社 | アニールウェーハの製造方法 |
| JP2006228906A (ja) * | 2005-02-16 | 2006-08-31 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US8338887B2 (en) | 2005-07-06 | 2012-12-25 | Infineon Technologies Ag | Buried gate transistor |
| US7385263B2 (en) * | 2006-05-02 | 2008-06-10 | Atmel Corporation | Low resistance integrated MOS structure |
| JP2008311301A (ja) * | 2007-06-12 | 2008-12-25 | Sanyo Electric Co Ltd | 絶縁ゲートバイポーラトランジスタ |
| EP2003694B1 (en) * | 2007-06-14 | 2011-11-23 | Denso Corporation | Semiconductor device |
| JP5417699B2 (ja) * | 2007-09-27 | 2014-02-19 | 富士電機株式会社 | Ｍｏｓ型半導体装置およびその製造方法 |
| JP5586887B2 (ja) * | 2009-07-21 | 2014-09-10 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| JP5687582B2 (ja) * | 2010-09-21 | 2015-03-18 | 株式会社東芝 | 半導体素子およびその製造方法 |
| JP5697569B2 (ja) * | 2011-09-24 | 2015-04-08 | トヨタ自動車株式会社 | 半導体装置 |
| KR101929478B1 (ko) * | 2012-04-30 | 2018-12-14 | 삼성전자주식회사 | 매립 채널 어레이를 갖는 반도체 소자 |
| JP6064366B2 (ja) * | 2012-05-18 | 2017-01-25 | 住友電気工業株式会社 | 半導体装置 |
| JP6170300B2 (ja) * | 2013-01-08 | 2017-07-26 | 住友化学株式会社 | 窒化物半導体デバイス |
| JP2015050336A (ja) * | 2013-09-02 | 2015-03-16 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6318973B2 (ja) * | 2014-08-20 | 2018-05-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP6405814B2 (ja) * | 2014-09-11 | 2018-10-17 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP6907233B2 (ja) * | 2016-02-02 | 2021-07-21 | アーベーベー・シュバイツ・アーゲーＡＢＢ Ｓｃｈｗｅｉｚ ＡＧ | パワー半導体デバイス |
| CN107706237B (zh) * | 2017-10-31 | 2024-03-29 | 珠海零边界集成电路有限公司 | 绝缘栅双极型晶体管器件及其制作方法、电力电子设备 |
| CN108493239A (zh) * | 2018-03-28 | 2018-09-04 | 珠海格力电器股份有限公司 | 绝缘栅双极型晶体管器件及其制作方法、电力电子设备 |
| CN111370485B (zh) * | 2018-12-25 | 2021-12-21 | 无锡华润上华科技有限公司 | 沟槽型垂直双扩散金属氧化物半导体场效应晶体管 |
| CN110707151B (zh) * | 2019-11-13 | 2023-04-07 | 江苏丽隽功率半导体有限公司 | 一种静电感应晶闸管及其制作方法 |
| JP2022016842A (ja) | 2020-07-13 | 2022-01-25 | 富士電機株式会社 | 半導体装置 |
| GB2607291B (en) * | 2021-05-31 | 2024-04-10 | Mqsemi Ag | Semiconductor device and method for designing thereof |
| JP2023045561A (ja) | 2021-09-22 | 2023-04-03 | 株式会社 日立パワーデバイス | 半導体装置および電力変換装置 |
| CN114050184A (zh) * | 2021-11-10 | 2022-02-15 | 安徽瑞迪微电子有限公司 | 低米勒电容功率器件及其制造方法 |
| JP2024048723A (ja) * | 2022-09-28 | 2024-04-09 | 株式会社 日立パワーデバイス | 半導体装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012214A1 (fr) * | 1997-08-29 | 1999-03-11 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur a grille isolee et procede de fabrication |
| JP2000156503A (ja) * | 1998-10-14 | 2000-06-06 | Internatl Rectifier Corp | Ｍｏｓゲートデバイスおよびその製造プロセス |
| JP2000299464A (ja) * | 1999-04-01 | 2000-10-24 | Intersil Corp | パワートレンチｍｏｓゲート装置およびその製造方法 |
| JP2000353805A (ja) * | 1999-05-19 | 2000-12-19 | Intersil Corp | 拡張されたトレンチ及びドーピング領域を有するｍｏｓゲートパワー素子及び、それを形成するプロセス |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07235672A (ja) * | 1994-02-21 | 1995-09-05 | Mitsubishi Electric Corp | 絶縁ゲート型半導体装置およびその製造方法 |
| US5998837A (en) * | 1995-06-02 | 1999-12-07 | Siliconix Incorporated | Trench-gated power MOSFET with protective diode having adjustable breakdown voltage |
| JP3489404B2 (ja) * | 1997-07-28 | 2004-01-19 | 株式会社豊田中央研究所 | 絶縁ゲート型半導体装置 |
| JP3533925B2 (ja) * | 1998-02-03 | 2004-06-07 | 日産自動車株式会社 | 半導体装置 |
| JP2000058823A (ja) * | 1998-08-13 | 2000-02-25 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6194741B1 (en) * | 1998-11-03 | 2001-02-27 | International Rectifier Corp. | MOSgated trench type power semiconductor with silicon carbide substrate and increased gate breakdown voltage and reduced on-resistance |
| AU2001267034A1 (en) * | 2000-06-16 | 2001-12-24 | Advanced Micro Devices Inc. | Buried inverted gate field-effect transistor (bigfet) |
| JP3524850B2 (ja) * | 2000-08-03 | 2004-05-10 | 三洋電機株式会社 | 絶縁ゲート型電界効果半導体装置 |
| JP2002100770A (ja) | 2000-09-22 | 2002-04-05 | Toshiba Corp | 絶縁ゲート型半導体装置 |
| EP1261036A3 (en) * | 2001-05-25 | 2004-07-28 | Kabushiki Kaisha Toshiba | Power MOSFET semiconductor device and method of manufacturing the same |
-
2002
- 2002-12-24 JP JP2002371308A patent/JP4604444B2/ja not_active Expired - Fee Related
-
2003
- 2003-12-05 EP EP03028131.5A patent/EP1434274B1/en not_active Expired - Lifetime
- 2003-12-11 US US10/732,350 patent/US7038275B2/en not_active Expired - Lifetime
- 2003-12-24 CN CNB2003101244113A patent/CN100350625C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012214A1 (fr) * | 1997-08-29 | 1999-03-11 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur a grille isolee et procede de fabrication |
| JP2000156503A (ja) * | 1998-10-14 | 2000-06-06 | Internatl Rectifier Corp | Ｍｏｓゲートデバイスおよびその製造プロセス |
| JP2000299464A (ja) * | 1999-04-01 | 2000-10-24 | Intersil Corp | パワートレンチｍｏｓゲート装置およびその製造方法 |
| JP2000353805A (ja) * | 1999-05-19 | 2000-12-19 | Intersil Corp | 拡張されたトレンチ及びドーピング領域を有するｍｏｓゲートパワー素子及び、それを形成するプロセス |
Also Published As
| Publication number | Publication date |
|---|---|
| US7038275B2 (en) | 2006-05-02 |
| CN1510761A (zh) | 2004-07-07 |
| JP2004207289A (ja) | 2004-07-22 |
| CN100350625C (zh) | 2007-11-21 |
| US20040119117A1 (en) | 2004-06-24 |
| EP1434274A3 (en) | 2005-12-14 |
| EP1434274A2 (en) | 2004-06-30 |
| EP1434274B1 (en) | 2014-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4604444B2 (ja) | 埋設ゲート型半導体装置 | |
| US8421148B2 (en) | Grid-UMOSFET with electric field shielding of gate oxide | |
| JP5528424B2 (ja) | 炭化珪素半導体装置 | |
| JP2606404B2 (ja) | 半導体装置 | |
| JP4085781B2 (ja) | 電界効果型半導体装置 | |
| JP5015488B2 (ja) | 半導体装置 | |
| JP2012169385A (ja) | 炭化珪素半導体装置 | |
| JP2012059841A (ja) | 半導体装置 | |
| JP2011023675A (ja) | 半導体装置及びその製造方法 | |
| JP6532549B2 (ja) | 半導体装置 | |
| JP2006210392A (ja) | 半導体装置およびその製造方法 | |
| WO2016052203A1 (ja) | 半導体装置 | |
| US11322607B2 (en) | Semiconductor device | |
| WO2012131768A1 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP3998454B2 (ja) | 電力用半導体装置 | |
| TWI741185B (zh) | 半導體裝置及半導體裝置之製造方法 | |
| JP2011071161A (ja) | 半導体素子及びその製造方法 | |
| JP6400202B2 (ja) | 電力用半導体装置 | |
| JP2000164859A (ja) | 半導体装置及びその製造方法 | |
| JP2941405B2 (ja) | 半導体装置 | |
| JP4082295B2 (ja) | 半導体装置 | |
| JP2002141505A (ja) | 電界効果トランジスタ | |
| JP6112141B2 (ja) | Ｍｏｓ型半導体装置およびｍｏｓ型半導体装置の製造方法 | |
| JP7439746B2 (ja) | 炭化珪素半導体装置 | |
| JP2019003966A (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050506 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071001 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090609 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100601 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100623 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100907 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100920 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4604444 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131015 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |