JP3489404B2 - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
- Publication number
- JP3489404B2 JP3489404B2 JP21713897A JP21713897A JP3489404B2 JP 3489404 B2 JP3489404 B2 JP 3489404B2 JP 21713897 A JP21713897 A JP 21713897A JP 21713897 A JP21713897 A JP 21713897A JP 3489404 B2 JP3489404 B2 JP 3489404B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor layer
- gate
- breakdown
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 102
- 230000015556 catabolic process Effects 0.000 claims description 70
- 210000000746 body region Anatomy 0.000 claims description 62
- 239000000758 substrate Substances 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 20
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 2
- 230000003071 parasitic effect Effects 0.000 description 24
- 238000000034 method Methods 0.000 description 11
- 230000001965 increasing effect Effects 0.000 description 7
- 238000012360 testing method Methods 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- TVZRAEYQIKYCPH-UHFFFAOYSA-N 3-(trimethylsilyl)propane-1-sulfonic acid Chemical compound C[Si](C)(C)CCCS(O)(=O)=O TVZRAEYQIKYCPH-UHFFFAOYSA-N 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置に関し、特に、パワーＭＯＳＦＥＴの高アバラン
シェ破壊耐量を実現する技術に関する。
体装置に関し、特に、パワーＭＯＳＦＥＴの高アバラン
シェ破壊耐量を実現する技術に関する。
【０００２】
【背景技術】パワーＭＯＳＦＥＴによってインダクタン
ス負荷を駆動する場合、スイッチオフ時のインダクタン
ス逆起電力でパワーＭＯＳＦＥＴが破壊に至るアバラン
シェ破壊がある。このアバランシェ破壊はパワーＭＯＳ
ＦＥＴに内在する寄生バイポーラトランジスタがブレー
クダウン電流により動作した場合に生ずる。
ス負荷を駆動する場合、スイッチオフ時のインダクタン
ス逆起電力でパワーＭＯＳＦＥＴが破壊に至るアバラン
シェ破壊がある。このアバランシェ破壊はパワーＭＯＳ
ＦＥＴに内在する寄生バイポーラトランジスタがブレー
クダウン電流により動作した場合に生ずる。
【０００３】図１０および図１１は、トレンチゲートを
有する縦型パワーＭＯＳＦＥＴの従来例を示し、図１０
はソース電極およびトレンチゲート上部の絶縁膜を省略
した状態で示す部分平面図であり、図１１は要部の部分
断面図である。
有する縦型パワーＭＯＳＦＥＴの従来例を示し、図１０
はソース電極およびトレンチゲート上部の絶縁膜を省略
した状態で示す部分平面図であり、図１１は要部の部分
断面図である。
【０００４】このパワーＭＯＳＦＥＴは、Ｎ+型半導体
基板１およびＮ-型エピタキシャル層２、Ｐ型ボディ層
３、Ｎ+型ソース領域４、ゲート絶縁膜５、ゲート電極
６、ソース電極７およびドレイン電極８を有している。
そして、ソース領域４には、島状に配置されたボディ層
３の露出部によってボディ層３のコンタクト領域９が形
成されている。図１１において、符号ＩONはオン電流を
示し、ＩBはオフ時に生ずるブレークダウン電流を示し
ている。また、符号Ｑは寄生ＮＰＮバイポーラトランジ
スタを、符号ＲBはボディ層３の寄生抵抗を示してい
る。
基板１およびＮ-型エピタキシャル層２、Ｐ型ボディ層
３、Ｎ+型ソース領域４、ゲート絶縁膜５、ゲート電極
６、ソース電極７およびドレイン電極８を有している。
そして、ソース領域４には、島状に配置されたボディ層
３の露出部によってボディ層３のコンタクト領域９が形
成されている。図１１において、符号ＩONはオン電流を
示し、ＩBはオフ時に生ずるブレークダウン電流を示し
ている。また、符号Ｑは寄生ＮＰＮバイポーラトランジ
スタを、符号ＲBはボディ層３の寄生抵抗を示してい
る。
【０００５】このＭＯＳＦＥＴにおいては、ＭＯＳＦＥ
Ｔがオンからオフに変化すると、インダクダンス負荷の
逆起電力に起因してブレークダウン電流ＩBが流れる。
ブレークダウン電流ＩBは、ドレイン電極８から、半導
体基板１、エピタキシャル層２、ボディ層３およびコン
タクト領域９を介してソース電極７にながれる。このと
き、ボディ層３の抵抗ＲBの両端に発生する電圧降下が
寄生バイポーラトランジスタＱのベース・エミッタ間電
圧（ＶBE）を越えると、寄生バイポーラトランジスタＱ
がオンし、過大なブレークダウン電流がトランジスタＱ
に集中して流れ、接合破壊やシリコンあるいは配線の溶
融が生じて、素子が破壊されることがある。
Ｔがオンからオフに変化すると、インダクダンス負荷の
逆起電力に起因してブレークダウン電流ＩBが流れる。
ブレークダウン電流ＩBは、ドレイン電極８から、半導
体基板１、エピタキシャル層２、ボディ層３およびコン
タクト領域９を介してソース電極７にながれる。このと
き、ボディ層３の抵抗ＲBの両端に発生する電圧降下が
寄生バイポーラトランジスタＱのベース・エミッタ間電
圧（ＶBE）を越えると、寄生バイポーラトランジスタＱ
がオンし、過大なブレークダウン電流がトランジスタＱ
に集中して流れ、接合破壊やシリコンあるいは配線の溶
融が生じて、素子が破壊されることがある。
【０００６】特に、パワーＭＯＳＦＥＴを自動車制御に
用いる場合には、車載用負荷はモータあるいはソレノイ
ドバルブ等のインダクダンス負荷が大半を占めるため、
インダクダンス逆起電力により生ずるアバランシェ破壊
を回避することは極めて重要となる。
用いる場合には、車載用負荷はモータあるいはソレノイ
ドバルブ等のインダクダンス負荷が大半を占めるため、
インダクダンス逆起電力により生ずるアバランシェ破壊
を回避することは極めて重要となる。
【０００７】これまで、このアバランシェ破壊現象を回
避するため、寄生バイポーラトランジスタの動作を抑制
する手法が取られてきた。具体的には、寄生バイポーラ
トランジスタのベース抵抗に相当するボディ層の抵抗を
低減させるため、たとえばＮチャネル型のパワーＭＯＳ
ＦＥＴにおいては、（ａ）隣り合ったゲート電極間の半
導体層に高濃度で深いＰ型の拡散領域を形成したり、あ
るいは（ｂ）ボディ層を深くする対策が取られていた。
避するため、寄生バイポーラトランジスタの動作を抑制
する手法が取られてきた。具体的には、寄生バイポーラ
トランジスタのベース抵抗に相当するボディ層の抵抗を
低減させるため、たとえばＮチャネル型のパワーＭＯＳ
ＦＥＴにおいては、（ａ）隣り合ったゲート電極間の半
導体層に高濃度で深いＰ型の拡散領域を形成したり、あ
るいは（ｂ）ボディ層を深くする対策が取られていた。
【０００８】
【発明が解決しようとする課題】従来の対策、すなわち
２つの隣り合ったゲート電極間に高濃度で深いＰ型拡散
領域を形成する手法（ａ）では、以下の問題点がある。
２つの隣り合ったゲート電極間に高濃度で深いＰ型拡散
領域を形成する手法（ａ）では、以下の問題点がある。
【０００９】（１）通常、Ｐ型拡散領域は、このＰ型拡
散領域より不純物濃度の高いＮ型のソース領域を囲むよ
うに形成されるため、ソース領域を構成するＮ型不純物
の横方向拡散を考慮して、十分なＰ型領域の面積を確保
する必要がある。このため、この手法（ａ）は、素子の
微細化を制限することとなり、パワーＭＯＳＦＥＴのオ
ン抵抗の低減を妨げる要因となっている。
散領域より不純物濃度の高いＮ型のソース領域を囲むよ
うに形成されるため、ソース領域を構成するＮ型不純物
の横方向拡散を考慮して、十分なＰ型領域の面積を確保
する必要がある。このため、この手法（ａ）は、素子の
微細化を制限することとなり、パワーＭＯＳＦＥＴのオ
ン抵抗の低減を妨げる要因となっている。
【００１０】（２）Ｐ型拡散領域の不純物がゲート電極
直近に形成されるチャネル領域まで拡散すると、パワー
ＭＯＳＦＥＴのしきい値電圧が高くなる。このため、こ
の手法（ａ）は、（１）と同様、素子の微細化を制限す
ることとなり、パワーＭＯＳＦＥＴのオン抵抗の低減を
妨げる要因となっている。
直近に形成されるチャネル領域まで拡散すると、パワー
ＭＯＳＦＥＴのしきい値電圧が高くなる。このため、こ
の手法（ａ）は、（１）と同様、素子の微細化を制限す
ることとなり、パワーＭＯＳＦＥＴのオン抵抗の低減を
妨げる要因となっている。
【００１１】また、ボディ層を深くする手法（ｂ）で
は、以下の問題がある。
は、以下の問題がある。
【００１２】（３）ボディ層は、その深さを大きくする
と、トレンチゲート構造を有する縦型パワーＭＯＳＦＥ
Ｔの場合、直接チャネル長の増大につながるため、チャ
ネル抵抗の増大すなわちオン抵抗の増大を招く。また、
プレーナ構造の縦型パワーＭＯＳＦＥＴの場合も、ボデ
ィ層を深くすると深さ方向とともに横方向へも広がるた
め、チャネル抵抗の増大すなわちオン抵抗の増大を招
く。
と、トレンチゲート構造を有する縦型パワーＭＯＳＦＥ
Ｔの場合、直接チャネル長の増大につながるため、チャ
ネル抵抗の増大すなわちオン抵抗の増大を招く。また、
プレーナ構造の縦型パワーＭＯＳＦＥＴの場合も、ボデ
ィ層を深くすると深さ方向とともに横方向へも広がるた
め、チャネル抵抗の増大すなわちオン抵抗の増大を招
く。
【００１３】このように、従来の構造では、オン抵抗の
低減と破壊耐量の増大はトレードオフの関係にあり、２
つの特性を十分に満たすことが困難であった。
低減と破壊耐量の増大はトレードオフの関係にあり、２
つの特性を十分に満たすことが困難であった。
【００１４】本発明の目的は、パワーＭＯＳＦＥＴ等の
オン抵抗を増加させることなく、高い破壊耐量を達成す
ることができる絶縁ゲート型半導体装置を提供すること
にある。
オン抵抗を増加させることなく、高い破壊耐量を達成す
ることができる絶縁ゲート型半導体装置を提供すること
にある。
【００１５】 本発明は、絶縁ゲートに印加する電圧に
よってチャネル形成領域におけるチャネルの形成または
非形成を制御する絶縁ゲート型半導体装置であって、半
導体基板と、前記半導体基板の表面に形成された第１導
電型の第１半導体層と、前記第１半導体層内に設けら
れ、ボディ領域を構成し、該ボディ領域の一部に前記チ
ャネル形成領域が形成される第２導電型の第２半導体層
と、前記第２半導体層の表面部に選択的に設けられ、ソ
ース領域を構成する第１導電型の第３半導体層と、少な
くとも前記第２半導体層の一部とゲート絶縁膜を介して
接続され、一の方向に間隔をおいて配列された複数のゲ
ート電極と、前記第２半導体層と電気的に接続される第
２導電型のコンタクト領域と、を含み、前記第２半導体
層は、ブレークダウン電流によって該第２半導体層で発
生する電圧降下量が該第２半導体層と前記第３半導体層
との接合電位より大きくなるように設定されて、ブレー
クダウン電流が均一に流れるように形成され、前記コン
タクト領域は、前記複数のゲート電極が配列された領域
外に形成され、かつ、各前記ゲート電極の前記一の方向
に沿った端部から所定間隔をおいて前記一の方向に沿っ
て形成されることを特徴とする。さらに、本発明は、絶
縁ゲートに印加する電圧によってチャネル形成領域にお
けるチャネルの形成または非形成を制御する絶縁ゲート
型半導体装置であって、半導体基板と、前記半導体基板
の表面に形成された第１導電型の第１半導体層と、前記
第１半導体層内に設けられ、ボディ領域を構成し、該ボ
ディ領域の一部に前記チャネル形成領域が形成される第
２導電型の第２半導体層と、前記第２半導体層の表面部
に選択的に設けられ、ソース領域を構成する第１導電型
の第３半導体層と、少なくとも前記第２半導体層の一部
とゲート絶縁膜を介して接続され、一の方向に間隔をお
いて配列された複数のゲート電極と、前記第２半導体層
と電気的に接続される第２導電型のコンタクト領域と、
を含み、前記第２半導体層は、ブレークダウン電流によ
って該第２半導体層で発生する電圧降下量が、該第２半
導体層と前記第３半導体層との接合電位より大きくなる
ように設定されて、ブレークダウン電流が均一に流れる
ように形成され、前記コンタクト領域は、前記複数のゲ
ート電極が配列された領域外に形成され、かつ、各前記
ゲート電極の前記一の方向に沿った端部と隣接して前記
一の方向に沿って形成されることを特徴とする。
よってチャネル形成領域におけるチャネルの形成または
非形成を制御する絶縁ゲート型半導体装置であって、半
導体基板と、前記半導体基板の表面に形成された第１導
電型の第１半導体層と、前記第１半導体層内に設けら
れ、ボディ領域を構成し、該ボディ領域の一部に前記チ
ャネル形成領域が形成される第２導電型の第２半導体層
と、前記第２半導体層の表面部に選択的に設けられ、ソ
ース領域を構成する第１導電型の第３半導体層と、少な
くとも前記第２半導体層の一部とゲート絶縁膜を介して
接続され、一の方向に間隔をおいて配列された複数のゲ
ート電極と、前記第２半導体層と電気的に接続される第
２導電型のコンタクト領域と、を含み、前記第２半導体
層は、ブレークダウン電流によって該第２半導体層で発
生する電圧降下量が該第２半導体層と前記第３半導体層
との接合電位より大きくなるように設定されて、ブレー
クダウン電流が均一に流れるように形成され、前記コン
タクト領域は、前記複数のゲート電極が配列された領域
外に形成され、かつ、各前記ゲート電極の前記一の方向
に沿った端部から所定間隔をおいて前記一の方向に沿っ
て形成されることを特徴とする。さらに、本発明は、絶
縁ゲートに印加する電圧によってチャネル形成領域にお
けるチャネルの形成または非形成を制御する絶縁ゲート
型半導体装置であって、半導体基板と、前記半導体基板
の表面に形成された第１導電型の第１半導体層と、前記
第１半導体層内に設けられ、ボディ領域を構成し、該ボ
ディ領域の一部に前記チャネル形成領域が形成される第
２導電型の第２半導体層と、前記第２半導体層の表面部
に選択的に設けられ、ソース領域を構成する第１導電型
の第３半導体層と、少なくとも前記第２半導体層の一部
とゲート絶縁膜を介して接続され、一の方向に間隔をお
いて配列された複数のゲート電極と、前記第２半導体層
と電気的に接続される第２導電型のコンタクト領域と、
を含み、前記第２半導体層は、ブレークダウン電流によ
って該第２半導体層で発生する電圧降下量が、該第２半
導体層と前記第３半導体層との接合電位より大きくなる
ように設定されて、ブレークダウン電流が均一に流れる
ように形成され、前記コンタクト領域は、前記複数のゲ
ート電極が配列された領域外に形成され、かつ、各前記
ゲート電極の前記一の方向に沿った端部と隣接して前記
一の方向に沿って形成されることを特徴とする。
【００１６】Ｌ負荷駆動時に発生するアバランシェ破壊
は、絶縁ゲート型半導体装置（たとえばパワーＭＯＳＦ
ＥＴ）に内在する寄生バイポーラトランジスタが動作す
ることによって生じるものであるが、より詳しくは、寄
生バイポーラトランジスタがパワーＭＯＳＦＥＴのチッ
プ内で不均一に動作し、その結果、寄生バイポーラトラ
ンジスタが動作した領域のみの耐圧が低下し、その領域
へ電流が集中するために破壊に至る現象である。
は、絶縁ゲート型半導体装置（たとえばパワーＭＯＳＦ
ＥＴ）に内在する寄生バイポーラトランジスタが動作す
ることによって生じるものであるが、より詳しくは、寄
生バイポーラトランジスタがパワーＭＯＳＦＥＴのチッ
プ内で不均一に動作し、その結果、寄生バイポーラトラ
ンジスタが動作した領域のみの耐圧が低下し、その領域
へ電流が集中するために破壊に至る現象である。
【００１７】先に述べたように、従来は高破壊耐量を実
現するため、パワーＭＯＳＦＥＴに内在する寄生バイポ
ーラトランジスタを動作させないような手法がとられて
きた。しかし、本発明では、従来の発想とは逆に、デバ
イス（チップ）全体で均一に寄生バイポーラトランジス
タを動作させることで、デバイス全体で耐圧を低下させ
ることにより電流集中現象を抑制し、高破壊耐量を実現
することができる。
現するため、パワーＭＯＳＦＥＴに内在する寄生バイポ
ーラトランジスタを動作させないような手法がとられて
きた。しかし、本発明では、従来の発想とは逆に、デバ
イス（チップ）全体で均一に寄生バイポーラトランジス
タを動作させることで、デバイス全体で耐圧を低下させ
ることにより電流集中現象を抑制し、高破壊耐量を実現
することができる。
【００１８】具体的には、本発明では、少なくともアク
ティブ領域にはボディ領域（第２半導体層）の電極取出
用のコンタクト領域を形成せず、アクティブ領域と異な
る部分でコンタクトを取る構造を有する。ここで、「ア
クティブ領域」とは、少なくともゲート電極が存在して
チャネル領域が形成されうる部分を全体的に含む領域を
意味する。
ティブ領域にはボディ領域（第２半導体層）の電極取出
用のコンタクト領域を形成せず、アクティブ領域と異な
る部分でコンタクトを取る構造を有する。ここで、「ア
クティブ領域」とは、少なくともゲート電極が存在して
チャネル領域が形成されうる部分を全体的に含む領域を
意味する。
【００１９】アクティブ領域と異なる部分でボディ領域
のコンタクトを取る構造としては、（ａ）非アクティブ
領域を介してボディ領域の電気的コンタクトを取る構
造、おおよび（ｂ）非アクティブ領域を介在せずに、ア
クティブ領域に隣接して電気的コンタクトを取る構造、
がある。
のコンタクトを取る構造としては、（ａ）非アクティブ
領域を介してボディ領域の電気的コンタクトを取る構
造、おおよび（ｂ）非アクティブ領域を介在せずに、ア
クティブ領域に隣接して電気的コンタクトを取る構造、
がある。
【００２０】つまり、ボディ領域を完全にフローティン
グ状態にすることはＤＣ的な耐圧を低下させ、またチャ
ネル領域の電位を不安定にしトランジスタ動作に支障を
きたすため、アクティブ領域から非アクティブ領域を介
して十分に離れた位置、例えばチップ周辺等で、あるい
はアクティブ領域と隣接した位置に、ボディ領域のため
のコンタクト領域（以下、これを「ボディコンタクト領
域」という）を形成し、ここでボディ領域の電気的コン
タクトを取る。
グ状態にすることはＤＣ的な耐圧を低下させ、またチャ
ネル領域の電位を不安定にしトランジスタ動作に支障を
きたすため、アクティブ領域から非アクティブ領域を介
して十分に離れた位置、例えばチップ周辺等で、あるい
はアクティブ領域と隣接した位置に、ボディ領域のため
のコンタクト領域（以下、これを「ボディコンタクト領
域」という）を形成し、ここでボディ領域の電気的コン
タクトを取る。
【００２１】Ｌ負荷を駆動する場合、スイッチオフの瞬
間にＬ負荷の逆起電力が発生し、パワーＭＯＳＦＥＴは
アバランシェブレークダウンを生じる。そして、このア
バランシェブレークダウンが発生する領域は、パワーＭ
ＯＳＦＥＴがオフする直前に電流が流れていたゲート電
極の近傍であることが、本願発明者らのシミュレーショ
ン等の検討から明らかになっている。
間にＬ負荷の逆起電力が発生し、パワーＭＯＳＦＥＴは
アバランシェブレークダウンを生じる。そして、このア
バランシェブレークダウンが発生する領域は、パワーＭ
ＯＳＦＥＴがオフする直前に電流が流れていたゲート電
極の近傍であることが、本願発明者らのシミュレーショ
ン等の検討から明らかになっている。
【００２２】つまり、ブレークダウン電流は、たとえば
図３に示すように、ソース領域の下に位置するボディ領
域を経由してボディコンタクト領域に到達する。このと
き、ブレークダウン電流が流れることにより発生する電
圧降下量ＶBは、ブレークダウン電流をＩB、ボディ領域
におけるアクティブ領域−ボディコンタクト領域間の領
域、すなわち非アクティブ領域の抵抗をＲBとすると、
「ＩB×ＲB」で表される。この電圧降下量ＶBが、ソー
ス領域とボディ領域とから形成される接合電位ＶC（通
常、室温で０．６〜０．７Ｖ程度）より大きくなると寄
生バイポーラトランジスタが動作し、耐圧の低下を生じ
る。そして、ブレークダウン電流は、ゲート電極が形成
されている領域（アクティブ領域）全てからボディコン
タクト領域に流れ込む。
図３に示すように、ソース領域の下に位置するボディ領
域を経由してボディコンタクト領域に到達する。このと
き、ブレークダウン電流が流れることにより発生する電
圧降下量ＶBは、ブレークダウン電流をＩB、ボディ領域
におけるアクティブ領域−ボディコンタクト領域間の領
域、すなわち非アクティブ領域の抵抗をＲBとすると、
「ＩB×ＲB」で表される。この電圧降下量ＶBが、ソー
ス領域とボディ領域とから形成される接合電位ＶC（通
常、室温で０．６〜０．７Ｖ程度）より大きくなると寄
生バイポーラトランジスタが動作し、耐圧の低下を生じ
る。そして、ブレークダウン電流は、ゲート電極が形成
されている領域（アクティブ領域）全てからボディコン
タクト領域に流れ込む。
【００２３】つまり、非アクティブ領域でのブレークダ
ウン電流で発生する電圧降下量ＶBがソース領域とボデ
ィ領域とから形成される接合電位ＶCより大きくなれ
ば、デバイス全体でほぼ同時に寄生バイポーラトランジ
スタが動作することになり、したがってデバイス全面で
均一にブレークダウンを生じることになる。その結果、
ブレークダウン電流の一部への集中による素子破壊を回
避できる。
ウン電流で発生する電圧降下量ＶBがソース領域とボデ
ィ領域とから形成される接合電位ＶCより大きくなれ
ば、デバイス全体でほぼ同時に寄生バイポーラトランジ
スタが動作することになり、したがってデバイス全面で
均一にブレークダウンを生じることになる。その結果、
ブレークダウン電流の一部への集中による素子破壊を回
避できる。
【００２４】また、本発明においては、ボディコンタク
ト領域は、前述したように、必ずしも非アクティブ領域
を介在させることなく、アクティブ領域に隣接して設け
てもよい。たとえば、図１３に示すように、寄生バイポ
ーラトランジスタをデバイス全体で均一に作動させるた
めの、ブレークダウン電流による電圧降下がアクティブ
領域で行われてもよい。
ト領域は、前述したように、必ずしも非アクティブ領域
を介在させることなく、アクティブ領域に隣接して設け
てもよい。たとえば、図１３に示すように、寄生バイポ
ーラトランジスタをデバイス全体で均一に作動させるた
めの、ブレークダウン電流による電圧降下がアクティブ
領域で行われてもよい。
【００２５】このように、本発明においては、寄生バイ
ポーラトランジスタを動作させるためのボディ領域にお
ける電圧降下量は、ソース領域−ボディ領域間の接合電
位より大きくなるように設定されることが重要である。
そして、前記電圧降下量は、主として、ボディ領域の不
純物濃度、深さ、およびブレークダウン電流が流れる方
向における長さなどに依存する。
ポーラトランジスタを動作させるためのボディ領域にお
ける電圧降下量は、ソース領域−ボディ領域間の接合電
位より大きくなるように設定されることが重要である。
そして、前記電圧降下量は、主として、ボディ領域の不
純物濃度、深さ、およびブレークダウン電流が流れる方
向における長さなどに依存する。
【００２６】本発明においては、前記非アクティブ領域
は、素子設計およびプロセスの点から、その表面が前記
ソース領域によって全面的に覆われていることが望まし
い。そして、もちろん、ブレークダウン電流が流れる際
の電圧降下時におけるデバイスの耐圧は、十分高く設定
される。
は、素子設計およびプロセスの点から、その表面が前記
ソース領域によって全面的に覆われていることが望まし
い。そして、もちろん、ブレークダウン電流が流れる際
の電圧降下時におけるデバイスの耐圧は、十分高く設定
される。
【００２７】また、前記ボディコンタクト領域は、ボデ
ィ領域に連続して形成された第２導電型の不純物を高濃
度で含む不純物拡散層から形成されることが望ましい。
ィ領域に連続して形成された第２導電型の不純物を高濃
度で含む不純物拡散層から形成されることが望ましい。
【００２８】
（１）第１の実施の形態
図１〜図３に、本発明をトレンチゲート構造を有する縦
型パワーＭＯＳＦＥＴに適用した例を図示する。図１
は、本実施の形態に係るＭＯＳＦＥＴ１００の部分平面
図であり、図２は、図１におけるＡ−Ａ線に沿った断面
斜視図であり、図３は、図２におけるＢ−Ｂ線に沿った
断面斜視図である。
型パワーＭＯＳＦＥＴに適用した例を図示する。図１
は、本実施の形態に係るＭＯＳＦＥＴ１００の部分平面
図であり、図２は、図１におけるＡ−Ａ線に沿った断面
斜視図であり、図３は、図２におけるＢ−Ｂ線に沿った
断面斜視図である。
【００２９】このＭＯＳＦＥＴ１００は、高濃度のＮ型
不純物を含むＮ+型半導体基板１２と、この半導体基板
１２上にたとえばエピタキシャル成長法によって形成さ
れた、低濃度のＮ型不純物を含むＮ-型半導体層１４と
を有する。これらの半導体基板１２および半導体層１４
によってドレイン領域１０が構成されている。そして、
前記Ｎ-型半導体層１４の上主面には、Ｐ型の不純物を
拡散することにより形成されたＰ型ボディ領域２０が形
成されている。さらに、このボディ領域２０の上主面に
は、高濃度のＮ型不純物を選択的に拡散することによっ
て形成されたソース領域３０が形成されている。そし
て、前記ソース領域３０、ボディ領域２０およびＮ-型
半導体層１４の一部に貫通して形成された複数のトレン
チゲート４０が、ストライプ状に配設されている。各ト
レンチゲート４０は、外側に位置するゲート絶縁膜４２
と、このゲート絶縁膜４２の内側に充填されたポリシリ
コンなどで構成されるゲート電極４４とから構成されて
いる。
不純物を含むＮ+型半導体基板１２と、この半導体基板
１２上にたとえばエピタキシャル成長法によって形成さ
れた、低濃度のＮ型不純物を含むＮ-型半導体層１４と
を有する。これらの半導体基板１２および半導体層１４
によってドレイン領域１０が構成されている。そして、
前記Ｎ-型半導体層１４の上主面には、Ｐ型の不純物を
拡散することにより形成されたＰ型ボディ領域２０が形
成されている。さらに、このボディ領域２０の上主面に
は、高濃度のＮ型不純物を選択的に拡散することによっ
て形成されたソース領域３０が形成されている。そし
て、前記ソース領域３０、ボディ領域２０およびＮ-型
半導体層１４の一部に貫通して形成された複数のトレン
チゲート４０が、ストライプ状に配設されている。各ト
レンチゲート４０は、外側に位置するゲート絶縁膜４２
と、このゲート絶縁膜４２の内側に充填されたポリシリ
コンなどで構成されるゲート電極４４とから構成されて
いる。
【００３０】本実施の形態において特徴的なことは、ボ
ディ領域２０の電気的コンタクトを取るためのボディコ
ンタクト領域５０が、トレンチゲート４０の端部より所
定間隔（Ｌ）だけ離れた位置に連続的に形成されている
点である。このように、トレンチゲート４０とボディコ
ンタクト領域５０とを隔てるための領域を、非アクティ
ブ領域７０と称する。そして、本実施の形態において
は、トレンチゲート４０が形成されたアクティブ領域６
０および非アクティブ領域７０の全面に亘ってソース領
域３０が形成され、この領域ではＰ型ボディ領域２０の
露出部分を有さない。
ディ領域２０の電気的コンタクトを取るためのボディコ
ンタクト領域５０が、トレンチゲート４０の端部より所
定間隔（Ｌ）だけ離れた位置に連続的に形成されている
点である。このように、トレンチゲート４０とボディコ
ンタクト領域５０とを隔てるための領域を、非アクティ
ブ領域７０と称する。そして、本実施の形態において
は、トレンチゲート４０が形成されたアクティブ領域６
０および非アクティブ領域７０の全面に亘ってソース領
域３０が形成され、この領域ではＰ型ボディ領域２０の
露出部分を有さない。
【００３１】前記非アクティブ領域７０は、少なくとも
以下の条件を満たす。すなわち、図３に示すように、非
アクティブ領域７０におけるＰ型ボディ領域２０の抵抗
をＲB、スイッチオフ時のブレークダウン電流の電流値
をＩBとすると、電圧降下量ＶBはＩB×ＲBで表される。
そして、この電圧降下量ＶBがＮ+型ソース領域３０とＰ
型ボディ領域２０との接合電位ＶC（通常、室温で０．
６〜０．７Ｖ程度）より大きく設定される。
以下の条件を満たす。すなわち、図３に示すように、非
アクティブ領域７０におけるＰ型ボディ領域２０の抵抗
をＲB、スイッチオフ時のブレークダウン電流の電流値
をＩBとすると、電圧降下量ＶBはＩB×ＲBで表される。
そして、この電圧降下量ＶBがＮ+型ソース領域３０とＰ
型ボディ領域２０との接合電位ＶC（通常、室温で０．
６〜０．７Ｖ程度）より大きく設定される。
【００３２】このような非アクティブ領域７０を設ける
ことにより、Ｌ負荷を駆動する場合、スイッチオフのと
きにＬ負荷の逆起電力により発生するブレークダウン電
流ＩBはデバイス全体で実質的に均一に流れることにな
り、電流の集中による素子破壊を回避できる。すなわ
ち、非アクティブ領域７０におけるブレークダウン電流
ＩBの最小の電圧降下量ＶBがソース領域３０とボディ領
域２０との接合電位ＶCより大きくなると、寄生バイポ
ーラトランジスタＱが同時に動作し、デバイス全体で耐
圧の低下を生ずる。そして、ブレークダウン電流は、ア
クティブ領域６０の全体からボディコンタクト領域５０
に向かって流れるため、デバイス全体で均一にブレーク
ダウン電流が流れることになる。
ことにより、Ｌ負荷を駆動する場合、スイッチオフのと
きにＬ負荷の逆起電力により発生するブレークダウン電
流ＩBはデバイス全体で実質的に均一に流れることにな
り、電流の集中による素子破壊を回避できる。すなわ
ち、非アクティブ領域７０におけるブレークダウン電流
ＩBの最小の電圧降下量ＶBがソース領域３０とボディ領
域２０との接合電位ＶCより大きくなると、寄生バイポ
ーラトランジスタＱが同時に動作し、デバイス全体で耐
圧の低下を生ずる。そして、ブレークダウン電流は、ア
クティブ領域６０の全体からボディコンタクト領域５０
に向かって流れるため、デバイス全体で均一にブレーク
ダウン電流が流れることになる。
【００３３】なお、スイッチオン時の動作は、一般的な
縦型パワーＭＯＳＦＥＴと同様である。すなわち、この
ＭＯＳＦＥＴ１００においては、ゲート電極４４に印加
される電圧を制御することによって、ボディ領域２０に
おいてチャネル領域が形成され、その結果、ソース領域
３０とドレイン領域１０とが導通され、縦方向にドレイ
ン電流ＩONが流れる。
縦型パワーＭＯＳＦＥＴと同様である。すなわち、この
ＭＯＳＦＥＴ１００においては、ゲート電極４４に印加
される電圧を制御することによって、ボディ領域２０に
おいてチャネル領域が形成され、その結果、ソース領域
３０とドレイン領域１０とが導通され、縦方向にドレイ
ン電流ＩONが流れる。
【００３４】以上のように、本実施の形態によれば、パ
ワーＭＯＳＦＥＴ１００においては、Ｌ負荷駆動時にデ
バイス（チップ）全体で均一かつ同時に寄生バイポーラ
トランジスタが動作するため、電流集中による素子破壊
を生ずることがなく、高破壊耐量を実現することがで
き、またオン抵抗を増加させることもない。
ワーＭＯＳＦＥＴ１００においては、Ｌ負荷駆動時にデ
バイス（チップ）全体で均一かつ同時に寄生バイポーラ
トランジスタが動作するため、電流集中による素子破壊
を生ずることがなく、高破壊耐量を実現することがで
き、またオン抵抗を増加させることもない。
【００３５】次に、本実施の形態においてアバランシェ
破壊耐量が向上することを確認するために行った、試験
結果について述べる。試験を行うに際しては、図５に示
す評価回路を用いた。また、試験時の負荷電流（Ｉ
Ｌ）、ゲート電圧（ＶG）およびドレイン−ソース電圧
（ＶDS）の過渡特性を図６に示す。
破壊耐量が向上することを確認するために行った、試験
結果について述べる。試験を行うに際しては、図５に示
す評価回路を用いた。また、試験時の負荷電流（Ｉ
Ｌ）、ゲート電圧（ＶG）およびドレイン−ソース電圧
（ＶDS）の過渡特性を図６に示す。
【００３６】この試験は、以下の方法によった。
【００３７】（１）所定の負荷電流が流れるように、ゲ
ートのオン時間を設定する。負荷電流は、ゲートのオン
時間に比例して単調増加する（図６参照）。
ートのオン時間を設定する。負荷電流は、ゲートのオン
時間に比例して単調増加する（図６参照）。
【００３８】（２）負荷電流が所定の値に達したら、ゲ
ートをオフする。
ートをオフする。
【００３９】（３）素子のターンオフ後（アバランシェ
ブレークダウンが終了した後）、素子の耐圧を測定し、
この値が所定の値より低ければ破壊したと判定する。
ブレークダウンが終了した後）、素子の耐圧を測定し、
この値が所定の値より低ければ破壊したと判定する。
【００４０】なお、アバランシェ耐量Ｅａは、次式で定
義されたものである。
義されたものである。
【００４１】
Ｅａ＝（１／２）ＬＩpeak 2（ＶDSS／（ＶDSS−ＶD））
ここで、Ｌ：負荷のインダクタンス
Ｉpeak：ターンオフ直前の負荷電流
ＶDSS：素子の耐圧
ＶD ：電源電圧
また、試験に用いたデバイスのチップサイズは、３ｍｍ
×３ｍｍである。
×３ｍｍである。
【００４２】同様に、図１０に示す、ボディコンタクト
領域９をゲート電極６間に形成した以外は、上記サンプ
ルと同様の構成を有する従来構造のＭＯＳＦＥＴについ
ても同様の測定を行った。これらの結果を合わせて図４
に示す。図４において、符号ａで示す点が本実施の形態
に係るデバイスの測定結果であり、符号ｂで示す点が従
来構造のデバイスの測定結果である。
領域９をゲート電極６間に形成した以外は、上記サンプ
ルと同様の構成を有する従来構造のＭＯＳＦＥＴについ
ても同様の測定を行った。これらの結果を合わせて図４
に示す。図４において、符号ａで示す点が本実施の形態
に係るデバイスの測定結果であり、符号ｂで示す点が従
来構造のデバイスの測定結果である。
【００４３】図４から、本実施の形態に係るデバイス
は、従来構造のデバイスに比べて、一桁以上高いアバラ
ンシェ破壊耐量を得られることが確認された。
は、従来構造のデバイスに比べて、一桁以上高いアバラ
ンシェ破壊耐量を得られることが確認された。
【００４４】（２）第２の実施の形態
図７は、本発明をプレーナ縦型パワーＭＯＳＦＥＴに適
用した例を示す断面斜視図である。
用した例を示す断面斜視図である。
【００４５】本実施の形態のＭＯＳＦＥＴ２００は、ゲ
ート電極の構造が異なる他は、前記第１の実施の形態と
基本的に同様の構成を有する。
ート電極の構造が異なる他は、前記第１の実施の形態と
基本的に同様の構成を有する。
【００４６】すなわち、このＭＯＳＦＥＴ２００は、高
濃度のＮ型不純物を含むＮ+型半導体基板１２、および
この半導体基板１２上に形成された、低濃度のＮ型不純
物を含むＮ-型半導体層１４からなるドレイン領域１０
と、前記Ｎ-型半導体層１４の上部に形成されたＰ型ボ
ディ領域２０と、このボディ領域２０の上面に形成され
たソース領域３０と、ゲート絶縁膜４２を介して形成さ
れたゲート電極４６とを有する。
濃度のＮ型不純物を含むＮ+型半導体基板１２、および
この半導体基板１２上に形成された、低濃度のＮ型不純
物を含むＮ-型半導体層１４からなるドレイン領域１０
と、前記Ｎ-型半導体層１４の上部に形成されたＰ型ボ
ディ領域２０と、このボディ領域２０の上面に形成され
たソース領域３０と、ゲート絶縁膜４２を介して形成さ
れたゲート電極４６とを有する。
【００４７】そして、ボディ領域２０の電気的コンタク
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
【００４８】このような非アクティブ領域７０を設ける
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、スイッチオン時の動作も、第１
の実施の形態と同様である。すなわち、このＭＯＳＦＥ
Ｔ２００においては、ゲート電極４６に印加される電圧
を制御することによって、ボディ領域２０においてチャ
ネル領域が形成され、ソース領域３０とドレイン領域１
０とが導通され、縦方向にドレイン電流ＩONが流れる。
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、スイッチオン時の動作も、第１
の実施の形態と同様である。すなわち、このＭＯＳＦＥ
Ｔ２００においては、ゲート電極４６に印加される電圧
を制御することによって、ボディ領域２０においてチャ
ネル領域が形成され、ソース領域３０とドレイン領域１
０とが導通され、縦方向にドレイン電流ＩONが流れる。
【００４９】以上のように、本実施の形態によれば、パ
ワーＭＯＳＦＥＴ２００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポ−ラトランジスタ
を動作することができ、電流集中による素子破壊を生じ
ることなく高破壊耐量を実現することができ、またオン
抵抗を増加させることもない。
ワーＭＯＳＦＥＴ２００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポ−ラトランジスタ
を動作することができ、電流集中による素子破壊を生じ
ることなく高破壊耐量を実現することができ、またオン
抵抗を増加させることもない。
【００５０】（３）第３の実施の形態
図８は、本発明をプレーナ横型パワーＭＯＳＦＥＴに適
用した例を示す断面斜視図である。
用した例を示す断面斜視図である。
【００５１】本実施の形態のＭＯＳＦＥＴ３００は、主
として、横型である点、およびゲート電極の構造が異な
る他は、前記第１の実施の形態と基本的に同様の構成を
有する。
として、横型である点、およびゲート電極の構造が異な
る他は、前記第１の実施の形態と基本的に同様の構成を
有する。
【００５２】すなわち、このＭＯＳＦＥＴ３００は、Ｐ
型の半導体基板１６と、この半導体基板１６上に形成さ
れた、低濃度のＮ型不純物を含みドリフト層として機能
するＮ-型半導体層１４と、前記Ｎ-型半導体層１４の上
部に形成されたＰ型ボディ領域２０と、このボディ領域
２０の上面に形成されたソース領域３０と、ゲート絶縁
膜４２を介して形成されたゲート電極４６と、前記Ｎ-
型半導体層１４の上部に形成されたドレイン領域１２と
を有する。そして、ソース領域３０とドレイン領域１８
とは、フィールド酸化膜８０によって絶縁分離されてい
る。
型の半導体基板１６と、この半導体基板１６上に形成さ
れた、低濃度のＮ型不純物を含みドリフト層として機能
するＮ-型半導体層１４と、前記Ｎ-型半導体層１４の上
部に形成されたＰ型ボディ領域２０と、このボディ領域
２０の上面に形成されたソース領域３０と、ゲート絶縁
膜４２を介して形成されたゲート電極４６と、前記Ｎ-
型半導体層１４の上部に形成されたドレイン領域１２と
を有する。そして、ソース領域３０とドレイン領域１８
とは、フィールド酸化膜８０によって絶縁分離されてい
る。
【００５３】そして、ボディ領域２０の電気的コンタク
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
【００５４】このような非アクティブ領域７０を設ける
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、このＭＯＳＦＥＴ３００におい
ては、スイッチオン時の動作は、ゲート電極４６に印加
される電圧を制御するこによって、ボディ領域２０にお
いてチャネル領域が形成され、ソース領域３０とドレイ
ン領域１８とが導通され、横方向にドレイン電流ＩONが
流れる。
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、このＭＯＳＦＥＴ３００におい
ては、スイッチオン時の動作は、ゲート電極４６に印加
される電圧を制御するこによって、ボディ領域２０にお
いてチャネル領域が形成され、ソース領域３０とドレイ
ン領域１８とが導通され、横方向にドレイン電流ＩONが
流れる。
【００５５】以上のように、本実施の形態によれば、パ
ワーＭＯＳＦＥＴ３００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポラトランジスタを
動作することができ、電流集中による素子破壊を生じる
ことなく高破壊耐量を実現することができ、またオン抵
抗を増加させることもない。
ワーＭＯＳＦＥＴ３００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポラトランジスタを
動作することができ、電流集中による素子破壊を生じる
ことなく高破壊耐量を実現することができ、またオン抵
抗を増加させることもない。
【００５６】（４）第４の実施の形態
図９は、本発明をプレーナアップドレイン縦型パワーＭ
ＯＳＦＥＴに適用した例を示す断面斜視図である。
ＯＳＦＥＴに適用した例を示す断面斜視図である。
【００５７】本実施の形態のＭＯＳＦＥＴ４００は、主
として、ゲート電極およびドレイン領域の構造が異なる
他は、前記第１の実施の形態と基本的に同様の構成を有
する。
として、ゲート電極およびドレイン領域の構造が異なる
他は、前記第１の実施の形態と基本的に同様の構成を有
する。
【００５８】すなわち、このＭＯＳＦＥＴ４００は、Ｐ
型の半導体基板１６と、この半導体基板１６上に形成さ
れた、低濃度のＮ型不純物を含みドリフト層として機能
するＮ-型半導体層１４と、前記Ｎ-型半導体層１４の上
部に形成されたＰ型ボディ領域２０と、このボディ領域
２０の上面に形成されたソース領域３０と、ゲート絶縁
膜４２を介して形成されたゲート電極４６と、前記Ｎ-
型半導体層１４の上部に形成されたドレイン領域１８と
を有する。そして、ソース領域３０とドレイン領域１８
とは、フィールド酸化膜８０によって絶縁分離されてい
る。また、本実施の形態のデバイスが前記第３の実施の
形態と異なるのは、ゲート電極４６の周囲がソース領域
３０によって囲まれた構造を有する点である。
型の半導体基板１６と、この半導体基板１６上に形成さ
れた、低濃度のＮ型不純物を含みドリフト層として機能
するＮ-型半導体層１４と、前記Ｎ-型半導体層１４の上
部に形成されたＰ型ボディ領域２０と、このボディ領域
２０の上面に形成されたソース領域３０と、ゲート絶縁
膜４２を介して形成されたゲート電極４６と、前記Ｎ-
型半導体層１４の上部に形成されたドレイン領域１８と
を有する。そして、ソース領域３０とドレイン領域１８
とは、フィールド酸化膜８０によって絶縁分離されてい
る。また、本実施の形態のデバイスが前記第３の実施の
形態と異なるのは、ゲート電極４６の周囲がソース領域
３０によって囲まれた構造を有する点である。
【００５９】そして、ボディ領域２０の電気的コンタク
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
トをとるためのボディコンタクト領域５０は、ゲート電
極４６の端部より所定間隔（Ｌ）だけ離れた位置に形成
されている。ゲート電極４６（アクティブ領域６０）と
ボディコンタクト領域５０とを隔てる非アクティブ領域
７０においては、前述した第１の実施の形態と同様に、
ボディ領域２０の最小の電圧降下量ＶBはＮ+型ソース領
域３０とＰ型ボディ領域２０との接合電位ＶCより大き
く設定されている。
【００６０】このような非アクティブ領域７０を設ける
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、このＭＯＳＦＥＴ４００におい
ては、スイッチオン時の動作は、ゲート電極４６に印加
される電圧を制御するこによって、ボディ領域２０にお
いてチャネル領域が形成され、ソース領域３０とドレイ
ン領域１０とが導通され、ボディ領域２０を迂回した状
態で縦−横−縦方向にドレイン電流ＩONが流れる。
ことにより、Ｌ負荷を駆動する場合、その逆起電力によ
り発生するブレークダウン電流はデバイス全体で均一に
流れることになり、電流集中による素子破壊を回避でき
る。その理由は、第１の実施の形態で述べたと同様であ
るので省略する。また、このＭＯＳＦＥＴ４００におい
ては、スイッチオン時の動作は、ゲート電極４６に印加
される電圧を制御するこによって、ボディ領域２０にお
いてチャネル領域が形成され、ソース領域３０とドレイ
ン領域１０とが導通され、ボディ領域２０を迂回した状
態で縦−横−縦方向にドレイン電流ＩONが流れる。
【００６１】以上のように、本実施の形態によれば、パ
ワーＭＯＳＦＥＴ４００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポ−ラトランジスタ
を動作することができ、電流集中による素子破壊を生じ
ることなく高破壊耐量を実現することができ、またオン
抵抗を増加させることもない。
ワーＭＯＳＦＥＴ４００において、Ｌ負荷駆動時にデバ
イス全体で均一かつ同時に寄生バイポ−ラトランジスタ
を動作することができ、電流集中による素子破壊を生じ
ることなく高破壊耐量を実現することができ、またオン
抵抗を増加させることもない。
【００６２】（５）第５の実施の形態
図１２および図１３に、本発明をトレンチゲート構造を
有する縦型パワーＭＯＳＦＥＴに適用した例を図示す
る。図１２は、本実施の形態の要部を模式的に示す断面
斜視図であり、図１３は、図１２におけるＣ−Ｃ線に沿
った断面斜視図である。
有する縦型パワーＭＯＳＦＥＴに適用した例を図示す
る。図１２は、本実施の形態の要部を模式的に示す断面
斜視図であり、図１３は、図１２におけるＣ−Ｃ線に沿
った断面斜視図である。
【００６３】このＭＯＳＦＥＴ５００は、アクティブ領
域６０とボディコンタクト領域５０との間に介在する非
アクティブ領域７０を有さない以外は、前記第１の実施
の形態と同様である。すなわち、高濃度のＮ型不純物を
含むＮ+型半導体基板１２と、この半導体基板１２上に
たとえばエピタキシャル成長法によって形成された、低
濃度のＮ型不純物を含むＮ-型半導体層１４とを有す
る。これらの半導体基板１２および半導体層１４によっ
てドレイン領域１０が構成されている。そして、前記Ｎ
-型半導体層１４の上主面には、Ｐ型の不純物を拡散す
ることにより形成されたＰ型ボディ領域２０が形成され
ている。さらに、このボディ領域２０の上主面には、高
濃度のＮ型不純物を選択的に拡散することによって形成
されたソース領域３０が形成されている。そして、前記
ソース領域３０、ボディ領域２０およびＮ-型半導体層
１４の一部に貫通して形成された複数のトレンチゲート
４０が、ストライプ状に配設されている。各トレンチゲ
ート４０は、外側に位置するゲート絶縁膜４２と、この
ゲート絶縁膜４２の内側に充填されたポリシリコンなど
で構成されるゲート電極４４とから構成されている。
域６０とボディコンタクト領域５０との間に介在する非
アクティブ領域７０を有さない以外は、前記第１の実施
の形態と同様である。すなわち、高濃度のＮ型不純物を
含むＮ+型半導体基板１２と、この半導体基板１２上に
たとえばエピタキシャル成長法によって形成された、低
濃度のＮ型不純物を含むＮ-型半導体層１４とを有す
る。これらの半導体基板１２および半導体層１４によっ
てドレイン領域１０が構成されている。そして、前記Ｎ
-型半導体層１４の上主面には、Ｐ型の不純物を拡散す
ることにより形成されたＰ型ボディ領域２０が形成され
ている。さらに、このボディ領域２０の上主面には、高
濃度のＮ型不純物を選択的に拡散することによって形成
されたソース領域３０が形成されている。そして、前記
ソース領域３０、ボディ領域２０およびＮ-型半導体層
１４の一部に貫通して形成された複数のトレンチゲート
４０が、ストライプ状に配設されている。各トレンチゲ
ート４０は、外側に位置するゲート絶縁膜４２と、この
ゲート絶縁膜４２の内側に充填されたポリシリコンなど
で構成されるゲート電極４４とから構成されている。
【００６４】本実施の形態において特徴的なことは、ボ
ディ領域２０の電気的コンタクトを取るためのボディコ
ンタクト領域５０が、アクティブ領域６０に接して形成
されている点である。そして、本実施の形態では、少な
くとも以下の条件を満たす。すなわち、図１３に示すよ
うに、ボディコンタクト領域５０に接するボディ領域２
０における、寄生バイポーラトランジスタをオンするた
めの領域（以下、これを「電圧降下領域」と称する）に
おける抵抗をＲB、スイッチオフ時のブレークダウン電
流の電流値をＩBとすると、電圧降下領域２２での電圧
降下量ＶBはＩB×ＲBで表される。そして、この電圧降
下量ＶBがＮ+型ソース領域３０とＰ型ボディ領域２０と
の接合電位ＶCより大きく設定される。
ディ領域２０の電気的コンタクトを取るためのボディコ
ンタクト領域５０が、アクティブ領域６０に接して形成
されている点である。そして、本実施の形態では、少な
くとも以下の条件を満たす。すなわち、図１３に示すよ
うに、ボディコンタクト領域５０に接するボディ領域２
０における、寄生バイポーラトランジスタをオンするた
めの領域（以下、これを「電圧降下領域」と称する）に
おける抵抗をＲB、スイッチオフ時のブレークダウン電
流の電流値をＩBとすると、電圧降下領域２２での電圧
降下量ＶBはＩB×ＲBで表される。そして、この電圧降
下量ＶBがＮ+型ソース領域３０とＰ型ボディ領域２０と
の接合電位ＶCより大きく設定される。
【００６５】このような電圧降下領域２２を設けること
により、Ｌ負荷を駆動する場合、スイッチオフのときに
Ｌ負荷の逆起電力により発生するブレークダウン電流Ｉ
Bはデバイス全体で実質的に均一に流れることになり、
電流の集中による素子破壊を回避できる。すなわち、電
圧降下領域２２におけるブレークダウン電流ＩBの最小
の電圧降下量ＶBがソース領域３０とボディ領域２０と
の接合電位ＶCより大きくなると、寄生バイポーラトラ
ンジスタがほぼ同時に動作し、デバイス全体で耐圧の低
下を生ずる。そして、ブレークダウン電流は、アクティ
ブ領域６０の全体からボディコンタクト領域５０に向か
って流れるため、デバイス全体で均一にブレークダウン
電流が流れることになる。
により、Ｌ負荷を駆動する場合、スイッチオフのときに
Ｌ負荷の逆起電力により発生するブレークダウン電流Ｉ
Bはデバイス全体で実質的に均一に流れることになり、
電流の集中による素子破壊を回避できる。すなわち、電
圧降下領域２２におけるブレークダウン電流ＩBの最小
の電圧降下量ＶBがソース領域３０とボディ領域２０と
の接合電位ＶCより大きくなると、寄生バイポーラトラ
ンジスタがほぼ同時に動作し、デバイス全体で耐圧の低
下を生ずる。そして、ブレークダウン電流は、アクティ
ブ領域６０の全体からボディコンタクト領域５０に向か
って流れるため、デバイス全体で均一にブレークダウン
電流が流れることになる。
【００６６】なお、スイッチオン時の動作は、一般的な
縦型パワーＭＯＳＦＥＴと同様である。すなわち、この
ＭＯＳＦＥＴ５００においては、ゲート電極４４に印加
される電圧を制御することによって、ボディ領域２０に
おいてチャネル領域が形成され、その結果、ソース領域
３０とドレイン領域１０とが導通され、縦方向にドレイ
ン電流ＩONが流れる。
縦型パワーＭＯＳＦＥＴと同様である。すなわち、この
ＭＯＳＦＥＴ５００においては、ゲート電極４４に印加
される電圧を制御することによって、ボディ領域２０に
おいてチャネル領域が形成され、その結果、ソース領域
３０とドレイン領域１０とが導通され、縦方向にドレイ
ン電流ＩONが流れる。
【００６７】以上のように、本実施の形態によれば、パ
ワーＭＯＳＦＥＴ５００においては、Ｌ負荷駆動時にデ
バイス（チップ）全体で均一かつ同時に寄生バイポーラ
トランジスタが動作するため、電流集中による素子破壊
を生ずることがなく、高破壊耐量を実現することがで
き、またオン抵抗を増加させることもない。
ワーＭＯＳＦＥＴ５００においては、Ｌ負荷駆動時にデ
バイス（チップ）全体で均一かつ同時に寄生バイポーラ
トランジスタが動作するため、電流集中による素子破壊
を生ずることがなく、高破壊耐量を実現することがで
き、またオン抵抗を増加させることもない。
【００６８】以上、本発明の代表的な実施の形態につい
て述べたが、本発明はこれらに限定されず、他の構造の
ＭＯＳ型半導体デバイスに適用できる。
て述べたが、本発明はこれらに限定されず、他の構造の
ＭＯＳ型半導体デバイスに適用できる。
【００６９】また、前述した実施の形態では、ボディ領
域の表面にソース領域を形成することにより、ボディ領
域を露出しない構成としたが、この構成に限定されな
い。たとえば、ボディ領域の表面を絶縁膜などの他の層
で覆うなどの構造であってもよい。また、ボディコンタ
クト領域は、半導体層に高濃度の不純物をドープした層
で形成したが、これに限定されず、他のコンタクト構造
であってもよい。
域の表面にソース領域を形成することにより、ボディ領
域を露出しない構成としたが、この構成に限定されな
い。たとえば、ボディ領域の表面を絶縁膜などの他の層
で覆うなどの構造であってもよい。また、ボディコンタ
クト領域は、半導体層に高濃度の不純物をドープした層
で形成したが、これに限定されず、他のコンタクト構造
であってもよい。
【００７０】さらに、前述した実施の形態では、Ｎチャ
ネル型の半導体装置について述べたが、Ｐチャネル型の
半導体装置にも同様に適用できる。
ネル型の半導体装置について述べたが、Ｐチャネル型の
半導体装置にも同様に適用できる。
【００７１】
【図１】本発明に係る第１の実施の形態のパワーＭＯＳ
ＦＥＴの部分平面図である。
ＦＥＴの部分平面図である。
【図２】図１におけるＡ−Ａ線に沿った断面斜視図であ
る。
る。
【図３】図２のＢ−Ｂに沿った断面斜視図である。
【図４】第１の実施の形態に係るデバイスおよび従来構
造のデバイスについて測定したアバランシェ破壊耐量の
試験結果を示す図である。
造のデバイスについて測定したアバランシェ破壊耐量の
試験結果を示す図である。
【図５】図４に示すアバランシェ破壊耐量の試験に用い
られた評価回路である。
られた評価回路である。
【図６】図４に示すアバランシェ破壊耐量の試験におけ
る負荷電流および素子電圧の過渡特性を示す図である。
る負荷電流および素子電圧の過渡特性を示す図である。
【図７】本発明に係る第２の実施の形態のプレーナ縦型
パワーＭＯＳＦＥＴの要部を概略的に示す断面斜視図で
ある。
パワーＭＯＳＦＥＴの要部を概略的に示す断面斜視図で
ある。
【図８】本発明に係る第３の実施の形態のプレーナ横型
パワーＭＯＳＦＥＴを概略的に示す断面斜視図である。
パワーＭＯＳＦＥＴを概略的に示す断面斜視図である。
【図９】本発明に係る第４の実施の形態のプレーナアッ
プドレイン縦型パワーＭＯＳＦＥＴを概略的に示す断面
斜視図である。
プドレイン縦型パワーＭＯＳＦＥＴを概略的に示す断面
斜視図である。
【図１０】従来のトレンチゲート構造を有する縦型パワ
ーＭＯＳＦＥＴの部分平面図である。
ーＭＯＳＦＥＴの部分平面図である。
【図１１】図１０に示すＭＯＳＦＥＴの要部の断面図で
ある。
ある。
【図１２】本発明に係る第５の実施の形態のパワーＭＯ
ＳＦＥＴの断面斜視図である。
ＳＦＥＴの断面斜視図である。
【図１３】図１２のＣ−Ｃ線に沿った断面斜視図であ
る。
る。
１０，１８ ドレイン領域
１２ Ｎ+型半導体基板
１４ Ｎ-型半導体層
２０ ボディ領域
２２ 電圧降下領域
３０ ソース領域
４０ トレンチゲート
４２ ゲート絶縁膜
４４ ゲート電極
５０ ボディコンタクト領域
６０ アクティブ領域
７０ 非アクティブ領域
１００，２００，３００，４００，５００ パワーＭＯ
ＳＦＥＴ
ＳＦＥＴ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 上杉 勉
愛知県愛知郡長久手町大字長湫字横道41
番地の１ 株式会社豊田中央研究所内
(56)参考文献 特開 平８−204190（ＪＰ，Ａ)
特開 平８−70121（ＪＰ，Ａ)
特開 平６−45612（ＪＰ，Ａ)
特開 平３−232276（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
Claims (3)
- 【請求項１】 絶縁ゲートに印加する電圧によってチャ
ネル形成領域におけるチャネルの形成または非形成を制
御する絶縁ゲート型半導体装置であって、 半導体基板と、 前記半導体基板の表面に形成された第１導電型の第１半
導体層と、 前記第１半導体層内に設けられ、ボディ領域を構成し、
該ボディ領域の一部に前記チャネル形成領域が形成され
る第２導電型の第２半導体層と、 前記第２半導体層の表面部に選択的に設けられ、ソース
領域を構成する第１導電型の第３半導体層と、 少なくとも前記第２半導体層の一部とゲート絶縁膜を介
して接続され、一の方向に間隔をおいて配列された複数
のゲート電極と、 前記第２半導体層と電気的に接続される第２導電型のコ
ンタクト領域と、を含み、前記第２半導体層は、ブレークダウン電流によって該第
２半導体層で発生する電圧降下量が該第２半導体層と前
記第３半導体層との接合電位より大きくなるように設定
されて、ブレークダウン電流が均一に流れるように形成
され、 前記コンタクト領域は、前記複数のゲート電極が配列さ
れた領域外に形成され、かつ、各前記ゲート電極の前記
一の方向に沿った端部から所定間隔をおいて前記一の方
向に沿って形成される ことを特徴とする絶縁ゲート型半
導体装置。 - 【請求項２】 絶縁ゲートに印加する電圧によってチャ
ネル形成領域におけるチャネルの形成または非形成を制
御する絶縁ゲート型半導体装置であって、 半導体基板と、 前記半導体基板の表面に形成された第１導電型の第１半
導体層と、 前記第１半導体層内に設けられ、ボディ領域を構成し、
該ボディ領域の一部に前記チャネル形成領域が形成され
る第２導電型の第２半導体層と、 前記第２半導体層の表面部に選択的に設けられ、ソース
領域を構成する第１導電型の第３半導体層と、 少なくとも前記第２半導体層の一部とゲート絶縁膜を介
して接続され、一の方向に間隔をおいて配列された複数
のゲート電極と、 前記第２半導体層と電気的に接続される第２導電型のコ
ンタクト領域と、を含み、前記第２半導体層は、ブレークダウン電流によって該第
２半導体層で発生する電圧降下量が該第２半導体層と前
記第３半導体層との接合電位より大きくなるように設定
されて、ブレークダウン電流が均一に流れるように形成
され、 前記コンタクト領域は、前記複数のゲート電極が配列さ
れた領域外に形成され、かつ、各前記ゲート電極の前記
一の方向に沿った端部と隣接して前記一の方向に沿って
形成される ことを特徴とする絶縁ゲート型半導体装置。 - 【請求項３】 請求項１または２において、 前記コンタクト領域は、前記第２半導体層よりも高濃度
の不純物を含むことを特徴とする絶縁ゲート型半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21713897A JP3489404B2 (ja) | 1997-07-28 | 1997-07-28 | 絶縁ゲート型半導体装置 |
| US09/122,800 US6060731A (en) | 1997-07-28 | 1998-07-27 | Insulated-gate semiconductor device having a contact region in electrical contact with a body region and a source region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21713897A JP3489404B2 (ja) | 1997-07-28 | 1997-07-28 | 絶縁ゲート型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1145998A JPH1145998A (ja) | 1999-02-16 |
| JP3489404B2 true JP3489404B2 (ja) | 2004-01-19 |
Family
ID=16699459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21713897A Expired - Fee Related JP3489404B2 (ja) | 1997-07-28 | 1997-07-28 | 絶縁ゲート型半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060731A (ja) |
| JP (1) | JP3489404B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4371521B2 (ja) * | 2000-03-06 | 2009-11-25 | 株式会社東芝 | 電力用半導体素子およびその製造方法 |
| US6642577B2 (en) * | 2000-03-16 | 2003-11-04 | Denso Corporation | Semiconductor device including power MOSFET and peripheral device and method for manufacturing the same |
| US6730962B2 (en) * | 2001-12-07 | 2004-05-04 | Texas Instruments Incorporated | Method of manufacturing and structure of semiconductor device with field oxide structure |
| JP4676125B2 (ja) * | 2002-07-03 | 2011-04-27 | ルネサスエレクトロニクス株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
| JP4604444B2 (ja) * | 2002-12-24 | 2011-01-05 | トヨタ自動車株式会社 | 埋設ゲート型半導体装置 |
| US7193268B2 (en) | 2005-01-13 | 2007-03-20 | Shindengen Electric Manufacturing Co., Ltd | Semiconductor device |
| TWI267984B (en) * | 2005-12-07 | 2006-12-01 | Richtek Technology Corp | Lateral DMOS device insensitive to the corner oxide |
| JP4944847B2 (ja) * | 2008-07-22 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | トレンチゲート型絶縁ゲートバイポーラトランジスタ |
| JP2012204563A (ja) * | 2011-03-25 | 2012-10-22 | Toshiba Corp | 半導体素子及び半導体素子の製造方法 |
| JP6318973B2 (ja) * | 2014-08-20 | 2018-05-09 | 住友電気工業株式会社 | 炭化珪素半導体装置 |
| JP6907233B2 (ja) | 2016-02-02 | 2021-07-21 | アーベーベー・シュバイツ・アーゲーＡＢＢ Ｓｃｈｗｅｉｚ ＡＧ | パワー半導体デバイス |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58137254A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JP3093649B2 (ja) * | 1996-09-05 | 2000-10-03 | 九州日本電気株式会社 | 不揮発性半導体メモリ装置 |
-
1997
- 1997-07-28 JP JP21713897A patent/JP3489404B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-27 US US09/122,800 patent/US6060731A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6060731A (en) | 2000-05-09 |
| JPH1145998A (ja) | 1999-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4129306B2 (ja) | 電界効果によって制御可能な縦形半導体デバイス及びその製造方法 | |
| US5731603A (en) | Lateral IGBT | |
| US5589405A (en) | Method for fabricating VDMOS transistor with improved breakdown characteristics | |
| US5614751A (en) | Edge termination structure for power MOSFET | |
| JP3395473B2 (ja) | 横型トレンチｍｉｓｆｅｔおよびその製造方法 | |
| US6242787B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2932429B2 (ja) | Ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| US7417282B2 (en) | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode | |
| US5057884A (en) | Semiconductor device having a structure which makes parasitic transistor hard to operate | |
| JPS63314869A (ja) | 高電圧ｍｏｓトランジスタ | |
| JP3209091B2 (ja) | 絶縁ゲートバイポーラトランジスタを備えた半導体装置 | |
| JP3219045B2 (ja) | 縦型ｍｉｓｆｅｔの製造方法 | |
| US7173308B2 (en) | Lateral short-channel DMOS, method for manufacturing same and semiconductor device | |
| JP4488660B2 (ja) | Ｍｏｓ電界効果トランジスタ | |
| JP3489404B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2000077663A (ja) | 電界効果型半導体装置 | |
| US5874767A (en) | Semiconductor device including a lateral power device | |
| US6563193B1 (en) | Semiconductor device | |
| JP2937185B2 (ja) | 高破壊耐量ｍｏｓ型半導体装置 | |
| JP2000031471A (ja) | Ｍｏｓｆｅｔ構成素子 | |
| JPH05218438A (ja) | 電力スイッチング用ｍｏｓトランジスタ | |
| KR20070084612A (ko) | 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP4175750B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPH1174517A (ja) | 半導体装置 | |
| JP3293603B2 (ja) | 電力用半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030311 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20031007 |
|
| LAPS | Cancellation because of no payment of annual fees |