JP3533925B2

JP3533925B2 - 半導体装置

Info

Publication number: JP3533925B2
Application number: JP02220998A
Authority: JP
Inventors: 林　　哲也; 善則村上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1998-02-03
Filing date: 1998-02-03
Publication date: 2004-06-07
Anticipated expiration: 2018-02-03
Also published as: JPH11220125A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラ型でノ
ーマリ・オフ型の縦型パワー素子に関する。

【０００２】

【従来の技術】本発明の背景となる従来技術として本出
願人が以前に出願した特開平６−２５２４０８号公報を
引用する。図８〜図１１は前記公報から引用した半導体
装置の構造図である。なお、図中番号および部位の名称
などは説明のため適宜変更して記載する。図８は基本構
造を示す斜視図、図９は図８の前面と同じ部分を示す断
面図、図１０は図８の上面と同じ部分を示す表面図、図
１１は図８の側面と同じ断面図である。また、図１０の
表面図中の線分Ａ−Ａに沿って紙面に垂直に切った断面
図が図９に相当し、同じく線分Ｂ−Ｂに沿って切った断
面図が図１１に相当する。なお、図１０および図１１は
ともに図８に示した基本構造の４単位分を示している。

【０００３】上記の図中、番号５１はｎ+型の基板領
域、５２はｎ型のドレイン領域、５３はｎ+型のソース
領域、５４はＭＯＳ型電極、５５は絶縁膜である。ＭＯ
Ｓ型電極５４は高濃度のｐ+型ポリシリコンよりなる。
６１はドレイン電極で、基板領域５１とオーミックコン
タクトしている。また、図９、図１１に示した６３はソ
ース電極で、ソース領域５３およびＭＯＳ型電極５４と
オーミックコンタクトしている。すなわち、ＭＯＳ型電
極５４はソース電位に固定されている。よって、このＭ
ＯＳ型電極５４と絶縁膜５５を合わせて「固定電位絶縁
電極」５６と呼ぶ。この固定電位絶縁電極の断面構造は
図９に示すように例えば「Ｕ」の字のように側壁がほぼ
垂直な溝の中に形成されている。

【０００４】さらに図９において、ドレイン領域５２中
の固定電位絶縁電極５６の間に挟まれた部分をチャネル
領域５７と呼ぶ。また、チャネル領域内で対向する２つ
の固定電位絶縁電極間の距離を「チャネル厚みＨ」と呼
び、ソース領域３から固定電位絶縁電極６の底部までの
距離を「チャネル長Ｌ」と呼ぶことにする。このチャネ
ル長Ｌはチャネル厚みＨの２乃至３倍以上と設定してあ
る。この条件により、チャネル領域７の遮断状態はアバ
ランシェ降伏条件まで保たれる。

【０００５】さらに、図８ならびに図１１に示すよう
に、絶縁膜５５に接してソース領域５３とは離れたとこ
ろに、ｐ型のゲート領域５８が存在する。図１１中、６
８はこのゲート領域５８とオーミックコンタクトする電
極で「ゲート電極」と呼ぶ。なお、６０は層間絶縁膜で
ある。また、図１１中の「破線」は図８との関係から分
かるように紙面の奥行き方向にある固定電位絶縁電極５
６の存在を示したものである。また、図１０中の５９は
ゲート電極６８がゲート領域５８とオーミックコンタク
トするゲートコンタクトホールである。

【０００６】上記の半導体装置は、ゲート電流値によっ
てドレイン電流が制御される電流制御型の半導体装置で
あり、ゲート電極が接地されているとき遮断状態にな
る、いわゆるノーマリ・オフ型の素子である。

【０００７】

【発明が解決しようとする課題】電流制御型の半導体装
置の特性を示す一つ指標として、「ドレイン電流値／ゲ
ート電流値」の比、所謂「電流増幅率」がある。制御の
簡便さからすると電流増幅率は大きいほうが、すなわ
ち、同じドレイン電流値を流すために必要なゲート電流
値は小さいほうが望ましい。ゲート電流の成分は、
（１）ｐ型のゲート領域５８からｎ型領域へ注入された
正孔電流と、（２）ｎ+型のソース領域５３からｐ型の
ゲート領域５８へ飛び込む電子電流とからなる。さら
に、前者（１）は、（１ａ）高水準注入状態のドレイン
領域５２の中で対消滅する成分と、（１ｂ）ｎ+型のソ
ース領域５３に飛び込んで消滅する成分に分類できる。
電流増幅率を向上させるためには、これら３種類の成分
を抑制する必要がある。

【０００８】この半導体装置をスイッチングデバイスと
して扱うことを考えると、前記（１ａ）の成分は、ドレ
イン電流密度が数十Ａ／ｃｍ²以上の高電流モードにお
いては、支配的ではない。そして前記（１ｂ）の成分を
抑制するためには、ｎ+型のソース領域５３のサイズを
小さくすればよい。これは比較的簡単に実現可能であ
り、図１１などでもソース領域５３を小さく形成した図
を示している。

【０００９】前記（２）の成分を抑制するためには、ｐ
型のゲート領域５８のサイズを小さくすればよいが、こ
れには限界があった。すなわち、図８〜図１１に示した
従来例では、上述した遮断状態を実現すべく「チャネル
厚みＨ」に相当する固定電位絶縁電極５６同士の間隔
は、素子特性を向上させるため、フォト装置で実現可能
な最小パターンサイズで形成することになる。そのた
め、ソース電極６３と同電位の固定電位絶縁電極５６同
士の間隙に、ゲート領域５８とゲート電極６８とを接続
するゲートコンタクトホール５９を形成することはでき
ない。そこで、図１０などに示すようにゲートコンタク
トホール５９を形成する領域の部分だけ固定電位絶縁電
極５６を途切れさせなければならず、固定電位絶縁電極
５６に端部が生じる。このゲートコンタクトホール５９
を前記と同様に必要最小限のサイズとしても、コンタク
トホール５９と固定電位絶縁電極５６との距離を上記の
最小単位は空けなければならない。したがって対面する
固定電位絶縁電極５６の端部同士は図１１の中央部に示
すように、比較的離れてしまう。そのため、これだけの
構造では遮断状態におけるドレイン電界がこの固定電位
絶縁電極５６の端部に集中し、素子耐圧が劣化してしま
うという問題がある。

【００１０】これを防ぐためには、素子の遮断状態にお
いてドレイン電圧が上昇してドレイン領域５２内に強い
電界が発生しても、固定電位絶縁電極５６の端部に電界
がかからない程度に深く濃いゲート領域５８を形成し
て、固定電位絶縁電極５６の端部を覆うようにする必要
があった。しかし、そうすることによりゲート領域５８
は横方向にも広がってしまい、ゲート領域５８が大きく
なってしまう。したがってゲート領域５８のサイズを小
さくして、前記（２）のゲート電流の成分、すなわち導
通状態においてゲート領域５８に飛び込む電子電流を抑
制するには限界がある、という問題があった。

【００１１】本発明は上記のような問題点に着目し、素
子の耐圧を維持しつつ、電流増幅率の高い半導体装置を
提供することを目的としている。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
め、本発明においては特許請求項の範囲に記載するよう
な構成をとる。すなわち、請求項１に記載の発明におい
ては、ドレイン領域である一導電型（たとえばｎ型）の
半導体基体の一主面に接して同一導電型（ここではｎ
型）のソース領域を有し、前記主面に接して前記ソース
領域を挟み込むように配置された第一の溝を複数個有す
る。前記ソース領域を挟み込むためには一般には２つの
溝が必要だが、コの字型の一個の溝で挟んでもよい。ま
た、前記第一の溝の内部には第一の絶縁膜によって前記
ドレイン領域と絶縁され、かつ、前記ソース領域と同電
位に保たれた第一の絶縁電極（例えば後記図１の固定電
位絶縁電極５６に相当）を有し、この第一の絶縁電極は
前記第一の絶縁膜を介して隣接する前記ドレイン領域に
空乏領域を形成するような仕事関数の導電性材料（たと
えばｐ型ポリシリコン）から成る。そして、前記ソース
領域に接する前記ドレイン領域の一部であって、前記第
一の絶縁電極によって挟み込まれたチャネル領域を有
し、前記チャネル領域には前記第一の絶縁電極の周囲に
形成された前記空乏領域によって多数キャリア（ここで
は伝導電子）の移動を阻止するポテンシャル障壁が形成
されている。さらに、遮断状態における前記ドレイン領
域側からの電界が前記ソース領域近傍に影響を及ぼさな
いように、前記チャネル領域にあって前記第一の溝の底
部から前記ソース領域までの距離すなわちチャネル長
は、前記チャネル領域にあって対面する前記第一の溝の
側壁同士の距離すなわちチャネル厚みの、少なくとも２
乃至３倍以上となっている。

【００１３】さらに、前記主面に臨んで、前記第一の溝
ならびに前記ソース領域に接しない第二の溝を有し、前
記第二の溝の内部には、第二の絶縁膜によって前記ドレ
イン領域と絶縁された第二の絶縁電極（例えば後記図１
の可変電位絶縁電極１６に相当）を有する。さらに、前
記遮断状態において、前記第一の溝の端部に前記ドレイ
ン領域からの電界が集中するのを緩和すべく、前記第二
の溝は前記第一の溝の端部の近傍に配置されている。

【００１４】さらに、前記主面に臨んで、前記第一の絶
縁電極を取り囲む前記第一の絶縁膜の界面に少数キャリ
ア（ここでは正孔）を導入して反転層を形成し、前記第
一の絶縁電極から前記ドレイン領域への電界を遮蔽して
前記チャネル領域に形成された前記ポテンシャル障壁を
減少もしくは消滅させてチャネルを開くべく、前記第二
の絶縁膜に接して、前記ソース領域には接しない、反対
導電型（たとえばｐ型）のゲート領域を有し、このゲー
ト領域は前記第二の絶縁電極と接続されている構成とす
る。なお、上記の構成は、例えば後記、図１〜図７に示
す実施の形態に対応する。

【００１５】このような構成による作用について説明す
る。前記ゲート領域が前記ソース領域と同電位に保たれ
状態、すなわち素子が遮断状態にあるとき、前記第二の
溝が前記第一の溝の端部の近傍に形成されているため、
ドレイン電位が上昇しても、前記第一の溝の前記端部に
電界が集中してアバランシェ降伏条件に達することはな
い。また、素子が導通状態にあるとき、前記同一導電型
（ここではｎ型）の前記ドレイン領域には、反対導電型
（ここではｐ型）の前記ゲート領域から少数キャリア
（ここでは正孔）が注入されて高水準注入状態になって
おり、多数キャリア（ここでは伝導電子）も随所に多数
存在する。その多数キャリア（ここでは伝導電子）の一
部は前記反対導電型（ここではｐ型）の前記ゲート領域
に飛び込んでゲート電流の一部を構成するが、前記ゲー
ト領域が浅くて横方向の広がりも小さく形成されていれ
ば、前記ゲート領域に飛び込んで消滅する多数キャリア
（ここでは伝導電子）の割合は比較的小さく、一定の主
電流を流すために必要なゲート電流値は低く抑えられ
る。

【００１６】また、請求項２に記載の発明においては、
前記第一の絶縁電極と前記第二の絶縁電極とは、その長
さ方向に一直線状に並んでおらず相互にずれた位置に配
列されている。なお、この構成は、例えば後記図５の実
施の形態に相当する。

【００１７】また、請求項３に記載の発明においては、
平行に配列された複数の第一の絶縁電極同士および平行
に配列された複数の第二の絶縁電極同士は、その端部の
位置が相互にずれた位置になるように配置されている。
なお、この構成は、例えば後記図６の実施の形態に相当
する。この場合には図６に示すように、第一の絶縁電極
同士の間に第二の絶縁電極の端部が入り込むこともあり
得る。

【００１８】また、請求項４に記載の発明においては、
前記ゲート領域が前記第一の絶縁電極の第一の絶縁膜に
接していないものである。なお、この構成は、例えば後
記図７の実施の形態に相当する。

【００１９】

【発明の効果】本発明においては、ゲート領域のサイズ
を小さくすることができるため、電流増幅率が向上す
る。さらに、セルサイズも縮小されるため、電流増幅率
がさらに向上し、ターンオフ時間も短縮される、という
効果が得られる。また、請求項２〜請求項４に記載の発
明においては、上記の効果に加えて、設計の自由度が向
上し、さらにセルサイズを縮小することができる。その
ためセル密度が向上し、電流増幅率が向上するとともに
ターンオフ時間もさらに短縮される。

【００２０】

【発明の実施の形態】以下、本発明を実施の形態よって
詳細に説明する。（第一の実施の形態）図１〜図４は、本発明の第一の実
施の形態を示す図である。これは前記請求項１に相当す
る。図１は素子の基本構造を示す斜視図、図２は図１の
前面と同じ部分を示す断面図、図３は図１の上面と同じ
部分を示す表面図、図４は図１の側面と同じ断面図であ
る。図３の表面図中の線分Ａ−Ａに沿って紙面に垂直に
切った断面図が図２であり、同じく線分Ｂ−Ｂに沿って
切った断面図が図４である。なお図３と図４は、ともに
図１に示した基本構造の４単位分を示している。また、
上記図１と図３においては、説明のため表面の電極であ
る金属膜ならびに表面保護膜を除去した様子を描いてい
る。なお、この実施の形態では半導体をシリコンとして
説明する。

【００２１】初めに素子構造を説明する。まず図１〜図
４中において、番号１はｎ+型の基板領域、２はｎ型の
ドレイン領域、３はｎ+型のソース領域、４は第一のＭ
ＯＳ型電極、５は第一の絶縁膜である。第一のＭＯＳ型
電極４は高濃度のｐ+型ポリシリコンよりなる。１１は
ドレイン電極で、基板領域１とオーミックコンタクトし
ている。１３はソース電極で、ソース領域３とさらに第
一のＭＯＳ型電極４とオーミックコンタクトしている。
すなわち、第一のＭＯＳ型電極４はソース電位に固定さ
れている。よって、この第一のＭＯＳ型電極４と第一の
絶縁膜５を合わせて「固定電位絶縁電極」６（請求の範
囲における第一の絶縁電極に相当）と呼ぶ。この固定電
位絶縁電極６の断面構造は図２に示すように例えば
「Ｕ」の字のように側壁がほぼ垂直な溝の中に形成され
ている。また図中、ソース領域３は第一の絶縁膜５に接
しているように描いているが、ソース領域３が固定電位
絶縁電極６に挟み込まれるように配置されていれば接し
ていなくてもよい。さらに図２において固定電位絶縁電
極６相互間に挟まれたドレイン領域２をチャネル領域７
と呼ぶ。ここまでは前記の従来例と同様の構成である。

【００２２】さらに本実施の形態では、図１ならびに図
４に示すように、第一の絶縁膜５に接してソース領域３
から離れたところに、浅く形成されたｐ型のゲート領域
８が存在する。図４中、１８はこのゲート領域８とオー
ミックコンタクトする電極で「ゲート電極」と呼ぶ。

【００２３】そして、図１ならびに図３に示すように、
ゲート領域８と接してソース領域３とは接しないように
第二のＭＯＳ型電極１４と、それをドレイン領域２と絶
縁するための第二の絶縁膜１５によって形成さた可変電
位絶縁電極１６（請求の範囲における第二の絶縁電極に
相当）を有する。この可変電位絶縁電極１６の断面構造
は前記固定電位絶縁電極６同様、「Ｕ」の字のように側
壁がほぼ垂直な溝の中に形成されている。第二のＭＯＳ
型電極１４は、図３に示すように、ゲート領域８と共通
のゲートコンタクトホール９を通じて、ゲート電極１８
とオーミックコンタクトしている。また、第二のＭＯＳ
型電極１４は第一のＭＯＳ型電極４と同じ導電性材料、
すなわち例えば高濃度のｐ+型ポリシリコンでもよい。
また、第二の絶縁膜も第一の絶縁膜と同じものでもよ
い。

【００２４】なお、１０は層間絶縁膜である。また、図
４中の「破線」は図１との関係から分かるように、紙面
の奥行き方向にある固定電位絶縁電極６および可変電位
絶縁電極１６の存在を示したものである。また、図１並
びに図４には、固定電位絶縁電極６並びに可変電位絶縁
電極１６の端部が直角になるように描かれているが、端
部の形状は多角形状でも曲面形状でも構わない。

【００２５】次に、動作を説明する。この素子は、例え
ばソース電極１３を接地（０Ｖ）し、ドレイン電極１１
には負荷を介してしかるべき正の電位を印加して使用す
る。（遮断状態）まず、ゲート電極１８が接地されていると
き、素子は遮断状態にある。図２を用いて説明すると、
固定電位絶縁電極６の周囲には第一のＭＯＳ型電極４の
ビルトイン電位に伴う空乏層が形成されているが、チャ
ネル領域７内で対向する２つの固定電位絶縁電極６間の
距離（以下、これを「チャネル厚みＨ」と呼ぶことにす
る）が充分狭ければ、チャネル領域７にはこの空乏領域
によって伝導電子に対する充分なポテンシャル障壁が形
成される。例えば絶縁膜５の厚さを１００ｎｍ以下、チ
ャネル領域７の不純物濃度を１×１０¹⁴ｃｍ~³以下、前
記「チャネル厚みＨ」を２μｍ以下に設定すれば、ソー
ス領域３の伝導電子がチャネル領域７を通ってドレイン
領域２側へ移動することを阻む充分なポテンシャル障壁
を形成することができる。

【００２６】また、ドレイン領域２からの電界の影響に
よってポテンシャル障壁が低下することのないように、
ソース領域３から固定電位絶縁電極６の底部までの距離
（以下、これを「チャネル長Ｌ」と呼ぶことにする）
は、チャネル厚みＨの２〜３倍以上に設定されている。

【００２７】本実施の形態を縦型トランジスタチップに
具現化した場合、チップの外周には電界集中を緩和すべ
くガードリングなどの耐圧構造を配することになるが、
その耐圧構造でアバランシェ降伏が起こるドレイン電圧
が素子耐圧になる。上記の条件より、チャネル領域７の
遮断状態はこの素子耐圧まで保持されるように設計する
ことができる。

【００２８】また、例えば図４において、固定電位絶縁
電極６の端部は遮断状態においてドレイン領域２からの
電界にさらされているが、この実施の形態では、固定電
位絶縁電極６の端部の電界集中を緩和すべく、ごく近傍
に可変電位絶縁電極１６を配して固定電位絶縁電極６の
端部でアバランシェ降伏が起きないようにしている。例
えば、隣接した固定電位絶縁電極６並びに可変電位絶縁
電極１６の端部同士の距離がチャネル厚みＨ程度の距離
以下になるように配置すれば、固定電位絶縁電極６並び
に可変電位絶縁電極１６の端部が素子耐圧までアバラン
シェ降伏条件に達しないことが実験によって明らかにな
っている。

【００２９】（導通状態）次に導通状態であるが、ゲー
ト電極１８の電位すなわちｐ型ゲート領域８の電位とし
て、例えば＋０.５Ｖを印加すると、正孔は上記とは逆
にｐ型ゲート領域８から、これが接している第一の絶縁
膜５の界面へと流れ込んで反転層を形成し、ポテンシャ
ル障壁を作っている第一のＭＯＳ型電極４からチャネル
領域７への電気力線を遮蔽し、チャネル領域７中の伝導
電子に対するポテンシャル障壁を低下させる。すなわ
ち、これによってドレイン領域２とソース領域３は導通
状態となる。さらに、ゲート電極１８の電位を上げてい
くと、ｐ型ゲート領域８と周辺のｎ型領域からなるｐｎ
接合が順バイアスされ、正孔は直接ドレイン領域２なら
びにチャネル領域７へと注入される。すると、素子耐圧
を保つために不純物濃度を薄く、高抵抗に作られていた
これらｎ型の領域は伝導度が高められ、電流は低い抵抗
で流れるようになる。

【００３０】このように、本実施の形態の半導体装置は
ゲート電流値によってドレイン電流値が制御される電流
制御型の半導体装置である。電流制御型の半導体装置の
特性を示すの一つ指標として、所謂「電流増幅率」があ
り、ここでは「ドレイン電流値／ゲート電流値」の比で
示される。制御の簡便さからすると電流増幅率は大きい
ほうが望ましい。すなわち、同じドレイン電流値を流す
ために必要なゲート電流値は小さいほうが望ましい。ゲ
ート電流の成分は、（１）ｐ型のゲート領域８からｎ型
領域へ注入された正孔電流と、（２）ｎ+型のソース領
域３からｐ型のゲート領域８へ飛び込む電子電流とから
なる。さらに、前記（１）は、（１ａ）高水準注入状態
のドレイン領域２の中で対消滅する成分と、（１ｂ）ｎ
+型のソース領域３に飛び込んで消滅する成分に分類で
きる。電流増幅率を向上するためには、これら３種類の
成分を抑制する必要がある。

【００３１】この半導体装置をスイッチングデバイスと
して扱うことを考えると、前記（１ａ）の成分は、ドレ
イン電流密度が数十Ａ／ｃｍ²以上の高電流モードにお
いては、支配的ではない。また、前記（１ｂ）の成分を
抑制するためには、ｎ+型のソース領域３のサイズを小
さくすればよい。これは従来技術においてでも比較的簡
単に実現可能であり、図４などでもソース領域３を小さ
く形成した図を示している。

【００３２】前記（２）の成分を抑制するためには、ｐ
型のゲート領域８のサイズを小さくすればよい。前記従
来例ではゲート領域８を小さくできなかったが、本実施
の形態では可変電位絶縁電極１６の存在により、ゲート
領域８が深く大きい必要がなくなり、実現可能な限り浅
く小さく形成できる。このことから、前記（２）の成分
は低減され、電流増幅率は向上する。また、ゲート領域
８を浅く形成することで、横方向の広がりも抑えられて
いることから、ゲート領域８が小さく形成できる分、セ
ルサイズも縮小することができる。すなわち、図１〜４
の構造を敷きつめたトランジスタチップにおいて、一定
面積に一定電流を流した場合、単位セル当たりのソース
領域３に流れる電流密度が低減され、結果的に電流増幅
率が向上する。

【００３３】（ターンオフ）次に、ターンオフについて
説明する。導通状態にある素子をターンオフさせるため
に、本実施の形態の図１ではゲート電極１８の電位を０
もしくは負電位に転じる。すると、ドレイン領域２やチ
ャネル領域７にあった過剰な正孔はｐ型ゲート領域８へ
と流れ込み始め、やがてチャネル領域７内の過剰な正孔
は全てなくなり、電子に対するポテンシャル障壁が復活
する。このとき、本実施の形態では、ゲート領域８を浅
く形成することで横方向の広がりも抑えられていること
から、セルサイズも縮小することができ、ソース領域３
からゲート領域８までの距離が短くなることから、素子
に溜まっていた過剰な正孔を全て素子外に排出するまで
の時間、すなわちターンオフ時間を短縮することができ
る。

【００３４】（第二の実施の形態）図５は第二の実施の
形態を示す図である。これは前記図３に対応する素子の
表面図であり、図中番号の同じものは同じ要素を示す。
図５に示すように、固定電位絶縁電極６と可変電位絶縁
電極１６はその長さ方向に一直線状に並んでおらず相互
にずれた位置に配列されている。このような構成でも第
一の実施の形態と同様の効果をもたらす。前記図３の構
成では、固定電位絶縁電極６と可変電位絶縁電極１６が
対向する部分には、製造上チャネル厚みＨより広い領域
ができてしまうが、図５の配置にすれば、この空き領域
が小さくできるため、固定電位絶縁電極６並びに可変電
位絶縁電極１６の端部の電界を緩和する効果が高い。

【００３５】（第三の実施の形態）図６は第三の実施の
形態を示す図である。これも、前記図３に対応する素子
の表面図であり、図中番号の同じものは同じ要素を示
す。図６に示すように、平行に配列された各可変電位絶
縁電極１６同士と平行に配列された各固定電位絶縁電極
６同士は、その端部の位置が相互にずれた位置（一つ置
きに端部の位置がずれている）になるように配置されて
いる。このような場合でも第一の実施の形態と同様の効
果が得られる。この場合には図６に示すように、各固定
電位絶縁電極６同士の間に可変電位絶縁電極１６の端部
が入り込むこともあり得る。

【００３６】（第四の実施の形態）図７は第四の実施の
形態を示す図である。これも、前記図３に対応する素子
の表面図であり、図中番号の同じものは同じ要素を示
す。第四の実施の形態では、第一の実施の形態に対し
て、ゲート領域８が固定電位絶縁電極６と接していない
構造となっている。このような構造としても、遮断状態
における正孔の移動経路が遮断されることはなく、ゲー
ト領域８と固定電位絶縁電極６との間での正孔のやり取
りは行なうことができる。これは、固定電位絶縁電極６
と可変電位絶縁電極１６の距離がチャネル厚みＨ程度以
下と狭いので、一部の絶縁膜界面で正孔が増加し界面ポ
テンシャルが低下すると、そこに溜まっていた正孔は容
易に対向する絶縁膜界面へと移動できるからである。す
なわち、ゲート領域８とソース領域３間の正孔の移動に
関する抵抗に違いはあるものの、ゲート領域８は第一の
絶縁膜５の界面に接していても接していなくても基本動
作に影響しない。しかし、このような配置とすることに
より、セルサイズを前記第一の実施の形態以上に縮小す
ることができる。このことから、セル密度が向上するた
め、単位セルのソース領域３に流れる電流密度を低減す
ることができ、さらに電流増幅率が向上する。また、セ
ルサイズの縮小により、ターンオフ時間もさらに短縮さ
れる。

【図面の簡単な説明】

【図１】本発明の第一の実施の形態の斜視図。

【図２】本発明の第一の実施の形態の断面図。

【図３】本発明の第一の実施の形態における表面構造を
示す断面図。

【図４】本発明の第一の実施の形態の他の角度から見た
断面図。

【図５】本発明の第二の実施の形態の表面図。

【図６】本発明の第三の実施の形態の表面図。

【図７】本発明の第四の実施の形態の表面図。

【図８】従来例の斜視図。

【図９】従来例の断面図。

【図１０】従来例における表面構造を示す断面図。

【図１１】従来例の他の角度から見た断面図。

【符号の説明】

１…基板領域２…ドレイン領域３…ソース領域４…第一のＭＯＳ
型電極５…第一の絶縁膜６…固定電位絶縁
電極７…チャネル領域８…ゲート領域９…ゲートコンタクトホール１０…層間絶縁膜１１…ドレイン電極１３…ソース電極１４…第二のＭＯＳ型電極１５…第二の絶縁
膜１６…可変電位絶縁電極１８…ゲート電極５１…基板領域５２…ドレイン領
域５３…ソース領域５４…ＭＯＳ型電
極５５…絶縁膜５６…固定電位絶
縁電極５７…チャネル領域５８…ゲート領域５９…ゲートコンタクトホール６０…層間絶縁膜６１…ドレイン電極６３…ソース電極６８…ゲート電極Ｈ…チャネル厚みＬ…チャネル長

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 654

Claims

(57)【特許請求の範囲】

【請求項１】ドレイン領域である一導電型の半導体基体
の一主面に接して同一導電型のソース領域を有し、前記
主面に接して前記ソース領域を挟み込むように配置され
た第一の溝を複数個有し、前記第一の溝の内部には第一の絶縁膜によって前記ドレ
イン領域と絶縁され、かつ、前記ソース領域と同電位に
保たれた第一の絶縁電極を有し、前記第一の絶縁電極は、前記第一の絶縁膜を介して隣接
する前記ドレイン領域に空乏領域を形成するような仕事
関数の導電性材料から成り、前記ソース領域に接する前記ドレイン領域の一部であっ
て、前記第一の絶縁電極によって挟み込まれたチャネル
領域を有し、前記チャネル領域には前記第一の絶縁電極の周囲に形成
された前記空乏領域によって多数キャリアの移動を阻止
するポテンシャル障壁が形成されていて、遮断状態にお
ける前記ドレイン領域側からの電界が前記ソース領域近
傍に影響を及ぼさないように、前記チャネル領域にあっ
て前記第一の溝の底部から前記ソース領域までの距離す
なわちチャネル長は、前記チャネル領域にあって対面す
る前記第一の溝の側壁同士の距離すなわちチャネル厚み
の少なくとも２乃至３倍以上となっており、さらに、前記主面に臨んで、前記第一の溝ならびに前記
ソース領域に接しない第二の溝を有し、前記第二の溝の内部には、第二の絶縁膜によって前記ド
レイン領域と絶縁された第二の絶縁電極を有し、前記遮断状態において、前記第一の溝の端部に前記ドレ
イン領域からの電界が集中するのを緩和すべく、前記第
二の溝は前記第一の溝の端部の近傍にあり、さらに、前
記主面に臨んで、前記第一の絶縁電極を取り囲む前記第
一の絶縁膜の界面に少数キャリアを導入して反転層を形
成し、前記第一の絶縁電極から前記ドレイン領域への電
界を遮蔽して前記チャネル領域に形成された前記ポテン
シャル障壁を減少もしくは消滅させてチャネルを開くべ
く、前記第二の絶縁膜に接して、前記ソース領域には接
しない、反対導電型のゲート領域を有し、かつ、前記ゲート領域は前記第二の絶縁電極と接続され
ている、ことを特徴とする半導体装置。
【請求項２】前記第一の絶縁電極と前記第二の絶縁電極
とは、その長さ方向に一直線状に並んでおらず相互にず
れた位置に配列されている、ことを特徴とする請求項１
に記載の半導体装置。
【請求項３】平行に配列された複数の第一の絶縁電極同
士および平行に配列された複数の第二の絶縁電極同士
は、その端部の位置が相互にずれた位置になるように配
置されている、ことを特徴とする請求項１に記載の半導
体装置。
【請求項４】前記ゲート領域は、前記第一の絶縁電極の
第一の絶縁膜に接していない、ことを特徴とする請求項
１に記載の半導体装置。