JP2002100770A

JP2002100770A - 絶縁ゲート型半導体装置

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Publication number: JP2002100770A
Application number: JP2000288324A
Authority: JP
Inventors: Mitsuhiko Kitagawa; 光彦北川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-22
Filing date: 2000-09-22
Publication date: 2002-04-05

Abstract

(57)【要約】【課題】最大遮断電流密度を大として短絡事故時の素子
の耐量を維持し、かつ、オン抵抗がサイリスタ並に低い
絶縁ゲート型半導体装置を提供する。【解決手段】本発明の絶縁ゲート型半導体装置は、Ｎ^-
ベース層１と、Ｐ型ベース層２と、このＰ型ベース層２
を貫通した後さらにＮ^-ベース層１との界面から深さＤ
に達するように形成されたトレンチ３と、このトレンチ
３の内部に、ゲート絶縁膜を介して埋め込まれたゲート
電極４を具備する。トレンチ３によりストライプ形に分
離されたＰ型ベース層２の長手方向に沿って複数のＮ型
エミッタ層５をウエル状に形成し、Ｐ型ベース層２の表
面及びＮ型エミッタ層５の表面に対して共に電気的に接
続するようにカソード電極を形成する。これを基本構成
とすれば、トレンチ３の深さＤを大としてＮ^-ベース層
１の伝導度変調を強めることでオン抵抗を低減し、かつ
最大遮断電流密度を大とすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特に高耐圧の電力用絶縁ゲート型半導体装
置に関するものである。

【０００２】

【従来の技術】従来、電力用半導体装置の１つとして、
ＩＧＢＴ(Insulated Gate BipolarTransistor)と呼ばれ
るものがある。図２４にトレンチゲート型ＩＧＢＴの断
面斜視図を示す。

【０００３】図２４に示す従来のトレンチゲート型ＩＧ
ＢＴは、低不純物濃度の高抵抗Ｎ型層（以下Ｎ^-層と呼
ぶ）からなるＮ^-ベース層１と、Ｐ型層からなるＰ型ベ
ース層２と、このＰ型ベース層２を貫通してＮ^-ベース
層１に達するように深さ方向に形成されたトレンチ３
と、このトレンチ３の内部に、ゲート絶縁膜を介して埋
め込むように形成されたゲート電極４を具備する。

【０００４】また、トレンチ３の開口部の長手方向に沿
って開口部の両側の縁に形成されたＮ型拡散層からなる
Ｎ型エミッタ層５と、これらのＰ型ベース層の表面及び
Ｎ型エミッタ層５の表面に対して共に電気的に接続する
ように形成された第１の主電極（図示せず）を備える。
さらに、Ｎ^-ベース層１の下部には、高不純物濃度のＮ
型層（以下Ｎ⁺層と呼ぶ）からなるＮ⁺バッファ層７と、
Ｐ型層からなるＰ型エミッタ層８と、このＰ型エミッタ
層８の下部に電気的に接続するように第２の主電極（図
示せず）を設ける。

【０００５】後に本発明の絶縁ゲート型半導体装置と従
来のＩＧＢＴとの構造上の対比を明確にするために、図
２４のＩＧＢＴのＡ−Ａ断面を図２５に示す。なお、図
２４のＡ−Ａ断面は、図の左上に示すＸ−Ｚ面に沿う断
面を示すものである。

【０００６】図２５に示す従来のＩＧＢＴの断面には、
Ｎ^-ベース層１と、Ｐ型ベース層２と、第１の主電極６
と、Ｎ⁺バッファ層７と、Ｐ型エミッタ層８と、第２の
主電極９が示されている。なお、図２２のＩＧＢＴの断
面には図２０のＮ型エミッタ層５は現れていない。

【０００７】このように、ＩＧＢＴは、下部から順にＰ
型エミッタ層（Ｐ型エミッタ層８）、Ｎ^-ベース層（Ｎ^-
ベース層１及びＮ⁺バッファ層７）、Ｐ型ベース層（Ｐ
型ベース層２）、Ｎ型エミッタ層（Ｎ型エミッタ層５）
の４層ＰＮＰＮ構造からなるサイリスタ構造を基本とし
ている。

【０００８】しかし、図２４に示すＩＧＢＴでは、Ｎ型
エミッタ層５とＰ型ベース層２とが第１の主電極６で電
気的に接続され、また、Ｎ型エミッタ層５からＮ^-ベース
層１への電子の注入が、ゲート絶縁膜を介してトレンチ
３に埋め込まれたゲート電極４によりトレンチ３の両側
面に誘起されるＮチャネルを介して行われるため、上記
サイリスタ構造のオン状態において、第１、第２主電極
間の電圧が急激に低下するラッチアップと呼ばれる現象
を生じないように構成されている。

【０００９】このため、ＩＧＢＴはＧＴＯ(Gate Turn-O
ff thyristor)等の各種のサイリスタに比べてオン抵抗
は高いが、Ｎ型エミッタ５をソース、Ｎ^-ベース層１を
ドレイン、トレンチ３の内部にゲート絶縁膜を介して埋
め込まれた電極４をゲートとする絶縁ゲート電界効果ト
ランジスタ特有の電流飽和特性を利用するため最大遮断
電流密度が大きく、またラッチアップを生じないため、
短絡事故による破壊からＩＧＢＴ素子を保護することが
可能である。

【００１０】一方、サイリスタは、上記のようにオン状
態でＰＮＰＮ構造がラッチアップするためオン電圧（オ
ン抵抗）が極めて低い反面、最大遮断電流密度が小さい
という欠点がある。また、サイリスタがラッチアップす
ればサイリスタの制御が不可能になることから、短絡事
故による破壊に対してサイリスタ自身の保護効果を期待
することができない。

【００１１】

【発明が解決しようとする課題】上記したように従来の
サイリスタは、オン抵抗は低いが最大遮断電流が小さ
く、ラッチアップを生じるので短絡事故で破壊し易いと
いう問題があった。また、従来のトレンチ型ＩＧＢＴは
最大遮断電流密度は大きいがオン抵抗が高いという問題
があった。

【００１２】本発明は上記の問題点を解決すべくなされ
たもので、トレンチ型ＩＧＢＴと同等の大きな最大遮断
電流密度を有することで短絡事故時の素子の耐量を維持
しつつ、オン抵抗がサイリスタ並に低い絶縁ゲート型半
導体装置を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明の絶縁ゲート型半
導体記置は、Ｎ^-層からなる第１導電型ベース層と、Ｐ
型層からなる第２導電型ベース層と、このＰ型層の表面
からＰ型層を貫通した後さらに前記Ｐ型層とＮ^-層との
界面からの深さＤに達するように形成されたトレンチ
（溝）と、この溝の内部にゲート絶縁膜を介して埋め込
まれたゲート電極４とを具備する。前記溝によりストラ
イプ形に分離された前記Ｐ型層からなる第２導電型ベー
ス層の長手方向に沿って、少なくとも一方の端が前記溝
に接する複数のＮ型層からなる第１導電型エミッタ層を
ウエル状に形成し、第２導電型ベース層の表面及び第１
導電型エミッタ層の表面に対して共に電気的に接続する
ようにカソードを成す第１の主電極を形成することを特
徴とする。

【００１４】これを基本構成とすれば、前記界面からの
溝の深さＤを大として第１導電型ベース層の伝導度変調
を強めることでオン抵抗を低減し、かつ前記複数の微細
に形成された第１導電型エミッタ層を電子注入のソース
として用いることにより最大遮断電流密度を大とするこ
とができる。

【００１５】具体的には本発明の絶縁ゲート型半導体装
置は、高抵抗の第１導電型ベース層と、この第１導電型
ベース層の表面に形成された第２導電型ベース層と、こ
の第２導電型ベース層の表面に選択的に形成された複数
の第１導電型エミッタ層と、この第２導電型ベース層の
表面から前記第２導電型ベース層を貫通し、前記第１導
電型ベース層内部の一定の深さに達するように形成され
た溝と、ゲート絶縁膜を介して前記溝を埋め込むように
形成されたゲート電極と、前記第２導電型ベース層の表
面及び前記第１導電型エミッタ層の表面に共に電気的に
接続するように形成された第１の主電極と、前記第１導
電型ベース層の下面に形成された第２導電型エミッタ層
と、この第２導電型エミッタ層の下面に形成された第２
の主電極とを具備し、前記第２導電型ベース層は長手方
向に平行に形成された２個の前記溝により画定されたス
トライプ形の領域を成し、前記複数の第１導電型エミッ
タ層は、その両端が２個の前記溝にそれぞれ接するよう
に形成され、かつ、前記溝の第１導電型ベース層内部の
一定の深さをＤ（ｍ）、前記ストライプ形の第２導電型
ベース層の幅をＷ（ｍ）、前記第２導電型ベース層の表
面に沿って前記ストライプ形の長手方向に直角な方向の
前記第２導電型ベース層の繰り返し単位長をＣ（ｍ）、
前記第２導電型ベース層のシート抵抗をＲp（Ω／squar
e）、前記第１導電型エミッタ層の前記ストライプ形の
長手方向の幅をｄ１（ｍ）とするとき、（Ｒp×ｄ１）²
≦２×１０^-7、Ｗ／（Ｃ×Ｄ）≦１×１０⁵の条件が成
り立つことを特徴とする。

【００１６】また、前記絶縁ゲート型半導体装置におい
て、前記複数の第１導電型エミッタ層は、その片端が２
個の前記溝にそれぞれ接するように形成されることを特
徴とする。

【００１７】好ましくは、前記ストライプ形の第２導電
型ベース層は、長手方向に平行に形成された第１の２個
の前記溝と、前記長手方向と直角な方向に平行に形成さ
れた第２の２個の前記溝により周辺が画定された領域を
前記ストライプ形の長手方向に沿って繰り返し配置する
ことにより形成され、前記複数の第１のエミッタ層は、
その両端が前記第１の２個の溝にそれぞれ接するように
形成され、前記両端と直角な片端が前記第２の２個の溝
のいずれか１つにそれぞれ接するように形成されること
を特徴とする。

【００１８】また、好ましくは、前記ストライプ形の第
２導電型ベース層は、この第２導電型ベース層の表面に
沿って前記ストライプ形の長手方向と直角方向に隣接す
る少なくとも１つの前記第２導電型ベース層のみからな
る前記ストライプ形の領域を備え、前記繰り返し単位長
Ｃには、前記少なくとも１つの前記第２導電型ベース層
のみからなる前記ストライプ形の領域の幅が含まれるこ
とを特徴とする。さらに好ましくは、前記第２導電型ベ
ース層は下部に隣接して第１導電型バリア層を具備する
ことを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２０】図１は、本発明の第１の実施の形態に係る
絶縁ゲート型半導体装置の構造を示す断面斜視図であ
る。図１に示す半導体装置は、Ｎ^-ベース層１と、Ｐ型
ベース層２と、このＰ型ベース層２を貫通した後さらに
Ｎ^-ベース層１との界面からの深さＤに達するように深
さ方向に形成されたトレンチ３と、このトレンチ３の内
部に、ゲート絶縁膜を介して埋め込まれたゲート電極４
を具備する。

【００２１】また、Ｘ方向に長いトレンチ３により幅Ｗ
のストライプ形に分離されたＰ型ベース層２には、Ｘ方
向に沿って間隔ｄ、幅ｄ１の複数のＮ型エミッタ層５が
ウエル状に形成される。Ｐ型ベース層２の表面及びＮ型
エミッタ層５の表面に対して共に電気的に接続するよう
に第１の主電極（図示せず）が形成される。

【００２２】ここで、Ｎ型エミッタ層５はトレンチ３の
側面に沿って形成される電界効果トランジスタのソー
ス、Ｎ^-ベース層１はドレイン、ゲート電極４はトレン
チ３の側面に誘起されるＮチャネルを制御するゲートと
して動作する。

【００２３】図１に示す絶縁ゲート型半導体装置は、複
数のＮ型エミッタ層５が形成されたストライプ形のＰ型
ベース層２に隣接して、Ｎ型エミッタ層５が存在しない
少なくとも１個のＰ型ベース層２（請求項４において第
２導電型ベース層のみからなるストライプ形の領域と呼
ぶ）が形成される。図１にはその１例として、Ｎ型エミ
ッタ層５が形成されたＰ型ベース層２に隣接して、Ｎ型
エミッタ層５が存在しない３個のＰ型ベース層２が形成
される場合が示されている。

【００２４】Ｎ型エミッタ層が存在しない３個のＰ型ベ
ース層２の間は、トレンチ３ａ及びゲート絶縁膜を介し
てトレンチ３ａに埋め込まれたゲート電極４ａにより互
いに分離される。このように、トレンチ３ａ及びゲート
電極４ａは単に素子分離のために用いられ、電界効果ト
ランジスタとしての役割を果たすトレンチ３ａ及びゲー
ト電極４と異なるので、以下トレンチ３ａをダミートレ
ンチ、ゲート電極４ａをダミーゲートと呼ぶ。

【００２５】第１の実施の形態の絶縁ゲート型半導体装
置は、ストライプ形のＰ型ベース層２において、複数の
Ｎ型エミッタ層５を含むものと、これに隣接する少なく
とも１個のＮ型エミッタ層を含まないものとを繰り返し
の単位としてＹ方向に拡張される構造を備える。以下こ
のストライプ形構造の繰り返しの単位をセルと呼び、図
１に示す繰り返し単位の長さをセルサイズＣと呼ぶ。

【００２６】なお、このストライプ形構造の上を覆うよ
うに形成される第１の主電極は、複数のＮ型エミッタ層
５を含むストライプに対しては、Ｎ型エミッタ層５の表
面とＰ型ベース層２の表面に共に電気的に接続するよう
に形成されるが、Ｎ型エミッタ層５を含まないストライ
プの表面は絶縁膜で覆われるので、これらのストライプ
とは電気的に絶縁される。その他の構造は、先に図２
４、図２５を用いて説明した従来のＩＧＢＴと同様であ
るため、同一部分に同一の参照番号を付して説明を省略
する。

【００２７】図１の絶縁ゲート型半導体装置のＡ−Ａ断
面を図２に示す。なお、図２のＡ−Ａ断面は図の左上に
示すＸ−Ｚ面に沿う断面を示している。図２に示す第１
の実施の形態の絶縁ゲート型半導体装置の断面には、Ｎ
^-ベース層１と、Ｐ型ベース層２と、Ｎ型エミッタ層５
と、第１の主電極６が示されている。

【００２８】Ｎ型エミッタ層５は、Ｐ型ベース層２の表
面から選択的にウエル状に形成され、その上に、Ｎ型エ
ミッタ層５及びＰ型ベース層２に共に電気的に接続する
ように、第１の主電極６が形成される。なお、図１、図
２に示す第１の実施の形態の絶縁ゲート型半導体装置
は、図の上部における第１の主電極６をカソード側（負
の側）とし、図の下部における第２の主電極９をアノー
ド側（正の側）として動作する。

【００２９】図２に示す断面構造がトレンチ３に接する
側面部分で、ゲート絶縁膜を介してトレンチ３に埋め込
まれたゲート電極４によりＮチャネルが誘起され、複数
のＮ型エミッタ層５をソース、Ｎ^-ベース層１を共通ド
レインとする並列接続された複数の絶縁ゲート電界効果
トランジスタが第１主電極６とＮ^-ベース層１との間に
形成され、Ｎチャネルを介してＮ^-ベース層１への電子
注入が行われる。その他の構造は、図２５を用いて説明
したＩＧＢＴの断面と同様であるため、同一部分に同一
の参照番号を付して説明を省略する。

【００３０】このように構成された第１の実施の形態に
係る絶縁ゲート型半導体装置の動作は次の通りである。
絶縁ゲート型半導体装置を導通状態（オン状態）にする
には、ゲート電極４の電位を第１の主電極６のカソード
電位に対して正とし、トレンチ３に接するＰ型ベース層
２の界面にＮチャネルを誘起してＮ型エミッタ層５から
Ｎ^-ベース層１に電子を注入する。

【００３１】このとき、電子の注入に見合う量の正孔が
Ｐ型エミッタ層８からＮ^-ベース層１に注入される。こ
のような電子・正孔の注入により、Ｎ^-ベース層１に伝
導度変調を生じて、Ｎ^-ベース層の抵抗が低くなり絶縁
ゲート型半導体装置はオン状態になる。

【００３２】図１に示す絶縁ゲート型半導体装置におい
ては、従来のトレンチゲート型ＩＧＢＴに比べてＮ^-ベ
ース層１におけるトレンチ３の深さＤを大として、Ｐ型
エミッタ層８からＮ^-ベース層１に注入された正孔の流
れが、両側をトレンチ３とゲート電極４で囲まれたＮ^-
ベース層１の領域で狭められ、Ｐ型ベース層に排出され
難くなるように構成されている。このため、Ｐ型エミッ
タ層８から注入された正孔はＮ^-ベース層１に蓄積され
る。

【００３３】この蓄積された正孔に見合う電子がさらに
Ｎ型エミッタ層５からＮ^-ベース層１に注入されること
により、Ｎ^-ベース層１の伝導度変調が強められ、絶縁
ゲート型半導体装置のオン抵抗を効果的に低減すること
ができる。このような、Ｎ^-ベース層１のエミッタ側に
蓄積された正孔によるＮ型エミッタ層５からの電子注入
の増加を、以下、ＩＥ効果(Injection Enhancement Eff
ect)と呼ぶことにする。

【００３４】先に述べたように、図１に示す絶縁ゲート
型半導体装置のストライプ形のＰ型ベース層２におい
て、Ｎ型エミッタ層５を含まないものは第１の主電極６
と電気的に接続されないので、主電極６に正孔を排出す
ることができない。従って、ダミートレンチ３ａとダミ
ーゲート４ａにより分離されたＰ型ベース層２は、両側
をトレンチ３とゲート電極４で囲まれたＮ^-ベース層１
の領域と同様にＩＥ効果に寄与し、素子のオン抵抗を低
減することになる。

【００３５】一方、本発明の絶縁ゲート型半導体装置を
遮断状態（オフ状態）にするためには、第１の主電極
（カソード電極）６に対してゲート電極４に０Ｖ又は負
の電圧を与えて、Ｐ型ベース層２に形成されていたＮチ
ャネルを消滅させる。このようにしてＮ型エミッタ層５
（ソース）からＮ^-ベース層１（ドレイン）への電子の
注入が停止するので、これに見合うＰ型エミッタ層８か
らＮ^-ベース層１への正孔の注入も停止する。その結
果、Ｎ^-ベース層での伝導度変調が消滅し、Ｎ^-ベース層
１の抵抗が高くなって本発明の絶縁ゲート型半導体装置
はオフ状態になる。

【００３６】このように、第１の実施の形態に係る絶縁
ゲート型半導体装置は、オン電流が電流飽和特性を示す
電界効果トランジスタのゲートで制御され、ＩＥ効果に
基づく伝導度変調を用いて素子の直列抵抗を成すＮ^-ベ
ース層１の抵抗を最小化し、Ｎ型エミッタ層５とＰ型ベ
ース層とを第１の主電極６で接続してラッチアップを回
避することにより、従来のＧＴＯやサイリスタに比べて
最大遮断電流密度が大きく、オン抵抗はＧＴＯやサイリ
スタ並に低く、かつ、高電圧おける短絡耐量に優れた絶
縁ゲート型半導体装置を提供することができる。

【００３７】以上、第１の実施の形態の絶縁ゲート型半
導体装置の特徴を定性的に説明したが、次に、図３
（ａ）、図３（ｂ）を用いて、従来のＩＧＢＴと対比し
つつ、本発明の絶縁ゲート半導体装置の基本原理と設計
方法をさらに詳細に説明する。なお、ここで説明する動
作原理と設計方法は、必ずしも第１の実施の形態のみな
らず、以下の全ての実施の形態の基礎をなすものであ
る。

【００３８】図３（ａ）の右側に本発明の絶縁ゲート半
導体装置の基本構造を示す。従来のＩＧＢＴとの対比を
容易にするために、Ｎ型エミッタ層として、図２４のＮ
型エミッタ層５に対応する構造が示されている。ダミー
ゲートは、動作上重要なダミートレンチのみが示され、
また、ダミートレンチで分離されるＰベースは省略され
ている。

【００３９】図３（ａ）の左側にＮ^-ベース層におけ
る、Ｚ方向のキャリア分布が示されている。図１に示す
ように、本発明の絶縁ゲート型半導体装置においては、
カソード電極に対するＮ型エミッタ層とＰベース層の接
続面の割合は、従来のＩＧＢＴに比べてＰベース層の接
続面を大きく、Ｎ型エミッタ層の接続面を微細にするよ
うに設計されている。

【００４０】先に述べたように、図２４に示す従来のＩ
ＧＢＴでは、Ｎ型エミッタ層５とＰ型ベース層２が第１
主電極６で電気的に接続されており、Ｐ型ベース層２を
流れ第１主電極６に排出される正孔電流が、Ｎ型エミッ
タ層５とＰ型ベース層２との間のビルトイン電圧により
Ｎ型エミッタ層５に流入しないようにすることでラッチ
アップの発生を回避している。すなわち、ラッチアップ
の抑制効果は、第１主電極６を流れる全電流の内、Ｐベ
ース層２との接続面から排出されるホールバイパス電流
の大きさと、Ｐベース層２の不純物濃度の大きさで定め
られる。

【００４１】本発明の絶縁ゲート型半導体装置における
設計方法の第１の特徴は、図３（ａ）の領域（１）に矢
示した第１主電極（カソード電極）直下部において、微
細なＮ型エミッタ層を形成する、このＮ型エミッタ層に
対するＰベース層の接続面の面積比率を大きくする、Ｐ
ベース層の不純物濃度を高める等の方法により、ホール
バイパス電流の割合を大きくしてラッチアップ耐量を向
上させ、短絡時の破壊から絶縁ゲート型半導体装置を保
護する短絡耐量（短絡電流Ｉsc＝１００Ａ〜３００Ａ／
チップ）を高めることにある。

【００４２】なお、上記Ｎ型エミッタ層に対するＰベー
ス層の接続面の比率に直接関連するデバイスパラメータ
として、図１、図６、図８、図９、図１０、図１２、図
１４、図１５、図１６、図１７にｄ１及びｄを示した。
実用上最適なｄ１及びｄの数値範囲は、ｄ１＝１μｍ〜
２μｍ、ｄ＝１μｍ〜１０μｍであり、また好ましくは
ｄ１は２μｍ以下、技術的に可能であれば１μｍ以下に
することが望ましい。

【００４３】本発明の絶縁ゲート型半導体装置における
設計方法の第２の特徴は、図３（ａ）の領域（２）に矢
示したＰベース層に隣接し、トレンチゲートに囲まれた
Ｎ^-ベース層と、ダミーゲートに囲まれたＮ^-ベース層
と、その下部に連続するＮ^-ベース層において、Ｎ^-ベー
ス層に蓄積された正孔によるＮ型エミッタ層からの電子
注入の増加に基づくＩＥ効果を最大にすることである。

【００４４】ＩＥ効果がＮ^-ベース層の電導度変調を生
じ、本発明の絶縁ゲート型半導体装置のオン抵抗を低減
することについてはすでに説明したので、ここでは、Ｉ
Ｅ効果を最大にするに望ましい過剰キャリア濃度分布の
形状を示す。図３（ａ）において、領域（２）として矢
示したダミーゲート及びトレンチゲート下部のＮ^-ベー
ス層の開口部に、過剰キャリヤ濃度分布のピークを生じ
るように設計すれば、Ｎ^-ベース層におけるオン抵抗を
最小にすることができる。

【００４５】図３（ａ）において、領域（１）として矢
示した部分については、従来のＩＧＢＴ構造を維持した
まま、深さＤの値を最適化したときの絶縁ゲート型半導
体装置（図中ＩＥＧＴと表示）における過剰キャリア濃
度分布（図では過剰電子濃度分布）を、図３（ｂ）の左
側に実線で示す。γ_eは過剰電子濃度分布のピーク値に
おける実効電子注入効率であって、これを最大にするよ
うに設計すればオン抵抗を最小にすることができる。

【００４６】図３（ｂ）において、Ｄ＝０とすれば左側
の破線に示す従来のＩＧＢＴに対する過剰電子濃度分布
が得られる。Ｄ＝０では過剰電子濃度分布のピークは発
生しないので、オン抵抗の高い素子しか得られない。な
お、図３（ｂ）の右側の構造は、図３（ａ）のトレンチ
ゲートに囲まれた領域を中央のａ−ａ線で２分した構造
を示している。

【００４７】上記したように、本発明の絶縁ゲート型半
導体装置の設計上の特徴は、図３（ａ）の領域（１）及
び領域（２）に示すように、互いに独立な領域をそれぞ
れ別個に最適化することにより、短絡耐量の向上とオン
抵抗の低減をそれぞれ満たすことが可能なことであり、
従来に比べてより高いレベルでデバイス性能の最適化を
達成することができる。

【００４８】次に、このように優れた性能を実現するた
めに必要な構造パラメータの設定条件についてさらに具
体的に説明する。第１の実施の形態において、それぞれ
メートルを単位として素子の繰り返し単位長（セルサイ
ズ）をＣ、Ｐ型ベース層の幅をＷ、Ｎ^-ベース層１にお
けるトレンチ３の深さをＤ、Ｎ型エミッタ層５の直下に
おけるＰ型ベース層のシート抵抗をＲp（Ω／squar
e）、素子の短絡時に流れる短絡電流をＩsc（Ａ／ｍ²）
とする。ここで、素子の短絡とは、負荷抵抗をゼロにし
て素子を高圧電源に接続することであり、負荷の短絡事
故における素子の耐量を与えるものである。

【００４９】Ｎ型エミッタ層５のＸ方向の幅をｄ１、Ｎ
型エミッタ層５のＸ方向の繰り返しの単位の長さをｄと
して、最大遮断電流及び短絡耐量が大きく、かつ、素子
の短絡事故時に流れる短絡電流Ｉscを低く抑えるために
必要な構造パラメータの間の条件式を、理論と試作結果
との対比から次のように求めた。

【００５０】先に述べたように、短絡耐量を高める上で
特に重要なことは、従来ＧＴＯやサイリスタにおいて、
短絡事故時にカソード、アノード間の電圧が急激に低下
し、高圧電源に接続された素子が破壊するラッチアップ
現象を回避するための構造パラメータの設定条件を求め
ることである。

【００５１】本発明の絶縁ゲート型半導体装置において
は、Ｎ型エミッタ層５とＰ型ベース層２が第１主電極６
で電気的に接続されており、Ｐ型ベース層２を流れ第１
主電極６に排出される正孔電流が、Ｎ型エミッタ層５と
Ｐ型ベース層２との間のビルトイン電圧によりＮ型エミ
ッタ層５に流入しないようにすることでラッチアップの
発生を回避している。

【００５２】しかし、高電圧の短絡事故時において電流
が増加し、Ｎ型エミッタ層５の直下におけるＰ型ベース
層２のシート抵抗Ｒpと電流の積が、前記ビルトイン電
圧（０．５Ｖ）を越えれるようになれば、ラッチアップ
を生じる恐れがある。理論解析の結果、このようなラッ
チアップは (Ｒp×ｄ1)²を一定の範囲内に抑えれば発生
しないことが明らかになり、その範囲を定める数値が試
作結果との対比から求められた。

【００５３】図４は、高電圧においてラッチアップを生
じない本発明の絶縁ゲート型半導体装置の試作品の短絡
電流Ｉscとシート抵抗Ｒpとの対比を示す図である。図
４を用いて、本発明の絶縁ゲート型半導体装置がラッチ
アップを生じないための条件式は次のように与えられ
る。

【００５４】 (Ｒp×ｄ1)²≦２×１０^-7 …（１）一方、ラッチアップを抑えて素子の耐圧を高める他、Ｉ
Ｅ効果を高めて高抵抗のＮ^-ベース層の伝導度変調を増
加させ、素子のオン抵抗を低減することも重要な課題で
ある。また、オン抵抗が低減すれば、短絡電流Ｉscによ
る素子の熱破壊を回避することができる。理論解析の結
果ＩＥ効果を高めるにはＷ／(Ｃ×Ｄ）を一定値の範囲
内にすればよいことが明らかにされ、その範囲を定める
数値が試作結果との対比から求められた。

【００５５】図５は、短絡電流Ｉscの値を維持した上
で、十分なＩＥ効果を示す本発明の絶縁ゲート型半導体
装置の試作品の短絡電流ＩscとセルサイズＣとの対比を
示す図である。図５を用いて、本発明の絶縁ゲート型半
導体装置が十分なＩＥ効果を示すための条件式は次のよ
うに与えられる。

【００５６】Ｗ／(Ｄ×Ｃ)≦１×１０⁵ …（２）このように構成された本発明の絶縁ゲート型半導体装置
は、短絡時の電源電圧が数千Ｖと高く、通常使用する電
流密度が１０⁶Ａ／ｍ²と比較的低い高耐圧電力素子とし
て優れた性能を示し、従来のＧＴＯやサイリスタ並の低
いオン抵抗と、従来のＩＧＢＴ並の最大遮断電流密度の
値を維持しつつ、短絡事故時における大きな耐量を備え
た電力用半導体素子を提供することができる。

【００５７】次に図６、図７を用いて第１の実施の形態
の絶縁ゲート型半導体装置の変形例について説明する。
図７は、図６のＡ−Ａ断面図である。図６、図７に示す
第１の実施の形態の変形例は、Ｐ型ベース層２の下部に
隣接してＮ型バリア層１０を具備することが第１の実施
の形態と異なる。その他の構造は第１の実施の形態と同
様であるため同一部分に同一の参照番号を付して詳細な
説明を省略する。

【００５８】図６、図７のＮ型バリア層１０によれば、
トレンチ側壁部に形成される絶縁ゲートトランジスタを
介してＮ型エミッタ層５からＮ^-ベース層１に注入され
た電子に見合うＰ型エミッタ層８からＮ^-ベース層１に
注入される正孔のカソード側への流れが、Ｎ型バリア層
１０とＮ^-ベース層１との間に形成される小さなビルト
イン電圧により妨げられ、この正孔が第１の主電極６に
排出され難くする効果が得られる。

【００５９】この効果は、先に第１の実施の形態で説明
したトレンチ３の深さＤを大として正孔を流れ難くする
効果や、ダミートレンチ３ａとダミーゲート４ａにより
分離されたＮ型エミッタ層５を含まない、主電極６に正
孔を排出することができないストライプ形のＰ型ベース
層２の役割と同様であるから、Ｎ型バリア層１０はＩＥ
効果の増強に寄与することができる。従って、図６に示
す第１の実施の形態の変形例を用いれば、さらにオン抵
抗の小さい絶縁ゲート型半導体装置を提供することが可
能になる。

【００６０】次に、図８を用いて第２の実施の形態に係
る絶縁ゲート型半導体装置について説明する。図８に示
す第２の実施の形態の絶縁ゲート型半導体装置は、Ｎ型
エミッタ層５が片側のトレンチ３にのみ接し、図６のよ
うに両側のトレンチ３に共に接するようには形成されな
いことが第１の実施の形態と異なる。その他の構造は第
１の実施の形態と同様であるため、同一部分に同一の参
照番号を付して詳細な説明を省略する。なお、図８のＡ
−Ａ断面図は、Ｎ型エミッタ層５が、Ｐ型ベース層の中
心線を越えて形成されれば図２と同様になり、Ｐ型ベー
ス層の中心線に達しなければ図２５と同様になる。

【００６１】第２の実施の形態の絶縁ゲート型半導体装
置における構造上の特徴は、第１の実施の形態に比べて
Ｐ型ベース層におけるＮ型エミッタ層のパターンが占め
る面積比が小さいので、電圧に対する短絡電流Ｉscの飽
和特性が弱められ、極めてラッチアップの生じ難い素子
を提供することができる。

【００６２】従来のＩＥ効果を考慮しないＩＧＢＴの場
合、このようなＮ型エミッタ層の設計をすれば素子のオ
ン抵抗が著しく増加し、素子のオン状態での現実的な電
流密度を得ることが難しくなる。ダミートレンチなどの
ＩＥ効果をこのようなエミッタ構造と同時に用いること
で短絡耐量が高く、かつオン抵抗が十分に低い素子がは
じめて可能となる。

【００６３】図３に本発明の基本原理を示したが、第２
の実施の形態では短絡耐量に重要なＮ型エミッタ層のラ
ッチアップ耐量の設計と素子のオン抵抗低減に必要なＮ
^-ベース層のキャリヤ蓄積の設計を別個のパラメータで
設計することが可能であり、このことから、従来に比べ
てより高いレベルでの短絡耐量又は電流遮断能力と低い
オン抵抗特性とのトレードオフを実現することができ
る。

【００６４】このように、Ｐ型ベース層におけるＮ型エ
ミッタ層のパターン形状を変化させることで、種々の使
用目的に合わせた絶縁ゲート型半導体装置を提供するこ
とが可能になる。

【００６５】次に、図９を用いて第２の実施の形態の絶
縁ゲート型半導体装置の変形例について説明する。図９
に示す第２の実施の形態の変形例は、Ｐ型ベース層２の
下部に隣接してＮ型のバリア層１０を具備することが第
２の実施の形態と異なる。その他の構造は第１の実施の
形態と同様であるため、同一部分に同一の参照番号を付
して詳細な説明を省略する。

【００６６】先に第１の実施の形態の変形例として説明
したように、Ｎ型バリア層１０は正孔が第１の主電極６
に排出され難くする効果がある。これを用いれば、第２
の実施の形態におけるＩＥ効果の減少を補い、素子のオ
ン抵抗を低減することができる。なお、第２の実施の形
態及びその変形例において、電力用半導体素子として最
良の結果が得るための構造パラメータの条件式は、先に
式（１）、式（２）に示したものをそのまま用いること
ができる。

【００６７】次に図１０、図１１を用いて第３の実施の
形態に係る絶縁ゲート型半導体装置について説明する。
図１１は図１０に示す斜視図のＡ−Ａ断面を示す図であ
る。第３の実施の形態の絶縁ゲート型半導体装置におけ
る構造上の特徴は、図１０の斜視図と図１１の断面図に
示されるように、トレンチ３とゲート絶縁膜を介してト
レンチ３に埋め込まれたゲート電極４がＸ方向（図１参
照）に沿って梯子型に形成されることである。

【００６８】梯子型トレンチ３により閉じるように囲ま
れたＮ型エミッタ層５とＰ型ベース層２からなる領域
が、Ｘ方向に沿って連続して配列されることで、第３の
実施の形態のＮ型エミッタ層５を含む梯子型のストライ
プパターンが形成される。第１、第２の実施の形態と同
様に、Ｎ型エミッタ層５は、Ｐ型ベース層２の上面にウ
エル状に形成されるが、図１１の断面図から明らかなよ
うに、第３の実施の形態ではＰ型ベース層２、及びその
下部のＮ^-ベース層１も梯子型トレンチ３により閉じる
ように囲まれている。

【００６９】なお、Ｎ型エミッタ層５を含まないストラ
イプ形のＰ型ベース層２の構造、及びその他の部分の構
造は、第１、第２の実施の形態と同様であるため同一部
分に同一の参照番号を付して詳細な説明を省略する。

【００７０】第３の実施の形態に係る絶縁ゲート型半導
体装置における構造上の特徴は、第１の実施の形態に比
べてＮ型エミッタ層５の３つの側面が梯子型トレンチ３
に接し、これらの梯子型トレンチ３にゲート絶縁膜を介
して埋め込まれたゲート電極４により、Ｎ型エミッタ層
５の３つの側面の下部につながるＰ型ベース層２とトレ
ンチ３との界面にＮチャネルが形成されることである。

【００７１】また、図１に示す第１の実施の形態の絶縁
ゲート型半導体装置との相違点として、Ｐ型ベース層
２、及びその下部のＮ^-ベース層１も梯子型トレンチ３
により閉じるように囲まれていることである。

【００７２】第３の実施の形態では、Ｐ型ベース層２に
おけるＮ型エミッタ層５のパターンが占める面積比が大
きく、またＮ型エミッタ層２から梯子型トレンチの３つ
の側面に形成されたＮチャネルを介してＮ^-ベース層１
に電子が注入されるので、第１の主電極６に排出される
正孔のバイパス電流に対し、梯子型トレンチ３の３つの
側面のＮチャネルを介して流れる電子のチャネル電流の
比を大きくすることができる。

【００７３】また、第３の実施の形態では、Ｐ型ベース
層２、及びその下部のＮ^-ベース層１も梯子型トレンチ
３により閉じるように囲まれているため、アノード側の
Ｐ型エミッタ層８からＮ^-ベース層１に注入された正孔
をカソード側のＰ型ベース層２に排出する正孔の流れ
が、深さＤの梯子型トレンチ３により妨げられる効果を
第１の実施の形態に比べて大きくすることができる。

【００７４】このように、第３の実施の形態に係る絶縁
ゲート型半導体装置は、正孔のバイパス電流に対する電
子のチャネル電流の比が大きいことから、短絡電流Ｉsc
の電圧に対する飽和特性が強められ、また、深さＤの梯
子型トレンチ３により囲まれたＮ^-ベース層１の領域で
カソード側に排出される正孔の流れが妨げられるので、
ＩＥ効果が増強され、素子のオン抵抗も低減されるが、
一方においてＮ型エミッタ層の面積比が大きいことか
ら、ラッチアップを生じ易くなる恐れがある。しかし、
ラッチアップに対して十分な対策を立てれば、第３の実
施の形態の絶縁ゲート型半導体装置は電力用半導体素子
として理想的な性能を示すものとなる。

【００７５】次に、図１２、図１３を用いて第３の実施
の形態の絶縁ゲート型半導体装置の変形例について説明
する。図１３は図１２に示す斜視図のＡ−Ａ断面を示す
図である。図１２、図１３に示す第３の実施の形態の変
形例は、Ｐ型ベース層２の下部に隣接してＮ型のバリア
層１０を具備することが第３の実施の形態と異なる。そ
の他の構造は第１の実施の形態と同様であるため、同一
部分に同一の参照番号を付して詳細な説明を省略する。

【００７６】先に第１の実施の形態の変形例において説
明したように、Ｎ型バリア層１０は正孔が第１の主電極
６に排出され難くする効果がある。これを用いれば、第
３の実施の形態におけるＩＥ効果を更に増強し、素子の
オン抵抗を低減することができる。なお、第３の実施の
形態及びその変形例において、電力用半導体素子として
最良の結果を得るための構造パラメータの条件式は、先
に式（１）、式（２）に示したものをそのまま用いるこ
とができる。

【００７７】次に、図１４を用いて第４の実施の形態に
係る絶縁ゲート型半導体装置について説明する。第４の
実施の形態の構造上の特徴は、図１４の斜視図に示され
るように、先に図１、図２を用いて説明した第１の実施
の形態の絶縁ゲート型半導体装置と類似している。

【００７８】すなわち、ゲート絶縁膜を介してＸ方向に
長いトレンチ３に埋め込まれたゲート電極４により幅Ｗ
のストライプ形に分離されたＰ型ベース層２には、Ｘ方
向に沿って間隔ｄ、幅ｄ１の複数のＮ型エミッタ層５が
ウエル状に形成される。Ｐ型ベース層の表面及びＮ型エ
ミッタ層５の表面に対して共に電気的に接続するように
第１の主電極６が形成される。

【００７９】しかし、先に図１を用いて説明した第１の
実施の形態の絶縁ゲート型半導体装置においては、複数
のＮ型エミッタ層５が形成されたストライプ形のＰ型ベ
ース層２に隣接して、Ｎ型エミッタ層５が存在しない少
なくとも１個のＰ型ベース層２が形成されていたが、図
１４に示す第４の実施の形態では、Ｎ型エミッタ層５が
存在しないＰ型ベース層２を介在させることなく、複数
のＮ型エミッタ層５が形成されたストライプ形のＰ型ベ
ース層２が互いに隣接して形成される。

【００８０】このように互いに隣接する複数のＮ型エミ
ッタ層５を含むＰ型ベース層２からなる集合体の終端部
は、図１４の左側に示されるように単にＰ型ベース層２
で囲んでも良いし、図１４の右側に示されるように、ダ
ミートレンチ３ａとダミーゲート４ａとを用いて囲んで
も良い。なお、これらのＮ型エミッタ層５が存在しない
終端部のＰ型ベース層２には、第１の主電極６は電気的
に接続されない。

【００８１】このように構成された第４の実施の形態の
絶縁ゲート型半導体装置は、第１の実施の形態に比べ
て、Ｎ型エミッタ層５をソース、Ｎ^-ベース層１を共通
ドレインとする絶縁ゲート電界効果トランジスタが、素
子パターンの中に高密度に配置される。このため、カソ
ード側の第１の主電極に排出される正孔のバイパス電流
に対し電子のチャネル電流の比が大となり、短絡電流Ｉ
scの電圧に対する飽和特性が強めらる。

【００８２】第４の実施の形態では、Ｎ型エミッタ層５
が存在しないＰ型ベース層２を介在させることなく、素
子パターンが形成されるので、第１の実施の形態で説明
したこれらのＰ型ベース層２による正孔電流の阻止がな
されず、このため、ＩＥ効果による素子のオン抵抗の低
減は第１の実施の形態に比べてやや劣るが、一方電子の
チャネル電流の比が大となるため、チャネル電流により
素子のオン電流が補われることになる。

【００８３】次に、図１５を用いて第４の実施の形態の
絶縁ゲート型半導体装置の変形例について説明する。図
１５に示す第４の実施の形態の変形例は、Ｐ型ベース層
２の下部に隣接してＮ型のバリア層１０を具備すること
が第４の実施の形態と異なる。その他の構造は第１の実
施の形態と同様であるため、同一部分に同一の参照番号
を付して詳細な説明を省略する。

【００８４】先に第３の実施の形態の変形例として説明
したように、Ｎ型バリア層１０は正孔が第１の主電極６
に排出され難くする効果がある。これを用いれば、第３
の実施の形態におけるＩＥ効果の減少を補い、素子のオ
ン抵抗を低減することができる。なお、第４の実施の形
態及びその変形例において、電力用半導体素子として最
良の結果を得るための構造パラメータの条件式は、先に
式（１）、式（２）に示したものをそのまま用いること
ができる。

【００８５】次に、図１６を用いて第５の実施の形態に
係る絶縁ゲート型半導体装置について説明する。第５の
実施の形態の構造上の特徴は、図１６の斜視図に示され
るように、先に図１０、図１１を用いて説明した第３の
実施の形態の絶縁ゲート型半導体装置と類似している。
すなわち、トレンチ３とゲート絶縁膜を介してトレンチ
３に埋め込まれたゲート電極４がＸ方向（図１参照）に
沿って梯子型に形成されることである。

【００８６】梯子型トレンチ３により閉じるように囲ま
れたＮ型エミッタ層５とＰ型ベース層２からなる領域
が、Ｘ方向に沿って連続して配列されることで、第５の
実施の形態のＮ型エミッタ層５を含む梯子型のストライ
プパターンが形成される。第３の実施の形態と同様に、
Ｐ型ベース層２、及びその下部のＮ^-ベース層１も梯子
型トレンチ３により閉じるように囲まれている。

【００８７】しかし、先に図１０、図１１を用いて説明
した第３の実施の形態の絶縁ゲート型半導体装置におい
ては、複数のＮ型エミッタ層５が形成されたストライプ
形のＰ型ベース層２に隣接して、Ｎ型エミッタ層５が存
在しない少なくとも１個のＰ型ベース層２が形成されて
いたが、図１６に示す第５の実施の形態では、Ｎ型エミ
ッタ層５が存在しないＰ型ベース層２を介在させること
なく、複数のＮ型エミッタ層５が形成されたストライプ
形のＰ型ベース層２が互いに隣接して形成される。

【００８８】なお図１６において、これらの隣接するス
トライプパターンが、Ｘ方向（図１参照）に互いにｄ／
２だけずれて配置されているが、これは十字型にクロス
した深いトレンチを形成することが製造工程上困難であ
るため、トレンチの交点が製造容易なＴ字型構造となる
ようにしたものである。素子性能上はトレンチの交点が
十字型であってもＴ字型であっても変化はない。

【００８９】このように互いに隣接する複数のＮ型エミ
ッタ層５を含むＰ型ベース層２からなるパターンの終端
部は、図１６の左側に示されるように単にＰ型ベース層
２で囲んでも良いし、図１６の右側に示されるように、
トレンチ３ａとダミーゲート４ａとを用いて囲んでも良
い。なお、これらのＮ型エミッタ層５が存在しない終端
部のＰ型ベース層２には、第１の主電極６は電気的に接
続されない。

【００９０】このように構成された第５の実施の形態の
絶縁ゲート型半導体装置は、第３の実施の形態に比べ
て、Ｎ型エミッタ層５をソース、Ｎ^-ベース層１を共通
ドレインとする絶縁ゲート電界効果トランジスタが、素
子パターンの中に高密度に配置される。このため、カソ
ード側の第１の主電極に排出される正孔のバイパス電流
に対し、電子のチャネル電流の比が大となり、短絡電流
Ｉscの電圧に対する飽和特性が強めらる。

【００９１】しかし、第３の実施の形態では、Ｎ型エミ
ッタ層５が存在しないＰ型ベース層２を介在させること
なく、素子パターンが形成されるので、第１の実施の形
態で説明したこれらのＰ型ベース層２による正孔電流の
阻止がなされず、このため、ＩＥ効果による素子のオン
抵抗の低減は、第１の実施の形態に比べてやや劣るが、
一方電子のチャネル電流の比率が大となるため、チャネ
ル電流により素子のオン電流が補われることになる。

【００９２】次に、図１７を用いて第５の実施の形態の
絶縁ゲート型半導体装置の変形例について説明する。図
１７に示す第５の実施の形態の変形例は、Ｐ型ベース層
２の下部に隣接してＮ型バリア層１０を具備することが
第５の実施の形態と異なる。その他の構造は第１の実施
の形態と同様であるため、同一部分に同一の参照番号を
付して詳細な説明を省略する。

【００９３】先に第３の実施の形態の変形例として説明
したように、Ｎ型バリア層１０は正孔が第１の主電極６
に排出され難くする効果がある。これを用いれば、第５
の実施の形態におけるＩＥ効果の減少を補い、素子のオ
ン抵抗を低減することができる。なお、第５の実施の形
態及びその変形例において、電力用半導体素子として最
良の結果を得るための構造パラメータの条件式は、先に
式（１）、式（２）に示したものをそのまま用いること
ができる。

【００９４】次に図１８、図１９を用いて第６の実施の
形態について説明する。第６の実施の形態では、本発明
の絶縁ゲート型半導体装置の性能について説明する。図
１８は接合温度Ｔj＝１２５℃、負荷：４μＨの条件
で、本発明の絶縁ゲート型半導体装置をＶge＝±１５Ｖ
でオン／オフしたときの動作波形を示す図である。電源
電圧Ｖcc＝２２５０Ｖにおいて、素子電流Ｉc（短絡電
流Ｉscにほぼ等しい）のピーク値は２００Ａに達し、素
子を破壊することなく安全に動作することができた。

【００９５】また、図１９はＴｊ：室温、負荷：１０μ
Ｈの条件で、本発明の絶縁ゲート型半導体装置をＶge＝
±１５Ｖでオン／オフしたときの、動作波形を示す図で
ある。電源電圧Ｖcc＝２７００Ｖにおいて、素子電流Ｉ
c のピーク値は２００Ａに達し、素子を破壊することな
く安全に動作することができた。これらの数値はこの種
の電力用素子として記録的なものである。

【００９６】次に図２０、図２１を用いて本発明の第７
の実施の形態について説明する。第７の実施の形態で
は、本発明の絶縁ゲート型半導体装置のパターン形状の
詳細について説明する。

【００９７】図２０は第１の実施の形態で説明した絶縁
ゲート型半導体装置のパターン形状の１例を示す図であ
る。４又は４ａは、ゲート絶縁膜を介してトレンチ３又
はダミートレンチ３ａに埋め込まれたゲート又はダミー
ゲートを示すパターンである。通常ダミーゲートは接地
されるので、ゲート４に対してダミーゲート４ａをやや
短くして接地するためのスペースを設けている。

【００９８】５はＮ型エミッタ層、２はＰ型ベース層で
ある。図２０に示す絶縁ゲート型半導体装置のパターン
全面に絶縁膜を形成し、Ｎ型エミッタ層５とＰ型ベース
層２を接続するための開口部１１を設ける。第１の主電
極６（カソード）として全面にアルミニウム等の金属膜
１２を堆積し、熱処理することでＮ型エミッタ層５とＰ
型ベース層２のみが互いに電気的に接続される。その他
の領域は絶縁膜で覆われているため接続されない。

【００９９】図２１は第２の実施の形態で説明した絶縁
ゲート型半導体装置のパターン形状の１例を示す図であ
る。Ｎ型エミッタ層５の片側のみがトレンチに接してい
る他は図２０と同様であるから説明を省略する。図２
０、図２１には、パターン形状の寸法の１例が示されて
いる。これらの例では、Ｐ型ベース層２の表面にウエル
状に形成されたＮ型エミッタ層５のトレンチ方向の長さ
が２μｍ、隣り合うＮ型エミッタ層５の間のＰ型ベース
層２のトレンチ方向の長さが１μｍであるため先に述べ
たカソードに排出される正孔電流のバイパスは小さく設
定されている。

【０１００】次に、図２２を用いて、本発明の絶縁ゲー
ト型半導体装置の電極部を含むチップ構造の一例につい
て、さらに具体的に説明する。カソード側素子表面の全
面にＣＶＤＳｉＯ₂からなる絶縁膜を堆積し、Ｘ方向に
沿って開口部１１（図２０、図２１参照）を形成する。
その上面にアルミニウム等の金属膜１２を堆積し、熱処
理することで、開口部１１に露出したＮ型エミッタ層と
Ｐ型ベース層のみがアルミニウム等の金属膜１２と電気
的に接続される。なお、ゲート電極はトレンチの開口部
から引き出される。

【０１０１】図２３（ａ）及び図２３（ｂ）を用いて、
本発明の絶縁ゲート型半導体装置の圧接型パッケージの
構造の一例について説明する。図２３（ｂ）は図２３
（ａ）の回路構成を示している。図２２に示す複数の絶
縁ゲート半導体装置のチップ２０と、フライホイールダ
イオード３０が軟金属のシートからなるバッファ層２
２、２３を介してカソード側及びアノード側の圧接用金
属電極２４、２５を用いて圧接される。

【０１０２】カソード側の圧接用金属電極２４には、ゲ
ート回路２９からチップ２０のゲート電極部２２に接続
するゲート配線２２等の引き回し等に用いる溝が形成さ
れる。ゲート回路２８の他方の端子はカソードに接続さ
れる。フライホイールダイオード３０は逆方向のサージ
電圧に対して素子を保護する役割を果たしている。

【０１０３】なお本発明は上記の実施の形態に限定され
ることはない。例えば第１乃至第５の実施の形態の変形
例において、Ｎ型バリア層１０は、必ずしも全てのスト
ライプ形のＰ型ベース層２の下部に設ける必要はない、
Ｎ型エミッタ層５を含むＰ型ベース層の下部にのみ設け
れば一定のＩＥ効果を得ることができる。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。

【０１０４】

【発明の効果】上述したように本発明の絶縁ゲート型半
導体装置によれば、短絡時の電源電圧が数千Ｖと高く、
通常使用する電流密度が１０⁶Ａ／ｍ²と比較的低い高耐
圧電力素子として優れた性能を示し、従来のＧＴＯやサ
イリスタ並の低いオン抵抗と、従来のＩＧＢＴ程度の最
大遮断電流密度の値を維持しつつ、短絡事故時における
大きな耐量を備えた電力用半導体素子を提供することが
可能になる。

【図面の簡単な説明】

【図１】第１の実施の形態に係る絶縁ゲート型半導体装
置の構造を示す斜視図。

【図２】第１の実施の形態に係る絶縁ゲート型半導体装
置のＡ−Ａ断面を示す図。

【図３】本発明の絶縁ゲート型半導体装置の基本原理を
従来のＩＧＢＴと比較して説明する図であって、（ａ）
は、素子の基本構成と動作状態におけるキャリヤ分布を
示す概念図。（ｂ）は、本発明のＩＥＧＴと従来のＩＧ
ＢＴのキャリア蓄積効果を比較するシミュレーション結
果を示す図。

【図４】本発明の絶縁ゲート型半導体装置のＰ型ベース
層のシート抵抗と短絡電流との関係を示す図。

【図５】本発明の絶縁ゲート型半導体装置のセルサイズ
と短絡電流との関係を示す図。

【図６】第１の実施の形態の変形例に係る絶縁ゲート型
半導体装置の構造を示す斜視図。

【図７】第１の実施の形態の変形例に係る絶縁ゲート型
半導体装置のＡ−Ａ断面を示す図。

【図８】第２の実施の形態に係る絶縁ゲート型半導体装
置の構造を示す斜視図。

【図９】第２の実施の形態の変形例に係る絶縁ゲート型
半導体装置の構造を示す斜視図。

【図１０】第３の実施の形態に係る絶縁ゲート型半導体
装置の構造を示す斜視図。

【図１１】第３の実施の形態に係る絶縁ゲート型半導体
装置のＡ−Ａ断面を示す図。

【図１２】第３の実施の形態の変形例に係る絶縁ゲート
型半導体装置の構造を示す斜視図。

【図１３】第３の実施の形態の変形例に係る絶縁ゲート
型半導体装置のＡ−Ａ断面を示す図。

【図１４】第４の実施の形態に係る絶縁ゲート型半導体
装置の構造を示す斜視図。

【図１５】第４の実施の形態の変形例に係る絶縁ゲート
型半導体装置の構造を示す斜視図。

【図１６】第５の実施の形態に係る絶縁ゲート型半導体
装置の構造を示す斜視図。

【図１７】第５の実施の形態の変形例に係る絶縁ゲート
型半導体装置の構造を示す斜視図。

【図１８】第６の実施の形態に係る絶縁ゲート型半導体
装置の性能を示す図。

【図１９】第６の実施の形態に係る絶縁ゲート型半導体
装置の他の性能を示す図。

【図２０】第７の実施の形態に係る絶縁ゲート型半導体
装置のパターン形状を示す図。

【図２１】第７の実施の形態に係る絶縁ゲート型半導体
装置の他のパターン形状を示す図。

【図２２】本発明の絶縁ゲート型半導体装置の電極構造
を示す斜視図。

【図２３】本発明の絶縁ゲート型半導体装置のパッケー
ジの構造を示す図であって、（ａ）は、圧接電極型パッ
ケージの構造の一例を示す図。（ｂ）は、圧接電極型パ
ッケージの電気的構成を示す回路図。

【図２４】従来の絶縁ゲート型半導体装置の構造を示す
斜視図。

【図２５】従来の絶縁ゲート型半導体装置のＡ−Ａ断面
を示す図。

【符号の説明】

１…Ｎ^-ベース層２…Ｐ型ベース層３…トレンチ３ａ…ダミートレンチ４…ゲート電極４ａ…ダミーゲート電極５…Ｎ型エミッタ層６…第１主電極７…Ｎ⁺バッファ層８…Ｐ型エミッタ層９…第２主電極１０…Ｎ型バリア層１１…開口部１２…アルミニウム膜２０…絶縁ゲート半導体装置のチップ２１、２３…軟金属板２２…ゲート電極部２４…圧接用カソード電極２５…圧接用アノード電極２６…圧接型パッケージ

Claims

【特許請求の範囲】

【請求項１】高抵抗の第１導電型ベース層と、この第１導電型ベース層の表面に形成された第２導電型
ベース層と、この第２導電型ベース層の表面に選択的に形成された複
数の第１導電型エミッタ層と、前記第２導電型ベース層の表面から前記第２導電型ベー
ス層を貫通し、前記第１導電型ベース層内部の一定の深
さに達するように形成された溝と、ゲート絶縁膜を介して前記溝を埋め込むように形成され
たゲート電極と、前記第２導電型ベース層の表面及び前記第１導電型エミ
ッタ層の表面に共に電気的に接続するように形成された
第１の主電極と、前記第１導電型ベース層の下面に形成された第２導電型
エミッタ層と、この第２導電型エミッタ層の下面に形成された第２の主
電極とを具備し、前記第２導電型ベース層は長手方向に平行に形成された
２個の前記溝により画定されたストライプ形の領域を成
し、前記複数の第１導電型エミッタ層は、その両端が２個の
前記溝にそれぞれ接するように形成され、かつ、前記溝における第１導電型ベース層内部の一定の
深さをＤ（ｍ）、前記ストライプ形の第２導電型ベース
層の幅をＷ（ｍ）、前記第２導電型ベース層の表面に沿
って前記ストライプ形の長手方向に対して直角方向の前
記第２導電型ベース層の繰り返し単位長をＣ（ｍ）、前
記第２導電型ベース層のシート抵抗をＲp（Ω／squar
e）、前記第１導電型エミッタ層の前記ストライプ形の
長手方向の幅をｄ１（ｍ）とするとき、（Ｒp×ｄ１）²
≦２×１０^-7、Ｗ／（Ｃ×Ｄ）≦１×１０⁵の条件が成
り立つことを特徴とする絶縁ゲート型半導体装置。
【請求項２】前記複数の第１導電型エミッタ層は、そ
の片端が２個の前記溝にそれぞれ接するように形成され
ることを特徴とする請求項１記載の絶縁ゲート型半導体
装置。
【請求項３】前記ストライプ形の第２導電型ベース層
は、長手方向に平行に形成された第１の２個の前記溝
と、前記長手方向と直角な方向に平行に形成された第２
の２個の前記溝により周辺が画定された領域を前記スト
ライプ形の長手方向に沿って繰り返し配置することによ
り形成され、前記複数の第１のエミッタ層は、その両端
が前記第１の２個の溝にそれぞれ接するように形成さ
れ、前記両端と直角な片端が前記第２の２個の溝のいず
れか１つにそれぞれ接するように形成されることを特徴
とする請求項１記載の絶縁ゲート型半導体装置。
【請求項４】前記ストライプ形の第２導電型ベース層
は、この第２導電型ベース層の表面に沿って前記ストラ
イプ形の長手方向と直角方向に隣接する少なくとも１つ
の前記第２導電型ベース層のみからなる前記ストライプ
形の領域を備え、前記繰り返し単位長Ｃには、前記少な
くとも１つの前記第２導電型ベース層のみからなるスト
ライプ形の領域の幅が含まれることを特徴とする請求項
１乃至３のいづれか１つに記載の絶縁ゲート型半導体装
置。
【請求項５】前記第２導電型ベース層は下部に隣接し
て第１導電型バリア層を具備することを特徴とする請求
項１乃至４のいづれか１つに記載の絶縁ゲート型半導体
装置。