CN1658398A - 双方向元件及其制造方法、半导体装置 - Google Patents

双方向元件及其制造方法、半导体装置 Download PDF

Info

Publication number
CN1658398A
CN1658398A CN2004100551886A CN200410055188A CN1658398A CN 1658398 A CN1658398 A CN 1658398A CN 2004100551886 A CN2004100551886 A CN 2004100551886A CN 200410055188 A CN200410055188 A CN 200410055188A CN 1658398 A CN1658398 A CN 1658398A
Authority
CN
China
Prior art keywords
zone
semiconductor
groove
area
direction element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2004100551886A
Other languages
English (en)
Other versions
CN100539184C (zh
Inventor
北村睦美
藤岛直人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
FUJI ELECTRIC ELECTRONIC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2004038698A external-priority patent/JP4961658B2/ja
Application filed by FUJI ELECTRIC ELECTRONIC Co Ltd filed Critical FUJI ELECTRIC ELECTRONIC Co Ltd
Publication of CN1658398A publication Critical patent/CN1658398A/zh
Application granted granted Critical
Publication of CN100539184C publication Critical patent/CN100539184C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/0031—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits using battery or load disconnect circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了包含高耐压且可降低接通电压的双方向元件的半导体装置及其制造方法。通过在沟槽底面(3a)上形成扩张漏极区域(4)，在分割半导体区域上形成p偏置区域(5)和在其表面上形成第一和第二n源极区域(9、10)，可以缩短第一和第二n源极区域(9、10)的平面距离，使元件的密度提高，在沿着沟槽维持耐压的情况下，达到高耐压，可使栅极电极(7)的电压比第一和第二n源极电极(11、12)高，从而在沟槽侧壁上形成沟道，可以实现电流向双方向流动的高耐压且低接通电压的双方向LMOSFET。

Description

双方向元件及其制造方法、半导体装置
技术领域
本发明涉及具有双方向元件的功耗集成电路(Power IC)等半导体装置及其制造方法。
背景技术
在电池等的电源装置中，需要控制电池充电的情况和电池放电(将电流供给负载)的情况两者，以防止电池的过分充电和过分放电。由于这样，必需要有可以接通和断开交流信号或交流电力的双方向的半导体开关。作为该双方向的半导体开关，可以使用将单方向半导体元件反向并联连接的复合型双方向元件。
另外，使用在同一个半导体基板上集成该复合型双方向元件和控制它的控制用IC的功耗集成电路(Power IC)，可使电流装置尺寸减小。
还开发了单一的双方向元件。作为一个例子，提出了双方向横式绝缘栅极晶体管(LIGBT)(例如，参见非专利文献1)。下面，说明这种双方向LIGBT的结构和动作。
图30为双方向LIGBT的主要部分的截面图。在双方向LIGBT中，在n半导体层503的表面侧形成二个p+阱区域504、505，在p+阱区域504、505中，形成n+发射极区域506、507。p+阱区域504、505在n半导体层503的表面上露出，并且离开规定距离(偏移距离)，以便可以维持规定的耐压。另外，n+发射极区域506、507在n半导体层503的表面(p+阱区域504、505的表面)露出。
在p+阱区域504、505中，在位于二个n+发射极区域506、507之间的部位上，通过栅极绝缘膜508、509，形成由多晶硅等制成的绝缘栅极型式的栅极电极510、511。另外，以跨在p+阱区域504、505和n+发射极区域506、507上的形式，形成发射极电极512、513。利用这种结构，如果控制加在栅极电极510、511上的电压，则可以控制在发射极电极512、513之间双方向流动的主电流的接通和断开。
图31表示图30的双方向LIGBT的输出特性。由于当没有达到由pn结的藏在内部的电位引起的上升电压(0.6V)以上时，没有主电流开始流过，在小电流区域中，接通电压高，接通损失大。
为了改善这点，具有利用上升时电压为零的MOSFET，形成双方向元件的单一的双方向MOSFET(例如，参见专利文献1)。现说明其内容。
图32为现有的双方向MOSFET的主要部分的截面图。这里举了一个双方向LDMOSFET(横向双扩散的MOSFET：LateralDouble-Diffused MOSFET)作为例子。与上述例子同样，具有SOI结构，通过绝缘层102，在半导体基板101上形成n半导体层103。在n半导体103的表面侧形成二个n++漏极区域104、105；同时，在两个n++漏极区域104、105之间形成p+阱区域106。p+阱区域106形成于达到绝缘层102的深度，将n半导体基板103分割成二个区域。另外，在p+阱区域106中，形成二个n++源极区域107、108；同时，在两个n++源极区域107、108之间，形成p++基极接点109区域。n++漏极区域104、105和p+阱区域106，在n半导体基极103的表面露出；n++源极区域107、108、p++基极接触区域109在p+阱区域106表面露出。在p+阱区域106上，通过栅极绝缘膜110、111形成绝缘栅极型的栅极电极112、113。两个栅极电极112、113共用连接。漏极电极114、115分别与n++漏极区域104、105连接。另外，源极电极117以横跨连接的形式，与n++源极区域107、108和p++基极接触区域109连接。
在使上述双方向LDMOSFET接通的状态下，将电压加在栅极电极112、113和源极电极117之间，使栅极电极112、113成为正电位。这时，在p+阱区域106的栅极绝缘膜110、111下面形成沟道。如果将电压加在漏极电极114、115之间，使漏极电极114侧成为高电位，则电子电流通过漏极电极114→n++漏极区域104→n半导体层103→与栅极电极112对应的沟道→n++源极区域107→源极电极117→n++源极区域108→与栅极电极113对应的沟道→n半导体层103→n++源极区域105→漏极电极115的路径流动。这时，电流是电子电流占支配地位(即单极性的)，因为不与电流通道接合，因此即使在低电位时，不产生偏置成分。即在微小电流区域中，直线性好。当加在漏极电极114、115上的电压极性相反时，电流的方向相反，也可同样动作。结果，如图33所示，可以流过交流电流，同时在微小电流区域上也可以期待直线性好的动作。
另一方面，在使上述双方向LDMOSFET处在断开状态下，使栅极电极112、113和源极电极117短路。这样，在p+阱区域106中，在栅极绝缘膜110、111下面形成的沟道消灭，没有电子电流流动，成为断开的状态。在断开状态下，即使将正负偏移的电压加在漏极电极114、115之间，也没有电流流过。即对交流电压成为断开状态。这时，耐压等于双方向LDMOSFET的单侧部分的耐压。
利用具有上述双方向LDMOSFET的1个芯片，可以接通和断开交流电力。另外，导通时，在微小电流区域中，电压和电流特性的直线性好，可以用于接通和断开信号电流。另外，因为栅极电极112、113共用连接，源极电极117为1个，给予栅极控制信号的驱动电路也是一个，因此容易控制。
如上所述，由于主电流不通过pn结，而通过沟道流动，因此，基本上与流过电阻的电流相同。电流在零电压以上流动，在小电流区域上的接通电压小，因此可以减小接通损失。
专利文献1：特开平11-224950号公报。
非专利文献1：ISPSD(国际动力半导体零件和集成电路学术读者讨论会：International Symposium on Power Semiconducter Devices andICs)，1997，pp37-40。
发明要解决的问题
然而，图32的双方向LDMOSFET的耐压，由于是用双方向LDMOSFET的一侧的MOSFET的耐压维持，为了维持顺逆耐压，必需要在两侧的MOSFET都分别耐压，这样，占有面积要2倍，漏极区域间的占有面积增大。另外，由于是平面结构，使构成双方向LDMOSFET的元件尺寸减小困难，因此，难以改善接通电压。
发明内容
本发明的目的是要解决上述问题，提供一种可提高双方向元件的元件密度，可减小接通电压的高耐压的半导体装置及其制造方法。
解决问题所用的方法
为了达到上述目的，一种双方向元件，它具有：
由在第一导电型半导体区域内形成的沟槽，将上述半导体区域的表面层分割而形成的第一和第二分割半导体区域；
在上述沟槽的底面或底面和侧壁上形成的第一导电型的第一区域；
分别在上述第一和第二分割半导体区域中形成的，与上述沟槽侧壁和上述第一区域连接的第二导电型的第二和第三区域；
在上述第一分割半导体区域中，与上述沟槽侧壁连接、和与上述第二区域连接形成的第一导电型的第四区域；
在上述第二分割半导体区域中，与上述沟槽侧壁连接、和与上述第三区域连接形成的第一导电型的第五区域；
在上述第一分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第四区域，通过第一绝缘膜形成的第一控制电极；
在上述第一分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第五区域，通过第二绝缘膜形成的第二控制电极；
在上述第四区域上形成的第一主电极；和
在上述第五区域上形成的第二主电极。
另外，可在上述第一区域和上述第二区域与上述第一区域和上述第三区域之间具有比上述第一区域的杂质浓度低的第六区域。
上述第一控制电极和上述第二控制电极可电气上连接。
上述第一控制电极和上述第二控制电极可电气上绝缘。
上述半导体区域为在第二导电型的半导体基板的表面层上形成的区域。
另外，可分别具有多个上述第一和第二分割半导体区域。
上述第一分割半导体区域和上述第二分割半导体区域可互相邻近形成。
可分别具有多个上述第一和第二分割半导体区域，相邻的分割半导体区域间的上述沟槽宽度是，不同的分割区域间一方要比相同的分割区域间一方宽。
另外，上述第一、第二主电极可分别与上述第二、第三区域电气上连接。
可在上述控制电极的内侧，通过层间绝缘膜，具有到达上述第一区域的导电体。
可具有在上述沟槽底面形成、与上述第二和第三区域连接、与上述导电体连接的第二导电型的第七区域。
在同一块半导体基板上可形成上述双方向元件和控制该双方向元件的控制用电路。
一种双方向元件的制造方法，其特征为，它包含下列工序：
在第一导电型的半导体区域的表面层上，形成第二导电型的扩散区域的工序；
从上述扩散区域表面形成沟槽，形成由该沟槽包围的第一和第二分割半导体区域的工序；
利用从上述沟槽底面的扩散，形成与上述半导体区域连接的第一导电型的第一区域的工序；
在上述第一分割半导体区域内，从由上述半导体区域、上述第一区域和上述沟槽包围的第二区域的表面层，形成与上述沟槽的侧壁连接地形成第一导电型的第四区域的工序；
在上述第二分割半导体区域内，从由上述半导体区域、上述第一区域和上述沟槽包围的第三区域的表面层，形成与上述沟槽的侧壁连接地形成第一导电型的第五区域的工序；
在上述第一分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第四区域，通过绝缘膜形成第一控制电极的工序；
在上述第二分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第五区域，通过绝缘膜形成第二控制电极的工序；
在上述第四区域上形成第一主电极的工序；和
在上述第五区域上，形成第二主电极的工序。
另外，可以为如下的制造方法，形成上述沟槽，以达到上述半导体区域，上述第一区域在上述半导体区域内部形成。
另外，可以为如下的制造方法，形成上述沟槽，以达到上述半导体区域，上述第一区域与上述第二和第三区域连接。
另外，一种双方向元件的制造方法，其特征为，它包含下列工序：
从第一导电型的半导体区域表面形成沟槽，形成由该沟槽包围的第一和第二分割半导体区域的工序；
在上述半导体区域的表面层上形成第二导电型的扩散区域的工序；
利用从上述沟槽底面的扩散，形成与上述半导体区域连接的第一导电型的第一区域的工序；
在上述第一分割的半导体区域内，从由上述半导体区域、上述第一区域和上述沟槽包围的第二区域的表面层，形成与上述沟槽的侧壁连接地形成第一导电型的第四区域的工序；
在上述第二分割半导体区域内，从由上述半导体区域、上述第一区域和上述沟槽包围的第三区域的表面层，形成与上述沟槽的侧壁连接地形成第一导电型的第五区域的工序；
在上述第一分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第四区域，通过绝缘膜形成第一控制电极的工序；
在上述第二分割半导体区域的上述沟槽侧壁上，从上述第一区域至上述第五区域，通过绝缘膜形成第二控制电极的工序；
在上述第四区域上形成第一主电极的工序；和
在上述第五区域上，形成第二主电极的工序。
另外，该制造方法可包含在上述第一控制电极和上述第二控制电极之间形成层间绝缘膜的工序。
另外，该制造方法，可包含：在上述层间绝缘膜上形成达到上述第一区域的开口部的工序；和在该开口部中充填导电体的工序。
另外，该制造方法可包含在上述沟槽的底面上，形成与上述第一区域邻近，与上述第二和第三区域连接的第二导电型的第六区域的工序。
另外，该制造方法可分别形成多个上述第一和第二分割半导体区域。
另外，在该制造方法中，在将上述第一分割半导体区域和上述第二分割半导体区域之间的上述沟槽作为第一沟槽，在将上述第一分割的半导体区域彼此之间与上述第二分割半导体区域彼此之间的上述沟槽作为第二沟槽的情况下，使上述第一沟槽的宽度比上述第二沟槽的宽度宽。
发明的效果
采用本发明，通过在半导体基板上形成沟槽，在该沟槽的侧壁上形成栅极电极，在沟槽底面下形成漏极区域，在该漏极区域上形成绝缘膜，在由沟槽包围的半导体区域上形成第一和第二源极区域，可使双方向元件耐压提高和使接通电压降低。
另外，通过在由沟槽包围的半导体区域上，形成第一和第二源极区域与接触区域，在它们上面再形成第一和第二源极电极，可以扩宽双方向元件的安全动作区域。
另外，通过在半导体基板上形成沟槽，在该沟槽的侧壁上形成栅极电极，在沟槽底面下形成浮游的源极区域，在该源极区域上形成绝缘膜，在由电缆层包围的半导体区域上形成第一和第二漏极区域，可使双方向元件的耐压提高和降低其接通电压。
另外，通过在沟槽底面下形成源极区域和基极拾取区域，在这些区域上形成金属电极，可以扩宽双方向元件的安全动作区域。
附图说明
图1为本发明的实施例1的半导体装置的结构图；(a)为主要部分的平面图，(b)为(a)的A部分放大图，(c)为在(b)的X-X线处剖开的主要部分的截面图；
图2为与图1不同的结构图，(a)为n阱区域兼作图1(c)的n漏极区域4的图，(b)为半导体基板1兼作图1(c)的n漏极区域的图，(c)为在(b)中再形成n漏极区域4的图；
图3为图1的双方向LMOSFET的等价电路图；
图4为本发明的实施例2的半导体装置的结构图，(a)为与图1(b)相当的主要部分的平面图，(b)为在(a)的X-X线处剖开的主要部分截面图；
图5为本发明的实施例3的半导体装置的结构图，(a)为主要部分的平面图，(b)为(a)的B部分放大图，(c)为在(b)的X-X线处剖开的主要部分截面图；
图6为图5的双方向LMOSFET的等价电路图；
图7为本发明的实施例4的半导体装置的结构图，(a)为与图5(b)相当的主要部分平面图，(b)为在(a)的X1-X1线处剖开的主要部分的截面图，(c)为在(a)的X2-X2线处剖开的主要部分截面图；
图8为本发明的实施例5的半导体装置的主要部分的配置图；
图9为本发明的实施例6的半导体装置的制造方法，(a)-(c)为按工序顺序表示的主要部分制造工序截面图；
图10为本发明的实施例7的半导体装置的制造方法，(a)-(c)为按工序顺序表示的主要部分的制造工序截面图；
图11为本发明的实施例8的半导体装置的制造方法，(a)-(c)为按工序顺序表示的主要部分的制造工序截面图；
图12为本发明的实施例9的半导体装置的制造方法，(a)、(b)、为与图11(a)相当的主要部分的制造工序截面图，(c)、(d)为与图11(c)相当的主要部分的制造工序截面图；
图13为本发明的实施例10的半导体装置的制造方法，(a)-(c)为按工序顺序表示的主要部分的制造工序截面图；
图14为本发明的实施例11的半导体装置的主要部分的平面图；
图15为在图14的X-X线处剖开的截面图；
图16为在图14的Y-Y线处剖开的截面图；
图17为在图14的Z-Z线处剖开的截面图；
图18为摘自图8的双方向LMOSFET和驱动/保护电路部的图；(a)-(c)为表示电池元件过分充电时的随时间的经过图；
图19为具有二个栅极电极的双方向LMOSFET的等价电路图；
图20在使用具有二个栅极电极的双方向LMOSEFT情况下的与图18相当的图，(a)-(c)为表示电池元件过分充电时的随时间的经过图；
图21为本发明的实施例12的半导体装置的主要部分平面图；
图22为在图21的A-A线处剖开的截面图；
图23为在图21的B-B线处剖开的截面图；
图24为在图21的C-C线处剖开的截面图；
图25为在图21的D-D线处剖开的截面图；
图26为本发明的实施例13的半导体装置的制造方法的主要部分的工序截面图，(a)与图22相当的部位的截面图，(b)为与图23相当的部位的截面图，(c)为与图24相当的部位的截面图；
图27为接着图26的、本发明的实施例13的半导体装置的制造方法的主要部分的工序截面图，(a)与图22相当的部位的截面图，(b)为与图23相当的部位的截面图，(c)为与图24相当的部位的截面图；
图28为接着图27的、本发明的实施例13的半导体装置的制造方法的主要部分的工序截面图，(a)与图22相当的部位的截面图，(b)为与图23相当的部位的截面图，(c)为与图24相当的部位的截面图；
图29为接图28的、本发明的实施例13的半导体装置的制造方法的主要部分的工序截面图，(a)与图22相当的部位的截面图，(b)为与图23相当的部位的截面图，(c)为与图24相当的部位的截面图；
图30为现有的双方向LIBGT的主要部分的截面图；
图31为表示图29的双方向LIGBT的输出特性的图；
图32为现有的另一双方向MOSFET的主要部分的截面图；
图33为表示图32的双方向LIGBT的输出特性的图。
符号说明：1、71、201、301p半导体基板；2、72、202、302n阱区域；3、33、73、203、303沟槽；3a、33a、73a底面；3b、33b，73b侧面；4、74、204、304n漏极区域；5、35、75、205、305p偏置区域；6、36、79、206、306栅极绝缘膜；7、37、80、207栅极电极；8、38、87、208、208a、308、308a层间绝缘膜；9、81、209、309第一n源极区域；10、82、210、3 10第二n源极区域；11、85、211、311第一源极电极；12、86、212、312第二源极电极；13、213、313第一源极布线；14、214、314第二源极布线；15、16、215、216、315、316p接触区域；34n源极区域；39第一n漏极区域；40第二n漏极区域；41第一漏极电极；42第二漏极电极；43第一漏极布线；44第二漏极布线；45拾取电极(pickup electrode)；46p基极拾取区域(base pickup domain)；50、60双方向LMOSFET；51驱动/保护电路部；52残量电路部；53充电泵电路；61分割半导体区域；70、90、91、100半导体基板；76p阱区域；77n阱区域；83、84源极/漏极区域；88、89源极/漏极电极；92电池装置；203a、303a沟槽外周；203b突出的沟槽；307多晶硅；217、317接触孔；218、318多晶硅布线；219栅极布线；300双方向LMOSFET；307a第一栅极电极；307b第二栅极电极；319第一栅极布线；320第二栅极布线；331、332n沟道MOSFET；333、334寄生二极管；341、342岛；S1第一源极端子；S2第二源极端子；G栅极端子；G1第一栅极端子；G2第二栅极端子；D1第一漏极端子；D2第二漏极端子。
具体实施方式
在以下的说明中，以第一导电型为n型，以第二导电型为p型来说明，但相反也可以。
(实施例1)
图1为本发明的实施例1的半导体装置的结构图。图中(a)为主要部分的平面图，(b)为图1(a)的A部分的放大图，(c)为用图1(b)的X-X线处剖开的主要部分的截面图。这里举出双方向LMOSFET(双方向横型MOSFET)作为例子进行说明，该双方向LMOSFET的结构与TLPM(沟槽和横向的动力MOSFET)的结构类似。
在p半导体基板1上形成n阱区域2，在该n阱区域2上形成沟槽3，在该沟槽底面3a下形成n漏极区域4，在n阱区域2的表面层上形成p偏置区域5。
在沟槽3的内壁上形成栅极绝缘膜6，在沟槽侧壁3b上，通过栅极绝缘膜，形成栅极电极7。在被沟槽3包围的p偏置区域5的表面上，选择地形成第一n源极区域9和第二n源极区域10，与沟槽3连接。该第一n源极区域9和第二n源极区域10是夹住沟槽3交互地形成的。栅极电极7上和沟槽3的内部，用层间绝缘膜8充填平坦。在全部表面上形成层间绝缘膜8a后，在该层间绝缘膜上作出接触孔，在第一n源极区域9上和第二n源极区域10上分别形成第一源极电极11和第二源极电极12。第一源极电极11之间和第二源极电极12之间，分别利用第一源极布线13和第二源极布线14连接。另外，栅极电极7，通过图中没有示出的栅极衬垫和栅极布线连接。
如上所述，由于在沟槽底部形成n漏极区域4，因此电场缓和，可以确保30V左右的高耐压。
又如上所述，由于在沟槽3的底部形成栅极电极7和n漏极区域4，因此耐压可沿着沟槽3维持。这样，在第一n源极区域9和第二n源极区域10的表面上的间隔狭窄，可以减少元件的尺寸，结果，可以降低接通电压。
又如上所述，由于使用p半导体基板1，可以使该基板1为接地电位，容易在该基板1上形成图中没有示出的CMOS电路等。另外，在上述沟槽底部形成的n扩张n漏极区域4是分离形成的，可以与各自的n漏极区域4连接。
还可以作成如图2所示的结构。图2(a)为n阱区域2兼作用1(c)的n漏极区域4的结构。图2(a)(b)为半导体基板为n型时的结构，图2(b)为半导体基板1兼作图1(c)的n漏极区域4的结构。图2(c)为在图2(b)中，还形成n漏极区域4。
另外，在图1(c)中，栅极电极7是在沟槽3内左右分开形成的，但也可以如图2那样，作成一个也可以。
图3为图1所示的双方向LMOSFET的等价电路图。现在说明该双方向LDMOSFET50的动作。相对于第一源极端子S1，将高电压加在第二源极端子S2上，再将比第二源极端子S2高的电压加在栅极端子G上，在被图1的第一、第二n源极区域9、10和n漏极区域4夹住的p偏置区域5的侧面上作出沟道，使电流从第二源极端子S2流向第一源极端子S1。通过相对于第二源极端子S2，将高电压加在第一源极端子S1上，将比第一源极端子S1高的电压加在栅极端子G上，则在被第一、第二n源极区域9、10和n漏极区域4夹住的p偏置区域5的侧面上，作出沟道，电流从第一源极端子S1流向第二源极端子S2。这样，成为电流可双方向流过的双方向LMOSFET。
另一方面，使栅极端子G为第一、第二源极端子S1、S2内的低电位侧的端子的电位，成为接地电位，可以消灭在p偏置区域5上形成的沟道，使双方向LMOSFET成为阻止状态。
(实施例2)
图4为本发明的实施例2的半导体装置的结构图。图中的(a)为相当于图1(b)的主要部分的平面图，图4(b)为在图4(a)的X-X线处剖开的主要部分的截面图。与图1不同，在p偏置区域5的表面层上，形成被第一和第二n源极区域9、10包围的p接触区域15、16；在第一n源极区域9上和第二n源极区域10上，分别形成p接点15、16。动作与图3的说明相同。
如上所述，由于形成p接触区域15、16，因此p偏置区域5的电位稳定，双方向LMOSFET的安全动作区域宽广。其他与实施例1相同。
另外，由于形成接触区域15、16，因此，该双方向LMOSFET为内部装有寄生二极管，作为双方向IGBT的动作模式。因此，在栅极电压(栅极电极7的电压)比高电位侧的源极电极的电压低的情况下，主电流可以在第一源电极11和第二源极12之间流动。
(实施例3)
图5为本发明的实施例3的半导体装置的结构图。图中(a)为主要部分的平面图，(b)为图5(a)的B部放大图，(c)为在图5(b)的X-X线处剖开的主要部分的截面图。这里，举出双方向LMOSFET为例子进行说明。
在p半导体基板1上形成n阱区域2，在该n阱区域2上形成沟槽33，在该沟槽底面33a下形成n源极区域34，在n阱区域2的表面层上形成p偏置区域35。
在沟槽33内壁上，形成栅极绝缘膜36，在沟槽侧壁33b上，经绝缘膜36形成栅极电极37。在被沟槽33包围的p偏置区域35的表面上，形成第一n漏极区域39和第二n漏极区域40，与沟槽33连接。该第一n漏极区域39和第二n漏极区域40，是夹住沟槽33交互形成的。栅极电极37上和沟槽33内部用层间绝缘膜38充填平坦。在该层间绝缘膜38上作出接触孔，在第一n漏极区域39上和第二n漏极区域40上，分别形成第一漏极电极41和第二漏极电极42。另外，使n源极区域34的表面露出，充填拾取电极45。在n源极区域被分割成多个形成的情况下，该拾取电极45具有等电位的效果，另外，加上控制电压，可以成为规定的电位。例如，在装置断开时，加上接地电位，可使它在D1、D2之间没有电流流过。另外，第一漏极电极41之间和第二漏极电极42之间可用第一漏极布线43和第二漏极布线44分别连接。栅极电极37通过图中没有示出的栅极衬垫和栅极布线连接。
由于在沟槽底部形成n源极区域34，在其上面覆盖层间绝缘膜38。因此，电场缓和，可以确保30V左右的高耐压。
又如上所述，由于在沟槽内形成栅极电极37和p偏置区域35，耐压可沿着沟槽侧壁33b维持，因此，可以使在第一n漏极区域39和第二n漏极区域40的表面上的间隔变窄，可以减小元件的尺寸。结果，可降低接通电压。
另外，如上所述，由于使用p半导体基板1，可使该基板1为接地电位，因此容易在该基板1上形成图中没有示出的CMOS电路等。另外，在上述沟槽底部形成的n源极区域34是分离形成的，也可以与各自的n漏极区域34连接形成。
图6为图5的双方向LMOSFET的等价电路图。现说明该双方向LMOSFET60的动作。通过相对于第一漏极端子D1，将高电压加在第二漏极端子D2上，将比第一漏极端子D1高的电压加在栅极端子G上，则可在被图5所示的第一和第二n漏极区域39、40与n源极区域34夹住的p偏置区域35的侧面上形成沟道，电流可从第二漏极端子D2流至第一漏极端子D1。当相对于第二漏极端子D2，将高电压加在第一漏极端子D1上，将比第二漏极端子D2高的电压加在栅极电极G上时，在被第一和第二n漏极区域39、40和n源极区域34夹住的p偏置区域35的侧面上形成沟道，电流从第一漏极端子D1流至第二漏极端子D2。这样，成为双方向的LMOSFET。
另一方面，通过使栅极端子G成为与第二漏极端子D1、D2内的低电位相同的电位，可以消灭在p偏置区域35上形成的沟道，使双方向LMOSFET成为阻止状态。
(实施例4)
图7为本发明的实施例4的半导体装置的结构图。图中(a)为与图5(b)相当的主要部分的平面图，图7(b)为在图7(a)的X1-X1线处剖开的主要部分的截面图，图7(c)为在图7(a)的X2-X2线处剖开的主要部分的截面图。这里，举出双方向LMOSFET为例子进行说明。
与图5不同点是：在沟槽底面33a下面的n源极区域34附近，形成p基极拾取区域46；形成拾取电极45与该n源极区域34和p基极拾取区域36连接。动作与在图5说明的内容相同。
这样，形成p基极拾取区域46，利用拾取电极45将该p基极拾取区域46和n源极区域34短路，可使p偏置区域35的电位稳定，双方向LMOSFET的安全动作区域宽广。其他与实施例3相同。
(实施例5)
图8为本发明的实施例5的半导体装置的主要部分的配置图。这里以装在电池装置上的功耗集成电路为例子。
该功耗集成电路在同一块半导体基板91上形成双方向LMOSFET50和驱动与保护电路部51及残量电路52。驱动和保护电路部51与残量电路部52，利用电阻93检测电池元件92的电压、和由图中没有示出的充电器流入电池元件92的充电电流、和从电池元件92流出至负荷(携带机器等)的放电电流，正常地控制双方向LMOSFET50。在过分充电或过分放电的异常情况下，将断开双方向LMOSFET50的信号传送至双方向LMOSFET50。另外，充电泵电路53进入驱动和保护电路部51中，可以将比双方向LMOSFET50的第一和第二源极端子S1、S2的电压高的电压给予栅极端子G。另外，控制端子为从外部指定电池元件92的电荷残量的端子。
(实施例6)
图9为本发明的实施例6的半导体装置的制造方法。(a)-(c)为按工序次序表示的主要部分制造工序的截面图。它是图1所示的双方向LMOSFET的制造方法。
在p半导体基板1上形成n阱区域2，接着，形成表面浓度为1×1017cm-3，扩散深度为1微米的p偏置区域5，以氧化膜作为掩膜，在n阱区域2上形成宽度为1.5微米的沟槽3，从沟槽3的窗口，在沟槽3的底面3a上，用离子注入和热处理(驱动)形成表面浓度为1×1018cm-3，扩散深度为1微米的n漏极区域4(图9(a))。这里，在形成阱区域2和p偏置区域5后形成沟槽3，但也可以在形成沟槽3后，形成该二个区域。
接着，在沟槽侧壁3b的沟道形成位置，以45°的倾斜角，进行图中没有示出的阈值调整用的离子注入，形成表面浓度为7×1016cm-3，扩散深度为0.3微米的扩散层。接着，清洁沟道形成位置，在沟槽内壁上形成栅极绝缘膜6(例如，栅极氧化膜)，在该栅极绝缘膜6上，以0.3微米的厚度堆积作为栅极电极7的掺杂多晶硅，利用各向异性蚀刻，形成栅极电极7(图9(b))。
接着，在p偏置区域5的表面层上形成第一和第二n源极区域9、10，堆积氧化膜作为层间绝缘膜8。在该工序中，沟槽内部充填层间绝缘膜8，利用回向蚀刻(etch back)，使层间绝缘膜8的表面平坦。接着，在第一和第二源极区域9、10上，进行用于减小接触电阻的离子注入，在该第一和第二源极区域9、10上，利用铝等形成第一和第二源极电极11、12。接着形成图中没有示出的第一源极布线和第二源极布线(同图(c))。
(实施例7)
图10为本发明的实施例7的半导体装置的制造方法。图10(a)--(c)为按工序次序表示的主要部分的制造工序的截面图。它是图3所示的双方向LMOSFET的制造方法。
与图9不同点是，在图10(c)中，形成p接触区域15、16，第一和第二源极电极11、12和其p接头区域15、16连接。
(实施例8)
图11为本发明的实施例8的半导体装置的制造方法。图11(a)--(c)为按工序顺序表示的主要部分的制造工序的截面图。它是图5所示的双方向LMOSFET的制造方法。
在p半导体基板1上形成n阱区域2，以图中没有示出的氧化膜作为掩膜，在n阱区域2上形成宽度为3微米的沟槽33。从沟槽33的窗口，利用离子注入和热处理(驱动)，在沟槽的底面33a上形成表面浓度为1×1018cm-3，扩散深度为1微米的n源极区域34。接着，除去掩膜氧化膜，在由沟槽33分割的分离半导体区域61上形成表面浓度为1×1017cm-3，扩散深度为1微米的p偏置区域35，与n漏极区域34连接(图11(a))。
接着，在沟槽侧壁33b的沟道形成位置，以45°的倾斜角度，进行图中没有示出的阈值调整用的离子注入，形成表面浓度为7×1016cm-3，扩散深度为0.3微米的扩散层。接着，清洁沟道形成位置，在沟槽内壁上形成栅极绝缘膜36，在该栅极绝缘膜36上，以0.3微米的厚度堆积作为栅极电极37的掺杂多晶硅，利用各向异性蚀刻，形成栅极电极37(图11(b))。
接着，在p偏置区域35的表面层上形成第一和第二n源极区域39、40，堆积氧化膜作为层间绝缘膜8。在这个工序中，宽度宽的沟槽内部不用层间绝缘膜38填充，而是利用回向蚀刻，蚀刻除去沟槽底部的层间绝缘膜38，使n源极区域34的表面露出。接着，在沟槽的底面33中，形成图中没有示出的阻挡金属，埋入钨等制成的拾取电极45，并弄平。接着，在第一和第二漏极区域39、40上进行用于减小接触电阻的离子注入，在该第一和第二n漏极区域39、40上，用铝等形成第一和第二漏极电极41，42。这时，同时在拾取电极45上形成铝膜。接着，形成图中没有示出的第一漏极布线和第二漏极布线。(图11(c))。
(实施例9)
图12为本发明的实施例9的半导体装置的制造方法。图12(a)(b)为与图11(a)相当的主要部分的制造工序截面图，图12(c)(d)为相当于图11(c)的主要部分制造工序的截面图。另外，图12(a)(c)为相当于图7(a)的X1-X1截面的主要部分的制造工序的截面图，图12(b)(d)为相当于图7(a)的X2-X2截面的主要部分制造工序的截面图。它是图7所示的双方向LMOSFET的制造方法。
与图11不同点在于，在图12(a)中，在沟槽底部形成p基极拾取区域46，在图12(c)中，拾取电极45和p基极拾取区域46连接。
(实施例10)
图13为本发明的实施例10的半导体装置的制造方法。图13(a)--(c)为按工序顺序表示的主要部分制造工序的截面图。它是在同一块半导体基板上形成图1的双方向LMOSFET和CMOS的制造方法。CMOS是形成图7所示的驱动和保护电路部和残量电路的基本元件。
在p半导体基板71上形成n阱区域72，利在图中没有示出的氧化膜作为掩膜，在n阱区域72上形成宽度为1.5微米的沟槽73，也形成p阱区域76。从沟槽73的窗口，利用离子注入和热处理(驱动)，在沟槽底面73a上，形成表面浓度为1×1017cm-3，扩散深度为1微米的n漏极区域74。接着，除去掩膜氧化膜，形成表面浓度为1×1017cm-3，扩散深度为1微米的p偏置区域75(图13(a))。
接着，利用LOCOS工序进行表面元件分离，在CMOS部分的沟道形成位置和沟槽侧壁73b的沟道形成位置，以45°倾斜角度进行图中没有示出的阈值调整用的离子注入，形成表面深度为7×1016cm-3，扩散深度为0.3微米的扩散层。接着，清洁沟道形成位置，在沟槽内壁上形成栅极绝缘膜79，在该栅极绝缘膜79上，以0.3微米的厚度堆积成为栅极电极80的掺杂多晶硅，利用各向异性蚀刻，形成CMOS部和沟槽内部的栅极电极80(图13(b))。
接着，在p偏置区域75的表面层上形成第一和第二n源极区域81、82，在CMOS部上形成源极/漏极区域83、84，堆积氧化膜作为层间绝缘膜87。在这个工序中，沟槽内部充填层间绝缘膜87，利用回向蚀刻，使层间绝缘膜87的表面变平。接着，在层间绝缘膜87上形成接触孔，在开口部进行减小接触电阻的***式的离子注入，在第一和第二n源极区域81、82上，利用铝等形成第一和第二源极电极85，86。在CMOS部的源极/漏极区域83、84上形成源极/漏极电极88、89。
针对作为与上述的本发明的半导体装置不同的半导体装置而含有栅极布线结构的实施例加以说明。栅极布线和源极电极同时用金属膜制成。将用接触孔连接，配置在源极区域上面的作为源极电极，将在其以外的部位作为栅极布线。
(实施例11)
图14-图17为本发明的实施例11的半导体装置中，是包含栅极布线结构的主要部分的结构图。图14为平面图，图15为在图14的X-X线处剖开的截面图，图16为在图14的Y-Y线处剖开的截面图，图17为在图14的Z-Z线处剖开的截面图。图14为从表面看的平面图，被影子隐藏的部分用虚线表示。层间绝缘膜208a图中没有示出。
现只说明与图1的不同点。在图1中一个第一n源极区域9和一个第二n源极区域10交互地配置，而在本实施例中，形成多个相邻的第一n源极区域209，并形成多个相邻的第二n源极区域210。另外，p偏置区域205不与n漏极区域204连接。在各个源极区域中，与图4同样，形成p接触区域215、216。示出图1中没有示出的栅极布线结构。
在上述的p偏置区域205不与n漏极区域204连接的情况下，与连接情况比较，耐压可提高，可以减小接通电阻。然而，由于p偏置的宽度(n阱区域202和源极区域209之间的宽度)狭窄，制造时要求高精度。
如图14-图17所示，通过在层间绝缘膜208a形成的接触孔217而与第一n源极区域209连接的第一源极电极211；和与第一源极电极211连接的第一源极布线213，同时用金属膜制成。另外，通过在层间绝缘膜208a上形成的接触孔217而与第二n源极区域210连接的第二源极电极212，和与第二源极电极212连接的第二源极布线214同时用金属膜制成。相邻的第一n源极区域209彼此和第二源极区域210彼此之间，被通过栅极绝缘膜206形成的栅极电极207埋入。另外，第一n源极区域209组，和第二n源极区域210组互相夹住层间绝缘膜208对峙。当增大沟槽外周203a，交互地配置多个第一n源极区域209组和第二n源极区域210组，则可以增加电流容量。
形成栅极电极207的多晶硅形成细长的沟槽203b，该沟槽象海角一样从作出n源极区域209、210的沟槽外周203a突出。通过在该沟槽203b的内壁上形成的栅极绝缘膜206，形成多晶硅布线218。该多晶硅布线218也在p半导体基板201上形成的绝缘膜206上形成。该多晶硅布线218和金属膜的栅极布线219，通过在层间绝缘膜208a上作出的接触孔217连接。
这样，在上述本发明的半导体装置中，由于利用在沟槽外周203a的全体侧壁上形成的多晶硅(栅极电极207)连接，因此，栅极电极207成为一个。
这样，栅极电极在1个半导体装置使用的适用装置例子在上述图8中所示。
图18为摘自图8的双方向LMOFET和驱动与保护电路部的图。图中(a)-(c)为表示电池元件过分充电时的随时间经过的图。
在同图(a)中，在作为将图中没有示出的负荷的携带机器与图8的电池元件92连接的状态下充电时，将接通信号给予栅极端子G，使左右的n沟道MOSFET处在接通状态，充电电流I1从右向左方向，通过双方向LMOSFET，在电池元件92中流动。这时，将放电电流I2从电池元件92供给负荷。即：电池元件92可进行充电可进行放电。
在图18(b)中，当电池元件92过分充电时，将断开信号给予栅极端子G，使左右的n沟道MOSFET处在断开状态。当左右的n沟道MOSFET在断开状态时，负荷与电池元件92在电路中分离，充电电流I1不流向电池元件92，过分充电停止。与此同时，放电电流I2也不从电池元件92供给负荷。在过分充电期间，在拔掉图8的电池充电器的插头的情况下，电流完全不供给负荷，负荷不能动作。
为了避免这点，如图18(c)所示，再次将接通信号给予栅极端子G，使双方向LMOSFET处在接通状态，使放电电流I2从电池元件92供给负荷。另外，检出电池元件92的电压为正常电压，由于从驱动和保护电路部51输出接通信号，产生时间滞后，这时，电流不从电池元件92供给负荷，成为瞬时断开状态。
作为解决这个问题的方法，可采用在左右的n沟道MOSFET中分别设置栅极电极的双方向LMOSFET的方法。
图19为具有二个栅极电极的双方向LMOSFET的等价电路图。它为与上述图6相当的图。
与图6的不同点是，由于有二个栅极电极，图6的栅极端子G成为第一栅极端子G1和第二栅极端子G2二个端子。各自的n沟道MOSFET331、332可分别地动作，另外，动作时可以利用n沟道MOSFET的寄生二极管333、334。
下面，说明利用具有该二个栅极电极的双方向LMOSFET300的动作模式。
图20为与图18相当的图，图中(a)-(c)表示电池元件过分充电时的随时间经过的图。
在图20(a)中，从驱动和保护电路部5 1将接通信号给予第一和第二栅极端子G1、G2，左右的n沟道MOSFET331、332成为接通状态，充电电流I1流向电池元件92。这时，放电电流I2从电池元件92供给负荷。即：电池元件92可进行充电而放电。
在图20(b)中，当电池元件92过分充电时，将断开信号给予第一栅极端子G1，停止充电电流I1。这时，接通信号可仍旧给予第二栅极端子G2。这样，即使停止充电电流I1，由于放电电流I2通过寄生二极管333和n沟道MOSFET332流向负荷，可以不产生上述的瞬时断开。
在图20(c)中，在电池元件92回到正常电压的时刻，再次将接通信号给予第一栅极端子G1，使左边的n沟道MOSFET331处在接通状态。在这种状态下，通过左右的n沟道MOSFET331、332，放电电流I2供给负荷，回到正常动作。
这样，采用具有二个栅极电极的双方向LMSOFET300，电流可以不中断地供给负荷。
下面，说明具有二个栅极电极的半导体装置的结构。
(实施例12)
图21-图25为本发明的实施例12的半导体装置。它是连栅极布线都包含的主要部分的结构图。图21为平面图，图22为在图21的A-A线处剖开的截面图，图23为在图21的B-B线处剖开的截面图，图24为在图21的C-C线处剖开的截面图，图25为在图21的D-D线处剖开的截面图。图21为从表面看的平面图，被阴影隐藏的部分用虚线表示，层间绝缘膜308a没有示出。在沟槽内有多个作为柱状的沟槽残余部分的岛341、342。在该图中，作为MOSFET动作的岛341(器件单元)有6个(形成图中的309和310的岛)，形成栅极布线的岛342有2个。在岛341上形成p偏置区域305和n源极区域309、310和源极电极311、312。与图14-图17的不同点是，栅极电极被层间绝缘膜308分别包围的第一栅极电极307a和第二栅极电极307b独立，这些栅极电极307a、307b与沟槽外周303a侧壁的多晶硅307分离，各自的栅极电极307a、307b分别通过多晶硅布线318，与金属的第一栅极布线319和第二栅极布线320连接。
这样，由于在沟槽外周303a上形成的多晶硅307，和第一栅极电极307a与第二栅极电极307b被层间绝缘膜308分离，因此，形成第一n源极区域309的岛341，和形成第二n源极区域310的岛341的间隔W1成为不能被形成栅极电极用的多晶硅埋入的宽度。另一方面，形成第一和第二n源极区域309、310的岛341彼此的间隔Wg1，成为被形成栅极电极的多晶硅完全埋入的宽度。形成使栅极电极307a、307b与金属的栅极布线319、320连接的多晶硅布线318的岛342，和形成n源极区域309、310的岛341的间隔Wg2，被多晶硅埋入，因此成为与Wg1相同的间隔。
现用具体的例子说明。在形成栅极电极的多晶硅厚度为0.3微米的情况下，W1为1微米左右，Wg1、Wg2为0.5微米左右。另外，为了使表面平坦，优选W1在形成源极区域的岛341的宽度以下。
这样，通过形成独立的第一栅极电极307a和第二栅极电极307b，可得到图20说明的效果。
(实施例13)
图26-图29为表示本发明的实施例13的半导体装置的制造方法的图。它是表示按工序顺序的主要部分的工序截面图。在各个图中，(a)与图22相当的部位的截面图，(b)为与图23相当的部位的截面图，(c)为与图24相当的部位的截面图。
在图26中，在p半导体基板301的表面层上形成例如表面浓度为5×1016cm-2，深度为4微米的n阱区域302，以筛网状形成从表面达到n阱区域302的深度为2微米的沟槽303，形成柱状的沟槽的残余部分即所谓的岛341、342。该岛341、342成为在后来工序中形成第一和第二p偏置区域、第一和第二n源极区域的岛341；和形成与第一和第二栅极电极、第一和第二栅极布线连接多晶硅布线318的岛342。
岛341彼此的间隔Wg1和岛341与岛342的间隔Wg2相等，均为0.5微米左右。即使多晶硅回向蚀刻(作出多晶硅的图形)，多晶硅也不分离，间隔成为被多晶硅埋入的状态。另外，这些岛341、342和沟槽外周303a的侧壁的间隔W1和形成第一源极区域309与第二源极区域310的岛341彼此之间的间隔W1在1微米以上，这样，通过多晶硅的回向蚀刻，可以完全分离多晶硅。
在图27中，形成栅极绝缘膜306。由于具有30V-50V的耐压，在沟槽底面的n阱区域302上，以1×1017cm-3以上的高浓度，形成n漏极区域304。再与该n漏极区域304分离，形成p偏置区域305(在连接的情况下)。然后，以0.3微米左右的厚度，在全部表面上形成成为第一、第二栅极电极307a、307b、多晶硅布线318的多晶硅。在用多晶硅完全掩埋在岛341彼此之间和在岛341与岛342之间后，作出图形。
在图28中，将第一和第二栅极电极307a、307b掩蔽起来。以1×1020cm-3的高浓度形成第一和第二n源极区域309、310，再形成贯通该第一和第二源极区域309、310而到达p偏置区域305的高浓度的p接触区域316，在表面上形成层间绝缘膜308a。
在图29中，在层间绝缘膜308a上形成接触孔317，再形成用该接触孔317与第一和第二n源极区域309、310、p接触区域315、316连接的金属的第一和第二源极电极311、312；和与第一和第二源极电极311、312同时形成的第一和第二源极布线313、314及与第一和第二栅极电极307a、307b同时形成的多晶硅布线318连接的金属的第一和第二栅极布线319、320。
当栅极电极等的多晶硅厚度为0.3微米时，W1可为1微米以上，为使表面平坦，W1可在岛的宽度以下。另外，也可使Wg1＝Wg2，在0.5微米以下。

Claims (22)

1.一种双方向元件，其特征在于，具有：
由在第一导电型半导体区域内形成的沟槽，将所述半导体区域的表面层分割形成的第一和第二分割半导体区域；
在所述沟槽的底面或底面和侧壁上形成的第一导电型的第一区域；
分别在所述第一和第二分割半导体区域中形成的、与所述沟槽侧壁和所述第一区域连接的第二导电型的第二和第三区域；
在所述第一分割半导体区域中，与所述沟槽侧壁连接、与所述第二区域连接形成的第一导电型第四区域；
在所述第二分割半导体区域中，与所述沟槽侧壁连接、与所述第三区域连接形成的第一导电型的第五区域；
在所述第一分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第四区域，经第一绝缘膜形成的第一控制电极；
在所述第一分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第五区域，经第二绝缘膜形成的第二控制电极；
在所述第四区域上形成的第一主电极；和
在所述第五区域上形成的第二主电极。
2.如权利要求1所述的双方向元件，其特征为，
在所述第一区域和所述第二区域之间与所述第一区域和所述第三区域之间，具有比所述第一区域的杂质浓度低的第六区域。
3.如权利要求1或2所述的双方向元件，其特征为，
所述第一控制电极和所述第二控制电极电气上连接。
4.如权利要求1或2所述的双方向元件，其特征为，
所述第一控制电极和所述第二控制电极电气上绝缘。
5.如权利要求1所述的双方向元件，其特征为，
所述半导体区域为在第二导电型的半导体基板的表面层上形成的区域。
6.如权利要求1～2之一所述的双方向元件，其特征为，
分别具有多个所述第一和第二分割半导体区域。
7.如权利要求6所述的双方向元件，其特征为，
所述第一分割半导体区域和所述第二分割半导体区域互相邻接而形成。
8.如权利要求1～2之一所述的双方向元件，其特征为，
分别具有多个所述第一和第二分割半导体区域，邻接的分割半导体区域间的所述沟槽宽度是，不同的分割区域间的一方的宽度比相同的分割区域间的一方的宽度宽。
9.如权利要求1～2之一所述的双方向元件，其特征为，
所述第一、第二主电极分别与所述第二、第三区域电气上连接。
10.如权利要求1所述的双方向元件，其特征为，
在所述控制电极的内侧，具有经层间绝缘膜到达所述第一区域的导电体。
11.如权利要求2所述的双方向元件，其特征为，
在每一个所述控制电极的内侧，还具有导电体，
所述导电体通过层间绝缘膜到达所述第六区域。
12.如权利要求10或11所述的双方向元件，其特征为，
具有在所述沟槽底面形成的、与所述第二和第三区域连接、与所述导电体连接的第二导电型的第七区域。
13.一种半导体装置，其特征为，
含有如权利要求1～2之一所述的双方向元件，
在同一块半导体基板上形成所述双方向元件和控制该双方向元件的控制用电路。
14.一种双方向元件的制造方法，其特征为，包含下列工序：
在第一导电型的半导体区域的表面层上，形成第二导电型的扩散区域的工序；
从所述扩散区域表面形成沟槽，形成由该沟槽包围的第一和第二分割半导体区域的工序；
从所述沟槽底面利用扩散，形成与所述半导体区域连接的第一导电型的第一区域工序；
在所述第一分割半导体区域内，从由所述半导体区域、所述第一区域和所述沟槽包围的第二区域的表面层，与所述沟槽的侧壁连接的第一导电型的第四区域的工序；
在所述第二分割半导体区域内，从由所述半导体区域、所述第一区域和所述沟槽包围的第三区域的表面层，与所述沟槽的侧壁连接的第一导电型的第五区域的工序；
在所述第一分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第四区域，经绝缘膜形成第一控制电极的工序；
在所述第二分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第五区域，经绝缘膜形成第二控制电极的工序；
在所述第四区域上形成第一主电极的工序；和
在所述第五区域上形成第二主电极的工序。
15.如权利要求14所述的双方向元件的制造方法，其特征为，
形成所述沟槽，以达到所述半导体区域，所述第一区域在所述半导体区域内部形成。
16.如权利要求15所述的双方向元件的制造方法，其特征为，
形成所述沟槽，以达到所述半导体区域，所述第一区域与所述第二和第三区域连接而形成。
17.一种双方向元件的制造方法，其特征为，包含下列工序：
从第一导电型的半导体区域表面形成沟槽，形成由该沟槽包围的第一和第二分割半导体区域的工序；
在所述半导体区域的表面层上形成第二导电型的扩散区域的工序；
从所述沟槽底面利用扩散，形成与所述半导体区域连接的第一导电型的第一区域工序；
在所述第一分割的半导体区域内，从由所述半导体区域、所述第一区域和所述沟槽包围的第二区域的表面层，形成与所述沟槽的侧壁连接的第一导电型的第四区域的工序；
在所述第二分割半导体区域内，从由所述半导体区域、所述第一区域和所述沟槽包围的第三区域的表面层，形成与所述沟槽的侧壁连接的第一导电型的第五区域的工序；
在所述第一分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第四区域，经绝缘膜形成第一控制电极的工序；
在所述第二分割半导体区域的所述沟槽侧壁上，从所述第一区域至所述第五区域，经绝缘膜形成第二控制电极的工序；
在所述第四区域上形成第一主电极的工序；和
在所述第五区域上，形成第二主电极的工序。
18.如权利要求14～17之一所述的双方向元件的制造方法，其特征为，
包含在所述第一控制电极和所述第二控制电极之间形成层间绝缘膜的工序。
19.如权利要求18所述的双方向元件的制造方法，其特征为，包含：
在所述层间绝缘膜上形成达到所述第一区域的开口部的工序；和
在该开口部中充填导电体的工序。
20.如权利要求19所述的双方向元件的制造方法，其特征为，包含：在所述沟槽的底面上，形成与所述第一区域邻接、与所述第二和第三区域连接的第二导电型的第六区域的工序。
21.如权利要求14～17之一所述的双方向元件的制造方法，其特征为，
分别形成多个所述第一和第二分割半导体区域。
22.如权利要求21所述的双方向元件的制造方法，其特征为，
在将以所述第一分割半导体区域和所述第二分割半导体区域之间的所述沟槽作为第一沟槽，将所述第一分割的半导体区域彼此之间与所述第二分割半导体区域彼此之间的所述沟槽作为第二沟槽的情况下，所述第一沟槽的宽度比所述第二沟槽的宽度宽。
CNB2004100551886A 2004-02-16 2004-08-12 双方向元件及其制造方法、半导体装置 Active CN100539184C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004038698 2004-02-16
JP2004038698A JP4961658B2 (ja) 2003-02-17 2004-02-16 双方向素子および半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN2009101363073A Division CN101567373B (zh) 2004-02-16 2004-08-12 双方向元件及其制造方法

Publications (2)

Publication Number Publication Date
CN1658398A true CN1658398A (zh) 2005-08-24
CN100539184C CN100539184C (zh) 2009-09-09

Family

ID=34824415

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2004100551886A Active CN100539184C (zh) 2004-02-16 2004-08-12 双方向元件及其制造方法、半导体装置
CN2009101363073A Active CN101567373B (zh) 2004-02-16 2004-08-12 双方向元件及其制造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2009101363073A Active CN101567373B (zh) 2004-02-16 2004-08-12 双方向元件及其制造方法

Country Status (3)

Country Link
US (2) US7902596B2 (zh)
CN (2) CN100539184C (zh)
DE (1) DE102004039402B4 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103038876A (zh) * 2011-06-24 2013-04-10 富士电机株式会社 高压集成电路设备
CN104701380A (zh) * 2014-12-23 2015-06-10 电子科技大学 一种双向mos型器件及其制造方法
CN110164974A (zh) * 2018-06-28 2019-08-23 华为技术有限公司 一种半导体器件及制造方法
JPWO2020162620A1 (ja) * 2019-02-07 2021-12-09 ローム株式会社 半導体装置

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340626A (ja) * 2004-05-28 2005-12-08 Toshiba Corp 半導体装置
JP5157164B2 (ja) * 2006-05-29 2013-03-06 富士電機株式会社 半導体装置、バッテリー保護回路およびバッテリーパック
JP5511124B2 (ja) * 2006-09-28 2014-06-04 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
JP2008085188A (ja) * 2006-09-28 2008-04-10 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP2009206268A (ja) * 2008-02-27 2009-09-10 Seiko Instruments Inc 半導体装置及びその製造方法
JP5337470B2 (ja) * 2008-04-21 2013-11-06 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 絶縁ゲート型半導体装置
US8476530B2 (en) * 2009-06-22 2013-07-02 International Business Machines Corporation Self-aligned nano-scale device with parallel plate electrodes
US8704328B2 (en) 2011-06-24 2014-04-22 Fuji Electric Co., Ltd. High-voltage integrated circuit device
JP2013069817A (ja) * 2011-09-21 2013-04-18 Toshiba Corp 半導体装置
JP6017127B2 (ja) * 2011-09-30 2016-10-26 株式会社東芝 炭化珪素半導体装置
US20130113038A1 (en) * 2011-11-08 2013-05-09 Feei Cherng Enterprise Co., Ltd. Trench mosfet with split trenched gate structures in cell corners for gate charge reduction
US9570447B2 (en) * 2013-01-23 2017-02-14 Longitude Semiconductor S.A.R.L. Semiconductor device and production method therefor
KR101960076B1 (ko) * 2013-01-31 2019-03-20 삼성디스플레이 주식회사 표시 장치
US10068834B2 (en) * 2013-03-04 2018-09-04 Cree, Inc. Floating bond pad for power semiconductor devices
CN104348225B (zh) * 2014-08-12 2017-07-11 矽力杰半导体技术(杭州)有限公司 一种单开关的电池充放电电路及电池充放电的控制方法
DE102014113465B4 (de) 2014-09-18 2022-01-13 Infineon Technologies Austria Ag Elektronisches Bauteil
CN105993076B (zh) * 2014-12-23 2019-03-01 电子科技大学 一种双向mos型器件及其制造方法
JP6509621B2 (ja) * 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6088012B1 (ja) * 2015-09-02 2017-03-01 日本写真印刷株式会社 能動素子、および能動素子の製造方法
JP6848317B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2019054106A (ja) * 2017-09-14 2019-04-04 株式会社東芝 半導体装置
JP2019067796A (ja) 2017-09-28 2019-04-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10749218B2 (en) * 2017-11-10 2020-08-18 Qualcomm Incorporated Circuitry for charging a multi-stack battery pack
JP6856569B2 (ja) * 2018-03-21 2021-04-07 株式会社東芝 半導体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546367A (en) 1982-06-21 1985-10-08 Eaton Corporation Lateral bidirectional notch FET with extended gate insulator
US4612465A (en) * 1982-06-21 1986-09-16 Eaton Corporation Lateral bidirectional notch FET with gates at non-common potentials
JPS6231167A (ja) 1985-07-30 1987-02-10 イ−トン　コ−ポレ−シヨン バイポ−ラのオン状態を有する双方向性電力ｆｅｔ
JPS6232649A (ja) 1985-07-30 1987-02-12 イ−トン　コ−ポレ−シヨン 双方向性電力ｆｅｔ
JPS6229173A (ja) 1985-07-30 1987-02-07 イ−トン　コ−ポレ−シヨン トラツプト・チヤ−ジ双方向性電力ｆｅｔ
US4961100A (en) * 1988-06-20 1990-10-02 General Electric Company Bidirectional field effect semiconductor device and circuit
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JPH0832060A (ja) 1994-07-13 1996-02-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3395473B2 (ja) * 1994-10-25 2003-04-14 富士電機株式会社 横型トレンチｍｉｓｆｅｔおよびその製造方法
JP3371708B2 (ja) * 1996-08-22 2003-01-27 ソニー株式会社 縦型電界効果トランジスタの製造方法
US6211551B1 (en) * 1997-06-30 2001-04-03 Matsushita Electric Works, Ltd. Solid-state relay
JP3222847B2 (ja) * 1997-11-14 2001-10-29 松下電工株式会社 双方向形半導体装置
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
DE19811882A1 (de) * 1998-03-18 1999-09-23 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
GB9820904D0 (en) 1998-09-26 1998-11-18 Koninkl Philips Electronics Nv Bi-directional semiconductor switch and switch circuit for battery-powered equipment
KR100750275B1 (ko) 1999-03-01 2007-08-20 제네럴 세미컨덕터, 인코포레이티드 상부 표면상에 위치한 드레인 접촉으로의 저 저항 경로를 갖는 트렌치 ｄｍｏｓ 트랜지스터 구조, 및 이러한 트랜지스터 구조의 형성 방법
US6376315B1 (en) * 2000-03-31 2002-04-23 General Semiconductor, Inc. Method of forming a trench DMOS having reduced threshold voltage
JP3675303B2 (ja) * 2000-05-31 2005-07-27 セイコーエプソン株式会社 静電気保護回路が内蔵された半導体装置及びその製造方法
JP4797265B2 (ja) 2001-03-21 2011-10-19 富士電機株式会社 半導体装置および半導体装置の製造方法
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
JP4764975B2 (ja) * 2001-05-30 2011-09-07 富士電機株式会社 半導体装置
US6624470B2 (en) * 2001-05-30 2003-09-23 Fuji Electric Co., Ltd. Semiconductor device and a method for manufacturing same
US6822288B2 (en) * 2001-11-20 2004-11-23 General Semiconductor, Inc. Trench MOSFET device with polycrystalline silicon source contact structure
US6919599B2 (en) * 2002-06-28 2005-07-19 International Rectifier Corporation Short channel trench MOSFET with reduced gate charge

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103038876A (zh) * 2011-06-24 2013-04-10 富士电机株式会社 高压集成电路设备
CN103038876B (zh) * 2011-06-24 2016-08-24 富士电机株式会社 高压集成电路设备
CN104701380A (zh) * 2014-12-23 2015-06-10 电子科技大学 一种双向mos型器件及其制造方法
CN104701380B (zh) * 2014-12-23 2017-05-03 电子科技大学 一种双向mos型器件及其制造方法
CN110164974A (zh) * 2018-06-28 2019-08-23 华为技术有限公司 一种半导体器件及制造方法
CN110164974B (zh) * 2018-06-28 2020-09-18 华为技术有限公司 一种半导体器件及制造方法
JPWO2020162620A1 (ja) * 2019-02-07 2021-12-09 ローム株式会社 半導体装置
JP7376516B2 (ja) 2019-02-07 2023-11-08 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
CN101567373A (zh) 2009-10-28
DE102004039402A1 (de) 2005-09-01
CN101567373B (zh) 2011-04-13
CN100539184C (zh) 2009-09-09
US20050179081A1 (en) 2005-08-18
US7902596B2 (en) 2011-03-08
US8084812B2 (en) 2011-12-27
US20100044749A1 (en) 2010-02-25
DE102004039402B4 (de) 2018-09-20

Similar Documents

Publication Publication Date Title
CN1658398A (zh) 双方向元件及其制造方法、半导体装置
CN1262019C (zh) 半导体器件
CN1166004C (zh) 半导体装置及其制造方法
CN1190853C (zh) 半导体器件
CN100336228C (zh) 半导体器件
CN1235292C (zh) 半导体器件及其制造方法
CN1885561A (zh) 绝缘栅型半导体装置、制造方法及保护电路
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1591902A (zh) 绝缘栅型晶体管以及逆变器电路
CN1505173A (zh) 半导体器件
CN1677687A (zh) 半导体装置及其制造方法
CN1691351A (zh) 电介质分离型半导体装置
TWI473248B (zh) 結合高低壓元件之半導體芯片
CN1617353A (zh) 半导体器件的制造方法
CN1304180A (zh) 功率半导体器件
CN1897278A (zh) 半导体器件及其制造方法
CN1487599A (zh) 具有多个叠置沟道的场效应晶体管
CN1581486A (zh) 半导体器件及其制造方法
CN1284246C (zh) 高耐电压场效应型半导体设备
CN1192051A (zh) 半导体器件及其制造方法
CN1353863A (zh) 具有降低接通电阻的超级自对准的沟－栅双扩散金属氧化物半导体器件
CN1794451A (zh) 半导体装置及其制造方法
CN1812127A (zh) 纵型栅极半导体装置及其制造方法
CN1421914A (zh) 半导体装置及其制造方法
CN1838433A (zh) 半导体器件以及图像显示装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: FUJI MOTOR SYSTEM CO., LTD.

Free format text: FORMER OWNER: FUJI MOTOR ELECTRONICS TECHNOLOGY CO., LTD.

Effective date: 20100511

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100511

Address after: Tokyo, Japan

Patentee after: Fuji Electric Systems Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fuji Electronic Device Technol

C56 Change in the name or address of the patentee

Owner name: FUJI ELECTRIC CO., LTD.

Free format text: FORMER NAME: FUJI ELECTRIC SYSTEMS CO., LTD.

CP03 Change of name, title or address

Address after: Japan's Kawasaki City

Patentee after: Fuji Electric Co., Ltd.

Address before: Tokyo, Japan

Patentee before: Fuji Electric Systems Co., Ltd.