JP3606124B2 - 半導体集積回路装置及び電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、半導体集積回路装置を含む電子機器、及び半導体集積回路装置のテスト方法に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
携帯情報機器やマルチメディア端末等の電子機器の組み込み用システムには、ＣＰＵやＬＣＤコントローラやコンパニオン機能としてＰＣＭＣＩＡ、コンパクトフラッシュ、キーボード／マウス、ＩＳＡバスサブセット等の各種インターフェース機能を搭載することが必要となる。
【０００３】
このような組み込み用システムにおいてコストパフォーマンスを向上させるために、前記ＣＰＵやＬＣＤコントローラやコンパニオン機能等の必要な機能を有する各チップを１チップに集積化したＳＯＣ（システムオンチップ）にすることがある。
【０００４】
図１はＳＯＣ（システムオンチップ）において、Ａ、Ｂ２つのチップ間でインターフェースをとる手法について説明するための図である。
【０００５】
同図に示すように、Ａ、Ｂ各チップ１０、２０間のインターフェースはセレクタ３０などを用いた端子マルチプレクサで接続されており、Ａチップ１０から出力された内部信号はセレクタ３０を介してＢチップ２０に入力される（図１の６０参照）。
【０００６】
このようにセレクタ３０を用いて複数のチップを１チップに集積化すると、Ａ，Ｂ各チップの単体テストに加えて、それぞれのチップ間の接続テストが必要となる。
【０００７】
即ち図１においてＡ，Ｂ各チップの単体テストとして、ライン４０及びライン５０のテストが必要な他、それぞれのチップ間の接続テストとして、ライン６０をテストすることが必要になる。このように接続テストが余分に必要となりテスト時間の増加を招くという問題点があった。
【０００８】
また各チップの内部構造を十分に把握していないと接続テストを行う際のテストベクトルの作成及びその検証が困難であるという問題点もある。
【０００９】
特に、近年では異なるメーカー等で開発された複数のチップを１チップに集積化してＳＯＣ（システムオンチップ）を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。従って各チップ単体レベルのテストのみでＳＯＣ（システムオンチップ）の動作が保証できる構成の半導体集積回路装置が望まれていた。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数の単独チップを１チップ化する際のテスト回路の簡略化をはかり、テストベクトルの作成やテスト時間等のテスト負荷を軽減できる半導体集積回路装置、電子機器及び半導体集積回路装置のテスト方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む半導体集積回路装置であって、前記Ｉ／Ｏ回路は、第一の半導体集積回路から第二の半導体集積回路への内部信号を受けて、該内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする。
【００１２】
例えば前記Ｉ／Ｏ回路の内部入力端子は第一の半導体集積回路の出力に接続され、前記Ｉ／Ｏ回路の内部出力端子は第二の半導体集積回路の入力に接続され、前記Ｉ／Ｏ回路は前記内部入力端子を介して前記第一の半導体集積回路の出力を受けて、外部端子を介して外部に出力するとともに、前記内部出力端子を介して第二の半導体集積回路の入力として出力するように構成してもよい。
【００１３】
本発明によれば複数の半導体集積回路を１チップに集積化する場合に各チップ間の接続がＩ／Ｏ回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【００１４】
また近年では異なるメーカー等で開発された複数のチップを１チップに集積化してＳＯＣ（システムオンチップ）を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を１チップする際に特に効果的である。
【００１５】
また本発明の前記Ｉ／Ｏ回路は、前記内部信号が入力される第一のバッファと、前記第一のバッファの出力と外部端子を結ぶ信号線に接続された第二のバッファを含み、前記第一のバッファはイネーブル端子を有し、該イネーブル端子が受けたイネーブル信号に基づき前記第一のバッファの導通、非導通状態を制御し、前記第二のバッファは前記内部信号又は外部端子からの入力信号を受け第二の半導体集積回路の入力として出力することを特徴とする。
【００１６】
前記イネーブル信号がアクティブの場合には前記第一のバッファを導通状態にし、前記イネーブル信号が非アクティブの場合には前記第一のバッファを非導通状態にすることができる。
【００１７】
前記第一バッファ導通時には、前記第一のバッファから出力された前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することが好ましい。また第一バッファ非導通時には、前記外部端子から入力された外部信号を第二の半導体集積回路の入力として出力することが好ましい。
【００１８】
本発明によれば、第一のバッファの導通、非導通を制御するという簡単な構成で、第二の半導体集積回路の入力を内部信号と外部信号に切り替えることができる。従ってテスト用の入力回路等を特に設ける必要なく、通常動作時には内部信号を入力し、第二の半導体集積回路テスト時には、外部からテスト用信号を入力することができる、このため、テスト用入力回路の検証も不要となり、テストベクトルも第二の半導体集積装置の単体レベルのテストベクトルがそのまま使用できるためテスト負荷を大幅に軽減することができる。
【００１９】
また本発明は、第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態にし、第二の半導体集積回路の入力を試験する際には第一のバッファを非導通状態にするイネーブル信号を生成し、前記第一のバッファのイネーブル端子の入力として出力するイネーブル信号生成回路を含むことを特徴とする。
【００２０】
本発明によれば、イネーブル信号生成回路が生成するイネーブル信号により、第一のバッファの導通、非導通を容易に制御することができる。
【００２１】
また本発明は、前記Ｉ／Ｏ回路は、前記第一のバッファの電流特性をテストする電流特性テスト回路を含み、前記電流特性テスト回路は、電流特性テストモード設定端子ＴＳ、電流特性テストモード用入力端子ＴＡ、電流特性テストモード用イネーブル端子ＴＥ、通常モード用入力端子Ａ、通常モード用イネーブル端子Ｅと、端子ＴＳの入力に基づき端子ＴＡからの入力と端子Ａからの入力を選択する入力信号選択回路と、端子ＴＳの入力に基づき端子ＴＥからの入力と端子Ｅからの入力を選択するイネーブル信号選択回路とを含み、前記端子Ａに第一の半導体集積回路から出力される内部信号の信号線を接続し、前記入力信号選択回路の出力を前記第一のバッファの入力に接続し、前記イネーブル信号選択回路の出力を前記第一のバッファのイネーブル端子に接続することにより、前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする。
【００２２】
本発明のＩ／Ｏ回路は、電流特性テストモード時には端子ＴＡからの信号が第一のバッファに入力され、端子ＴＥからのイネーブル信号に基づき第一のバッファの出力が制御される。従って、電流特性テストモード時に端子ＴＥから入力されるテスト用イネーブル信号をアクティブにし、端子ＴＡからのテスト入力信号をＨレベルにすることにより前記第一のバッファのＨレベルの出力電流特性を調べることができ、端子ＴＡからのテスト入力信号をＬレベルにすることにより前記第一のバッファのＬレベルの出力電流特性を測定することができる。
【００２３】
また電流特性テストモード時に、端子ＴＥからのテスト用イネーブル信号を非アクティブにする事により前記第一のバッファをハイインピーダンス状態にしてリーク電流を測定することができる。
【００２４】
このように本発明のＩ／Ｏ回路は電流特性テスト回路を含んでいるため、簡単に電流特性テストを行うことができる。
【００２５】
また端子Ａに、第一の半導体集積回路からの出力された内部信号の信号線を接続し、第一のバッファの出力を第二のバッファを介して第二の半導体集積回路に入力する事により、複数の半導体集積回路を１チップに集積化する場合に各チップ間の接続が本発明のＩ／Ｏ回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【００２６】
また近年では異なるメーカー等で開発された複数のチップを１チップに集積化してＳＯＣ（システムオンチップ）を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を１チップする際に特に効果的である。
【００２７】
なお、本発明のような電流特性テスト回路を含むＩ／Ｏ回路を汎用製品化しておくことが好ましい。汎用化された電流特性テスト回路を含むＩ／Ｏ回路の各入力端子に所定の信号線を配線するだけで、電流特性テスト及び半導体集積回路装置のテストのテスト時間及びテスト負荷を大幅に削減することができるからである。
【００２８】
また本発明は、第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む半導体集積回路装置であって、前記Ｉ／Ｏ回路は、第一の半導体集積回路から第二の半導体集積回路へ第一の内部信号が出力された場合には外部端子を介して前記第一の内部信号を外部に出力するとともに、第二の半導体集積回路の入力として出力し、第二の半導体集積回路から第一の半導体集積回路へ第二の内部信号が出力された場合には外部端子を介して前記第二の内部信号を外部に出力するとともに、第一の半導体集積回路の入力として出力することを特徴とする。
【００２９】
本発明によれば、例えばデータバスのように複数の半導体集積回路間で双方向信号線を用いて内部信号がやりとりされる場合でも、半導体集積回路を１チップに集積化する場合に各チップ間の接続がＩ／Ｏ回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【００３０】
また近年では異なるメーカー等で開発された複数のチップを１チップに集積化してＳＯＣ（システムオンチップ）を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば複数の半導体集積回路間で双方向信号線を用いて内部信号がやりとりされる場合でも、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を１チップする際に特に効果的である。
【００３１】
また本発明の前記Ｉ／Ｏ回路は、イネーブル端子を有する第一のバッファを含み、前記第一の内部信号の出力を制御するための第一のイネーブル信号と前記第二の内部信号の出力を制御するための第二のイネーブル信号の論理和を前記第一のバッファの前記イネーブル端子の入力として出力する論理和回路と、前記第一のイネーブル信号及び前記第二のイネーブル信号に基づき前記第一の内部信号と前記第二の内部信号のいずれかの内部信号を選択し、前記第一のバッファの入力として出力する内部信号選択回路を含み、前記第一のバッファは、前記論理和回路の出力に基づいて、前記第一の内部信号又は前記第二の内部信号を外部端子を介して外部に出力するとともに、第一の半導体集積回路又は第二の半導体集積回路の入力として出力することを特徴とする。
【００３２】
また本発明の電子機器は、前記いずれかの半導体集積回路装置と、前記半導体集積回路装置の処理対象となるデータの入力手段と、前記半導体集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする。
【００３３】
このようにすれば、例えば入力手段からの入力に対応して出力手段から所与のデータを出力する電子機器の開発におけるテスト負荷の軽減を図ることができるため、コストパフォーマンスのよい電子機器を提供することができる。
【００３４】
また近年では異なるメーカー等で開発されたＣＰＵやＬＣＤやその他の周辺機器を組み合わせて電子機器を構成する場合も多い。このような場合、ＣＰＵチップとＬＣＤコントローラのチップ等の異なるメーカーで開発された複数のチップを１チップに集積化してＳＯＣ（システムオンチップ）を形成する要請が大きい。 本発明によればこのような場合にも各半導体集積回路単体レベルのテストのみで動作が保証できるため、異なるメーカー等で開発されたＣＰＵやＬＣＤやその他の周辺機器を組み合わせて電子機器を構成する際のテスト負荷の軽減に特に効果的である。
【００３５】
また本発明は第一の半導体集積回路からの内部信号が外部端子に接続されたＩ／Ｏ回路の第一のバッファを介して第二の半導体集積回路へ入力される半導体集積回路装置のテスト方法であって、第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態に制御し、第二の半導体集積回路の入力を試験する際には前記第一のバッファを非導通状態に制御することを特徴とする。
【００３６】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００３７】
１．第一実施例
図２は本実施の形態の第一実施例について説明するための回路図である。
【００３８】
第一実施例の特徴は、半導体集積回路Ａ（２１０）から半導体集積回路Ｂ（２２０）への内部信号をＩ／Ｏ回路２６２を介して半導体集積回路Ｂ（２２０）へ入力する点にある。
【００３９】
２１０、２２０は１チップの半導体集積回路装置２００に集積される半導体集積回路Ａ，Ｂである。２６０は前記半導体集積回路装置２００の外部端子（ＰＡＤ）であり、Ｉ／Ｏ回路２６２が接続されている。Ｉ／Ｏ回路２６２は第一のバッファ２４０と第二のバッファ２５０を含む。
【００４０】
第一のバッファ２４０は、半導体集積回路Ａの出力に接続されており、イネーブル信号生成回路２３０の生成するイネーブル信号により導通、非導通が制御される。また第二のバッファ２５０の出力は半導体集積回路Ｂ（２２０）に接続されている。従って第一のバッファ導通時には、半導体集積回路Ａ（２１０）の出力である内部信号は、外部端子２６０を介して外部に出力されるとともに（２７０参照）、第二のバッファ２５０を介して半導体集積回路装置Ｂ（２２０）に入力される（２９０参照）。
【００４１】
また第一のバッファ非導通時には、外部端子２６０を介して外部入力を第二の半導体集積回路装置２２０に入力することができる（２８０参照）。
【００４２】
従って通常動作時及び半導体集積回路Ａ（２１０）の出力テスト時には、イネーブル信号生成回路２３０によりＨレベルのイネーブル信号を出力すると、第一のバッファ２４０が導通状態になるため、半導体集積回路Ａ（２１０）の出力である内部信号は、外部端子２６０を介して外部に出力されるとともに（２７０参照）、第二のバッファ２５０を介して半導体集積回路装置Ｂ（２２０）に入力されることになる（２９０参照）。
【００４３】
また半導体集積回路Ｂ（２２０）の入力テスト時には、イネーブル信号生成回路２３０によりＬレベルのイネーブル信号を出力すると、第一のバッファ２４０が非導通状態になるため、外部端子２６０を介して外部入力を第二の半導体集積回路２２０に入力することができる（２８０参照）。
【００４４】
このように第一実施例によれば、半導体集積回路Ａの内部信号が外部端子２６０を介して外部に出力されるため、半導体集積回路Ａの内部信号が正しく出力されるかを簡単にテストすることができる。
【００４５】
また外部端子２６０から半導体集積回路Ｂの入力となる内部信号を入力することができるので、わざわざ半導体集積回路Ａで内部信号を作らなくても半導体集積回路装置Ｂの入力テストを行うことができる。従ってテストベクトルの作成負担を軽減することもできる。
【００４６】
従って第一実施例によれば、半導体集積回路Ａ、Ｂの単体テストのテストベクトルの作成、テスト結果の検証が容易に実現できる。
【００４７】
また図１に示すように選択回路３０を介して半導体集積回路装置Ａ、Ｂを接続した場合には、選択回路３０について接続テストが必要となる。しかし本実施例では第一のバッファ２４０と第二のバッファ２５０の間には素子が存在せずアルミ配線のみなので特に接続テストを行う必要がなく、テスト時間及びテスト負荷を削減することができる。
【００４８】
２．第二実施例
次に第二実施例として内部信号がデータバスのような双方向の信号線を通る場合について説明する。
【００４９】
図３（Ａ）（Ｂ）は、第二実施例の特徴について説明するための図である。
【００５０】
図３（Ａ）は半導体集積回路装置３００に集積化された半導体集積回路Ａ、Ｂの内部信号をデータバス等の双方向信号線３３０を介してやりとりする場合の簡単な回路図である。
【００５１】
図３（Ｂ）は、第二実施例の半導体集積回路装置３４０の特徴部分についての回路図の一例を示したものである。内部信号が双方向の場合には半導体集積回路Ａ、Ｂの入力（ＡＩ、ＢＩ）、出力（ＡＯ，ＢＯ）イネーブル信号（ＡＥ，ＢＥ）を同図に示すように双方向信号用Ｉ／Ｏ回路３７０に接続する。
【００５２】
３７４は半導体集積回路Ａ、Ｂ（３５０、３６０）のイネーブル信号の論理和回路であり、３７２は半導体集積回路Ａ、Ｂの出力信号の選択回路である。Ｉ／Ｏ回路３７０は、半導体集積回路Ａ，Ｂ（３５０、３６０）からイネーブル信号に基づき半導体集積回路Ａ，Ｂ（３５０、３６０）からの内部信号を選択し、外部端子３８０を介して外部に出力するとともに、半導体集積回路Ａ，Ｂ（３５０，３６０）の入力として出力する。
【００５３】
例えば半導体集積回路Ａ（３５０）のＡＯから内部信号が出力される場合にはＡＥからＨレベルのイネーブル信号が出力されるとともに、半導体集積回路Ｂ（３６０）のＢＥからＬレベルのイネーブル信号が出力される。従って出力信号選択回路３７２においてＡＯからの内部信号が選択される。またＡＥからのＨレベルのイネーブル信号によりバッファ３７６は導通状態となり、ＡＯからの内部信号は外部端子３８０を介して外部に出力されるとともにバッファ３７８を介して半導体集積回路ＢのＢＩに入力される。この場合には外部端子３８０から半導体集積回路Ａ（３５０）の内部信号が出力されるため、半導体集積回路Ａ（３５０）の内部信号の出力テストを行うこともできる。
【００５４】
また半導体集積回路Ｂ（３６０）のＢＯから内部信号が出力される場合にはＢＥからＨレベルのイネーブル信号が出力されるとともに、半導体集積回路Ａ（３５０）のＡＥからＬレベルのイネーブル信号が出力される。従って出力信号選択回路３７２においてＢＯからの内部信号が選択される。またＢＥからのＨレベルのイネーブル信号によりバッファ３７６は導通状態となり、ＢＯからの内部信号は外部端子３８０を介して外部に出力されるとともにバッファ３７９を介して半導体集積回路ＡのＡＩに入力される。この場合には外部端子３８０から半導体集積回路Ｂ（３６０）の内部信号が出力されるため、半導体集積回路Ｂ（３６０）の内部信号の出力テストを行うこともできる。
【００５５】
また例えば半導体集積回路Ａ（３５０）のＡＩ又はＢ（３６０）のＢＩにテスト用の信号を入力したい場合にはＡＥ及びＢＥからＬレベルのイネーブル信号を出力するとバッファ３７６は非導通状態になる。このため外部端子３８０からのテスト入力を半導体集積回路Ａ（３５０）のＡＩ又はＢ（３６０）のＢＩに入力することができる。
【００５６】
このようにすることによりデータバス等の双方向信号線においても、半導体集積回路装置のテスト負荷の削減を図ることができる。
【００５７】
図４は双方向データバスに半導体集積回路Ａ、Ｂ、Ｃ間の内部信号の入出力が接続されている場合の本発明の適用例を説明するための図である。
【００５８】
（ＡＩ、ＢＩ，ＣＩ）は半導体集積回路Ａ、Ｂ、Ｃの入力端子に、（ＡＯ、ＢＯ，ＣＯ）は、半導体集積回路Ａ、Ｂ、Ｃの出力端子に、（ＡＥ、ＢＥ，ＣＥ）は半導体集積回路Ａ、Ｂ、Ｃのイネーブル信号出力端子に接続されている。
【００５９】
３９４は半導体集積回路Ａ、Ｂ、Ｃのイネーブル信号の論理和回路であり、３９６は半導体集積回路Ａ、Ｂ、Ｃの出力信号の選択回路である。選択回路３９６は半導体集積回路Ａ，Ｂ，Ｃからの各イネーブル信号に基づき半導体集積回路Ａ、Ｂ，Ｃからの各内部信号を選択し、バッファ３９８の入力として出力する。バッファ３９８はイネーブル信号の論理和回路３９４の出力に基づき導通、非導通状態が制御される。半導体集積回路Ａ，Ｂ，Ｃのいずれかからのイネーブル信号がアクティブである場合には、当該半導体集積回路からの内部信号が選択され、外部端子３９２を介して外部に出力するとともに、半導体集積回路Ａ、Ｂ，Ｃの入力として出力されることになる。
【００６０】
このようにすることにより３個以上の半導体集積回路間でデータバス等の双方向信号線を用いてやりとりされる内部信号を有する場合にも本発明を適用可能である。
【００６１】
３．第三実施例
次に第三実施例としてテスト機能付きバッファを用いた本発明の適用例について説明する。
【００６２】
図５は、第三実施例の特徴について説明するための回路図である。
【００６３】
第三実施例の特徴は、半導体集積回路Ａ（４１０）から半導体集積回路Ｂ（４２０）への内部信号をテスト機能付きバッファ４４０を含むＩ／Ｏ回路４３０を介して半導体集積回路Ｂ（４２０）へ入力する点にある。
【００６４】
４１０、４２０は１チップの半導体集積回路装置４００に集積される半導体集積回路Ａ，Ｂである。４５０は前記半導体集積回路装置４００の外部端子（ＰＡＤ）であり、Ｉ／Ｏ回路４３０が接続されている。Ｉ／Ｏ回路４３０はテスト機能付きバッファ４４０とバッファ４３２を含む。
【００６５】
テスト機能付きバッファのＡ端子は半導体集積回路Ａ（４１０）の出力に接続されており、Ｅ端子はイネーブル信号生成回路４６０の出力に接続されている。ＴＡ端子、ＴＥ端子、ＴＳ端子はテスト信号生成回路４７０の出力に接続されている。
【００６６】
テスト機能付きバッファ４４０の出力は外部端子（ＰＡＤ）４５０を介して半導体集積回路装置４００の外部に出力されるとともにバッファ４３２を介して半導体集積回路Ｂ（４２０）へ入力される。
【００６７】
ここでテスト機能付きバッファ４４０について説明する。テスト機能付きバッファは、ＤＣテストやＡＣテストを効率よく行うためのテスト機能を備えているＩ／Ｏ回路である。ＤＣテストは入力・出力端子が電流特性に関する仕様を満たしているかを測定するためのテストであり、ＡＣテストは入力ピンから出力ピンのスピードの測定するためのテストである。
【００６８】
図６はテスト機能付きバッファの内部回路図の一例であり、図７はテスト機能付きバッファの入出力の真理値表である。
【００６９】
テスト機能付きバッファ４４０はＡ，Ｅ，ＴＡ，ＴＥ，ＴＳの５本の入力ピンを有している。ＴＳは電流特性テストモード設定端子、ＴＡは電流特性テストモード用入力端子、ＴＥは電流特性テストモード用イネーブル端子、Ａは通常モード用入力端子、Ｅは通常モード用イネーブル端子である。ＴＳ＝１の時で電流特性テストモードが設定され（図７の５４０参照）、ＴＳ＝０で通常モードが設定される（図７の５３０参照）。
【００７０】
図６に示すようにテスト機能付きバッファ４４０は、端子ＴＳの入力に基づき端子ＴＡからの入力と端子Ａからの入力を選択する入力信号選択回路４４２と、端子ＴＳの入力に基づき端子ＴＥからの入力と端子Ｅからの入力を選択するイネーブル信号選択回路４４４とを含む。入力信号選択回路４４２の出力は第一のバッファ４４６の入力に接続され、前記イネーブル信号選択回路４４４の出力は前記第一のバッファ４４６のイネーブル端子に接続される。
【００７１】
例えば図７の５４２のテストモードを再現することにより、第一のバッファ４４６が接続された外部端子４５０のリーク電流の測定を行うことができる。また図７の５４４のテストモードを再現することにより、第一のバッファ４４６が接続された外部端子４５０のＬレベルの出力電流を測定することができる。また４４６のテストモードを再現することにより、第一のバッファ４４６が接続された外部端子４５０のＨレベルの出力電流を測定することができる。
【００７２】
図８は本実施の形態の第三実施例の回路図の一例を示した図である。
【００７３】
半導体集積回路Ａ、Ｂの出力（ＡＯ，ＢＯ）、イネーブル信号（ＡＥ，ＢＥ）をそれぞれテスト機能付きバッファ（６３２−１、６３２−２）のＡ端子、Ｅ端子に接続する。
【００７４】
テスト機能付きバッファ（６３２−１、６３２−２）の出力は外部端子（６３４−１、６３４−２）に接続されるとともに、図８に示すように各半導体集積回路Ａ、Ｂの入力（ＡＩ、ＢＩ）に接続されている。
【００７５】
またテスト機能付きバッファ（６３２−１、６３２−２）のＴＡ端子、ＴＥ端子、ＴＳ端子は、それぞれのテスト信号生成回路６４０に接続されている。
【００７６】
テスト信号生成回路６４０は、内部信号であるＣＰＵＴＥＳＴ、ＡＳＩＣＴＥＳＴ、ＴＥＳＴ０、ＴＥＳＴ１、ＴＥＳＴ２に基づき、半導体集積回路Ａ、Ｂのテスト用信号及びＤＣテスト用の信号の生成を行う。
【００７７】
ＣＰＵＴＥＳＴは半導体集積回路Ｂ（ＣＰＵ）のテストモードを指定するための信号であり、ＡＳＩＣＴＥＳＴは半導体集積回路Ｂ（ＡＳＩＣ）のテストモードを指定するための信号であり、ＴＥＳＴ２はＤＣテストモードを指定するための信号であり、各信号はＨレベルでアクティブとなる。ＴＥＳＴ０はＤＣテスト用出力データであり、ＴＥＳＴ１はＤＣテスト用出力イネーブルである。
【００７８】
第三実施例では、テスト機能付きバッファ（６３２−１、６３２−２）を用いて、ＤＣテスト及び半導体集積回路Ａ、Ｂ間の内部信号の伝達、半導体集積回路Ａ、Ｂのテストを簡易に行うことができる。
【００７９】
図９はテスト信号生成回路の内部信号とテスト機能付きバッファの端子との関係について説明するための図である。
【００８０】
まずＤＣテスト時の動作例について説明する。ＤＣテスト時には、ＣＰＵＴＥＳＴとＡＳＩＣＴＥＳＴはＬレベルに、ＴＥＳＴ２をＨレベルにする。
【００８１】
ここにおいて外部端子へのハイレベル出力電流を測定する場合には、ＴＥＳＴ０をＨレベルに、ＴＥＳＴ１をＬレベルにする。このようにすると、６４１の出力はＨレベルに、６４２の出力はＬレベルに、６４３の出力はＨレベルに、６４４の出力はＬレベルに、６４５の出力はＨレベルになる。従ってテスト機能付きバッファ（６３２−１、６３２−２）のＴＡ端子はＨレベルに、ＴＥ端子はＬレベルに、ＴＳ端子はＨレベルになる。 従って図９の７１０に示すように出力（ＰＡＤ）はＨレベルとなり、外部端子（６３４−１、６３４−２）のＨレベル出力電流を測定することができる（図９の７１０参照）。
【００８２】
また外部端子へのロウレベル出力電流を測定する場合には、ＴＥＳＴ０をＬレベルに、ＴＥＳＴ１をＬレベルにする。このようにすると、６４１の出力はＬレベルに、６４２の出力はＬレベルに、６４３の出力はＨレベルに、６４４の出力はＬレベルに、６４５の出力はＨレベルになる。従ってテスト機能付きバッファ（６３２−１、６３２−２）のＴＡ端子はＬレベルに、ＴＥ端子はＬレベルに、ＴＳ端子はＨレベルになる。 従って図９の７２０に示すように出力（ＰＡＤ）はＬレベルとなり、外部端子（６３４−１、６３４−２）のＬレベル出力電流を測定することができる。
【００８３】
また外部端子へのリーク電流を測定する場合には、ＴＥＳＴ１をＨレベルにする。このようにすると、６４２の出力はＨレベルに、６４３の出力はＨレベルに、６４４の出力はＨレベルに、６４５の出力はＨレベルになる。従ってテスト機能付きバッファ（６３２−１、６３２−２）のＴＥ端子はＨレベルに、ＴＳ端子はＨレベルになる。 従って図９の７３０に示すように出力（ＰＡＤ）はＨＺ（ハイインピーダンス）となり、外部端子（６３４−１、６３４−２）のリーク電流を測定することができる。
【００８４】
次に半導体集積回路Ｂ（ＣＰＵ）のテスト時の動作例について説明する。ＣＰＵテスト時には、ＣＰＵＴＥＳＴをＨレベルに、ＡＳＩＣＴＥＳＴとＴＥＳＴ２をＬレベルにする。
【００８５】
このようにすると、６４４の出力はＨレベルに、６４５の出力はＨレベルになるためテスト機能付きバッファ（６３２−１）のＴＳ端子はＨレベルに、ＴＥ端子はＨレベルとなり、図９の７４０に示すように出力（ＰＡＤ）状態はＨＺ（ハイインピーダンス）となる。このため半導体集積回路Ａ（ＡＳＩＣ）から半導体集積回路Ｂ（ＣＰＵ）への内部信号は非導通状態となり、外部端子６３４−１からテスト用の外部入力を半導体集積回路Ｂ（ＣＰＵ）のＢＩ端子に入力することができる（図８の６５０参照）。
【００８６】
従って、本来内部信号として半導体集積回路Ｂ（ＣＰＵ）に入力される信号をテスト時には、外部信号として半導体集積回路Ｂ（ＣＰＵ）に入力できることになる。
【００８７】
またこのときの半導体集積回路Ｂ（ＣＰＵ）の出力ＢＯは、以下に説明するように外部端子６３４−２に出力されることになる。即ち６４３の出力はＬレベルになるためテスト機能付きバッファ（６３２−２）のＴＳ端子はＬレベルとなり、出力（ＰＡＤ）状態（図９の注１）は、Ａ端子に入力されるＢＯ、Ｅ端子に入力されるＢＥに依存することになる。半導体集積回路Ｂ（ＣＰＵ）のＢＯ出力時にはＢＥはＬレベルとなりＢＯの状態が出力（ＰＡＤ）状態となり、これが外部端子６３４−２に出力される。従って外部端子６３４−１から入力された動作結果を外部端子６３４−２の出力で検証することができる。
【００８８】
このようにＣＰＵＴＥＳＴをＨレベルにする事により、半導体集積回路Ｂ（ＣＰＵ）の単体テストのテストベクトルの作成、実行、検証を容易に行うことができる。
【００８９】
次に半導体集積回路Ａ（ＡＳＩＣ）のテスト時の動作例について説明する。ＡＳＩＣテスト時には、ＡＳＩＣＴＥＳＴをＨレベルに、ＣＰＵＴＥＳＴとＴＥＳＴ２をＬレベルにする。
【００９０】
このようにすると、６４２の出力はＨレベルに、６４３の出力はＨレベルになるためテスト機能付きバッファ（６３２−２）のＴＳ端子はＨレベルに、ＴＥ端子はＨレベルととなり、図９の７５０に示すように出力（ＰＡＤ）状態はＨＺ（ハイインピーダンス）となる。このため半導体集積回路Ｂ（ＣＰＵ）から半導体集積回路Ａ（ＡＳＩＣ）への内部信号は非導通状態となり、外部端子６３４−２からテスト用の外部入力を半導体集積回路Ａ（ＡＳＩＣ）のＡＩ端子に入力することができる（図８の６６０参照）。
【００９１】
従って、本来内部信号として半導体集積回路Ａ（ＡＳＩＣ）に入力される信号をテスト時には、外部から半導体集積回路Ａ（ＡＳＩＣ）に入力できることになる。
【００９２】
またこのときの半導体集積回路Ａ（ＡＳＩＣ）の出力ＡＯは、以下に説明するように外部端子６３４−１に出力されることになる。即ち６４５の出力はＬレベルになるためテスト機能付きバッファ（６３２−１）のＴＳ端子はＬレベルとなり、出力（ＰＡＤ）状態（図９の注２）は、Ａ端子に入力されるＡＯ、Ｅ端子に入力されるＡＥに依存することになる。半導体集積回路Ａ（ＡＳＩＣ）のＡＯ出力時にはＡＥはＬレベルとなりＡＯの状態が出力（ＰＡＤ）状態となり、これが外部端子６３４−１に出力される。従って外部端子６３４−２から入力された動作結果を外部端子６３４−１の出力で検証することができる。
【００９３】
このようにＡＳＩＣＴＥＳＴをＨレベルにする事により、半導体集積回路Ａ（ＡＳＩＣ）の単体テストのテストベクトルの作成、実行、検証を容易に行うことができる。
【００９４】
次に通常動作時の動作例について説明する。ここにおいて通常動作時には、ＣＰＵＴＥＳＴ、ＡＳＩＣＴＥＳＴ、ＴＥＳＴ２をＬレベルにする。
【００９５】
このようにすると、６４３、６４５の出力はＬレベルになるためテスト機能付きバッファ（６３２−１、６３２−２）のＴＳ端子はＬレベルとなり、各テスト機能付きバッファ（６３２−１、６３２−２）の出力（ＰＡＤ）状態（注１、注２）は、Ａ端子に入力されるＡＯ、ＢＯ、Ｅ端子に入力されるＡＥ、ＢＥに依存することになる（図９の７６０参照）。
【００９６】
半導体集積回路Ａ（ＡＳＩＣ）のＡＯ出力時にはＡＥはＬレベルとなりＡＯの状態が出力（ＰＡＤ）状態となり、これが外部端子６３４−１に出力されるとともに、半導体集積回路Ｂ（ＣＰＵ）のＢＩ端子に入力される（図８の６７０参照）。
【００９７】
半導体集積回路Ｂ（ＣＰＵ）のＢＯ出力時にはＢＥはＬレベルとなりＢＯの状態が出力（ＰＡＤ）状態となり、これが外部端子６３４−２に出力されるとともに、半導体集積回路Ａ（ＡＳＩＣ）のＡＩ端子に入力される（図８の６８０参照）。
【００９８】
このようにして通常動作時には半導体集積回路Ａ、Ｂ間の内部信号のやりとりがテスト機能付きバッファ（６３２−１、６３２−２）を介してなされる。
【００９９】
４．半導体集積回路装置
図１０に本実施の形態の半導体集積回路装置の一例であるマイクロコンピュータ８００のブロック図を示す。本マイクロコンピュータ８００は、ＣＰＵ機能を有する半導体集積回路８１０と周辺機能であるＬＣＤコントローラ機能を有する半導体集積回路８２０とコンパニオン機能を有するゲートアレイ（半導体集積回路）８３０を１チップに集積化したマイクロコンピュータである。
【０１００】
コンパニオン機能を有するゲートアレイ（半導体集積回路）８３０は、ユーザーが当該マイクロコンピュータの使用目的に対応した機能を組み込むことが可能なユーザブルゲートアレイ領域として構成されている。従って前記周辺機能及びユーザブルゲートアレイにより、ＬＣＤを使用したアプリケーションへのオリジナルシステムオンチップが可能となる。
【０１０１】
ＣＰＵ８１０は各種命令の実行処理を行うものであり、ＬＣＤコントローラ８２０はＬＣＤ（液晶素子又は液晶ディスプレイ）による表示を制御するための各種信号の生成処理を行うものであり、ゲートアレイ８３０はユーザブルゲートアレイによって組み込まれた各種処理を行うものであり、テスト回路８４０はＤＣ（電流特性）テストやゲートアレイ８３０とＣＰＵ８１０とＬＣＤコントローラ８２０の各種テスト信号を生成する回路である。
【０１０２】
バストランスファ８５０は各種バスの制御を行うものでデータバスマルチプレクサ８５２を含む。データバスマルチプレクサ８５２はデータバスに接続された複数の信号線から信号の選択処理を行うものであり、データバスのように双方向の信号線を用いて信号のやりとりを行う場合に必要となる。図３（Ｂ）ではＩ／Ｏ回路３７０の一部にデータバスマルチプレクサが設けられている場合について説明したが、図１０のように、各Ｉ／Ｏ回路（８１２，８２２，８３２、８４２）の外に設けられている場合でもよい。
【０１０３】
Ｘバス８６０は、データバスであり、Ｙバス８７０はデータバス以外のバスである。
【０１０４】
ＣＰＵＩ／Ｏ８１２、ＬＣＤＣＩ／Ｏ８２２、ゲートアレイＩ／Ｏ８３２、テストＩ／Ｏ８４２は、それぞれ外部端子（ＰＡＤ）に接続されたＩ／Ｏ回路を含む。
【０１０５】
本実施の形態では、各半導体集積回路（８１０，８２０，８３０）間の内部信号のやりとりを外部端子（ＰＡＤ）に接続されたＩ／Ｏ回路（９１２，８２２，８３２、８４２）を介して行うように構成されている。
【０１０６】
まず双方向信号線であるＸバス（データバス）を介してやりとりされる内部信号について説明する。Ｘバス（データバス）８６０を介してやりとりされる内部信号は、ＣＰＵＩ／Ｏ８１２に接続されたバストランスファ８５０を介してやりとりされ、ＣＰＵＩ／Ｏ８１２に含まれている図示しないＩ／Ｏ回路の外部端子（ＰＡＤ）を介して外部に出力できるように構成されている。また外部端子（ＰＡＤ）を介してテスト用の内部信号を入力できるように構成されている。
【０１０７】
従って通常動作時及びＣＰＵ８１０の出力テスト時にはＣＰＵ８１０からゲートアレイ８３０へＸバスを介して送られる内部信号は、一旦バストランスファ８５０及び信号線８６１を介してＣＰＵＩ／Ｏ８１２に接続された外部端子を介して外部に出力されるとともに、ゲートアレイ８３０に入力される（図１０の８８０参照）。
【０１０８】
またゲートアレイの入力テスト時にはＣＰＵＩ／Ｏ８１２に接続された外部端子を介して外部から入力したテスト信号をゲートアレイ８３０に入力する（図１０の８９０参照）。
【０１０９】
次にデータバス以外のバスや信号線を介してやりとりされる内部信号について説明する。データバス以外のバスであるＹバス８７０を介してやりとりされる内部信号は、ＣＰＵＩ／Ｏ８１２を介してやりとりされ、ＣＰＵＩ／Ｏ８１２に含まれているＩ／Ｏ回路の外部端子（ＰＡＤ）を介して外部に出力できるように構成されている。また外部端子（ＰＡＤ）を介してテスト用の内部信号を入力できるように構成されている。
【０１１０】
従って通常動作時及びＣＰＵ８１０の出力テスト時にはＣＰＵ８１０からゲートアレイ８３０へＹバスを介して送られる内部信号は、一旦信号線８７１を介してＣＰＵＩ／Ｏ８１２入力され、図示しない外部端子を介して外部に出力されるとともに、Ｙバスを通ってゲートアレイ８３０に入力される（図１０の８９０参照）。
【０１１１】
またゲートアレイの入力テスト時にはＣＰＵＩ／Ｏ８１２に接続された外部端子を介して外部から入力したテスト信号をＹからゲートアレイ８３０に入力する。
【０１１２】
５．電子機器
図１１に、図１０のマイクロコンピュータを含む電子機器のブロック図の一例を示す。この電子機器は、マイクロコンピュータ９００、入力部９０２、メモリ９０４、電源生成部９０６、画像出力部９０８、音出力部９１０を含む。
【０１１３】
ここで、入力部９０２は、種々のデータを入力するためのものである。マイクロコンピュータ９００は、この入力部９０２により入力されたデータに基づいて種々の処理を行うことになる。メモリ９０４は、マイクロコンピュータ９００などの作業領域となるものである。電源生成部９０６は、電子機器で使用される各種電源を生成するためのものである。画像出力部９０８は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものであり、その機能は、ＬＣＤやＣＲＴなどのハードウェアにより実現できる。音出力部９１０は、電子機器が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【０１１４】
図１２（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、画像出力部として機能し電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１１５】
図１２（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、画像出力部として機能しゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１１６】
図１２（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、画像出力部として機能し文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１１７】
図１２（Ａ）〜図１２（Ｃ）の電子機器に、本実施形態の半導体集積回路装置である図１１のマイクロコンピュータを組みむことにより、テスト負荷が少なくてコストパフォーマンスのよい電子機器を得ることができる。
【０１１８】
なお、本実施形態を利用できる電子機器としては、図１２（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、プリンタ等、種々の電子機器を考えることができる。
【０１１９】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２０】
例えば、図２のバッファ２４０や図３（Ｂ）のバッファ３７６、図４のバッファ３９８はハイアクティブである場合を例に取り説明したがそれに限られず、ローアクティブでもの場合でもよい。
【０１２１】
また、本発明のＡＳＩＣや電子機器の構成も、図１２（Ａ）〜図１２（Ｃ）で説明したものに限定されるものでなく、種々の変形実施が可能である。
【図面の簡単な説明】
【図１】ＳＯＣ（システムオンチップ）において、Ａ、Ｂ２つのチップ間でインターフェースをとる手法について説明するための図である。
【図２】図２は本実施の形態の第一実施例について説明するための回路図である。
【図３】図３（Ａ）（Ｂ）は、第二実施例の特徴について説明するための図である。
【図４】双方向データバスに半導体集積回路Ａ、Ｂ、Ｃ間の内部信号の入出力が接続されている場合の本発明の適用例を説明するための図である。
【図５】本実施の形態の第三実施例の特徴について説明するための図である。
【図６】テスト機能付きバッファの内部回路の一例である。
【図７】テスト機能付きバッファの真理値表である。
【図８】本実施の形態の第三実施例の回路図の一例である。
【図９】テスト信号生成回路の内部信号とテスト機能付きバッファの端子との関係について説明するための図である。
【図１０】本実施の形態の半導体集積回路装置の一例であるマイクロコンピュータのブロック図である。
【図１１】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図１２】図１２（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
２００ 半導体集積回路装置
２１０ 半導体集積回路Ａ
２２０ 半導体集積回路Ｂ
２３０ イネーブル信号生成回路
２４０ 第一のバッファ
２５０ 第二のバッファ
２６０ 外部端子
２６２ Ｉ／Ｏ回路
２７０、２９０ 内部信号
２８０ 外部入力
３４０ 半導体集積回路装置
３５０ 半導体集積回路Ａ
３６０ 半導体集積回路Ｂ
３７０ 双方向信号用Ｉ／Ｏ回路
３７２ 出力信号の選択回路
３７４ イネーブル信号の論理和回路
３７６ バッファ（第一のバッファ）
３８０ 外部端子
３９０ 双方向信号用Ｉ／Ｏ回路
３９４ イネーブル信号の論理和回路
３９６ 出力信号の選択回路
４００ 半導体集積回路装置
４１０ 半導体集積回路Ａ
４２０ 半導体集積回路Ｂ
４３０ Ｉ／Ｏ回路
４４０ テスト機能付きバッファ
４４２ 入力信号選択回路
４４４ イネーブル信号選択回路
４４６ バッファ（第一のバッファ）
４５０ 外部端子
４６０ イネーブル信号生成回路
４７０ テスト信号生成回路
６１０ 半導体集積回路Ｂ（ＣＰＵ）
６２０ 半導体集積回路Ａ（ＡＳＩＣ）
６３０−１、６３０−２ Ｉ／Ｏ回路
６３２−１、６３２−２ テスト機能付きバッファ
６３４−１、６３４−２ 外部端子
６４０ テスト信号生成回路
６５０，６６０ 外部入力
６７０，６８０ 内部信号

Claims (4)

1. 第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む半導体集積回路装置であって、
   前記Ｉ／Ｏ回路は、
   第一の半導体集積回路から第二の半導体集積回路への内部信号を受けて、該内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力するように構成され、
   前記内部信号が入力される第一のバッファと、前記第一のバッファの出力と外部端子を結ぶ信号線に接続された第二のバッファを含み、
   前記第一のバッファはイネーブル端子を有し、該イネーブル端子が受けたイネーブル信号に基づき前記第一のバッファの導通、非導通状態を制御し、
   前記第二のバッファは前記内部信号又は外部端子からの入力信号を受け第二の半導体集積回路の入力として出力するように構成され、
   前記第一のバッファの電流特性をテストする電流特性テスト回路を含み、
   前記電流特性テスト回路は、電流特性テストモード設定端子ＴＳ、電流特性テストモード用入力端子ＴＡ、電流特性テストモード用イネーブル端子ＴＥ、通常モード用入力端子Ａ、通常モード用イネーブル端子Ｅと、
   端子ＴＳの入力に基づき端子ＴＡからの入力と端子Ａからの入力を選択する入力信号選択回路と、
   端子ＴＳの入力に基づき端子ＴＥからの入力と端子Ｅからの入力を選択するイネーブル信号選択回路とを含み、
   前記端子Ａに第一の半導体集積回路から出力される内部信号の信号線を接続し、 前記入力信号選択回路の出力を前記第一のバッファの入力に接続し、
   前記イネーブル信号選択回路の出力を前記第一のバッファのイネーブル端子に接続することにより、前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする半導体集積回路装置。
2. 請求項１において、
   第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態にし、第二の半導体集積回路の入力を試験する際には第一のバッファを非導通状態にするイネーブル信号を生成し、前記第一のバッファのイネーブル端子の入力として出力するイネーブル信号生成回路を含むことを特徴とする半導体集積回路装置。
3. 第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたＩ／Ｏ回路とを含む半導体集積回路装置であって、
   前記Ｉ／Ｏ回路は、
   第一の半導体集積回路から第二の半導体集積回路へ第一の内部信号が出力された場合には外部端子を介して前記第一の内部信号を外部に出力するとともに、第二の半導体集積回路の入力として出力し、
   第二の半導体集積回路から第一の半導体集積回路へ第二の内部信号が出力された場合には外部端子を介して前記第二の内部信号を外部に出力するとともに、第一の半導体集積回路の入力として出力するように構成され、
   イネーブル端子を有する第一のバッファを含み、
   前記第一の内部信号の出力を制御するための第一のイネーブル信号と前記第二の内部信号の出力を制御するための第二のイネーブル信号の論理和を前記第一のバッファの前記イネーブル端子の入力として出力する論理和回路と、
   前記第一のイネーブル信号及び前記第二のイネーブル信号に基づき前記第一の内部信号と前記第二の内部信号のいずれかの内部信号を選択し、前記第一のバッファの入力として出力する内部信号選択回路を含み、
   前記第一のバッファは、前記論理和回路の出力に基づいて、前記第一の内部信号又は前記第二の内部信号を外部端子を介して外部に出力するとともに、第一の半導体集積回路又は第二の半導体集積回路の入力として出力することを特徴とする半導体集積回路装置。
4. 請求項１乃至３のいずれかの半導体集積回路装置と、
   前記半導体集積回路装置の処理対象となるデータの入力手段と、
   前記半導体集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。

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