JP3606124B2 - 半導体集積回路装置及び電子機器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置、半導体集積回路装置を含む電子機器、及び半導体集積回路装置のテスト方法に関する。
【0002】
【背景技術及び発明が解決しようとする課題】
携帯情報機器やマルチメディア端末等の電子機器の組み込み用システムには、CPUやLCDコントローラやコンパニオン機能としてPCMCIA、コンパクトフラッシュ、キーボード/マウス、ISAバスサブセット等の各種インターフェース機能を搭載することが必要となる。
【0003】
このような組み込み用システムにおいてコストパフォーマンスを向上させるために、前記CPUやLCDコントローラやコンパニオン機能等の必要な機能を有する各チップを1チップに集積化したSOC(システムオンチップ)にすることがある。
【0004】
図1はSOC(システムオンチップ)において、A、B2つのチップ間でインターフェースをとる手法について説明するための図である。
【0005】
同図に示すように、A、B各チップ10、20間のインターフェースはセレクタ30などを用いた端子マルチプレクサで接続されており、Aチップ10から出力された内部信号はセレクタ30を介してBチップ20に入力される(図1の60参照)。
【0006】
このようにセレクタ30を用いて複数のチップを1チップに集積化すると、A,B各チップの単体テストに加えて、それぞれのチップ間の接続テストが必要となる。
【0007】
即ち図1においてA,B各チップの単体テストとして、ライン40及びライン50のテストが必要な他、それぞれのチップ間の接続テストとして、ライン60をテストすることが必要になる。このように接続テストが余分に必要となりテスト時間の増加を招くという問題点があった。
【0008】
また各チップの内部構造を十分に把握していないと接続テストを行う際のテストベクトルの作成及びその検証が困難であるという問題点もある。
【0009】
特に、近年では異なるメーカー等で開発された複数のチップを1チップに集積化してSOC(システムオンチップ)を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。従って各チップ単体レベルのテストのみでSOC(システムオンチップ)の動作が保証できる構成の半導体集積回路装置が望まれていた。
【0010】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、複数の単独チップを1チップ化する際のテスト回路の簡略化をはかり、テストベクトルの作成やテスト時間等のテスト負荷を軽減できる半導体集積回路装置、電子機器及び半導体集積回路装置のテスト方法を提供することにある。
【0011】
【課題を解決するための手段】
本発明は、第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたI/O回路とを含む半導体集積回路装置であって、前記I/O回路は、第一の半導体集積回路から第二の半導体集積回路への内部信号を受けて、該内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする。
【0012】
例えば前記I/O回路の内部入力端子は第一の半導体集積回路の出力に接続され、前記I/O回路の内部出力端子は第二の半導体集積回路の入力に接続され、前記I/O回路は前記内部入力端子を介して前記第一の半導体集積回路の出力を受けて、外部端子を介して外部に出力するとともに、前記内部出力端子を介して第二の半導体集積回路の入力として出力するように構成してもよい。
【0013】
本発明によれば複数の半導体集積回路を1チップに集積化する場合に各チップ間の接続がI/O回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【0014】
また近年では異なるメーカー等で開発された複数のチップを1チップに集積化してSOC(システムオンチップ)を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を1チップする際に特に効果的である。
【0015】
また本発明の前記I/O回路は、前記内部信号が入力される第一のバッファと、前記第一のバッファの出力と外部端子を結ぶ信号線に接続された第二のバッファを含み、前記第一のバッファはイネーブル端子を有し、該イネーブル端子が受けたイネーブル信号に基づき前記第一のバッファの導通、非導通状態を制御し、前記第二のバッファは前記内部信号又は外部端子からの入力信号を受け第二の半導体集積回路の入力として出力することを特徴とする。
【0016】
前記イネーブル信号がアクティブの場合には前記第一のバッファを導通状態にし、前記イネーブル信号が非アクティブの場合には前記第一のバッファを非導通状態にすることができる。
【0017】
前記第一バッファ導通時には、前記第一のバッファから出力された前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することが好ましい。また第一バッファ非導通時には、前記外部端子から入力された外部信号を第二の半導体集積回路の入力として出力することが好ましい。
【0018】
本発明によれば、第一のバッファの導通、非導通を制御するという簡単な構成で、第二の半導体集積回路の入力を内部信号と外部信号に切り替えることができる。従ってテスト用の入力回路等を特に設ける必要なく、通常動作時には内部信号を入力し、第二の半導体集積回路テスト時には、外部からテスト用信号を入力することができる、このため、テスト用入力回路の検証も不要となり、テストベクトルも第二の半導体集積装置の単体レベルのテストベクトルがそのまま使用できるためテスト負荷を大幅に軽減することができる。
【0019】
また本発明は、第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態にし、第二の半導体集積回路の入力を試験する際には第一のバッファを非導通状態にするイネーブル信号を生成し、前記第一のバッファのイネーブル端子の入力として出力するイネーブル信号生成回路を含むことを特徴とする。
【0020】
本発明によれば、イネーブル信号生成回路が生成するイネーブル信号により、第一のバッファの導通、非導通を容易に制御することができる。
【0021】
また本発明は、前記I/O回路は、前記第一のバッファの電流特性をテストする電流特性テスト回路を含み、前記電流特性テスト回路は、電流特性テストモード設定端子TS、電流特性テストモード用入力端子TA、電流特性テストモード用イネーブル端子TE、通常モード用入力端子A、通常モード用イネーブル端子Eと、端子TSの入力に基づき端子TAからの入力と端子Aからの入力を選択する入力信号選択回路と、端子TSの入力に基づき端子TEからの入力と端子Eからの入力を選択するイネーブル信号選択回路とを含み、前記端子Aに第一の半導体集積回路から出力される内部信号の信号線を接続し、前記入力信号選択回路の出力を前記第一のバッファの入力に接続し、前記イネーブル信号選択回路の出力を前記第一のバッファのイネーブル端子に接続することにより、前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする。
【0022】
本発明のI/O回路は、電流特性テストモード時には端子TAからの信号が第一のバッファに入力され、端子TEからのイネーブル信号に基づき第一のバッファの出力が制御される。従って、電流特性テストモード時に端子TEから入力されるテスト用イネーブル信号をアクティブにし、端子TAからのテスト入力信号をHレベルにすることにより前記第一のバッファのHレベルの出力電流特性を調べることができ、端子TAからのテスト入力信号をLレベルにすることにより前記第一のバッファのLレベルの出力電流特性を測定することができる。
【0023】
また電流特性テストモード時に、端子TEからのテスト用イネーブル信号を非アクティブにする事により前記第一のバッファをハイインピーダンス状態にしてリーク電流を測定することができる。
【0024】
このように本発明のI/O回路は電流特性テスト回路を含んでいるため、簡単に電流特性テストを行うことができる。
【0025】
また端子Aに、第一の半導体集積回路からの出力された内部信号の信号線を接続し、第一のバッファの出力を第二のバッファを介して第二の半導体集積回路に入力する事により、複数の半導体集積回路を1チップに集積化する場合に各チップ間の接続が本発明のI/O回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【0026】
また近年では異なるメーカー等で開発された複数のチップを1チップに集積化してSOC(システムオンチップ)を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を1チップする際に特に効果的である。
【0027】
なお、本発明のような電流特性テスト回路を含むI/O回路を汎用製品化しておくことが好ましい。汎用化された電流特性テスト回路を含むI/O回路の各入力端子に所定の信号線を配線するだけで、電流特性テスト及び半導体集積回路装置のテストのテスト時間及びテスト負荷を大幅に削減することができるからである。
【0028】
また本発明は、第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたI/O回路とを含む半導体集積回路装置であって、前記I/O回路は、第一の半導体集積回路から第二の半導体集積回路へ第一の内部信号が出力された場合には外部端子を介して前記第一の内部信号を外部に出力するとともに、第二の半導体集積回路の入力として出力し、第二の半導体集積回路から第一の半導体集積回路へ第二の内部信号が出力された場合には外部端子を介して前記第二の内部信号を外部に出力するとともに、第一の半導体集積回路の入力として出力することを特徴とする。
【0029】
本発明によれば、例えばデータバスのように複数の半導体集積回路間で双方向信号線を用いて内部信号がやりとりされる場合でも、半導体集積回路を1チップに集積化する場合に各チップ間の接続がI/O回路とアルミ配線だけですむ。このためセレクタ等で接続する場合に必要なチップ間の接続テストが不要となり、テスト時間やテストベクトルの作成等のテスト負荷を大幅に軽減することができる。
【0030】
また近年では異なるメーカー等で開発された複数のチップを1チップに集積化してSOC(システムオンチップ)を形成する要請が大きい。このような場合には、他のメーカーで開発されたチップの中身までも考慮したテストベクトルの作成は困難である。しかし本発明によれば複数の半導体集積回路間で双方向信号線を用いて内部信号がやりとりされる場合でも、各半導体集積回路単体レベルのテストのみで動作が保証できるため、別個に開発された半導体集積回路を1チップする際に特に効果的である。
【0031】
また本発明の前記I/O回路は、イネーブル端子を有する第一のバッファを含み、前記第一の内部信号の出力を制御するための第一のイネーブル信号と前記第二の内部信号の出力を制御するための第二のイネーブル信号の論理和を前記第一のバッファの前記イネーブル端子の入力として出力する論理和回路と、前記第一のイネーブル信号及び前記第二のイネーブル信号に基づき前記第一の内部信号と前記第二の内部信号のいずれかの内部信号を選択し、前記第一のバッファの入力として出力する内部信号選択回路を含み、前記第一のバッファは、前記論理和回路の出力に基づいて、前記第一の内部信号又は前記第二の内部信号を外部端子を介して外部に出力するとともに、第一の半導体集積回路又は第二の半導体集積回路の入力として出力することを特徴とする。
【0032】
また本発明の電子機器は、前記いずれかの半導体集積回路装置と、前記半導体集積回路装置の処理対象となるデータの入力手段と、前記半導体集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする。
【0033】
このようにすれば、例えば入力手段からの入力に対応して出力手段から所与のデータを出力する電子機器の開発におけるテスト負荷の軽減を図ることができるため、コストパフォーマンスのよい電子機器を提供することができる。
【0034】
また近年では異なるメーカー等で開発されたCPUやLCDやその他の周辺機器を組み合わせて電子機器を構成する場合も多い。このような場合、CPUチップとLCDコントローラのチップ等の異なるメーカーで開発された複数のチップを1チップに集積化してSOC(システムオンチップ)を形成する要請が大きい。 本発明によればこのような場合にも各半導体集積回路単体レベルのテストのみで動作が保証できるため、異なるメーカー等で開発されたCPUやLCDやその他の周辺機器を組み合わせて電子機器を構成する際のテスト負荷の軽減に特に効果的である。
【0035】
また本発明は第一の半導体集積回路からの内部信号が外部端子に接続されたI/O回路の第一のバッファを介して第二の半導体集積回路へ入力される半導体集積回路装置のテスト方法であって、第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態に制御し、第二の半導体集積回路の入力を試験する際には前記第一のバッファを非導通状態に制御することを特徴とする。
【0036】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【0037】
1.第一実施例
図2は本実施の形態の第一実施例について説明するための回路図である。
【0038】
第一実施例の特徴は、半導体集積回路A(210)から半導体集積回路B(220)への内部信号をI/O回路262を介して半導体集積回路B(220)へ入力する点にある。
【0039】
210、220は1チップの半導体集積回路装置200に集積される半導体集積回路A,Bである。260は前記半導体集積回路装置200の外部端子(PAD)であり、I/O回路262が接続されている。I/O回路262は第一のバッファ240と第二のバッファ250を含む。
【0040】
第一のバッファ240は、半導体集積回路Aの出力に接続されており、イネーブル信号生成回路230の生成するイネーブル信号により導通、非導通が制御される。また第二のバッファ250の出力は半導体集積回路B(220)に接続されている。従って第一のバッファ導通時には、半導体集積回路A(210)の出力である内部信号は、外部端子260を介して外部に出力されるとともに(270参照)、第二のバッファ250を介して半導体集積回路装置B(220)に入力される(290参照)。
【0041】
また第一のバッファ非導通時には、外部端子260を介して外部入力を第二の半導体集積回路装置220に入力することができる(280参照)。
【0042】
従って通常動作時及び半導体集積回路A(210)の出力テスト時には、イネーブル信号生成回路230によりHレベルのイネーブル信号を出力すると、第一のバッファ240が導通状態になるため、半導体集積回路A(210)の出力である内部信号は、外部端子260を介して外部に出力されるとともに(270参照)、第二のバッファ250を介して半導体集積回路装置B(220)に入力されることになる(290参照)。
【0043】
また半導体集積回路B(220)の入力テスト時には、イネーブル信号生成回路230によりLレベルのイネーブル信号を出力すると、第一のバッファ240が非導通状態になるため、外部端子260を介して外部入力を第二の半導体集積回路220に入力することができる(280参照)。
【0044】
このように第一実施例によれば、半導体集積回路Aの内部信号が外部端子260を介して外部に出力されるため、半導体集積回路Aの内部信号が正しく出力されるかを簡単にテストすることができる。
【0045】
また外部端子260から半導体集積回路Bの入力となる内部信号を入力することができるので、わざわざ半導体集積回路Aで内部信号を作らなくても半導体集積回路装置Bの入力テストを行うことができる。従ってテストベクトルの作成負担を軽減することもできる。
【0046】
従って第一実施例によれば、半導体集積回路A、Bの単体テストのテストベクトルの作成、テスト結果の検証が容易に実現できる。
【0047】
また図1に示すように選択回路30を介して半導体集積回路装置A、Bを接続した場合には、選択回路30について接続テストが必要となる。しかし本実施例では第一のバッファ240と第二のバッファ250の間には素子が存在せずアルミ配線のみなので特に接続テストを行う必要がなく、テスト時間及びテスト負荷を削減することができる。
【0048】
2.第二実施例
次に第二実施例として内部信号がデータバスのような双方向の信号線を通る場合について説明する。
【0049】
図3(A)(B)は、第二実施例の特徴について説明するための図である。
【0050】
図3(A)は半導体集積回路装置300に集積化された半導体集積回路A、Bの内部信号をデータバス等の双方向信号線330を介してやりとりする場合の簡単な回路図である。
【0051】
図3(B)は、第二実施例の半導体集積回路装置340の特徴部分についての回路図の一例を示したものである。内部信号が双方向の場合には半導体集積回路A、Bの入力(AI、BI)、出力(AO,BO)イネーブル信号(AE,BE)を同図に示すように双方向信号用I/O回路370に接続する。
【0052】
374は半導体集積回路A、B(350、360)のイネーブル信号の論理和回路であり、372は半導体集積回路A、Bの出力信号の選択回路である。I/O回路370は、半導体集積回路A,B(350、360)からイネーブル信号に基づき半導体集積回路A,B(350、360)からの内部信号を選択し、外部端子380を介して外部に出力するとともに、半導体集積回路A,B(350,360)の入力として出力する。
【0053】
例えば半導体集積回路A(350)のAOから内部信号が出力される場合にはAEからHレベルのイネーブル信号が出力されるとともに、半導体集積回路B(360)のBEからLレベルのイネーブル信号が出力される。従って出力信号選択回路372においてAOからの内部信号が選択される。またAEからのHレベルのイネーブル信号によりバッファ376は導通状態となり、AOからの内部信号は外部端子380を介して外部に出力されるとともにバッファ378を介して半導体集積回路BのBIに入力される。この場合には外部端子380から半導体集積回路A(350)の内部信号が出力されるため、半導体集積回路A(350)の内部信号の出力テストを行うこともできる。
【0054】
また半導体集積回路B(360)のBOから内部信号が出力される場合にはBEからHレベルのイネーブル信号が出力されるとともに、半導体集積回路A(350)のAEからLレベルのイネーブル信号が出力される。従って出力信号選択回路372においてBOからの内部信号が選択される。またBEからのHレベルのイネーブル信号によりバッファ376は導通状態となり、BOからの内部信号は外部端子380を介して外部に出力されるとともにバッファ379を介して半導体集積回路AのAIに入力される。この場合には外部端子380から半導体集積回路B(360)の内部信号が出力されるため、半導体集積回路B(360)の内部信号の出力テストを行うこともできる。
【0055】
また例えば半導体集積回路A(350)のAI又はB(360)のBIにテスト用の信号を入力したい場合にはAE及びBEからLレベルのイネーブル信号を出力するとバッファ376は非導通状態になる。このため外部端子380からのテスト入力を半導体集積回路A(350)のAI又はB(360)のBIに入力することができる。
【0056】
このようにすることによりデータバス等の双方向信号線においても、半導体集積回路装置のテスト負荷の削減を図ることができる。
【0057】
図4は双方向データバスに半導体集積回路A、B、C間の内部信号の入出力が接続されている場合の本発明の適用例を説明するための図である。
【0058】
(AI、BI,CI)は半導体集積回路A、B、Cの入力端子に、(AO、BO,CO)は、半導体集積回路A、B、Cの出力端子に、(AE、BE,CE)は半導体集積回路A、B、Cのイネーブル信号出力端子に接続されている。
【0059】
394は半導体集積回路A、B、Cのイネーブル信号の論理和回路であり、396は半導体集積回路A、B、Cの出力信号の選択回路である。選択回路396は半導体集積回路A,B,Cからの各イネーブル信号に基づき半導体集積回路A、B,Cからの各内部信号を選択し、バッファ398の入力として出力する。バッファ398はイネーブル信号の論理和回路394の出力に基づき導通、非導通状態が制御される。半導体集積回路A,B,Cのいずれかからのイネーブル信号がアクティブである場合には、当該半導体集積回路からの内部信号が選択され、外部端子392を介して外部に出力するとともに、半導体集積回路A、B,Cの入力として出力されることになる。
【0060】
このようにすることにより3個以上の半導体集積回路間でデータバス等の双方向信号線を用いてやりとりされる内部信号を有する場合にも本発明を適用可能である。
【0061】
3.第三実施例
次に第三実施例としてテスト機能付きバッファを用いた本発明の適用例について説明する。
【0062】
図5は、第三実施例の特徴について説明するための回路図である。
【0063】
第三実施例の特徴は、半導体集積回路A(410)から半導体集積回路B(420)への内部信号をテスト機能付きバッファ440を含むI/O回路430を介して半導体集積回路B(420)へ入力する点にある。
【0064】
410、420は1チップの半導体集積回路装置400に集積される半導体集積回路A,Bである。450は前記半導体集積回路装置400の外部端子(PAD)であり、I/O回路430が接続されている。I/O回路430はテスト機能付きバッファ440とバッファ432を含む。
【0065】
テスト機能付きバッファのA端子は半導体集積回路A(410)の出力に接続されており、E端子はイネーブル信号生成回路460の出力に接続されている。TA端子、TE端子、TS端子はテスト信号生成回路470の出力に接続されている。
【0066】
テスト機能付きバッファ440の出力は外部端子(PAD)450を介して半導体集積回路装置400の外部に出力されるとともにバッファ432を介して半導体集積回路B(420)へ入力される。
【0067】
ここでテスト機能付きバッファ440について説明する。テスト機能付きバッファは、DCテストやACテストを効率よく行うためのテスト機能を備えているI/O回路である。DCテストは入力・出力端子が電流特性に関する仕様を満たしているかを測定するためのテストであり、ACテストは入力ピンから出力ピンのスピードの測定するためのテストである。
【0068】
図6はテスト機能付きバッファの内部回路図の一例であり、図7はテスト機能付きバッファの入出力の真理値表である。
【0069】
テスト機能付きバッファ440はA,E,TA,TE,TSの5本の入力ピンを有している。TSは電流特性テストモード設定端子、TAは電流特性テストモード用入力端子、TEは電流特性テストモード用イネーブル端子、Aは通常モード用入力端子、Eは通常モード用イネーブル端子である。TS=1の時で電流特性テストモードが設定され(図7の540参照)、TS=0で通常モードが設定される(図7の530参照)。
【0070】
図6に示すようにテスト機能付きバッファ440は、端子TSの入力に基づき端子TAからの入力と端子Aからの入力を選択する入力信号選択回路442と、端子TSの入力に基づき端子TEからの入力と端子Eからの入力を選択するイネーブル信号選択回路444とを含む。入力信号選択回路442の出力は第一のバッファ446の入力に接続され、前記イネーブル信号選択回路444の出力は前記第一のバッファ446のイネーブル端子に接続される。
【0071】
例えば図7の542のテストモードを再現することにより、第一のバッファ446が接続された外部端子450のリーク電流の測定を行うことができる。また図7の544のテストモードを再現することにより、第一のバッファ446が接続された外部端子450のLレベルの出力電流を測定することができる。また446のテストモードを再現することにより、第一のバッファ446が接続された外部端子450のHレベルの出力電流を測定することができる。
【0072】
図8は本実施の形態の第三実施例の回路図の一例を示した図である。
【0073】
半導体集積回路A、Bの出力(AO,BO)、イネーブル信号(AE,BE)をそれぞれテスト機能付きバッファ(632−1、632−2)のA端子、E端子に接続する。
【0074】
テスト機能付きバッファ(632−1、632−2)の出力は外部端子(634−1、634−2)に接続されるとともに、図8に示すように各半導体集積回路A、Bの入力(AI、BI)に接続されている。
【0075】
またテスト機能付きバッファ(632−1、632−2)のTA端子、TE端子、TS端子は、それぞれのテスト信号生成回路640に接続されている。
【0076】
テスト信号生成回路640は、内部信号であるCPUTEST、ASICTEST、TEST0、TEST1、TEST2に基づき、半導体集積回路A、Bのテスト用信号及びDCテスト用の信号の生成を行う。
【0077】
CPUTESTは半導体集積回路B(CPU)のテストモードを指定するための信号であり、ASICTESTは半導体集積回路B(ASIC)のテストモードを指定するための信号であり、TEST2はDCテストモードを指定するための信号であり、各信号はHレベルでアクティブとなる。TEST0はDCテスト用出力データであり、TEST1はDCテスト用出力イネーブルである。
【0078】
第三実施例では、テスト機能付きバッファ(632−1、632−2)を用いて、DCテスト及び半導体集積回路A、B間の内部信号の伝達、半導体集積回路A、Bのテストを簡易に行うことができる。
【0079】
図9はテスト信号生成回路の内部信号とテスト機能付きバッファの端子との関係について説明するための図である。
【0080】
まずDCテスト時の動作例について説明する。DCテスト時には、CPUTESTとASICTESTはLレベルに、TEST2をHレベルにする。
【0081】
ここにおいて外部端子へのハイレベル出力電流を測定する場合には、TEST0をHレベルに、TEST1をLレベルにする。このようにすると、641の出力はHレベルに、642の出力はLレベルに、643の出力はHレベルに、644の出力はLレベルに、645の出力はHレベルになる。従ってテスト機能付きバッファ(632−1、632−2)のTA端子はHレベルに、TE端子はLレベルに、TS端子はHレベルになる。 従って図9の710に示すように出力(PAD)はHレベルとなり、外部端子(634−1、634−2)のHレベル出力電流を測定することができる(図9の710参照)。
【0082】
また外部端子へのロウレベル出力電流を測定する場合には、TEST0をLレベルに、TEST1をLレベルにする。このようにすると、641の出力はLレベルに、642の出力はLレベルに、643の出力はHレベルに、644の出力はLレベルに、645の出力はHレベルになる。従ってテスト機能付きバッファ(632−1、632−2)のTA端子はLレベルに、TE端子はLレベルに、TS端子はHレベルになる。 従って図9の720に示すように出力(PAD)はLレベルとなり、外部端子(634−1、634−2)のLレベル出力電流を測定することができる。
【0083】
また外部端子へのリーク電流を測定する場合には、TEST1をHレベルにする。このようにすると、642の出力はHレベルに、643の出力はHレベルに、644の出力はHレベルに、645の出力はHレベルになる。従ってテスト機能付きバッファ(632−1、632−2)のTE端子はHレベルに、TS端子はHレベルになる。 従って図9の730に示すように出力(PAD)はHZ(ハイインピーダンス)となり、外部端子(634−1、634−2)のリーク電流を測定することができる。
【0084】
次に半導体集積回路B(CPU)のテスト時の動作例について説明する。CPUテスト時には、CPUTESTをHレベルに、ASICTESTとTEST2をLレベルにする。
【0085】
このようにすると、644の出力はHレベルに、645の出力はHレベルになるためテスト機能付きバッファ(632−1)のTS端子はHレベルに、TE端子はHレベルとなり、図9の740に示すように出力(PAD)状態はHZ(ハイインピーダンス)となる。このため半導体集積回路A(ASIC)から半導体集積回路B(CPU)への内部信号は非導通状態となり、外部端子634−1からテスト用の外部入力を半導体集積回路B(CPU)のBI端子に入力することができる(図8の650参照)。
【0086】
従って、本来内部信号として半導体集積回路B(CPU)に入力される信号をテスト時には、外部信号として半導体集積回路B(CPU)に入力できることになる。
【0087】
またこのときの半導体集積回路B(CPU)の出力BOは、以下に説明するように外部端子634−2に出力されることになる。即ち643の出力はLレベルになるためテスト機能付きバッファ(632−2)のTS端子はLレベルとなり、出力(PAD)状態(図9の注1)は、A端子に入力されるBO、E端子に入力されるBEに依存することになる。半導体集積回路B(CPU)のBO出力時にはBEはLレベルとなりBOの状態が出力(PAD)状態となり、これが外部端子634−2に出力される。従って外部端子634−1から入力された動作結果を外部端子634−2の出力で検証することができる。
【0088】
このようにCPUTESTをHレベルにする事により、半導体集積回路B(CPU)の単体テストのテストベクトルの作成、実行、検証を容易に行うことができる。
【0089】
次に半導体集積回路A(ASIC)のテスト時の動作例について説明する。ASICテスト時には、ASICTESTをHレベルに、CPUTESTとTEST2をLレベルにする。
【0090】
このようにすると、642の出力はHレベルに、643の出力はHレベルになるためテスト機能付きバッファ(632−2)のTS端子はHレベルに、TE端子はHレベルととなり、図9の750に示すように出力(PAD)状態はHZ(ハイインピーダンス)となる。このため半導体集積回路B(CPU)から半導体集積回路A(ASIC)への内部信号は非導通状態となり、外部端子634−2からテスト用の外部入力を半導体集積回路A(ASIC)のAI端子に入力することができる(図8の660参照)。
【0091】
従って、本来内部信号として半導体集積回路A(ASIC)に入力される信号をテスト時には、外部から半導体集積回路A(ASIC)に入力できることになる。
【0092】
またこのときの半導体集積回路A(ASIC)の出力AOは、以下に説明するように外部端子634−1に出力されることになる。即ち645の出力はLレベルになるためテスト機能付きバッファ(632−1)のTS端子はLレベルとなり、出力(PAD)状態(図9の注2)は、A端子に入力されるAO、E端子に入力されるAEに依存することになる。半導体集積回路A(ASIC)のAO出力時にはAEはLレベルとなりAOの状態が出力(PAD)状態となり、これが外部端子634−1に出力される。従って外部端子634−2から入力された動作結果を外部端子634−1の出力で検証することができる。
【0093】
このようにASICTESTをHレベルにする事により、半導体集積回路A(ASIC)の単体テストのテストベクトルの作成、実行、検証を容易に行うことができる。
【0094】
次に通常動作時の動作例について説明する。ここにおいて通常動作時には、CPUTEST、ASICTEST、TEST2をLレベルにする。
【0095】
このようにすると、643、645の出力はLレベルになるためテスト機能付きバッファ(632−1、632−2)のTS端子はLレベルとなり、各テスト機能付きバッファ(632−1、632−2)の出力(PAD)状態(注1、注2)は、A端子に入力されるAO、BO、E端子に入力されるAE、BEに依存することになる(図9の760参照)。
【0096】
半導体集積回路A(ASIC)のAO出力時にはAEはLレベルとなりAOの状態が出力(PAD)状態となり、これが外部端子634−1に出力されるとともに、半導体集積回路B(CPU)のBI端子に入力される(図8の670参照)。
【0097】
半導体集積回路B(CPU)のBO出力時にはBEはLレベルとなりBOの状態が出力(PAD)状態となり、これが外部端子634−2に出力されるとともに、半導体集積回路A(ASIC)のAI端子に入力される(図8の680参照)。
【0098】
このようにして通常動作時には半導体集積回路A、B間の内部信号のやりとりがテスト機能付きバッファ(632−1、632−2)を介してなされる。
【0099】
4.半導体集積回路装置
図10に本実施の形態の半導体集積回路装置の一例であるマイクロコンピュータ800のブロック図を示す。本マイクロコンピュータ800は、CPU機能を有する半導体集積回路810と周辺機能であるLCDコントローラ機能を有する半導体集積回路820とコンパニオン機能を有するゲートアレイ(半導体集積回路)830を1チップに集積化したマイクロコンピュータである。
【0100】
コンパニオン機能を有するゲートアレイ(半導体集積回路)830は、ユーザーが当該マイクロコンピュータの使用目的に対応した機能を組み込むことが可能なユーザブルゲートアレイ領域として構成されている。従って前記周辺機能及びユーザブルゲートアレイにより、LCDを使用したアプリケーションへのオリジナルシステムオンチップが可能となる。
【0101】
CPU810は各種命令の実行処理を行うものであり、LCDコントローラ820はLCD(液晶素子又は液晶ディスプレイ)による表示を制御するための各種信号の生成処理を行うものであり、ゲートアレイ830はユーザブルゲートアレイによって組み込まれた各種処理を行うものであり、テスト回路840はDC(電流特性)テストやゲートアレイ830とCPU810とLCDコントローラ820の各種テスト信号を生成する回路である。
【0102】
バストランスファ850は各種バスの制御を行うものでデータバスマルチプレクサ852を含む。データバスマルチプレクサ852はデータバスに接続された複数の信号線から信号の選択処理を行うものであり、データバスのように双方向の信号線を用いて信号のやりとりを行う場合に必要となる。図3(B)ではI/O回路370の一部にデータバスマルチプレクサが設けられている場合について説明したが、図10のように、各I/O回路(812,822,832、842)の外に設けられている場合でもよい。
【0103】
Xバス860は、データバスであり、Yバス870はデータバス以外のバスである。
【0104】
CPUI/O812、LCDCI/O822、ゲートアレイI/O832、テストI/O842は、それぞれ外部端子(PAD)に接続されたI/O回路を含む。
【0105】
本実施の形態では、各半導体集積回路(810,820,830)間の内部信号のやりとりを外部端子(PAD)に接続されたI/O回路(912,822,832、842)を介して行うように構成されている。
【0106】
まず双方向信号線であるXバス(データバス)を介してやりとりされる内部信号について説明する。Xバス(データバス)860を介してやりとりされる内部信号は、CPUI/O812に接続されたバストランスファ850を介してやりとりされ、CPUI/O812に含まれている図示しないI/O回路の外部端子(PAD)を介して外部に出力できるように構成されている。また外部端子(PAD)を介してテスト用の内部信号を入力できるように構成されている。
【0107】
従って通常動作時及びCPU810の出力テスト時にはCPU810からゲートアレイ830へXバスを介して送られる内部信号は、一旦バストランスファ850及び信号線861を介してCPUI/O812に接続された外部端子を介して外部に出力されるとともに、ゲートアレイ830に入力される(図10の880参照)。
【0108】
またゲートアレイの入力テスト時にはCPUI/O812に接続された外部端子を介して外部から入力したテスト信号をゲートアレイ830に入力する(図10の890参照)。
【0109】
次にデータバス以外のバスや信号線を介してやりとりされる内部信号について説明する。データバス以外のバスであるYバス870を介してやりとりされる内部信号は、CPUI/O812を介してやりとりされ、CPUI/O812に含まれているI/O回路の外部端子(PAD)を介して外部に出力できるように構成されている。また外部端子(PAD)を介してテスト用の内部信号を入力できるように構成されている。
【0110】
従って通常動作時及びCPU810の出力テスト時にはCPU810からゲートアレイ830へYバスを介して送られる内部信号は、一旦信号線871を介してCPUI/O812入力され、図示しない外部端子を介して外部に出力されるとともに、Yバスを通ってゲートアレイ830に入力される(図10の890参照)。
【0111】
またゲートアレイの入力テスト時にはCPUI/O812に接続された外部端子を介して外部から入力したテスト信号をYからゲートアレイ830に入力する。
【0112】
5.電子機器
図11に、図10のマイクロコンピュータを含む電子機器のブロック図の一例を示す。この電子機器は、マイクロコンピュータ900、入力部902、メモリ904、電源生成部906、画像出力部908、音出力部910を含む。
【0113】
ここで、入力部902は、種々のデータを入力するためのものである。マイクロコンピュータ900は、この入力部902により入力されたデータに基づいて種々の処理を行うことになる。メモリ904は、マイクロコンピュータ900などの作業領域となるものである。電源生成部906は、電子機器で使用される各種電源を生成するためのものである。画像出力部908は、電子機器が表示する各種の画像(文字、アイコン、グラフィック等)を出力するためのものであり、その機能は、LCDやCRTなどのハードウェアにより実現できる。音出力部910は、電子機器が出力する各種の音(音声、ゲーム音等)を出力するためのものであり、その機能は、スピーカなどのハードウェアにより実現できる。
【0114】
図12(A)に、電子機器の1つである携帯電話950の外観図の例を示す。この携帯電話950は、入力部として機能するダイヤルボタン952や、画像出力部として機能し電話番号や名前やアイコンなどを表示するLCD954や、音出力部として機能し音声を出力するスピーカ956を備える。
【0115】
図12(B)に、電子機器の1つである携帯型ゲーム装置960の外観図の例を示す。この携帯型ゲーム装置960は、入力部として機能する操作ボタン962、十字キー964や、画像出力部として機能しゲーム画像を表示するLCD966や、音出力部として機能しゲーム音を出力するスピーカ968を備える。
【0116】
図12(C)に、電子機器の1つであるパーソナルコンピュータ970の外観図の例を示す。このパーソナルコンピュータ970は、入力部として機能するキーボード972や、画像出力部として機能し文字、数字、グラフィックなどを表示するLCD974、音出力部976を備える。
【0117】
図12(A)〜図12(C)の電子機器に、本実施形態の半導体集積回路装置である図11のマイクロコンピュータを組みむことにより、テスト負荷が少なくてコストパフォーマンスのよい電子機器を得ることができる。
【0118】
なお、本実施形態を利用できる電子機器としては、図12(A)、(B)、(C)に示すもの以外にも、携帯型情報端末、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、プリンタ等、種々の電子機器を考えることができる。
【0119】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【0120】
例えば、図2のバッファ240や図3(B)のバッファ376、図4のバッファ398はハイアクティブである場合を例に取り説明したがそれに限られず、ローアクティブでもの場合でもよい。
【0121】
また、本発明のASICや電子機器の構成も、図12(A)〜図12(C)で説明したものに限定されるものでなく、種々の変形実施が可能である。
【図面の簡単な説明】
【図1】SOC(システムオンチップ)において、A、B2つのチップ間でインターフェースをとる手法について説明するための図である。
【図2】図2は本実施の形態の第一実施例について説明するための回路図である。
【図3】図3(A)(B)は、第二実施例の特徴について説明するための図である。
【図4】双方向データバスに半導体集積回路A、B、C間の内部信号の入出力が接続されている場合の本発明の適用例を説明するための図である。
【図5】本実施の形態の第三実施例の特徴について説明するための図である。
【図6】テスト機能付きバッファの内部回路の一例である。
【図7】テスト機能付きバッファの真理値表である。
【図8】本実施の形態の第三実施例の回路図の一例である。
【図9】テスト信号生成回路の内部信号とテスト機能付きバッファの端子との関係について説明するための図である。
【図10】本実施の形態の半導体集積回路装置の一例であるマイクロコンピュータのブロック図である。
【図11】マイクロコンピュータを含む電子機器のブロック図の一例を示す。
【図12】図12(A)、(B)、(C)は、種々の電子機器の外観図の例である。
【符号の説明】
200 半導体集積回路装置
210 半導体集積回路A
220 半導体集積回路B
230 イネーブル信号生成回路
240 第一のバッファ
250 第二のバッファ
260 外部端子
262 I/O回路
270、290 内部信号
280 外部入力
340 半導体集積回路装置
350 半導体集積回路A
360 半導体集積回路B
370 双方向信号用I/O回路
372 出力信号の選択回路
374 イネーブル信号の論理和回路
376 バッファ(第一のバッファ)
380 外部端子
390 双方向信号用I/O回路
394 イネーブル信号の論理和回路
396 出力信号の選択回路
400 半導体集積回路装置
410 半導体集積回路A
420 半導体集積回路B
430 I/O回路
440 テスト機能付きバッファ
442 入力信号選択回路
444 イネーブル信号選択回路
446 バッファ(第一のバッファ)
450 外部端子
460 イネーブル信号生成回路
470 テスト信号生成回路
610 半導体集積回路B(CPU)
620 半導体集積回路A(ASIC)
630−1、630−2 I/O回路
632−1、632−2 テスト機能付きバッファ
634−1、634−2 外部端子
640 テスト信号生成回路
650,660 外部入力
670,680 内部信号
Claims (4)
- 第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたI/O回路とを含む半導体集積回路装置であって、
前記I/O回路は、
第一の半導体集積回路から第二の半導体集積回路への内部信号を受けて、該内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力するように構成され、
前記内部信号が入力される第一のバッファと、前記第一のバッファの出力と外部端子を結ぶ信号線に接続された第二のバッファを含み、
前記第一のバッファはイネーブル端子を有し、該イネーブル端子が受けたイネーブル信号に基づき前記第一のバッファの導通、非導通状態を制御し、
前記第二のバッファは前記内部信号又は外部端子からの入力信号を受け第二の半導体集積回路の入力として出力するように構成され、
前記第一のバッファの電流特性をテストする電流特性テスト回路を含み、
前記電流特性テスト回路は、電流特性テストモード設定端子TS、電流特性テストモード用入力端子TA、電流特性テストモード用イネーブル端子TE、通常モード用入力端子A、通常モード用イネーブル端子Eと、
端子TSの入力に基づき端子TAからの入力と端子Aからの入力を選択する入力信号選択回路と、
端子TSの入力に基づき端子TEからの入力と端子Eからの入力を選択するイネーブル信号選択回路とを含み、
前記端子Aに第一の半導体集積回路から出力される内部信号の信号線を接続し、 前記入力信号選択回路の出力を前記第一のバッファの入力に接続し、
前記イネーブル信号選択回路の出力を前記第一のバッファのイネーブル端子に接続することにより、前記内部信号を外部端子を介して外部に出力するとともに、第二の半導体集積回路の入力として出力することを特徴とする半導体集積回路装置。 - 請求項1において、
第一の半導体集積回路の出力を試験する際には前記第一のバッファを導通状態にし、第二の半導体集積回路の入力を試験する際には第一のバッファを非導通状態にするイネーブル信号を生成し、前記第一のバッファのイネーブル端子の入力として出力するイネーブル信号生成回路を含むことを特徴とする半導体集積回路装置。 - 第一の半導体集積回路と、第二の半導体集積回路と、外部端子に接続されたI/O回路とを含む半導体集積回路装置であって、
前記I/O回路は、
第一の半導体集積回路から第二の半導体集積回路へ第一の内部信号が出力された場合には外部端子を介して前記第一の内部信号を外部に出力するとともに、第二の半導体集積回路の入力として出力し、
第二の半導体集積回路から第一の半導体集積回路へ第二の内部信号が出力された場合には外部端子を介して前記第二の内部信号を外部に出力するとともに、第一の半導体集積回路の入力として出力するように構成され、
イネーブル端子を有する第一のバッファを含み、
前記第一の内部信号の出力を制御するための第一のイネーブル信号と前記第二の内部信号の出力を制御するための第二のイネーブル信号の論理和を前記第一のバッファの前記イネーブル端子の入力として出力する論理和回路と、
前記第一のイネーブル信号及び前記第二のイネーブル信号に基づき前記第一の内部信号と前記第二の内部信号のいずれかの内部信号を選択し、前記第一のバッファの入力として出力する内部信号選択回路を含み、
前記第一のバッファは、前記論理和回路の出力に基づいて、前記第一の内部信号又は前記第二の内部信号を外部端子を介して外部に出力するとともに、第一の半導体集積回路又は第二の半導体集積回路の入力として出力することを特徴とする半導体集積回路装置。 - 請求項1乃至3のいずれかの半導体集積回路装置と、
前記半導体集積回路装置の処理対象となるデータの入力手段と、
前記半導体集積回路装置により処理されたデータを出力するための出力手段とを含むことを特徴とする電子機器。
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