CN1348220A - 沟道金属氧化物半导体器件和端子结构 - Google Patents

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Abstract

公开了一种功率沟道MOS器件的端子结构。依据所准备的是何种半导体衬底,MOS器件可为肖特基二极管、IGBT或DMOS。该端子结构包括:半导体衬底,其中形成有沟道;在沟道的侧壁形成作为间隔物的MOS栅;在沟道中形成的端子结构氧化层以覆盖间隔物的一部分并覆盖沟道的底部;第一电极和第二电极,分别形成于半导体衬底的下表面和上表面。沟道形成于从有源区的边界至半导体衬底的末端的区域。沟道MOS器件形成于有源区中。另外,对IGBT和DMOS来说,由氧化层将第二电极与MOS栅隔开;但对肖特基二极管来说,第二电极直接与MOS栅相接触。

Description

沟道金属氧化物半导体器件和端子结构
技术领域
本发明涉及半导体器件，特别是涉及防止漏电流的沟道MOS器件的新型端子结构。
背景技术
双扩散型金属氧化物半导体场效应晶体管(DMOSFET)、绝缘栅双极型晶体管(IGBT)以及肖特基二极管均是重要的功率器件，它们在开关模式电源以及其它高速电源开关应用中被广泛地用作输出整流管。例如，应用领域包括：电机驱动电路、通信交换设备、工业自动化以及电子自动化。通常，要求功率器件承受大的正向电流、高反向偏置截止电压，例如高于30伏，并将反向偏置漏电流降低到最小。已有几个报告提出沟道MOS、沟道IGBT和沟道肖特基二极管优于那些具有平面结构的器件。
关于功率晶体管，除了要求此器件在有源区通过大电流外，还要求通常位于管芯末端的有源区周围的端子具有这样一种结构设计，即防止过早出现电压击穿现象。传统端子结构包括硅的局部氧化层(LOCOS)、场电极、保护环、或它们的组合。已知LOCOS通常具有鸟嘴形特征。在鸟嘴中容易出现电场集聚现象，这是因为碰撞电离率高。因此，会增大漏电流并恶化有源区的电特性。
例如，请参考图1，图1示出了具有用于肖特基二极管的沟道MOS结构的半导体衬底以及在其内形成的沟道端子结构。该衬底是重掺杂n+衬底10和在其上形成有外延层20。在外延层20内形成多个沟道MOS15。在有源区5形成包括外延层20/栅极氧化层25/多晶硅层30的沟道MOS器件。有源区5的边界到管芯的边缘是利用传统方法形成的厚度约为6000埃的LOCOS区。
为了减轻电场集聚问题，利用离子注入技术在LOCOS区的下方形成P+掺杂区50。P+掺杂区50是用于增强反向偏置截止电压的保护环。阳极(金属层)55形成在有源区5上并在整个LOCOS区的P+掺杂区50上延伸。目的是使耗尽边界的弯曲区远离有源区5。尽管保护环50可以缓解电场集聚并降低出现在有源区附近的弯曲度，但是如箭头60所示、P+区50与沟道MOS器件底部的下方之间的相邻区不是光滑弯曲。它会增加漏电流并降低反向偏置阻塞能力。类似情况也出现场电极与保护环结合的情况下。此外，上述传统技术要求制造更多的光掩模(至少4个)，因此工艺相当复杂。另一个不利之处是形成这种结构的成本高。
由于上述几个传统端子结构均不能彻底解决问题，所以本发明的一个目的是提出一种新型端子结构。这种新型端子结构可以使耗尽区的弯曲区远离有源区，并且耗尽边界也比上述现有技术的耗尽边界平直。本发明提供的制造方法比现有技术的制造方法更简单。由于同时形成端子结构和沟道，所以仅需要3个光掩模，工艺简单、成本低。
发明内容
本发明公开了一种可与沟道MOS器件同时形成的新型端子结构。依据准备的是何种半导体衬底，MOS器件可是肖特基二极管、DMOS或IGBT。端子结构和沟道MOS器件包括：半导体衬底，具有形成于有源区并相互间隔开的多个第一沟道和从有源区的边界至半导体衬底的末端形成的第二沟道；形成于各第一沟道中的第一型MOS栅和形成在第二沟道的侧壁的作为间隔物的第二MOS栅；形成在第二沟道中的端子结构氧化层，用以覆盖间隔物的一部分和覆盖第二沟道的底部；第一电极和第二电极，分别形成在半导体衬底的下表面和上表面上。第二电极所处的位置可使其覆盖从有源区经过间隔物至端子结构氧化层的一部分的区域，以便耗尽区的弯曲区远离有源区。
附图说明
通过结合附图参考以下详细说明，本发明的上述各方面以及所具有的许多优点将变得更加容易理解，其中：
图1示出了传统沟道肖特基二极管器件和作为端子结构的LOCOS附加保护环；
图2示出了根据本发明在半导体衬底上形成的第一沟道和第二沟道的剖视图；
图3示出了根据本发明利用第一导电材料回填第一沟道和第二沟道的剖视图；
图4示出了根据本发明为了暴露出有源区和间隔物而限定的端子结构氧化层的剖视图；
图5A示出了根据本发明为了实现肖特基二极管和端子结构而在半导体衬底的两侧形成的阳极电极和阴极电极的剖视图；
图5B示出了利用根据本发明的肖特基二极管和端子结构获得的等势线和电力线的模拟结果；
图5C示出了具有和不具有根据本发明端子结构的沟道肖特基二极管的漏电流的模拟结果；
图6示出了根据本发明为DMOS器件和端子结构制备的半导体衬底的剖视图；
图7示出了根据本发明深蚀刻的第一导体层，然后进行高温热氧化工艺以形成导电层间氧化层的剖视图；
图8示出了根据本发明为了暴露有源区和间隔物而限定的端子结构氧化层的剖视图；
图9示出了根据本发明为了实现DMOS器件和端子结构而在半导体衬底的两侧形成的源极和漏极的剖视图；
图10示出了根据本发明为IGBT和端子结构制备的半导体衬底的剖视图；
图11示出了根据本发明为了暴露出有源区和间隔物而限定的端子结构氧化层的剖视图；
图12示出了根据本发明为了实现IGBT和端子结构而在半导体衬底的两侧形成的发射极和集电极的剖视图；
具体实施方式
正如在上述背景技术中所述的那样，传统端子结构包括局部氧化层、场电极、保护环或它们的组合，所有这些均不能彻底解决电场集聚问题。根据设计差异，在不同位置仍会出现电场集聚。本发明提出了一种新型沟道端子结构及其制造方法。此新型沟道端子结构可以克服电场集聚问题。新型沟道端子提供了平直的耗尽边界，并且其弯曲区也远离有源区同时削弱了反向偏置电压。因此，此新型端子结构可以防止过早出现击穿现象。
此外，新型端子结构可以应用于任何功率晶体管，例如肖特基整流管、DMOS、IGBT等。最重要的是可以同时形成沟道MOS器件和沟道端子结构。
以下将依次说明几个典型实施例。
第一优选实施例用于说明同时形成沟道端子结构和肖特基二极管的方法。
请参考图2，图2所示的剖视图示出了半导体衬底100，半导体衬底100包括掺杂有第一导电类型杂质(例如n型)的第一层100A和重掺杂有第一导电类型杂质(例如n+)的基础衬底100B。在基础衬底100B上外延形成第一层100A以形成肖特基接触，基础衬底用于形成欧姆接触，同时在其上形成金属层。
然后，利用CVD在第一衬底100A上形成厚约2000埃-10000埃的氧化层101。接着，在氧化层101上涂敷光刻胶(未示出)以限定多个第一沟道110和第二沟道120。在有源区根据剖视图，各第一沟道110约为0.2-2.0μm宽。台地115将第二沟道120与第一沟道110隔开，并在有源区边界到半导体衬底100(或管芯)的末端之间形成第二沟道120。第二沟道120用于产生平直的耗尽边界并防止电场集聚。
参考图3，去除氧化层101后，进行高温氧化工艺以形成栅极氧化层125。在第一沟道110和第二沟道120的侧壁110A、侧壁120A、底部110B、底部120B以及台地表面115A上形成厚度约在150埃至3000埃之间的栅极氧化层125。或者，还可以利用高温淀积工艺形成栅极氧化层125以形成HTO(高温氧化物淀积)层。
接着，利用CVD，在栅极氧化层125上形成第一导电层140并回填第一沟道110和第二沟道120至少其高度高于台地115。由于CVD工艺，还在半导体衬底的背面100E形成有第一导电层140。第一导电层材料是从包括金属、多晶硅以及非晶硅的组中选择的材料。第一导电层140优选约为0.5μm至3.0μm。为了防止第一沟道的内部出现空隙，优选采用具有阶梯覆盖率的LPCVD(低压CVD)形成的多晶硅层作为第一层140的材料。然而，如果第一沟道110的宽高比大于5，则优先采用利用PECVD形成的非晶硅。非晶硅比多晶硅具有较好的填隙特性。当然，为了使非晶硅具有导电特性，需要对非晶硅进行再结晶工艺。
请参考图4，为了去除台地115A上的多余的第一导电层140，利用台地115上的栅极氧化层125作为蚀刻阻挡层，进行各向异性蚀刻。此工艺之后，在第二沟道120的侧壁125A上形成其宽度(沿剖视图)约为第二沟道的深度的间隔物122。
此后，形成端子结构的介质层150。介质层是TEOS层或HTO层，TEOS层是LPTEOS、PETEOS或O3-TEOS。介质层150约在0.2-1.0μm之间。
接着，为了限定肖特基接触的范围，在介质层150上涂敷光刻胶图形155。然后，利用光刻胶图形155作为掩模进行干刻蚀以暴露出第一沟道110的台地115A和第一导电层140。
参考图5，剥离光刻胶图形155后，去除背面的多余层以暴露出基础衬底100B的表面。多余层是因为要在有源区内制造器件进行热氧化工艺或CVD工艺，而在半导体衬底的背面形成的那些层，它们包括介质层150、第一导电层140以及栅极氧化层125。
此后，进行溅射工艺以淀积第二导电层，从而在第二导电层与第一衬底100A之间形成肖特基接触区175在第二导电层与第二衬底100B之间形成属于欧姆接触的阴极160。最后，在第二导电层上形成光刻胶图形165以限定阳极电极160A。在优选实施例中，从延伸到第二沟道120的有源区到至少离开有源区2.0μm的区域形成阳极160A。因此，耗尽区的弯曲区可以远离有源区。
图5B示出了沟道MOS端子结构(如图5A所示)的电特性之一。例如，为了模拟反向偏置，对肖特基二极管施加反向偏置。因此，例如，阴极160施加有100伏的电压，而阳极施加有0伏的电压。编号180表示等势线。在图5B中，由下到上等势线上承受的电压逐渐降低。与等势线180垂直的线表示电力线。如图所示，仅在有源区产生漏电流，而在端子区下的耗尽区内几乎没有漏电流。此外，由符号180A表示的耗尽区边界具有平直特性，因此不会过早出现电压击穿。仅有少许漏电流。
图5C示出了不具有端子结构195与具有根据本发明的端子结构190的沟道MOS反向电流曲线的比较情况。端子结构只能将反向电流增加8.8％。相反，在LOCOS与保护环结合的传统端子结构中会产生12.8％。因此本发明提供了明显的改进。此外，传统制造工艺至少需要4个光掩模，而本发明仅需要3个光掩模(例如，形成沟道(第一个光掩模)、接触确定(第二个光掩模)，以及蚀刻形成阳极的第二导电层(第三个光掩模))。本发明给出更简单的工艺。
采用根据本发明的端子结构的第二优选实施例可以形成沟道DMOS结构和端子结构。
参考图6，对于DMOS结构，制备的半导体衬底与形成肖特基二极管的情况不同，但是形成工艺非常相似。为了同时形成DMOS和端子结构，首先半导体衬底200从上到下包括利用第一层200A、第二层200B和基础衬底200C。第一层200A和第二层200B通过外延工艺形成在基础衬底200C上
掺杂有p型导电杂质的第一层200A作为底层，在第一层200A的上面然后是重掺杂有p型导电杂质的掺杂层203。第二层200B掺杂有n型导电杂质，第三层200C重掺杂有n型杂质。此外，如图6所示，利用离子注入技术，在第一层200A的上部形成多个n+区以切断p+层203从而形成许多n+区204和p+区204。第一层200A和第二层200B的厚度分别为0.5μm-5.0μm和3μm至30μm。
此后，请参考图7，正如根据第一优选实施例所述的方法，首先形成多个在它们之间具有台地215的第一沟道210和第二沟道220。通过n+区204在有源区形成第一沟道210，从有源区的边界到半导体衬底200(或管芯)的末端形成第二沟道220。
接着，进行高温氧化工艺以形成厚度约在150埃至3000埃之间的栅极氧化层225。然后，将从第一多晶硅或非晶硅内选择的导电层240回填到第一沟道210和第二沟道220并高出台地215。利用台地215A上的栅极氧化层225作为蚀刻阻挡层，进行深蚀刻的步骤以去除多余导电层240。然后用n+区204和p+区203作为阻挡层去除在台地上的栅氧化层225。
接着，通过氧化部分第一导电层240进行另一次热氧化工艺以形成导电层间氧化层245。由于多晶硅的晶粒边界可以提供氧原子快速扩散的路径，所以在第一沟道210和第二沟道220内利用多晶硅或非晶硅形成的氧化层比在半导体衬底和台地215A上形成的氧化层厚得多。
参考图8，进行深蚀刻的步骤以去除第一层200A表面上、n+区204以及p+区203上的热氧化层245。值得注意的是，在提供隔离功能的步骤之后，在第二沟道220的间隔物240上以及在第一导电层240的上表面上仍然存在热氧化层245。然后，在所有各区上形成TEOS氧化层250。在第一层200A的TEOS氧化层250上形成光刻胶图形以限定源极接触区。
参考图9，在进行溅射工艺之前，首先去除在半导体衬底的背面(或称基础衬底200C)形成的多余层。多余层包括TEOS氧化层250、导电层间氧化层245、第一导电层240以及衬底200C表面上的栅极氧化层225，它们是在制造有源区内的器件时同时形成的。
接着，通过溅射进行金属层260的淀积工艺以在第一层200A上形成源极接触并在衬底200C上即在半导体衬底的背面形成漏极接触。与以前相同，仍要求在有源区上形成的金属层260扩展到距离端子结构220至少2.0μm从而与有源区隔开一定距离。为此，与以前相同连续进行光刻工艺和蚀刻工艺。
采用根据本发明的端子结构的第三优选实施例是同步形成沟道IGBT结构和端子结构。
参考图10，对于将作为IGBT结构的沟道MOS，所制备的半导体衬底与形成肖特基二极管的情况不同，但是与用于沟道DMOS器件的半导体衬底非常类似。此外，工艺与制造沟道DMOS的制造工艺几乎相同。为了同时形成IGBT和端子结构，首先所制备的半导体衬底300由上到下包括第一层300A、第二层300B、第三层300C以及基础衬底300D。利用外延工艺，在基础衬底300D上形成第一层300A、第二层300B以及第三层300C。
掺杂型的第一层300A、第二层300B和第三层300C的掺杂浓度与图6所示的半导体衬底的掺杂浓度相同。例如，第一层300A是p型底层，在p衬底层302的上部具有上部n+区304和p+区303。第二层300B是作为漂移区的n。掺杂层，第三层300C是作为缓冲层的n+层300B。然而，衬底300D是p型导电杂质重掺杂区。第一层300A和第二层300B的厚度分别为0.5μm-10.0μm和3μm-100μm。
参考图11，通过n+掺杂区304形成多个第一沟道310。第一沟道310的底部低于p型掺杂层302。此外，第二沟道320和各第一沟道之间分别用0.2μm至4.0μm的台地315隔离。第二沟道320被形成在有源区的边界并延伸到半导体衬底的边缘。
在完成了形成厚度在150埃至3000埃之间的栅极氧化层的热氧化工艺之后，在第一沟道310和第二沟道320上淀积进行利用诸如多晶硅层或非晶硅层的第一导电材料340的填充工艺。然后，利用台地315表面上的栅极氧化层325作为蚀刻阻挡层进行深蚀刻工艺，以致只有第一沟道和第二沟道内的间隔物具有第一导电材料340。
与上述第二实施例相同，去除第一层表面上的栅极氧化层325，然后，进行另一个热氧化工艺工艺以形成导电层340的导电层间氧化层345和金属层(后形成)隔离。此后，除了保留第一沟道310和第二沟道320内的第一导电层之上的部分热氧化层作为导电层间氧化层之外，去除台地315A上方的热氧化层345。
继续参考图11，与以前相同，连续进行在所有各区之上淀积TEOS介质层350的工艺和涂敷光刻胶图形的工艺。此后，进行刻蚀工艺以暴露出n+掺杂区204和p+掺杂区。
图12示出了在溅射金属之前在基础衬底上去除的背面的多余层。通常，在形成了第二导电层之后，在衬底300D的表面上形成金属层以形成集电极。在连续进行光刻工艺和蚀刻工艺之后，在接触p+区303和n+区304的300A的表面上形成发射极，其与p+区303和n+区304接触。发射极的一端远离有源区。
本发明的优点在于：
(1)  耗尽边界平直并且耗尽边界的弯曲区远离有源区。这两个特性可以防止发生过早击穿电压现象。
(2)  本发明端子结构在反向偏置期间产生的漏电流小于传统LOCOS加保护环端子结构产生的漏电流(8.8％比12.8％)。
(3)  制造具有端子结构的沟道MOS器件的方法比传统技术制造沟道MOS器件的方法简单。本发明的端子结构需要的光掩模更少。
正如本技术领域内的熟练技术人员所理解的那样，上述本发明的优选实施例只是对本发明进行说明对其没有限制意义。要求保护包括在所附权利要求所述的实质范围内的各种变换方案和类似方案，其范围应提供最广泛的解释从而包括所有这些变换方案和类似结构。

Claims (22)

1.一种沟道MOS器件的端子结构，所述端子结构包括：
半导体衬底，其中形成有沟道，所述沟道从有源区的边界至所述半导体衬底的末端，所述沟道MOS形成于所述半导体衬底的所述有源区域；
MOS栅，作为间隔物形成在所述沟道的侧壁上；
端子结构氧化层，形成在所述沟道内，覆盖所述间隔物的一部分并覆盖所述沟道的底部；和
第一导电层，作为第一电极，形成在所述半导体衬底的底面；第二导电层，作为第二电极，形成在所述半导体衬底的上表面上，其中所述半导体衬底的所述上表面是从所述有源区经过所述间隔物至所述端子结构氧化层的一部分的区域。
2.根据权利要求1所述端子结构，其中所述沟道的深度约在0.4-10μm之间。
3.根据权利要求1所述端子结构，其中所述MOS栅包括形成于栅氧化层上的导电层。
4.根据权利要求1所述端子结构，其中所述沟道MOS器件包括功率晶体管。
5.根据权利要求4所述端子结构，其中依据提供的是何种所述半导体衬底及所述具有导电层间氧化层的栅是否将所述MOS栅的导电层与所述第二电极隔离开，所述功率晶体管从肖特基二极管、DMOS、和IGBT所构成的组中选择。
6.一种沟道MOS器件的端子结构，所述端子结构和所述沟道MOS器件包括：
半导体衬底，其中形成有第一沟道和第二沟道；
形成于所述第一沟道中的第一MOS栅和形成于所述第二沟道的侧壁上的作为间隔物的第二MOS栅；
端子结构氧化层，形成在所述第二沟道内，覆盖所述间隔物的一部分并覆盖所述第二沟道的底部；和
导电层，其中形成在所述半导体衬底的下表面的导电层作为第一电极，形成在所述半导体衬底的上表面上的导电层用作第二电极。
7.根据权利要求6所述端子结构和沟道MOS器件，其中所述半导体衬底包括第一层和基础衬底，所述第一层以第一导电类型的杂质轻掺杂，所述基础衬底以第一导电类型的杂质重掺杂，所述半导体衬底用于肖特基二极管。
8.根据权利要求7所述端子结构和沟道MOS器件，其中所述第一沟道和第二沟道形成于所述第一层并具有约0.4-10μm的宽度。
9.根据权利要求6所述端子结构和沟道MOS器件，其中所述第一MOS栅和第二MOS栅包括位于所述第一沟道和所述第二沟道的底部和侧壁的栅氧化层和形成于栅氧化层之上以填充所述第一沟道和所述第二沟道的第一导电层。
10.根据权利要求6所述端子结构和沟道MOS器件，其中所述第一沟道形成于有源区中，第二沟道形成于从所述有源区的边界至所述半导体衬底的末端的区域。
11.根据权利要求9所述端子结构和沟道MOS器件，其中所述第一导电层的材料从金属、多晶硅和非晶硅所构成的组中选择。
12.根据权利要求7所述端子结构和沟道MOS器件，其中所述第二电极与所述有源区和所述间隔物相接触，并覆盖所述端子结构氧化层的一部分以便耗尽区的弯曲区离开所述有源区的所述边界至少2μm。
13.根据权利要求6所述端子结构和沟道MOS器件，其中所述半导体从上到下包括第一层、第二层、第三层和基础衬底，所述第一层以p型导电杂质重掺杂，所述第二层以p型导电杂质轻掺杂，所述第三层以n型导电杂质轻掺杂，所述基础衬底以n型导电杂质重掺杂，在所述第一层和所述第二层的上部还形成有多个n型导电杂质重掺杂的区域，所述半导体衬底用于DMOS器件。
14.根据权利要求13所述端子结构和沟道MOS器件，其中所述第一MOS栅在顶上具有导电层间氧化层以将所述导电层与所述第一电极隔离开。
15.根据权利要求13所述端子结构和沟道MOS器件，其中所述第一层加第二层大约在0.5μm-5.0μm之间，所述第三层大约在3.0μm-30.0μm之间。
16.根据权利要求6所述端子结构和沟道MOS器件，其中所述半导体从上到下包括第一层、第二层、第三层、第四层和基础衬底，所述第一层以p型导电杂质重掺杂，所述第二层以p型导电杂质轻掺杂，所述第三层以n型导电杂质轻掺杂，所述第四层以n型导电杂质重掺杂，所述基础衬底以p型导电杂质重掺杂，在所述第一层内和所述第二层的上部内还形成有多个n型导电杂质重掺杂的区域，所述半导体衬底用于IGBT器件，而且，第一MOS栅在顶上具有导电层间氧化层以将所述导电层与所述第一电极隔离开。
17.一种沟道MOS器件的端子结构，所述端子结构和所述沟道MOS器件包括：
半导体衬底，具有多个形成于有源区并相互间隔开的第一沟道和形成于从所述有源区的边界至所述半导体衬底的末端的区域的第二沟道；
形成在所述各第一沟道中的第一类型MOS栅和形成于所述第二沟道的侧壁上的作为间隔物的第二MOS栅；
端子结构氧化层，形成于所述第二沟道，覆盖所述间隔物的一部分并覆盖所述第二沟道的底部；和
导电层，其中形成在所述半导体衬底的下表面的导电层作为第一电极，形成在所述半导体衬底的上表面上的导电层用作第二电极，所述第二电极形成于所述有源区内并延伸形成于所述间隔物上及部分所述端子结构氧化层上以便所述耗尽区的弯曲部分离开所述有源区的所述边界至少2μm。
18.根据权利要求17所述端子结构和沟道MOS器件，其中所述半导体衬底包括第一层和基础衬底，所述第一层以第一导电类型的杂质轻掺杂，所述基础衬底以第一导电类型的杂质重掺杂，所述半导体衬底用于肖特基二极管。
19.根据权利要求17所述端子结构和沟道MOS器件，其中所述第一沟道和第二沟道的深度约在0.4-10μm之间。
20.根据权利要求17所述端子结构和沟道MOS器件，其中所述第一类型MOS栅和第二MOS栅包括位于所述第一沟道和所述第二沟道的底部和侧壁的栅氧化层和形成于栅氧化层之上的用以填充所述第一沟道和所述第二沟道的第一导电层。
21.根据权利要求20所述端子结构和沟道MOS器件，其中所述第一导电层的材料从金属、多晶硅和非晶硅所构成的组中选择。
22.根据权利要求17所述端子结构和沟道MOS器件，其中所述第二电极与所述有源区和所述间隔物相接触，并覆盖所述端子结构氧化层的一部分以便耗尽区的弯曲区远离所述有源区。
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