JP2912508B2 - 縦型ｍｏｓトランジスタの製造方法 - Google Patents

縦型ｍｏｓトランジスタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、縦型ＭＯＳトランジス
タ特にトレンチ構造を有するパワー用高耐圧低オン抵抗
の縦型ＭＯＳトランジスタおよびその製造方法の改良に
関するものである。
【０００２】
【従来の技術】縦型ＭＯＳトランジスタには、図８〜図
１０に示されるものがある。
【０００３】図８は、ゲート部にＶ字状の溝を形成した
ＶＭＯＳの略断面図である。Ｎ+ 型の基板２１の表面に
Ｎ- 型のエピタキシャル層２２を形成し、その表面にＰ
型拡散層２３，２３−１が形成されている。左側のＰ型
拡散層２３−１はガードリング用である。右側のＰ型拡
散層２３の表面には複数の領域のＮ+ 型拡散層２４，２
４…が形成されている。各Ｎ+ 型拡散層２４，２４…に
はＮ- 型エピタキシャル層２２に達するＶ字形の溝２
５，２５…が設けられている。全面にＳｉＯ2 のような
酸化膜２６が形成され、必要な場所に穴をあけ金属膜２
７を蒸着し、ゲート電極およびソース電極を形成し、ゲ
ート端子Ｇおよびソース端子Ｓとなる。裏面にも金属膜
２８を蒸着し、ドレイン電極が形成されドレイン端子Ｄ
となる。
【０００４】図９は、二重拡散構造のＤＭＯＳの略断面
図である。Ｎ+ 型の基板２１の表面にＮ- 型のエピタキ
シャル層２２を形成し、その表面に複数のＰ型拡散層２
３，２３−１が形成されている。左側のＰ型拡散層２３
−１はガードリング用である。右側のＰ型拡散層２３の
表面には複数のＮ+ 型拡散層２４，２４…が二重拡散に
より形成されている。隣接するＰ型拡散層２３，２３の
表面に形成されたＮ+型拡散層２４，２４にまたがるよ
うにＳｉＯ2 のような酸化膜２６に埋設されたポリシリ
コン層２９が形成されゲートとなる。全面は酸化膜２６
で覆われ必要な場所に穴をあけ、金属膜２７を蒸着し、
ソース電極を形成する。裏面にも金属膜２８を蒸着しド
レイン電極が形成される。それぞれの電極はゲート端子
Ｇ，ソース端子Ｓおよびドレイン端子Ｄとなる。
【０００５】前述のＶＭＯＳおよびＤＭＯＳは、通常、
いずれも多数個のＦＥＴが素子内で並列接続されたマル
チセル構造を持つ。
【０００６】図１０は、トレンチ構造のゲートを有する
ＴＤＭＯＳの略断面図である。Ｎ+型の基板２１の表面
にＮ- 型エピタキシャル層２２を形成し、その表面にウ
ェル拡散層となるＰ型拡散層２３およびソース拡散層と
なるＮ+ 型拡散層２４を二重拡散により形成する。表面
から複数のトレンチ３０，３０…を形成し、酸化膜２６
を形成しゲート用のポリシリコン層２９を埋め込み、さ
らに全面に酸化膜２６を形成した後必要な場所に穴をあ
け、表面に金属膜２７を蒸着し、ソース電極およびゲー
ト電極を形成し、ソース端子Ｓおよびゲート端子Ｇとな
る。裏面にも金属膜２８を蒸着しドレイン電極を形成し
ドレイン端子Ｄとなる。ソース電極の一部はＰ型拡散層
２３に達しており、ゲート電極は酸化膜２６を貫いて埋
設されたポリシリコン層２９に接続されている。
【０００７】ＶＭＯＳはＶ字形の溝を形成するため微細
化が困難であり、ＤＭＯＳは微細化すればウェルとウェ
ルとの間の抵抗が大きくなり、低オン抵抗化が困難であ
る。
【０００８】微細化および低オン抵抗化のためＴＤＭＯ
Ｓが使用されつつある。
【０００９】
【発明が解決しようとする課題】トレンチ構造のＴＤＭ
ＯＳは、微細化および低オン抵抗化のためには有利であ
るが、トレンチを深く形成できないため、Ｐ型拡散層２
３のウェル拡散を浅くする必要があり、高耐圧化が困難
であり、また、工程が複雑であった。
【００１０】本発明の目的は、トレンチ構造のＭＯＳト
ランジスタのオン抵抗を低くし、抗耐圧化し、さらに工
程を簡略化することにある。
【００１１】
【課題を解決するための手段】本発明の縦型ＭＯＳトラ
ンジスタにおいては、ソース部直下の深い拡散層とチッ
プ周辺部のガードリングを同時に形成し、高耐圧化を図
るとともに、ウェル拡散およびソース拡散をイオン注入
と熱酸化により半導体基板の主表面全面に行ない、その
後ゲートのトレンチ形成時にチップ周辺の不要なウェル
拡散およびソース拡散を取除く。また、ソースのコンタ
クトホールとゲートのコンタクトホールを同時にエッチ
ングにより形成し、工程を簡素化する。
【００１２】
【作用】ソース拡散層と積層されたウェル拡散層の下部
の第２の導電型の拡散層の拡散を深くすることで、ウェ
ルの曲率が大きくなり、また、チップ周辺部にガードリ
ングを配置することで、半導体表面付近の空乏層の延び
を促進し、電界が緩和され高耐圧化が図られる。しか
も、ウェル拡散およびソース拡散は主表面全面に行なう
ので、この工程でのフォトエッチングが不必要となり、
さらに、ゲートコンタクトホール形成をソースコンタク
トホール形成と同時に行なうことで、従来のトレンチ構
造のＭＯＳトランジスタより大幅な工程短縮が図られ
る。
【００１３】
【実施例】図１（ａ）は本発明の一実施例の平面図であ
り、図１（ｂ）は図１（ａ）のＡ−Ａ′断面図である。
半導体基板のエッチング形状および拡散形状をわかりや
すくするため、図１（ａ）では、図１（ｂ）の表面の電
極配線を省略してある。
【００１４】図１（ａ）および（ｂ）において、Ｎ+ 型
の半導体基板１の表面には、Ｎ- 型のエピタキシャル層
２が形成されており、さらに、その表面には網目状に積
層して形成されたＰ型のウェル拡散層５，５…とＮ型の
ソース拡散層６，６…が設けられている。ウェル拡散層
５の下部およびガードリング部の下部には予め深い拡散
層のＰ型拡散層１４，１４…が形成されている。ただ
し、ガードリング部のＰ型拡散層１４はその上部を削り
取られている。Ｐ型拡散層１４，１４…の間に形成され
た溝には酸化膜１７よりなる絶縁層に埋設されたゲート
となるポリシリコン層４が設けられている。
【００１５】ガードリング部とソース部との境界にはポ
リシリコンのサイドウォール７が形成されている。
【００１６】表面は酸化膜１７とＰＳＧ膜８で覆われ、
必要な箇所に穴をあけ金属膜１８および１９を蒸着して
ゲート電極およびソース電極を形成し、ゲート端子Ｇお
よびソース端子Ｓが設けられている。ソース電極はウェ
ル拡散層５に達しており、ゲート電極はポリシリコン層
４に達している。
【００１７】裏面にも金属膜２０を蒸着しドレイン電極
を形成しドレイン端子Ｄが設けられている。
【００１８】図２〜図７は、図１（ａ）および（ｂ）の
構造のＭＯＳトランジスタの製造工程の略断面図であ
る。
【００１９】図２に示されるように、たとえばＮ型不純
物であるアンチモン（Ｓｂ）を約７×１０18atoms/cm3
の濃度で含むＮ型シリコン基板１上に、同じくＮ型不純
物であるリン（Ｐ）を約３×１０14atoms/cm3 の濃度で
含むエピタキシャル層２を約４５μm 成長させた後、ソ
ース部およびチップ周辺のガードリング部に、Ｐ型不純
物であるボロン（Ｂ）を拡散深さが５〜６μm となるよ
うに拡散し、Ｐ型拡散層１４，１４…を形成する。全面
は酸化膜１３で覆われる。
【００２０】次に、図３に示されるように、酸化膜１３
を一旦剥離した後、約１５０〜３００Åの酸化膜１５を
ウェハ表面に均一に形成した後、ボロン（Ｂ）をたとえ
ば加速電圧５０ｋｅｖ，ドーズ量５×１０13 ions/cm3
で、砒素（Ａｓ）をたとえば加速電圧８０ｋｅｖ，ドー
ズ量５×１０15 ions/cm3 で、連続してイオン注入す
る。
【００２１】次に図４に示すように、熱拡散によりボロ
ンの拡散深さが１．５〜１．８μm，砒素の拡散深さが
０．３〜０．５μm となるようにドライブインすると、
表面には全面にわたりウェル拡散層５およびソース拡散
層６が形成される。その後全面に窒化膜３をデポジショ
ンし、周知のフォトリソグラフィ技術により、図１
（ａ）に示すように網目状に開口し、窒化膜３をエッチ
ングした後、四塩化炭素（ＣＣｌ4 ）と酸素（Ｏ2 ）の
混合ガスを用いて反応性イオンエッチングを行ない、ソ
ース部およびゲート配線部のＰ型拡散層１４，１４…の
間のエピタキシャル層２に、２，０〜２．２μm の溝
（トレンチ）１６，１６…を形成する。このときガード
リング部の上部のエピタキシャル層２の一部およびＰ型
拡散層１４の一部ならびにウェル拡散層５およびソース
拡散層の延長された不要な部分も除去する。溝１６の周
辺を含む全面には、膜厚が約６００Åとなるように酸化
膜１７を形成する。そして、全面にデポジションによ
り、ドープされたポリシリコン層４を、約２．５μm の
厚さに形成する。これは溝１６，１６…の中にも入り込
む。
【００２２】次に図５に示すように、四塩化炭素（ＣＣ
ｌ4 ）と六フッ化硫黄（ＳＦ6 ）の混合ガスを用いて反
応性イオンエッチングを行ない、窒化膜３が現われるま
でポリシリコン層４のエッチングを行なう。このとき溝
１６の深さを適切にしておけば、この溝１６の部分のポ
リシリコン層４は厚いから、表面から一様にエッチング
したとき溝１６，１６…の部分のポリシリコン層は残
る。また同様に、チップ周辺のエピタキシャル層をエッ
チングした部分とソース部のエピタキシャル層を除去し
なかった部分との境界には、ポリシリコンのサイドウォ
ール７，７が形成される。このサイドウォール７は、以
降の工程でのレジスト，電極等の段切れを防止する。そ
の後局所酸化を行ない、窒化膜３を剥離する。表面は再
び酸化膜１７で覆われる。
【００２３】次に図６に示されるように、全面にデポジ
ションによりＰＳＧ膜８を形成し、ダイシングライン部
９，ガードリング部コンタクトホール１０，ソース部コ
ンタクトホール１１，ゲート部コンタクトホール１２等
を同時に反応性イオンエッチングにより形成する。この
とき、ソース部コンタクトホール１１は、ソース拡散層
６のＮ+ 部の厚み０．３〜０．５μm を超えるようにエ
ッチングする必要があるが、ソース部コンタクトホール
１１の上にあった酸化膜は、図５に示されるように、他
の部分より局所酸化の厚み分だけ薄いので、ガスの種
類，流量，温度等を適切に選ぶことによって、ソース部
コンタクトホールは深く、他の部分は浅くエッチングす
ることができる。
【００２４】最後に図７に示すように、表面にたとえば
Ａｌ−Ｓｉ膜のような金属膜１８，１９を蒸着により形
成してゲート電極およびソース電極を形成し、裏面にた
とえばＡｌ−Ｍｏ−Ｎｉ膜のような金属膜２０を蒸着に
より形成しゲート電極とし、図１（ｂ）に示されるよう
に、ゲート端子Ｇ，ソース端子Ｓ，ドレイン端子Ｄを設
ける。
【００２５】なお、図２〜図７の例では、ウェル拡散層
５の数が図１（ａ）および（ｂ）の場合と異なってい
る。
【００２６】
【発明の効果】本発明によれば、トレンチ構造でウェル
拡散層が１．５〜１．８μm と浅いが、ソース拡散層６
の中央下部に５〜６μm の深いＰ型拡散層１４があるた
め、ドレインとソースとの間に電圧を印加した場合、こ
の深いＰ型拡散層１４より空乏層がトレンチ部を覆うよ
うに延び、空乏層の曲率がこの深い拡散層で決定される
ことと、チップ周辺部にガードリングを配置すること
で、チップ表面付近の空乏層の延びが促進されることに
よって、高耐圧化が図れる。
【００２７】また、ウェル拡散層，ソース拡散層は、イ
オン注入と熱拡散によって行なわれるから、フォトエッ
チングを用いる必要がなく、ソース部のコンタクトホー
ル形成をガードリング部およびゲート配線部のコンタク
トホール形成およびダイシング部の形成と同時にできる
から、大幅な工程短縮が図られ製造コストを安くするこ
とができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施例の平面図であり、
（ｂ）はそのＡ−Ａ′断面図である。
【図２】本発明の一実施例の一工程の略断面図である。
【図３】本発明の一実施例の一工程の略断面図である。
【図４】本発明の一実施例の一工程の略断面図である。
【図５】本発明の一実施例の一工程の略断面図である。
【図６】本発明の一実施例の一工程の略断面図である。
【図７】本発明の一実施例の一工程の略断面図である。
【図８】従来のＶＭＯＳトランジスタの略断面図であ
る。
【図９】従来のＤＭＯＳトランジスタの略断面図であ
る。
【図１０】従来のＴＤＭＯＳの略断面図である。
【符号の説明】
１ シリコン基板 ２ エピタキシャル層 ３ 窒化膜 ４ ポリシリコン層 ５ ウェル拡散層 ６ ソース拡散層 ７ サイドウォール ８ ＰＳＧ膜 １０ ガードリング部コンタクトホール １１ ソース部コンタクトホール １２ ゲート配線部コンタクトホール １３，１５，１７ 酸化膜 １４ Ｐ型拡散層 １６ 溝

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の導電型の半導体基板の表面のソー
    ス部とガードリング部に複数の第２の導電型の深い拡散
    層を形成する工程と、 表面に第１の導電型の不純物と第２の導電型の不純物を
    イオン注入し熱拡散によりウェル拡散層とソース拡散層
    を形成する工程と、 エッチングによりゲート部のトレンチを形成し同時にチ
    ップ周辺部の不要なウェル拡散層とソース拡散層とを除
    去しガードリング部を残す工程とを有することを特徴と
    する縦型ＭＯＳトランジスタの製造方法。
  2. 【請求項２】 ソース部コンタクトホールとしてソース
    拡散層の拡散深さより深くかつウェル拡散層の拡散深さ
    より浅くなるようなトレンチと、ゲート部コンタクトホ
    ールとして絶縁膜を貫きゲートに達するトレンチとを同
    時にエッチングにより形成する工程をさらに有する請求
    項１記載の縦型ＭＯＳトランジスタの製造方法。
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