TWI455287B - 功率半導體元件之終端結構及其製作方法 - Google Patents

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Description

功率半導體元件之終端結構及其製作方法
本發明係關於一種功率半導體元件之終端結構及其製作方法，尤指一種具有溝槽之功率半導體元件之終端結構及其製作方法。
功率半導體元件主要用於電源管理的部分，例如應用於切換式電源供應器、電腦中心或周邊電源管理IC、背光板電源供應器以及馬達控制等等用途，其種類包含有絕緣閘雙極性電晶體(insulated gate bipolar transistor，IGBT)與金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)等元件。
由於功率半導體元件係設計用於承受高電壓，因此功率半導體元件之主動元件通常會通入高電流。為了避免功率半導體元件產生崩潰或與其他元件產生通道效應(channeling effect)，習知功率半導體元件通常會於圍繞主動元件的周邊區內設置一終端結構(termination structure)，以防止電壓崩潰現象發生，並隔離主動元件之作動對外部之元件的影響。習知終端結構包括區域矽氧化(local oxidation of silicon；LOCOS)隔離結構、電場平板(field plate)結構與防護環(guard ring)等防護結構。
請參考第1圖，第1圖為習知以場氧化層作為終止結構之功率半導體元件示意圖。如第1圖所示，半導體基底10包括一N型基材12與一設於N型基材12上之N型磊晶層14，且半導體基底10定義有一主動區16與一周邊區18。主動區16內之N型磊晶層14具有複數個溝槽20，且閘極氧化層22與多晶矽層24分別形成於各溝槽20內。此外，場氧化層(field oxide，FOX)26係形成於周邊區18之N型磊晶層14上，且為了減緩電場崩潰，位於場氧化層26下方的N型磊晶層14摻雜有P型摻雜區28。並且，形成於N型磊晶層14上之陽極30係延伸至場氧化層26上，以改變P型摻雜區28與N型磊晶層14間之空乏區，進而減緩主動區16之高電場。
請參考第2圖，第2圖為習知防護環結構示意圖。如第2圖所示，N型磊晶層50上摻雜有複數個P型摻雜區52，其中各P型摻雜區52係呈一環狀結構，並依序環繞於主動區(圖未示)之外圍。習知功率半導體元件可透過各P型摻雜區52與N型磊晶層50所產生之空乏區來減緩電場強度。
然而，由於習知終端結構於尺寸上一般需具有20微米以上的寬度，才能有效減緩高電場，不過隨著元件尺寸的縮小化，終端結構之寬度亦會限制功率半導體元件之尺寸。此外，形成習知終端結構皆須額外於N型磊晶層中形成P型摻雜區，以利用空乏區來減緩功率半導體元件之高電場，但於製作習知終端結構時需一光罩，來進行P型離子植入製程，因而使生產成本無法進一步降低。
有鑑於此，需要一種新穎的功率半導體元件之終端結構及其製作方法，以縮小功率半導體元件之終端結構，並降低光罩的使用數量。
本發明之主要目的之一在於提供一種功率半導體元件之終端結構及其製作方法，以縮小功率半導體元件之終端結構，並降低光罩的使用數量。
為達上述之目的，本發明提供一種功率半導體元件之終端結構。功率半導體元件具有一主動區以及一終端區，且終端區圍繞主動區，而終端結構設於終端區內。終端結構包括一半導體基底、一絕緣層以及一金屬層。半導體基底具有一第一導電類型以及位於終端區內之一溝槽。絕緣層部分填充於溝槽並覆蓋於半導體基底上，且絕緣層之上表面具有一凹洞。金屬層設於絕緣層上，且填滿凹洞。
為達上述之目的，本發明另提供一種功率半導體元件之終端結構。功率半導體元件具有一主動區以及一終端區，且終端區圍繞主動區，而終端結構設於終端區內。終端結構包括一半導體基底、一絕緣層以及一金屬層。半導體基底具有一導電類型以及一溝槽。絕緣層填滿溝槽並覆蓋於半導體基底上，且金屬層設於絕緣層上。金屬層包括一接觸插塞，貫穿絕緣層。
為達上述之目的，本發明又提供一種功率半導體元件之終端結構。功率半導體元件具有一主動區以及一終端區，且終端區圍繞主動區，而終端結構設於終端區內。終端結構包括一半導體基底以及一絕緣層。半導體基底具有一第一導電類型以及一溝槽，且絕緣層填滿溝槽並覆蓋於半導體基底上。
為達上述之目的，本發明提供一種功率半導體元件之製作方法。首先，提供一半導體基底，半導體基底具有至少一第一溝槽以及一第二溝槽，且半導體基底定義有一主動區以及一終端區，而第一溝槽位於主動區內，第二溝槽位於終端區內，其中半導體基底具有一第一導電類型。接著，於第一溝槽內形成一閘極結構，其中閘極結構包括一第一絕緣層與一閘極導電層。然後，於半導體基底上覆蓋一第二絕緣層，且第二絕緣層填滿第一溝槽，並填充於第二溝槽內。之後，移除位於第一溝槽與第二溝槽外之第一絕緣層與第二絕緣層，以暴露出部分半導體基底。隨後，於所暴露出之半導體基底內形成一基體摻雜區以及一源極摻雜區，其中基體摻雜區具有一第二導電類型，且源極摻雜區位於基體摻雜區內，並具有第一導電類型。接著，於半導體基底上覆蓋一層間介電層。然後，於層間介電層上形成一源極金屬層與一閘極金屬層，使源極金屬層電性連接源極摻雜區，且閘極金屬層電性連接閘極導電層。
本發明僅使用三道光罩即可完成功率半導體元件，可有效地縮減光罩使用數量，並且所製作出終端結構之溝槽僅具有介於2微米 至20微米之間的寬度，更可有效縮減功率半導體元件之尺寸。
請參考第3圖，第3圖為本發明第一實施例功率半導體元件之上視示意圖。如第3圖所示，本實施例功率半導體元件100之半導體基底102上定義有一主動區104以及一終端區106，其中終端區106圍繞主動區104，且主動區104包括一第一區域108以及一第二區域110。並且，半導體基底102具有一第一溝槽112以及圍繞第一溝槽112之一第二溝槽114，其中第一溝槽112位於主動區104內，且從第一區域108延伸至第二區域110中，而第二溝槽114位於終端區106內。此外，第一溝槽112係作為元件溝槽(Cell Trench)以容納閘極結構，而第二溝槽114係作為終端溝槽(Termination Trench)以容納終端結構。再者，主動區104之半導體基底102上設置有一閘極金屬層116與一源極金屬層118，且閘極金屬層116位於第一區域108內，而源極金屬層118位於第二區域110內，使閘極金屬層116與源極金屬層118分別與第一溝槽112部分重疊。終端區106之半導體基底102上設置有一汲極金屬層120，且汲極金屬層120重疊於第二溝槽114，並圍繞閘極金屬層116與源極金屬層118。第二區域110之半導體基底102上設有複數個第一接觸插塞122，且終端區106之半導體基底102上設置有一第二接觸插塞124，用以電性連接汲極金屬層120與半導體基底102。另外，第一區域108之第一溝槽112上設置有複數個第三接觸插塞126，用以電性連接閘極金屬層116與閘極結構。值得注意的是，第二溝槽114 的寬度係大於第一溝槽112。例如，第二溝槽114之寬度係約略為第一溝槽112之寬度的5至20倍。於本實施例中，第二溝槽114之寬度約略介於2微米至20微米之間，且第二區域110內之第一溝槽112的寬度約略介於0.18微米至0.8微米。此外，本實施例第一區域108內之第一溝槽112係具有大於第二區域110內之第一溝槽112之寬度，且大體上約略介於0.6微米至1.2微米，但不以此為限。於本發明之其他實施例中，第一區域108之第一溝槽112之寬度亦可與第二區域110之第一溝槽112之寬度相同，但不限於此。
請參考第4圖至第12圖，第4圖至第12圖繪示了本發明第一實施例功率半導體元件之製作方法示意圖，其中第4圖至第12圖係以沿著第3圖之剖線AA’所繪示之剖面示意圖來說明本實施例之製作方法。如第4圖所示，首先提供半導體基底102，其中半導體基底102包括一基材128與一磊晶層130，且半導體基底102具有一第一導電類型。於本實施例中，第一導電類型為N型，但不限於此。然後，利用一第一光罩於N型磊晶層130上形成一圖案化光阻層132，以作為一硬式遮罩(hard mask)，其中圖案化光阻層132之材質可為氧化物、氧化物與氮化物之堆疊或其他可作為硬式遮罩之材質。隨後，以圖案化光阻層132為遮罩，蝕刻N型磊晶層130，以於N型磊晶層130中形成第一溝槽112以及第二溝槽114。值得說明的是，由於第二溝槽114的寬度係大於第一溝槽112的寬度，使蝕刻第二溝槽114之速率較蝕刻第一溝槽112之速率快，因此第二溝槽114之深度係較第一溝槽112之深度深，並且本實施例之第一 溝槽112與第二溝槽114並未深及N型基材128，但本發明不限於此。本發明第二溝槽114之深度亦可深及N型基材128，而第一溝槽112則未深及N型基材128。更明確的說，本發明可調整蝕刻時間或其他參數來達到一預定的蝕刻深度，並利用蝕刻第二溝槽114之速率大於蝕刻第一溝槽112之速率的條件，在第一溝槽112未觸及N型基材128時，使第二溝槽114貫穿N型磊晶層130並延伸至N型基材128。
如第5圖所示，接著移除圖案化光阻層132。然後，於N型磊晶層130上全面性地形成一第一絕緣層134，其中第一絕緣層134覆蓋第一溝槽112與第二溝槽114之表面。第一絕緣層134之材質可為例如氧化物或氮化物等絕緣材質，並且形成第一絕緣層134之製程可為熱氧化(thermal oxidation)製程、化學氣相沉積(chemical vapor deposition，CVD)製程或高密度電漿(High density plasma，HDP)化學氣相沉積製程，但不限於此。並且，本實施例於形成第一絕緣層134之前，可選擇性對N型磊晶層130進行一表面處理製程，例如：高溫回火製程，使位於轉角處之N型磊晶層130得以圓滑化。如此一來，可避免形成於N型磊晶層130上之第一絕緣層134與後續所形成之閘極導電層138具有尖端結構，並可提升轉角處之第一絕緣層134的崩潰電壓。本實施例之第一絕緣層134之厚度可約略介於0.1微米至3微米之間。
如第6圖所示，然後，進行一沉積製程，於第一絕緣層134上 覆蓋一導電層136，其中導電層136填滿第一溝槽112且部分填充於第二溝槽114內。值得注意的是，由於第一溝槽112與第二溝槽114之寬度的不同，故可不需使用額外的光罩，便能達到填滿第一溝槽112且部分填充於第二溝槽114之效果。於本實施例中，導電層136之材質可為例如多晶矽等導電材質。於本發明之其他實施例中，於進行沉積製程時，亦可選擇性同時於同一反應室(in-situ)中通入磷化氫(phosphine)，使所形成之導電層136得以具有低阻抗。另外，於本發明其他實施例中，於沉積製程之後，亦可選擇性進行一離子佈植製程以及一回火製程，以降低導電層136的阻抗。或者，於沉積製程之後，通入三氯氧磷(POCl3 )，以降低導電層136之阻抗。
如第7圖所示，接著，對導電層136進行一全面性的等向性蝕刻製程，以移除位於第一溝槽112與第二溝槽114外之導電層136，並且位於第二溝槽114內之導電層136亦會同時被移除，因而僅於第一溝槽112內形成閘極導電層138，其中閘極導電層138係作為功率半導體元件100之一閘極，且第一溝槽112內之閘極導電層138與第一絕緣層134係構成一閘極結構140。於本實施例中，等向性蝕刻製程可選擇對氧化物與多晶矽具有高蝕刻選擇比的蝕刻材料，例如以氯與氟之混合物或氟所形成的電漿，來移除由多晶矽所構成之導電層136，且保留第一絕緣層134，但本發明並不限於上述蝕刻材料。或者，本發明之蝕刻製程對氧化物與多晶矽具有高蝕刻選擇比亦可藉由調節製程參數來達成。值得說明的是，本發明不需使用額外的光罩即可於同一道蝕刻製程中移除第一溝槽112內之導電層 136，並留下位於第二溝槽114內之部分導電層136。此外，本發明於蝕刻導電層136之後亦可選擇性進行一氧化製程，以完全氧化殘留於第二溝槽114內之導電層136。
如第8圖所示，然後，於第一絕緣層134以及閘極導電層138上形成一第二絕緣層142，其中第二絕緣層142填滿第一溝槽112與第二溝槽114。於本實施例中，第二絕緣層142可利用一高密度電漿沉積製程沉積而成，使第二絕緣層142具有傾斜側壁。此外，第二絕緣層142之材質可為氧化物、硼磷矽玻璃(BPSG)、氧化物與硼磷矽玻璃之組合、四乙基氧矽烷(TEOS)或四乙基氧矽烷與高密度電漿氧化物之組合。值得注意的是，利用不同材質來形成第二絕緣層142，會使填入第二溝槽114內之第二絕緣層142具有不同的輪廓，並且本發明之第二絕緣層142不限於填滿第二溝槽114。請參考第13圖至第15圖，第13圖至第15圖為本發明第一實施例功率半導體元件位於第二溝槽內之第二絕緣層的其他實施態樣。如第13圖所示，本發明之第二絕緣層142可僅部分填充於第二溝槽114內。如第14圖所示，當本發明第二絕緣層142之材質為硼磷矽玻璃，並且於形成第二絕緣層142之步驟中同時加熱第二絕緣層142，使其流動，以填入第二溝槽114內，且第二絕緣層142可具有較圓滑的表面。如第15圖所示，當本發明第二絕緣層142之材質為四乙基氧矽烷(TEOS)或四乙基氧矽烷與高密度電漿氧化物之組合時，第二絕緣層142可具有一致的厚度。
接下來，如第9圖所示，進行一化學機械研磨製程，移除位於第一溝槽112與第二溝槽114外之第一絕緣層134與第二絕緣層142，以暴露出部分N型磊晶層130，而僅於第一溝槽112與第二溝槽114內留下第一絕緣層134與第二絕緣層142。但本發明不限於此，而亦可利用一微影暨蝕刻製程，將位於第一溝槽112與第二溝槽114外之第一絕緣層134與第二絕緣層142移除，且本發明不以此為限。
如第10圖所示，然後，於所暴露出之N型磊晶層130內形成一基體摻雜區144與位於基體摻雜區144內之一源極摻雜區146，其中基體摻雜區144具有與第一導電類型不同之一第二導電類型，且源極摻雜區146具有第一導電類型，並作為功率半導體元件100之一源極。位於基體摻雜區144下方之N型磊晶層130則作為功率半導體元件100之一汲極。於本實施例中，第二導電類型係為P型，但不以此為限。P型基體摻雜區144與N型源極摻雜區146之形成方式可以分別利用一離子佈植製程，先於N型磊晶層130內摻雜P型離子與N型離子，然後再進行一熱驅入製程，使所形成之P型基體摻雜區144與N型源極摻雜區146達到預定接面，且使N型源極摻雜區146位於P型基體摻雜區144上，但不以此為限。本發明亦可分開形成P型基體摻雜區144與N型源極摻雜區146，亦即於P型離子佈植製程之後，先進行熱驅入製程，再進行N型離子佈植製程，最後再進行另一熱驅入製程。值得注意的是，本實施例並未使用額外的光罩，便於N型磊晶層130中全面性地形成P型基體摻雜區144與N型源極摻雜區146。不過，本發明亦可利用微影暨蝕刻製程來製作作為遮罩之光阻層，以用於佈植P型離子與N型離子，但不限於此。
如第11圖所示，接著，於N型磊晶層130上全面性地覆蓋一層間介電層148。於本實施例中，層間介電層148可以利用一高密度電漿製程或一化學氣相沉積製程沉積而成，且其材質可以為氧化物、硼磷矽玻璃、氧化物與硼磷矽玻璃之組合或其它絕緣材質。隨後，利用一第二光罩，於第一區域108之層間介電層148、第二絕緣層142與N型源極摻雜區146中形成至少一第一接觸洞150、於終端區106之層間介電層148、第二絕緣層142與N型源極摻雜區146中形成一第二接觸洞152、於第二區域110之層間介電層148與第二絕緣層142中形成至少一第三接觸洞(未示於第11圖)以及於第二溝槽114上之層間介電層148上形成一凹洞154，其中第一接觸洞150與第二接觸洞152係暴露出N型源極摻雜區146與P型基體摻雜區144，且第三接觸洞暴露出閘極導電層138。然後，進行一P型離子佈植製程，於所暴露之各部分P型基體摻雜區144內形成一接觸摻雜區156，其中接觸摻雜區156具有第二導電類型。值得注意的是，本實施例形成第一接觸洞150、第二接觸洞152、第三接觸洞與凹洞154之步驟可先利用第二光罩，形成一圖案化光阻層，然後進行氧化物之蝕刻製程，並選擇對氧化物與矽具有高蝕刻選擇比之蝕刻材料，以僅蝕刻由氧化物構成之層間介電層148，因此當暴露出N型源極摻雜區146時，即會減緩對N型源極摻雜區146之蝕刻。此時，凹洞154已被形成，且凹洞154之底部係與N型源極摻雜區146之表面約略具有相同高度。但本發明不限於使用對氧化物與矽具有高蝕刻選擇比之蝕刻材料，而本發明所使用之蝕刻材料亦可對氧化物與矽不具有高蝕刻選擇比，使所形成之凹洞154之底部係約略低於N型源極摻雜區146之表面，且使第一接觸洞150與第二接觸洞152不曝露出P型基體摻雜區144。接著，進行矽之蝕刻製程，以選擇僅蝕刻由矽構成之N型源極摻雜區146，進而形成第一接觸洞150、第二接觸洞152與第三接觸洞，並暴露出P型基體摻雜區144。因此，凹洞154之一底部位於P型基體摻雜區144與N型源極摻雜區146間之一介面的上方。
於其他實施例中，本發明可於覆蓋層間介電層148之後，選擇性加熱層間介電層148使其流動，以填滿第二溝槽114，並形成較平坦的表面，但不限於此。本發明之層間介電層114亦可僅部分填充於第二溝槽114內。
如第12圖所示，之後，形成一金屬層(圖未示)，再利用一第三光罩，進行一微影暨蝕刻製程，於層間介電層148上形成一圖案化金屬層158。圖案化金屬層158之材質可以是鈦(Ti)、氮化鈦(TiN)、鎢(W)、鋁矽合金(Al-Si)、鋁矽銅合金(Al-Si-Cu)等，但不以此為限。其中，圖案化金屬層158包括一源極金屬層118、一閘極金屬層116以及一汲極金屬層120，並且圖案化金屬層158係填滿第一接觸洞150、第二接觸洞152、第三接觸洞與凹洞154。源極金屬層118填滿第一接觸洞150，以於第一接觸洞150中形成第一接觸插塞122。汲極金屬層120填滿第二接觸洞152與凹洞154，以於第二接觸洞152中形成第二接觸插塞124。閘極金屬層116填滿第三接觸洞，以於第三接觸洞中形成第三接觸插塞126。其中，第一接觸插塞122電性連接源極金屬層118與N型源極摻雜區146、第二接觸插塞124電性連接汲極金屬層120與作為功率半導體元件100之汲極的N型磊晶層130以及第三接觸插塞126電性連接閘極金屬層116與閘極導電層138。至此已完成本實施例之功率半導體元件100。值得注意的是，本實施例僅使用三道光罩即可完成功率半導體元件100，有效地縮減光罩使用數量，進而降低生產成本。
為了清楚說明本實施例之功率半導體元件的結構，請參考第16圖，且一併參考第3圖與第12圖，第16圖為沿著第3圖之剖面線BB’的剖面示意圖，且第12圖為沿著第3圖之剖面線AA’的剖面示意圖。如第3圖、第12圖與第16圖所示，功率半導體元件100包括至少一電晶體元件160以及一終端結構162。其中，電晶體元件160可由位於第二區域110中的閘極結構140、P型基體摻雜區144、N型源極摻雜區146以及N型磊晶層130所構成，且N型源極摻雜區146藉由第一接觸插塞122電性連接至源極金屬層118，而閘極導電層138藉由第一溝槽112延伸至第一區域108中，並透過第三接觸插塞126電性連接至閘極金屬層116。本實施例之終端結構162位於終端區106內，並圍繞電晶體元件160。終端結構162包括具有第二溝槽114之半導體基底102、一絕緣層以及一金屬層，其中絕緣層係由第一絕緣層134、第二絕緣層142以及層間介電層148所構成，且部分填充於第二溝槽114並覆蓋於半導體基底102上。絕緣層係與位於第二溝槽114之一內側與一外側之半導體基底102相接觸，且位於第二溝槽114之內側與外側之半導體基底具有相同導電類型。並且，絕緣層之上表面具有凹洞154，而設於絕緣層上之金屬層係填滿凹洞154。於本實施例中，金屬層係為汲極金屬層120，另透過第二接觸插124塞電性連接至終端區106之P型基體摻雜區144。藉此，本實施例可藉由於第二溝槽114內填入絕緣層，並於絕緣層上設置汲極金屬層120，來避免位於第二溝槽114內側之電晶體元件160所產生之高電場穿透至第二溝槽114之外側。值得注意的是，由於形成於N型磊晶層130與P型基體摻雜區144之間的空乏區會產生高電場，而本實施例之第二溝槽114僅需2微米至20微米的寬度即可阻隔空乏區之高電場穿透至第二溝槽114外側，因此可避免電壓崩潰效應之產生，而更可有效縮減功率半導體元件100之尺寸。
本發明功率半導體元件之終端結構可以具有不同於第一較佳實施例之結構設計，以下將進一步說明其他實施例與第一實施例之差異，其他實施例相同於第一實施例之部分在此不再贅述，且其他實施例之元件係與第一實施例之元件使用相同標號。請參考第17圖與第18圖，第17圖為本發明第二實施例功率半導體元件之上視示意圖，且第18圖為沿著第17圖之剖面線CC’的剖面示意圖。如第17圖與第18圖所示，相較於第一實施例，本實施例終端結構162位於 終端區106之層間介電層148並未具有凹洞，且終端區106之層間介電層148與N型源極摻雜區146僅具有一第二接觸洞152，而汲極金屬層120僅填滿第二接觸洞152，並設於層間介電層148上。於本實施例中，第二溝槽114係貫穿N型磊晶層130並延伸至N型基材128。
請參考第19圖與第20圖，第19圖為本發明第三實施例功率半導體元件之上視示意圖，且第20圖為沿著第19圖之剖面線DD’的剖面示意圖。如第19圖與第20圖所示，相較於第一實施例，本實施例終端結構162之半導體基底102上並未設置汲極金屬層，且金屬層係為源極金屬層118延伸至終端區106之半導體基底102上的一部份，並圍繞閘極金屬層116，因此金屬層電性連接至功率半導體元件100之一源極。並且，源極金屬層118填滿第二絕緣層142上之凹洞154，以提供一電場至終端區106之半導體基底102，以阻隔高電場的穿透，且避免產生電壓崩潰效應。於本實施例中，凹洞154之底部係位於N型源極摻雜區146之上表面與P型基體摻雜區144以及N型源極摻雜區146間之介面之間，使填入凹洞154之源極金屬層118對半導體基底102提供較高之電場，以有效避免電壓崩潰效應。
請參考第21圖與第22圖，第21圖為本發明第四實施例功率半導體元件之上視示意圖，且第22圖為沿著第21圖之剖面線EE’的剖面示意圖。如第21圖與第22圖所示，相較於第一實施例，本實 施例終端結構162之半導體基底102上並未設置汲極金屬層，且金屬層係為閘極金屬層116延伸至終端區106之半導體基底102上的一部份，並圍繞源極金屬層118，因此金屬層電性連接至功率半導體元件100之一閘極。並且，閘極金屬層116填滿第二絕緣層142上之凹洞154，以提供一電場至終端區106之半導體基底102，以阻隔高電場的穿透，且避免產生電壓崩潰效應。於本實施例中，凹洞154之底部亦位於N型源極摻雜區146之上表面與P型基體摻雜區144以及N型源極摻雜區146間之介面之間，使填入凹洞154之源極金屬層118對半導體基底102提供較高之電場，以有效避免電壓崩潰效應。
請參考第23圖，第23圖為本發明第五實施例功率半導體元件之終端結構的剖面示意圖。如第23圖所示，相較於第一實施例，本實施例之終端結構162僅於第二溝槽114內填入第一絕緣層134與第二絕緣層142，且於半導體基底102上覆蓋層間介電層148，而未於終端區106之層間介電層148上形成金屬層。
綜上所述，本發明僅使用三道光罩即可完成功率半導體元件，可有效地縮減光罩使用數量，進而降低生產成本，並且所製作出終端結構之溝槽僅具有介於2微米至20微米之間的寬度，更可有效縮減功率半導體元件之尺寸。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體基底
12‧‧‧N型基材
14‧‧‧N型磊晶層
16‧‧‧主動區
18‧‧‧終端區
20‧‧‧溝槽
22‧‧‧閘極氧化層
24‧‧‧多晶矽層
26‧‧‧場氧化層
28‧‧‧P型摻雜區
30‧‧‧陽極
50‧‧‧N型磊晶層
52‧‧‧P型摻雜區
100‧‧‧功率半導體元件
102‧‧‧半導體基底
104‧‧‧主動區
106‧‧‧終端區
108‧‧‧第一區域
110‧‧‧第二區域
112‧‧‧第一溝槽
114‧‧‧第二溝槽
116‧‧‧閘極金屬層
118‧‧‧源極金屬層
120‧‧‧汲極金屬層
122‧‧‧第一接觸插塞
124‧‧‧第二接觸插塞
126‧‧‧第三接觸插塞
128‧‧‧基材
130‧‧‧磊晶層
132‧‧‧圖案化光阻層
134‧‧‧第一絕緣層
136‧‧‧導電層
138‧‧‧閘極導電層
140‧‧‧閘極結構
142‧‧‧第二絕緣層
144‧‧‧基體摻雜區
146‧‧‧源極摻雜區
148‧‧‧層間介電層
150‧‧‧第一接觸洞
152‧‧‧第二接觸洞
154‧‧‧凹洞
156‧‧‧接觸摻雜區
158‧‧‧圖案化金屬層
160‧‧‧電晶體元件
162‧‧‧終端結構
第1圖為習知以場氧化層作為終止結構之功率半導體元件示意圖。
第2圖為習知防護環結構示意圖。
第3圖為本發明第一實施例功率半導體元件之上視示意圖。
第4圖至第12圖繪示了本發明第一實施例功率半導體元件之製作方法示意圖。
第13圖至第15圖為本發明第一實施例位於第二溝槽內之第二絕緣層的其他實施態樣。
第16圖為沿著第3圖之剖面線BB’的剖面示意圖。
第17圖為本發明第二實施例功率半導體元件之上視示意圖。
第18圖為沿著第17圖之剖面線CC’的剖面示意圖。
第19圖為本發明第三實施例功率半導體元件之上視示意圖。
第20圖為沿著第19圖之剖面線DD’的剖面示意圖。
第21圖為本發明第四實施例功率半導體元件之上視示意圖。
第22圖為沿著第21圖之剖面線EE’的剖面示意圖。
第23圖為本發明第五實施例功率半導體元件之終端結構的剖面示意圖。
102．．．半導體基底
104．．．主動區
106．．．終端區
112．．．第一溝槽
114．．．第二溝槽
118．．．源極金屬層
120．．．汲極金屬層
122．．．第一接觸插塞
124．．．第二接觸插塞
128．．．基材
130．．．磊晶層
134．．．第一絕緣層
138．．．閘極導電層
140．．．閘極結構
142．．．第二絕緣層
144．．．基體摻雜區
146．．．源極摻雜區
148．．．層間介電層
150．．．第一接觸洞
152．．．第二接觸洞
154．．．凹洞
156．．．接觸摻雜區
158．．．圖案化金屬層
160．．．電晶體元件
162．．．終端結構

Claims (26)

  1. 一種功率半導體元件之終端結構，該功率半導體元件具有一主動區以及一終端區，且該終端區圍繞該主動區，而該終端結構設於該終端區內，該終端結構包括：一半導體基底，具有一第一導電類型以及位於該終端區內之一溝槽；一絕緣層，部分填充於該溝槽並覆蓋於該半導體基底上，且該絕緣層之上表面具有一凹洞；以及一金屬層，設於該絕緣層上，且填滿該凹洞。
  2. 如請求項1所述之終端結構，另包括：一第一摻雜區，設於該終端區之該半導體基底內，且該第一摻雜區具有一第二導電類型；以及一第二摻雜區，設於該第一摻雜區內，且該第二摻雜區具有該第一導電類型。
  3. 如請求項2所述之終端結構，其中該金屬層包括一接觸插塞，貫穿該絕緣層以及該第二摻雜區，以電性連接該第一摻雜區。
  4. 如請求項2所述之終端結構，另包括一接觸摻雜區，設於該第一摻雜區內，並與該第二摻雜區相接觸，且該接觸摻雜區具有該第二導電類型。
  5. 如請求項1所述之終端結構，其中該金屬層電性連接至該功率半導體元件之一汲極。
  6. 如請求項1所述之終端結構，其中該金屬層電性連接至該功率半導體元件之一源極。
  7. 如請求項1所述之終端結構，其中該金屬層電性連接至該功率半導體元件之一閘極。
  8. 如請求項1所述之終端結構，其中該凹洞之一底部位於該第一摻雜區與第二摻雜區間之一介面的上方。
  9. 如請求項1所述之終端結構，其中該溝槽之一寬度約略介於2微米至20微米之間。
  10. 如請求項1所述之終端結構，其中該半導體基底包括：一基材；以及一磊晶層，設於該基材上，且該溝槽貫穿該磊晶層並延伸至該基材。
  11. 一種功率半導體元件之終端結構，該功率半導體元件具有一主動區以及一終端區，且該終端區圍繞該主動區，而該終端結構設於該終端區內，該終端結構包括： 一半導體基底，具有一導電類型以及一溝槽；一絕緣層，填滿該溝槽並覆蓋於該半導體基底上；以及一金屬層，設於該絕緣層上，且該金屬層包括一接觸插塞，貫穿該絕緣層。
  12. 一種功率半導體元件之終端結構，該功率半導體元件具有一主動區以及一終端區，且該終端區圍繞該主動區，而該終端結構設於該終端區內，該終端結構包括：一半導體基底，具有一第一導電類型以及一溝槽；以及一絕緣層，填滿該溝槽並覆蓋於該半導體基底上，絕緣層係與位於該溝槽之一內側與一外側之該半導體基底相接觸，且位於該溝槽之該內側與該外側之該半導體基底具有相同導電類型。
  13. 一種功率半導體元件之製作方法，包括：提供一半導體基底，該半導體基底具有至少一第一溝槽以及一第二溝槽，且該半導體基底定義有一主動區以及一終端區，而該第一溝槽位於該主動區內，該等第二溝槽位於該終端區內，其中該半導體基底具有一第一導電類型；於該第一溝槽內形成一閘極結構，其中該閘極結構包括一第一絕緣層與一閘極導電層；於該半導體基底上覆蓋一第二絕緣層，且該第二絕緣層填滿該第一溝槽，並填充於該第二溝槽內； 移除位於該第一溝槽與該第二溝槽外之該第一絕緣層與該第二絕緣層，以暴露出部分該半導體基底；於所暴露出之該半導體基底內形成一基體摻雜區以及一源極摻雜區，其中該基體摻雜區具有一第二導電類型，且該源極摻雜區位於該基體摻雜區內，並具有該第一導電類型；於該半導體基底上覆蓋一層間介電層；於該層間介電層上形成一源極金屬層與一閘極金屬層，使該源極金屬層電性連接該源極摻雜區，且該閘極金屬層電性連接該閘極導電層。
  14. 如請求項13所述之功率半導體元件之製作方法，其中形成該閘極結構之步驟包括：於該半導體基底上覆蓋一第一絕緣層，且該第一絕緣層覆蓋該第一溝槽與該第二溝槽之表面；以及於該第二溝槽內填入一閘極導電層。
  15. 如請求項14所述之功率半導體元件之製作方法，其中填入該閘極導電層之步驟包括：於該第一絕緣層上沉積一導電層，該導電層填滿該第一溝槽，且部分填充該第二溝槽；以及進行一等向性蝕刻製程，移除位於該第一溝槽外之該導電層，以於該第一溝槽內填入該閘極導電層。
  16. 如請求項13所述之功率半導體元件之製作方法，其中該第二溝槽之寬度係大於該第一溝槽之寬度約略5至20倍。
  17. 如請求項13所述之功率半導體元件之製作方法，其中該第二絕緣層係填滿該第二溝槽。
  18. 如請求項13所述之功率半導體元件之製作方法，其中形成該第二絕緣層之步驟係利用一高密度電漿化學氣相沉積(HDP-CVD)製程。
  19. 如請求項13所述之功率半導體元件之製作方法，其中形成該第二絕緣層之材料包括氧化物、硼磷矽玻璃(BPSG)、四乙基氧矽烷(TEOS)或氧化物與四乙基氧矽烷之組合。
  20. 如請求項13所述之功率半導體元件之製作方法，其中移除位於該第一溝槽與該第二溝槽外之該第一絕緣層與該第二絕緣層之步驟包括一化學機械研磨製程或一微影暨蝕刻製程。
  21. 如請求項13所述之功率半導體元件之製作方法，其中於形成該層間介電層之步驟後，該方法另包括於該主動區之該層間介電層與該源極摻雜區中形成至少一第一接觸洞，以及於該終端區之該層間介電層與該源極摻雜區中形成一第二接觸洞。
  22. 如請求項21所述之功率半導體元件之製作方法，其中形成該第一接觸洞與該第二接觸洞之步驟另包括於該第二溝槽上之該層間介電層形成一凹洞。
  23. 如請求項22所述之功率半導體元件之製作方法，另包括於終端區之該層間介電層上形成一汲極金屬層，且該汲極金屬層填滿該第二接觸洞與該凹洞。
  24. 如請求項21所述之功率半導體元件之製作方法，其中於形成該第一接觸洞與該第二接觸洞之步驟後，該方法另包括進行具有該第二導電類型之一離子佈植製程，於該第一接觸洞與該第二接觸洞所暴露出之該基體摻雜區內分別形成一接觸摻雜區。
  25. 如請求項21所述之功率半導體元件之製作方法，其中該源極金屬層填滿該第一接觸洞。
  26. 如請求項21所述之功率半導體元件之製作方法，另包括於終端區之該層間介電層上形成一汲極金屬層，且該汲極金屬層填滿該第二接觸洞。
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