CN1637953A - 具有高级测试模式的半导体存储装置 - Google Patents

Abstract

一种用以测试一半导体存储装置的操作的装置，具有在压缩测试模式中的多个排，包括一内部地址产生器，用以接收一外部排地址以及响应一排插置测试信号而产生内部排地址；一读取操作测试模块用以接收内部排地址以及测试该半导体存储装置的一读取操作以响应排插置测试信号；以及一写入操作测试模块，用以接收内部排地址与测试半导体存储装置的写入操作。

Description

具有高级测试模式的半导体存储装置

技术领域

本发明是有关于一种半导体存储装置，特别是有关于一种具有增强测试能力的半导体存储装置，用以发现在排插置模式中的半导体存储装置操作中的错误。

背景技术

一种半导体存储装置包括多个存储单元。假如在半导体装置中的任意一个单元超出操作顺序，该半导体存储装置是无法使用的。在半导体存储装置制造过程之后，在此是需要一个测试程序用来发现在此半导体存储装置中的瑕疵单元。

一般来说，该半导体存储装置具有一个附加用在测试电路的区域，此电路能在半导体装置处于高速时测试所有的单元(cell)。不过，依据半导体装置集成的增加，在此需要很多的时间与努力来测试半导体装置的单元，以研究与发展该半导体装置。

因此，为了节省测试半导体装置的时间，一压缩测试模式则是被用来使用的。在该压缩测试模式中，数据被同步经由一部分的输入/输出脚(pin)DQs，而非经由所有的输入/输出脚DQs，输入至所有包括在半导体中的排(bank)。用以检验自每个单位单元所输出的数据，每个输出的数据不是同时经由所有的输入/输出脚DQs自所有的排输出以及，作为代替，多个逻辑门，例如AND门或NOR门被使用，每个对应至每个输入/输出脚DQs。

图1是显示一用在习知半导体存储装置的一测试模块的方块图。

如图所示，该测试模块包括一内部排地址产生器10、一读取解码模块20、一压缩控制模块30、一数据压缩模块40、一写入解码模块50，一写入控制模块60与一写入驱动模块70。

该内部排地址产生器10转换排地址(bank address)如BA0与BA1以成为多个内部排地址，即a、/a、b、/b、c、/c、d、/d。该多个内部排地址即a、/a、b、/b、c、/c、d、/d皆被输入至读取解码模块20。读取解码模块20将多个内部排地址如a、/a、b、/b、c、/c、d、/d解码，用于产生多个读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3以响应附加的潜在信号AL0。压缩控制模块30是用以控制数据压缩模块40以响应多个读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3。数据压缩模块40具有多个DQ输出缓冲器，例如DQ输出缓冲器36是用来压缩每一排输出的数据。

此外，部分多个内部排地址如a、/a、b、/b被输入至写入解码模块50。写入解码模块50解码部分多个内部排地址即a、/a、b、/b，借此产生多个写入排操作信号wt_bank0、wt_bank1、wt_bank2、wt_bank3。写入控制模块60是用来控制写入驱动模块70以响应写入激活信号WTen与多个写入排操作信号wt_bank0、wt_bank1、wt_bank2、wt_bank3。写入驱动模块70是储存在每一排所包括的单元阵列(cell array)80所输入的数据。

此外，内部排地址产生器10包括一缓冲模块，一闩锁模块与一路由模块。缓冲模块包括两个缓冲区，例如缓冲器12，每个缓冲器是用来接收一第一位排地址BA0与一第二位排地址BA1以及转换第一位排地址BA0与第二位排地址BA1成为内部排地址如ba0_add、ba0_addb、ba1_add与ba1_addb，每一缓冲器对应于第一位排地址BA0与第二位排地址BA1。闩锁模块包括两个闩锁器，例如闩锁器14，每一闩锁器是被压缩测试信号tpara控制用以传输内部排地址如ba0_add、ba0_addb、ba1_add与ba1_addb至路由模块如部分多个内部排地址a、/a、b、/b。路由模块也包括两个路由器，例如路由器16，每一路由器用以延迟部分多个内部排地址如a、/a、b、/b，用于产生其它多个内部排地址如c、/c、d、/d。

更仔细地说，压缩控制模块30包括读取控制模块32与一选通信号产生模块34。读取控制模块32包括多个读取控制器，每一控制器被一读取激活信号RDen控制以接收读取排操作信号；选通信号产生模块34包括多个选通信号产生器，每一选通信号产生器用以产生多个选通信号，例如iostb。

在此，每一读取控制器，每一选通信号产生器与每一DQ输出缓冲器是个别的对应至每个包括在习知半导体存储装置中的排。此外，每个缓冲区，每个闩锁器与每个路由器在内部排地址产生器10中是个别地对应至所述排地址的每个位。

在此之后，描述了当该压缩测试信号tpara被激活时该半导体存储装置的一测试操作。

首先，该内部排地址产生器10不管排地址而激活这些内部排地址即a、/a、b、/b、c、/c、d、/d以响应该压缩测试信号tpara。然后，读取解码模块20输出的读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3，及写入解码模块50输出的这些写入排操作信号wt_bank0、wt_bank1、wt_bank2与wt_bank3皆被激活。如果该写入激活信号WTen被激活，该写入控制模块60与该写入驱动模块70被激活，然后数据被输入至单元阵列80。此外，如果读取激活信号RDen被激活，多个输出自单元阵列80的数据LI00<0:15>至LI<0:15>被压缩与输出。

此外，测试模块的操作方法，也就是用以解码压缩数据与压缩输出数据的方法是被仔细地描述。

在习知存储装置中，每个排具有一数据垫，用以一次接收四个数据。这四个数据被看作成一数据串(BUNCH)；而四个数据串构成一16位数据。在一写入操作中，相同的16位数据被输入至每个排。

在读取操作中，16位数据被输入至被分类的四个数据串的每个排；每个数据(datum)是经由相同的数据垫被输入，介于每个数据串的四个数据是被相互比较。然后经由对应于每个排的数据垫，输出比较结果。

在此，假如经由数据垫输出的信号的一逻辑状态是高逻辑电平，此半导体存储装置则不具有瑕疵单元；但是反之，半导体存储装置具有至少一个瑕疵单元。

图2是用来描述图1中在闩锁模块14所包括闩锁器的结构电路图。

如图所述，此闩锁器包括一个第一反相器I1、第一闩锁单元14a、一第二闩锁单元14b、一第一NAND门ND1与一第二NAND门ND2。在此，此第一与第二闩锁单元14a与14b是由两个环形连接的反相器所构成。

此第一反相器I1是用来反相压缩测试信号tpara。第一闩锁单元14a是用来闩锁一反相内部排地址，例如ba0_addb；第二闩锁单元14b是用来闩锁一内部排地址，例如ba0_add。第一NAND门ND1耦接于此第一闩锁单元14a与第一反相器I1，并接收此反相内部排地址的一反相状态，也就是说，内部排地址与反相压缩测试信号用以产生一个如第一内部排地址a的NAND操作的结果信号。再者，此第二NAND门ND2耦接于此第二闩锁单元14b与此第一反相器I1接收此内部排地址的一反相状态，也就是反相内部排地址，及一反相压缩测试信号以产生一NAND门操作的一结果信号如一第一内部排地址/a。

图3是用来描述图1中在路由模块16所包括的路由器的结构电路图。

如图所示，路由器包括一个闩锁及延迟模块17、一第二反相器I2、一第三NAND门ND3与一第四NAND门ND4。

此闩锁及延迟模块17接收第一内部排地址，也就是a，及第一反相内部排地址，也就是/a，自闩锁器输出用于输出一延迟信号至该第三NAND门。第二反相器I2用以反相压缩测试信号tpara。第三NAND门ND3耦接至闩锁及延迟模块17与第二反相器I2接收一自闩锁及延迟模块17的输出信号，及一反相压缩测试信号产生如一第三内部排地址c的NAND操作的一结果信号。再者，该第二NAND门ND2耦接于第一反相器I1接收第三内部排地址，也就是c与一反相压缩测试信号以产生如一第三反相排地址/c的NAND操作的一结果信号。

参考这些例子，每个闩锁器与每个路由器个别的具有相同的架构；因此则省略闩锁器与路由器的详细说明。

图4为图1中描述读取解码模块20的电路图。

如图所示，该读取解码模块20，包括一控制信号产生器21与多个解码器22、24、26与28。该控制信号产生器21产生控制信号如AL0b与AL0d以响应附加潜在信号AL0。每个解码器接收两个内部排地址以及选择此两个内部排地址的一以响应控制信号如AL0b与AL0d，用于产生一反相选择地址作为读取排操作信号。

更仔细地说，此控制信号产生器21包括一第三反相器I3用以反相压缩测试信号，一第五NAND门ND5用以产生附加潜在信号AL0的结果测试信号与反相压缩测试信号与一第四反相器I4用以反相一第一控制信号AL0b，也就是第五NAND门ND5输出的信号，用于产生一第二控制信号AL0d。

每个解码器包括两个NAND门，两个传输门与一反相器。每两个NAND门中的其中一个接收两个内部排地址与产生NAND操作的一结果信号；每两个传输门中的其中一个传输此结果信号以响应第一与第二控制信号AL0b与AL0d。然后，反相器是将两个传输门输出的输出信号转换，用于产生输出信号的反相信号作为读取排操作信号。

参考第4图，读取解码模块20包括四个解码器。多个内部排地址，也就是a、/a、b、/b、c、/c、d、/d，是被分类成四个族群，每个族群包括四个内部排地址：(/a、/b、/c、/d)，(a、/b、c、/d)，(/a、b、/c、d)，(a、b、c、d)。

在此，每个解码器，例如解码器22、解码器24、解码器26与解码器28，解码闩锁模块所输出的一群非延迟内部排地址，也就是a，/a，b，/b，与路由模块输出的延迟内部排地址，也就是c、/c、d、/d，以响应第一与第二控制信号AL0b与AL0d。

在习知存储装置中，需要一RAS至CAS的延迟tRCD，tRCD是由供应一行激活信号到供应一列激活信号的最小时间。不过，如一附加潜在是被导入用以增加半导体存储装置的一操作速度，此列激活信号被供应在RAS至CAS延迟tRCD之前，在行激活信号被供应之后。也就是，根据此附加潜在，供应此列激活信号的时序是能被调整。

假使附加潜在信号AL0不被激活，例如此附加潜在信号是2或3，此列激活信号是在RAS至CAS延迟tRCD之前输入，然后，在此有很多的时间余裕(time margin)用以存取数据以响应列激活信号。此例中，因为有很多时间余裕，延迟内部排地址，也就是c、/c、d、/d，，其是在读取解码模块20被解码且通过路由模块16延迟。

此外，假使此附加潜在信号AL0被激活，例如此附加潜在为0，此列激活信号是在RAS至CAS延迟tRCD之后被输入，然后，有许多时间余裕用以存取数据以响应此列激活信号接触数据。在此例中，因为一些时间余裕，非延迟内部排地址，也就是如a、/a、b、/b在读取解码模块20中被解码。

图5是根据图1所述的数据压缩模块40包括的DQ输出缓冲器的电路图。

如图所示，此DQ输出缓冲器包括在数据压缩模块40中，此数据压缩模块40包括一选通控制产生器42，一比较模块44与一选通驱动模块46。此外，在此显示一GIO驱动器包括串行耦接于一供应电压与接地的间的两个MOS晶体管PM1与NM1。

此选通控制产生器42接收压缩测试信号tpara以及信号产生模块所包括的选通信号产生器输出的选通信号iostb，用于产生第一与第二数据选通信号iostb2与iost2b。比较模块44接收单元阵列80输出的每个数据用以压缩成16位数据。最后地，此选通驱动模块46输出一自比较模块44输出的压缩数据至GIO驱动器，以响应第一与第二数据选通信号iostb2与iostb2b。

如上所述，此习知半导体存储装置能快速地通过使用此压缩测试模式以测试所有的单元单位。

不过，包括在半导体存储装置的此测试模式不能测试一排插置模式(interleaving mode)，因为包括在半导体存储装置的所有排是同步地被激活。事实上，半导体存储装置操作在此排插置模式用以增加一操作速度。在排插置模式中，数据碰撞或偏离(skew)是发生在当数据是任意地读取与写入在每个排间。

因此，用以测试一半导体存储装置在排插置模式的操作，数据不能被压缩，所以结果是测试所需的时间会很长。

发明内容

因此本发明提出一种高级模式的半导体存储装置，用以在半导体存储装置的排插置模式(interleaving mode)操作中寻找错误以减少测试时间。

从本发明的一观点来看，本发明提出了一种在压缩测试模式中测试具有多个排的半导体存储装置操作的方法，包括下列步骤；(A)通过同时激活多个排以测试该半导体存储装置(B)通过随机激活多个排以测试该半导体存储装置。

由本发明的另一观点来看，本发明提出一种用以测试在压缩测试模式中具有多个排的半导体装置操作的装置，包括一内部地址产生器，用以接收一外部排地址以及产生内部排地址以响应一排插置测试信号；一读取操作测试模块，用以接收内部排地址以及测试半导体存储装置中的一读取操作以响应排插置测试信号；一写入操作测试模块，用以接收内部排地址以及测试半导体存储装置的一写入操作。

附图说明

从下面的优选实施例的描述结合附图可以更清楚地理解本发明的上面的和其他目的以及特征。

图1是显示一用在习知半导体存储装置的一测试模块的方块图；

图2是用来描述图1中在闩锁模块所包括的闩锁器的结构电路图；

图3是用来描述图1中在路由模块所包括的路由器的结构电路图；

图4是如图1中描述读取解码模块的电路图；

图5是根据图1所述的数据压缩模块包括的DQ输出缓冲器的电路图；

图6是显示根据本发明的使用在半导体存储装置中的一测试模块图；

图7是描述在图6所示的闩锁模块的闩锁器的电路图；

图8是描述在图6所示的路由模块的路由器的电路图；

图9是描述在第1图所示的数据压缩模块的DQ输出缓冲器的电路图；

图10是描述在图6所示的写入解码模块的电路图。

具体实施方式

以下将根据所附图标仔细描述根据本发明的半导体存储装置。

图6是显示根据本发明的使用在半导体存储装置中的测试模块图。

如图所示，此测试模块包括一内部地址产生器100，一读取操作测试模块与一写入操作测试模块。

此内部地址产生器100，接收一外部排地址如BA0以及产生内部排地址如a与/a以响应一排插置测试信号iocomp。此读取操作测试模块，用以接收内部排地址如a与/a及测试该半导体存储装置的一读取操作以响应该排插置测试信号iocomp。此写入操作测试模块，用以接收内部排地址如a与/a，以及测试此半导体存储装置的一写入操作。

在此，此读取操作测试包括一读取解码模块200，一压缩控制模块300与一数据压缩模块400；以及一写入操作测试模块，包括一写入解码模块500，一写入控制模块600与一写入驱动模块700。

更仔细地说，该内部排地址产生器100转换一排地址，例如BA0与BA1，以成为多个内部排地址，也就是a、/a、b、/b、c、/c、d、/d，以响应一压缩测试信号tpara与此排插置测试信号iocomp。在此，该内部排地址，也就是a、/a、b、/b、c、/c、d、/d，是被分类为非延迟内部排地址，即a、/a、b、/b，与延迟内部排地址，即c、/c、d、/d。这些多个内部排地址如a、/a、b、/b、c、/c、d、/d被输入至该读取解码模块200。此读取解码模块200解码多个内部排地址，也就是a、/a、b、/b、c、/c、d、/d，用于产生多个读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3，以响应一附加潜在信号AL0与该排插置测试信号iocomp。此压缩控制模块300是用以控制该数据压缩模块400以响应这些读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3。此数据压缩模块400具有多个DQ输出缓冲器，用以压缩每个排所输出的数据，用于输出一测试结果信号以响应压缩测试信号tpara与一排非激活信号Xedb_ba。

此外，该非延迟内部排地址，也就是a、/a、b、/b，被输入至写入解码模块500。写入解码模块500解码内部排地址a、/a、b、/b的一部分，用于产生多个写入排操作信号wt_bank0、wt_bank1、wt_bank2与wt_bank3。写入控制模块600控制写入驱动模块700以响应一写入激活信号WTen与多个写入排操作信号wt_bank0、wt_bank1、wt_bank2与wt_bank3。写入驱动模块700用以储存输入至包括在每个排的单元阵列800。

此外，该内部排地址产生器100包括一闩锁控制器180，一缓冲模块，一闩锁模块，一路由模块。闩锁控制器180，用以接收压缩测试信号tpara与排插置测试信号iocomp与控制一闩锁控制信号。缓冲模块包括两个缓冲器，例如缓冲器120，每个缓冲器用以接收一第一位排地址BA0与一第二位排地址BA1，并且转换第一位排地址BA0与一第二位排地址BA1成为内部排地址如ba0_add、ba0_addb、ba1_add与ba1_addb，每个皆对应至第一位排地址BA0与第二位排地址BA1。此闩锁模块包括两个闩锁器，如闩锁器140，每个闩锁器是被闩锁控制信号控制以传输内部地址如ba0_addd、ba0_addb、ba1_add与ba1_addb至路由模块作为非延迟内部排地址如a、/a、b、/b。此路由模块也包括两个路由器，例如路由器160，每个路由器用以延迟部分多个内部排地址如a、/a、b、/b，用于产生作为延迟内部排地址如c、/c、d、/d。

更仔细地说，压缩测试模块300包括一读取控制模块320与一选通信号产生模块340。读取控制模块320包括多个读取控制器，每个控制器被一读取激活信号RDen控制以接收读取排操作信号与输出排非插置信号如Xedb_ba至数据压缩模块400；以及一选通信号产生模块340包括多个选通信号产生器，每个选通信号产生器用以产生多个选通信号，例如iostb。

在此，每个读取控制器，每个选通信号产生器与每个DQ输出缓冲器是个别的对应至每个包括在习知半导体存储装置中的排。此外，每个缓冲区，每个闩锁器以及每个路由器在内部排地址产生器中是个别地对应至每一排地址的每一位。

接下来描述当压缩测试信号tpara被激活时，半导体存储装置的测试操作。

首先，内部排地址产生器100不管这些排地址激活这些内部排地址如a、/a、b、/b、c、/c、d、/d以响应压缩测试信号tpara。然后，读取解码模块200所输出的这些读取排操作信号rd_bank0、rd_bank1、rd_bank2与rd_bank3以及写入解码模块500所输出的这些写入排操作信号wt_bank0、wt_bank1、wt_bank2与wt_bank3皆被激活。如果写入激活信号WTen被激活，写入控制模块600与写入驱动模块700则被激活，然后，数据被输入至单元阵列800。此外，如果读取激活信号RDen被激活以响应附加潜在信号AL0与排插置测试信号iocomp，多个单元阵列800所输出的数据LI00<0:15>至LI<0:15>则被压缩与输出。此时，其它排地址，如没有被选择到的排，输出一逻辑高电平信号取代测试结果信号以响应排非激活信号如Xedb_ba。

在此，假如一经由数据垫所输出的信号的逻辑状态是高电平时，半导体存储装置不具有瑕疵单元；但是，否则此半导体存储装置则至少具有一个瑕疵单元。

图7是描述在图6所示的闩锁模块的闩锁器140与闩锁控制器180的电路图。

如图所示，此闩锁控制器180包括第5反相器I5与一第六NAND门ND6；闩锁器140包括一第一闩锁单元142，一第二闩锁单元144，一第一NAND门ND1与一第二NAND门ND2。在此，此第一与第二闩锁单元142与144是由两个电路集连接反相器所建构。

在闩锁控制器180中，第五反相器I5是用以反相排插置测试信号iocomp。第六NAND门接收第五反相器I5输出的输出信号与压缩测试信号tpara用于产生NAND操作的一结果信号。

此第一闩锁单元142用以闩锁一反相内部排地址，如ba0_addb；以及第二闩锁单元144则是用来闩锁一内部排地址如ba0_add。第一NAND门ND1接收一闩锁控制器180输出的一输出信号与一反相内部排地址，也就是内部排地址与一反相压缩测试信号以产生NAND操作的结果信号作为一第一内部排地址。再者，此第二NAND门ND2接收闩锁控制器180所输出的输出信号与反相压缩测试信号来产生一NAND操作的结果信号作为第一反相内部排地址/a。

图8是描述在图6所示的路由模块中的路由器的电路图。

如图所示，此读取解码模块200包括一控制信号产生器210与多个解码器220、240、260与280。此控制信号产生器210用以产生第一与第二控制信号，如AL0b与AL0d，以响应附加潜在信号AL0、此压缩测试信号tpara以及排插置测试信号iocomp。每个解码器接收两个排地址以响应此第一与第二控制信号如AL0b与AL0d，并且选择这两个内部排地址的其中之一，用于产生一反相选择地址作为读取排操作信号。在此，每个解码器是与图4中的每个习知解码器的结构相同，因此，关于每个解码器的详细描述则省略。

更仔细地说，此控制信号产生器210包括一第一NOR门NR1用以执行此压缩测试信号tpara的操作与排插置测试信号iocomp，一第九NAND门ND9用以产生附加潜在信号AL0与第一NOR门NR1的输出信号于NAND操作下的一结果信号，以及一第六反相器I6用以反相一第一控制信号AL0b，也就是自第九NAND门ND9所输出的信号，用于产生一第二控制信号AL0d。

图9是描述在图1所示的数据压缩模块的DQ输出缓冲器的电路图。

如图所示，此DQ输出缓冲器，如缓冲器360，是包括在一数据压缩产模块400中，此缓冲器包括一选通控制产生器420，一比较模块440，一选通驱动模块460与一输出控制器480。此外，在此显示一GIO驱动器，包括两个串接于供应电压与接地之间的MOS晶体管PM2与NM2。

此选通控制产生器420接收此压缩测试信号tpara与排非激活信号Xedb_ba与包括在信号产生模块340的选通信号产生器输出的选通信号iostb，用于产生一输出控制信号tgiob、一第一与第二数据选通信号iostb2与iostb2b。比较模块440接收单元阵列80输出的每个数据LI00<0:15>至LI03<0:15>，用以压缩此16位的数据作为测试结果信号。再者，此选通驱动模块460输出比较模块440所输出的一压缩数据至GI0驱动器以响应此第一与第二数据选通信号iostb2与iostb2b。最后，输出控制器480包括两个NAND门，用以选择性地输出此测试结果信号与一逻辑高电平信号以响应输出控制信号tgiob。

在此，假如排非激活信号如Xedb_ba被激活后，此对应排会输出逻辑高电平信号。这是因为一排输出一逻辑低电平信号假如此排至少具有一个瑕疵单元。假如没被选择的排中的其中的一输出一逻辑低电平信号，在选择到的排发现错误则是可能的。

图10是描述在图6所示的写入解码模块的电路图。

如图所述，写入解码模块500包括四个NAND门，每个NAND门用以接收非延迟内部排地址，用于产生写入排操作信号，如wt_bank0。在此，写入解码模块500仅接收非延迟内部排位置，因为写入操作的闩锁通常较其用于半导体存储装置的读取操作短一个时脉周期。

如上所述，此测试模块通过使用压缩测试模式来测试半导体存储装置中的排插置模式。此外，此半导体存储装置能快速地测试所有的单元单位是通过使用压缩测试模式。

在此，虽然此测试所使用的内部排地址在本发明中是通过附加潜在所控制，但此测试能不用顾虑附加潜在来执行。

因此，在排插置模式中用以测试半导体存储装置的操作，压缩测试模式能被实行，而所需要的测试时间则明显的减少。

本发明的应用是与韩国专利第2004-18919与第2004-01824号的专利案相关，上述专利申请案是分别在2004年3月19号与2004年1月10号于韩国专利局被提出申请，整个内容是通过这些例子在此整合。

当本发明已依据这些特别实施例叙述之后，本发明是与习知技术有种种不同，熟习此技艺者可在不脱离本发明的精神与范围内做种种的改变与修正，因此本发明的保护范围当视上述的权利要求范围为准。

本案摘要附图的元件代表符号简单说明：

100      内部排地址产生器

120      缓冲器

140      闩锁器

160      路由器

200      读取解码模块

300      压缩控制模块

320      读取控制模块

340      选通信号产生模块

360      DQ输出缓冲器

400      数据压缩模块

500      写入解码模块

600      写入控制模块

700      写入驱动模块

800      单元阵列

符号说明

10、100               内部排地址产生器

20、200               读取解码模块

21                    控制信号产生器

22、24、26、28        解码器

30                    压缩控制模块

32、320               读取控制模块

34、340               选通信号产生模块

36、360               DQ输出缓冲器

40、400               数据压缩模块

42、420                选通控制产生器

44、440                比较模块

46、460                选通驱动模块

480                    输出控制器

50、500                写入解码模块

60、600                写入控制模块

70、700                写入驱动模块

80、800                单元阵列

BA0                    第一位排地址

BA1                    第二位排地址

12、120                缓冲器

14、140                闩锁器

16、160                路由器

I1                     第一反相器

14a、142               第一闩锁单元

14b、144               第二闩锁单元

ND1                    第一NAND门

ND2                    第二NAND门

ND3                    第三NAND门

ND4                    第四NAND门

ND5                    第五NAND门

ND6                    第六NAND门

ND7                    第七NAND门

ND8                    第八NAND门

ND9                    第九NAND门

PM1、NM1                MOS晶体管

a，/a，b，/b            内部排地址

iocomp                  排插置测试信号

tpara                   压缩测试信号

I1                      第一反相器

I2                      第二反相器

Claims (15)

1.一种用以测试在压缩测试模式中具有多个排的半导体存储装置操作的方法，其特征在于，包括下列步骤：

(A)通过同时激活多个排以测试该半导体存储装置；以及

(B)通过随机激活多个排以测试该半导体存储装置。

2.根据权利要求1所述的方法，其中每个排包括一数据垫用以输入和输出数据。

3.根据权利要求2所述的方法，其中该步骤(B)更包括步骤(B-1)以供应一般状态信息至数据垫，每个对应至每个除激活排之外的未激活排，用以避免未激活排被视为瑕疵排。

4.根据权利要求1所述的方法，其中更包括一步骤(C)以延迟排地址，该排地址被用来激活每个排，用以根据附加的潜在测试半导体存储装置的操作。

5.一种用以测试在压缩测试模式中具有多个排的半导体存储装置操作的装置，其特征在于，包括：

一内部地址产生器，用以接收一外部排地址以及产生内部排地址以响应一排插置测试信号；

一读取操作测试模块，用以接收该内部排地址以及测试该半导体存储装置的一读取操作以响应该排插置测试信号；以及

一写入操作测试模块，用以接收该内部排地址以及测试该半导体存储装置的一写入操作。

6.根据权利要求5所述的装置，其中该内部排地址被分成为非延迟内部排地址与延迟内部排地址。

7.根据权利要求6所述的装置，其中该内部地址产生器包括：

一闩锁控制器，用以接收一压缩测试信号与该排插置测试信号并且控制一闩锁控制信号；

一缓冲模块，用以转换该外部排地址成为内部地址；

一闩锁模块，是由该闩锁控制信号控制，用以闩锁该内部地址，用于输出该内部地址作为非延迟内部排地址；以及

一路由模块，用以延迟该闩锁模块输出的该非延迟内部排地址，用于产生该延迟内部排地址。

8.根据权利要求7所述的装置，其中该缓冲模块包括多个缓冲区，每个对应至每个该外部排地址的每一位。

9.根据权利要求8所述的装置，其中该闩锁模块包括多个被该闩锁控制信号控制的闩锁器，每个闩锁器对应至每个该外部排地址的每一位。

10.根据权利要求9所述的装置，其中该路由模块包括多个路由器，每个路由器对应至每个该外部排地址的每一位。

11.根据权利要求6所述的装置，其中该读取操作模块包括：

一读取解码模块，用以根据附加的潜在信号解码该非延迟内部排地址以及该延迟内部排地址之一，该压缩测试信号与该排插置测试信号用于产生多个读取排操作信号；

一压缩控制模块，是被一读取激活信号控制，用以接收多个读取排操作信号与产生多个选通信号；以及

一数据压缩模块，用以压缩多个单元阵列输出的数据以及产生一测试结果信号以响应该压缩测试信号与多个选通信号。

12.根据权利要求11所述的装置，其中该读取解码模块包括：

一控制信号产生器，用以接收该附加潜在信号，该压缩测试信号与该排插置测试信号用于产生第一与第二控制信号；以及

多个解码器，每个解码器用以解码该非延迟内部排地址与该延迟内部排地址以响应该第一与该第二控制信号，

其中每个解码器对应至包括在半导体存储装置中的每个排。

13.根据权利要求12所述的装置，其中该数据压缩模块包括多个DQ输出缓冲器，每个DQ输出缓冲器对应至该外部排地址的每一位。

14.根据权利要求13所述的装置，其中该DQ输出缓冲器包括：

一选通控制产生器，用以产生一输出控制信号、第一数据选通信号与第二数据选通信号以响应一般状态信息信号、该压缩测试信号以及该选通信号；

一比较模块，用以接收多个数据并且产生该测试结果信号；

一选通驱动模块，用以输出该测试结果信号以响应该第一与该第二控制信号；以及

一输出控制器，用以输出该测试结果信号以响应该输出控制信号。

15.根据权利要求6所述的装置，其中该写入操作测试模块包括：

一写入解码模块，用以解码该非延迟内部排地址，用于产生多个写入排操作信号；

一写入控制模块，是由一写入激活信号控制，用以接收这些写入排操作信号并且产生多个写入驱动信号；以及

一数据压缩模块，用以储存输入数据至单元阵列中以响应该多个写入驱动信号。

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