JP3244031B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に不揮発性メモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）で
構成された半導体記憶装置に関する。
し、特に不揮発性メモリ（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒ
ｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒ
ａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）で
構成された半導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体記憶装置において、メモリ
容量の大容量化、回路規模の大規模化に伴い歩留まりの
低下及びテストコストの増大が問題になってきている。
容量の大容量化、回路規模の大規模化に伴い歩留まりの
低下及びテストコストの増大が問題になってきている。
【０００３】歩留まりの低下の解決方法の１つとして、
冗長メモリを備え、不良メモリを冗長メモリに置き換え
ることで歩留まりを向上させる手法がある。置き換えの
手法の１つとしてブロック切り替え方式があるが、これ
は通常メモリブロック以外に冗長メモリブロックを備
え、通常メモリブロック内に不良メモリセルが存在した
時、冗長メモリブロックに置換する手法である。この手
法は、ブロック単位で置き換えを行うため、ワード線置
き換え、ビット線置き換え等の手法と比較して、置き換
えのための回路が簡単で済むという長所がある。
冗長メモリを備え、不良メモリを冗長メモリに置き換え
ることで歩留まりを向上させる手法がある。置き換えの
手法の１つとしてブロック切り替え方式があるが、これ
は通常メモリブロック以外に冗長メモリブロックを備
え、通常メモリブロック内に不良メモリセルが存在した
時、冗長メモリブロックに置換する手法である。この手
法は、ブロック単位で置き換えを行うため、ワード線置
き換え、ビット線置き換え等の手法と比較して、置き換
えのための回路が簡単で済むという長所がある。
【０００４】また、テストコスト増大の解決方法の１つ
として、回路の中に予め特定のプログラムを内蔵したＲ
ＯＭを設けておく手法がある。この特定プログラムはメ
モリや周辺回路等の正常動作を確認するためのものであ
り、これを使用することで効率のいい動作テストが可能
になり、テストコストの増加を抑制できる。ここでは、
この特定プログラムを内蔵するＲＯＭをテストＲＯＭと
呼ぶこととする。
として、回路の中に予め特定のプログラムを内蔵したＲ
ＯＭを設けておく手法がある。この特定プログラムはメ
モリや周辺回路等の正常動作を確認するためのものであ
り、これを使用することで効率のいい動作テストが可能
になり、テストコストの増加を抑制できる。ここでは、
この特定プログラムを内蔵するＲＯＭをテストＲＯＭと
呼ぶこととする。
【０００５】図６はこの種の従来の半導体記憶装置の構
成図である。半導体記憶装置は、主メモリブロック１１
〜１４と、冗長メモリブロック１０と、テストＲＯＭ１
５と、これらを制御する制御部１６とからなる。
成図である。半導体記憶装置は、主メモリブロック１１
〜１４と、冗長メモリブロック１０と、テストＲＯＭ１
５と、これらを制御する制御部１６とからなる。
【０００６】いま、主メモリブロック１１〜１４が正常
な場合は冗長メモリブロック１０は使用されない。
な場合は冗長メモリブロック１０は使用されない。
【０００７】一方、主メモリブロック１１〜１４のいず
れかに不良メモリセルが存在したとき、その不良メモリ
セルが存在する主メモリブロック（１１〜１４のいずれ
か）は制御部１６により冗長メモリブロック１０と交換
される。
れかに不良メモリセルが存在したとき、その不良メモリ
セルが存在する主メモリブロック（１１〜１４のいずれ
か）は制御部１６により冗長メモリブロック１０と交換
される。
【０００８】又、制御部１６はテストＲＯＭ１５内に書
込まれたテストプログラムを用いて、主メモリブロック
１１〜１４、冗長メモリブロック１０及びその他の半導
体記憶装置の回路のテストを行う。
込まれたテストプログラムを用いて、主メモリブロック
１１〜１４、冗長メモリブロック１０及びその他の半導
体記憶装置の回路のテストを行う。
【０００９】又、この種の他の半導体記憶装置の一例が
特開平３−１０４０９７号公報に記載されている。この
半導体記憶装置は、冗長回路が複数個あるときに、１つ
の冗長回路に欠陥がある場合には、プログラム後であっ
ても、該１つの冗長回路を使用禁止状態にすることがで
きるというものである。
特開平３−１０４０９７号公報に記載されている。この
半導体記憶装置は、冗長回路が複数個あるときに、１つ
の冗長回路に欠陥がある場合には、プログラム後であっ
ても、該１つの冗長回路を使用禁止状態にすることがで
きるというものである。
【００１０】
【発明が解決しようとする課題】しかしながら冗長メモ
リブロックを設ける方式は、メモリブロック内のごく一
部、例えば１つのメモリセルが不良であっただけでも、
救済のためそのブロックを置き換えることになる。その
ためブロック内の他のメモリセルは正常動作するのにも
かかわらず、使用することはなく、メモリ使用効率が低
いという欠点がある。
リブロックを設ける方式は、メモリブロック内のごく一
部、例えば１つのメモリセルが不良であっただけでも、
救済のためそのブロックを置き換えることになる。その
ためブロック内の他のメモリセルは正常動作するのにも
かかわらず、使用することはなく、メモリ使用効率が低
いという欠点がある。
【００１１】また、テストＲＯＭを設けることは面積増
大を招く上、テストＲＯＭ内に不良メモリが存在した場
合救済する手段はない、という欠点もある。
大を招く上、テストＲＯＭ内に不良メモリが存在した場
合救済する手段はない、という欠点もある。
【００１２】一方、特開平３−１０４０９７号公報記載
の半導体記憶装置にもこの欠点を解消する手段は記載さ
れていない。
の半導体記憶装置にもこの欠点を解消する手段は記載さ
れていない。
【００１３】そこで本発明の目的は、メモリ使用効率を
高め、かつメモリ占有面積の増大を抑えることができる
半導体記憶装置を提供することにある。
高め、かつメモリ占有面積の増大を抑えることができる
半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に本発明は、主メモリブロックと、冗長メモリブロック
と、この冗長メモリブロック内の一定の領域に書込まれ
た特定プログラムと、この特定プログラムのアドレスを
保持するアドレス保持手段と、前記主メモリブロック内
に不良メモリセルが存在するとき、その主メモリブロッ
クを前記冗長メモリブロックと置換し、かつ前記特定プ
ログラムを前記不良メモリセルが存在しない前記主メモ
リブロック内の他の領域へ移動させる制御手段とを含む
ことを特徴とする。
に本発明は、主メモリブロックと、冗長メモリブロック
と、この冗長メモリブロック内の一定の領域に書込まれ
た特定プログラムと、この特定プログラムのアドレスを
保持するアドレス保持手段と、前記主メモリブロック内
に不良メモリセルが存在するとき、その主メモリブロッ
クを前記冗長メモリブロックと置換し、かつ前記特定プ
ログラムを前記不良メモリセルが存在しない前記主メモ
リブロック内の他の領域へ移動させる制御手段とを含む
ことを特徴とする。
【００１５】本発明によれば、特定プログラムを冗長メ
モリブロック内に格納したため、メモリ占有面積の増大
を抑えることができる。又、特定プログラムを不良メモ
リセルが存在しない主メモリブロック内の他の領域へ移
動させるため、メモリ使用効率を高めることができる。
モリブロック内に格納したため、メモリ占有面積の増大
を抑えることができる。又、特定プログラムを不良メモ
リセルが存在しない主メモリブロック内の他の領域へ移
動させるため、メモリ使用効率を高めることができる。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。図１は本発明に係
る半導体記憶装置の最良の実施の形態の構成図である。
なお、従来例（図６）と同様の構成部分については同一
番号を付し、その説明を省略する。
て添付図面を参照しながら説明する。図１は本発明に係
る半導体記憶装置の最良の実施の形態の構成図である。
なお、従来例（図６）と同様の構成部分については同一
番号を付し、その説明を省略する。
【００１７】半導体記憶装置は、主メモリブロック１〜
４と、冗長メモリブロック０と、テストＲＯＭ１５と、
テストＲＯＭ１５に格納されたテストプログラム（以
下、特定プログラムという）のアドレスを保持するアド
レス記憶部６と、これらを制御する制御部５とからな
る。
４と、冗長メモリブロック０と、テストＲＯＭ１５と、
テストＲＯＭ１５に格納されたテストプログラム（以
下、特定プログラムという）のアドレスを保持するアド
レス記憶部６と、これらを制御する制御部５とからな
る。
【００１８】これらのメモリブロック１〜４，０は、本
実施の形態では不揮発性メモリで構成している。
実施の形態では不揮発性メモリで構成している。
【００１９】テストＲＯＭ１５の特定プログラムの内容
は、チップ作製後に外部から書き込むが、不揮発性メモ
リ構成されているため後から自由に内容変更が可能であ
るという利点も有する。特定プログラムのメモリサイズ
は主メモリブロック０，１，２，３，４どれよりも小さ
いものとする。
は、チップ作製後に外部から書き込むが、不揮発性メモ
リ構成されているため後から自由に内容変更が可能であ
るという利点も有する。特定プログラムのメモリサイズ
は主メモリブロック０，１，２，３，４どれよりも小さ
いものとする。
【００２０】主メモリブロック１，２，３，４どれにも
不良メモリセルが存在しない時、冗長メモリブロック０
と主メモリブロック１，２，３，４の置き換えは行われ
ない。この時、特定プログラムは冗長メモリブロック０
内におかれ、そのアドレスはアドレス記憶部６が保持し
ている。
不良メモリセルが存在しない時、冗長メモリブロック０
と主メモリブロック１，２，３，４の置き換えは行われ
ない。この時、特定プログラムは冗長メモリブロック０
内におかれ、そのアドレスはアドレス記憶部６が保持し
ている。
【００２１】次に、テストＲＯＭ１５中に不良メモリセ
ルが存在する場合について説明する。図２はテストＲＯ
Ｍ１５中に不良メモリセルが存在する場合の半導体記憶
装置の構成図である。
ルが存在する場合について説明する。図２はテストＲＯ
Ｍ１５中に不良メモリセルが存在する場合の半導体記憶
装置の構成図である。
【００２２】同図に示すように、テストＲＯＭ１５に不
良メモリセル７が存在する時、冗長メモリブロック０内
に正常動作するメモリ領域がテストＲＯＭ１５のメモリ
サイズ以上であれば、特定プログラムのアドレスを不良
メモリセル７を含まないアドレスに変更すれば良い。
良メモリセル７が存在する時、冗長メモリブロック０内
に正常動作するメモリ領域がテストＲＯＭ１５のメモリ
サイズ以上であれば、特定プログラムのアドレスを不良
メモリセル７を含まないアドレスに変更すれば良い。
【００２３】変更後のアドレスはアドレス記憶部６が保
持するように設定する。ここで保持するアドレスは特定
プログラムの場所を一意に決定できるものであれば良
く、例えば先頭アドレスのみで良い。
持するように設定する。ここで保持するアドレスは特定
プログラムの場所を一意に決定できるものであれば良
く、例えば先頭アドレスのみで良い。
【００２４】図４はテストＲＯＭ１５中に不良メモリセ
ルが存在する場合の制御部の動作を示すフローチャート
である。
ルが存在する場合の制御部の動作を示すフローチャート
である。
【００２５】制御部５は、まずテストＲＯＭ１５に不良
メモリセルが存在するか否かを調べる（Ｓ１）。そし
て、不良メモリセルが存在する場合は、特定プログラム
のアドレスを冗長メモリブロック０内の不良メモリセル
７が存在しないアドレスに変更する（Ｓ２）。これで動
作は終了する。
メモリセルが存在するか否かを調べる（Ｓ１）。そし
て、不良メモリセルが存在する場合は、特定プログラム
のアドレスを冗長メモリブロック０内の不良メモリセル
７が存在しないアドレスに変更する（Ｓ２）。これで動
作は終了する。
【００２６】一方、Ｓ１にて不良メモリセルが存在しな
い場合は不良メモリが検出されるまで待機する。
い場合は不良メモリが検出されるまで待機する。
【００２７】次に、主メモリブロック１〜４内に不良メ
モリセルが存在する場合について説明する。図３は主メ
モリブロック１〜４内に不良メモリセルが存在する場合
の半導体記憶装置の構成図である。
モリセルが存在する場合について説明する。図３は主メ
モリブロック１〜４内に不良メモリセルが存在する場合
の半導体記憶装置の構成図である。
【００２８】例えば、メモリブロック２内に不良メモリ
セル８，９が存在するとする。ここに正常動作するメモ
リサイズはテストＲＯＭ１５のサイズ以上であることが
条件である。この場合、冗長ブロック０を、メモリブロ
ック２と置き換えを行う。この操作は、一般に使用され
ている、ブロック切替え方式と全く同一である。
セル８，９が存在するとする。ここに正常動作するメモ
リサイズはテストＲＯＭ１５のサイズ以上であることが
条件である。この場合、冗長ブロック０を、メモリブロ
ック２と置き換えを行う。この操作は、一般に使用され
ている、ブロック切替え方式と全く同一である。
【００２９】次に、メモリブロック２内の不良メモリセ
ル８，９のアドレスを調べ、そのアドレスの含まれてい
ない領域に特定プログラムを移動する。特定プログラム
のアドレスはアドレス記憶部６に保持させる。以上の方
法により従来使用できなかったメモリブロック２内のメ
モリ領域をテストＲＯＭとして有効に活用ができる。
ル８，９のアドレスを調べ、そのアドレスの含まれてい
ない領域に特定プログラムを移動する。特定プログラム
のアドレスはアドレス記憶部６に保持させる。以上の方
法により従来使用できなかったメモリブロック２内のメ
モリ領域をテストＲＯＭとして有効に活用ができる。
【００３０】図５は主メモリブロック１〜４内に不良メ
モリセルが存在する場合の制御部５の動作を示すフロー
チャートである。
モリセルが存在する場合の制御部５の動作を示すフロー
チャートである。
【００３１】制御部５は、まず主メモリブロック１〜４
内に不良メモリセルが存在するか否かを調べる（Ｓ１
１）。そして、主メモリブロック２に不良メモリセルが
存在する場合は、不良メモリブロック２を冗長メモリブ
ロック０と置き換える（Ｓ１２）。次に、不良メモリブ
ロック２内の不良メモリセル８，９の含まれない領域に
特定プログラムを移動する（Ｓ１３）。これで動作は終
了する。
内に不良メモリセルが存在するか否かを調べる（Ｓ１
１）。そして、主メモリブロック２に不良メモリセルが
存在する場合は、不良メモリブロック２を冗長メモリブ
ロック０と置き換える（Ｓ１２）。次に、不良メモリブ
ロック２内の不良メモリセル８，９の含まれない領域に
特定プログラムを移動する（Ｓ１３）。これで動作は終
了する。
【００３２】一方、Ｓ１１にて不良メモリセルが存在し
ない場合は不良メモリが検出されるまで待機する。
ない場合は不良メモリが検出されるまで待機する。
【００３３】
【発明の効果】本発明によれば、特定プログラムを冗長
メモリブロック内に格納したため、メモリ占有面積の増
大を抑えることができる。又、特定プログラムを不良メ
モリセルが存在しない主メモリブロック内の他の領域へ
移動させるため、メモリ使用効率を高めることができ
る。
メモリブロック内に格納したため、メモリ占有面積の増
大を抑えることができる。又、特定プログラムを不良メ
モリセルが存在しない主メモリブロック内の他の領域へ
移動させるため、メモリ使用効率を高めることができ
る。
【図１】本発明に係る本発明に係る半導体記憶装置の最
良の実施の形態の構成図である。
良の実施の形態の構成図である。
【図２】テストＲＯＭ中に不良メモリセルが存在する場
合の半導体記憶装置の構成図である。
合の半導体記憶装置の構成図である。
【図３】主メモリブロック内に不良メモリセルが存在す
る場合の半導体記憶装置の構成図である。
る場合の半導体記憶装置の構成図である。
【図４】テストＲＯＭ中に不良メモリセルが存在する場
合の制御部の動作を示すフローチャートである。
合の制御部の動作を示すフローチャートである。
【図５】主メモリブロック内に不良メモリセルが存在す
る場合の制御部の動作を示すフローチャートである。
る場合の制御部の動作を示すフローチャートである。
【図６】従来の半導体記憶装置の構成図である。
０ 冗長メモリブロック １〜４ 主メモリブロック ５ 制御部 ６ アドレス記憶部 １５ テストＲＯＭ
Claims (4)
- 【請求項１】 主メモリブロックと、冗長メモリブロッ
クと、この冗長メモリブロック内の一定の領域に書込ま
れた特定プログラムと、この特定プログラムのアドレス
を保持するアドレス保持手段と、前記主メモリブロック
内に不良メモリセルが存在するとき、その主メモリブロ
ックを前記冗長メモリブロックと置換し、かつ前記特定
プログラムを前記不良メモリセルが存在しない前記主メ
モリブロック内の他の領域へ移動させる制御手段とを含
むことを特徴とする半導体記憶装置。 - 【請求項２】 前記制御手段は、前記冗長メモリブロッ
クの前記特定プログラムが書込まれた領域に不良メモリ
セルが存在するとき、前記特定プログラムを前記不良メ
モリセルが存在しない前記冗長メモリブロック内の他の
領域へ移動させることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】 前記特定プログラムは、少なくとも前記
主及び冗長メモリブロックのテストを行うテストプログ
ラムであることを特徴とする請求項１又は２記載の半導
体記憶装置。 - 【請求項４】 前記主及び冗長メモリブロックは不揮発
性メモリで構成されることを特徴とする請求項１〜３い
ずれかに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22287397A JP3244031B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体記憶装置 |
| EP98115021A EP0898285A1 (en) | 1997-08-20 | 1998-08-10 | Memory block replacement system and replacement method for a semiconductor memory |
| KR1019980033451A KR100311757B1 (ko) | 1997-08-20 | 1998-08-18 | 반도체메모리용메모리블록치환시스템및치환방법 |
| US09/137,240 US5953268A (en) | 1997-08-20 | 1998-08-20 | Memory block replacement system and replacement method for a semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22287397A JP3244031B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1166884A JPH1166884A (ja) | 1999-03-09 |
| JP3244031B2 true JP3244031B2 (ja) | 2002-01-07 |
Family
ID=16789234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22287397A Expired - Fee Related JP3244031B2 (ja) | 1997-08-20 | 1997-08-20 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5953268A (ja) |
| EP (1) | EP0898285A1 (ja) |
| JP (1) | JP3244031B2 (ja) |
| KR (1) | KR100311757B1 (ja) |
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| US8769361B2 (en) * | 2003-10-07 | 2014-07-01 | Advantest (Singapore) Pte Ltd | Cost estimation for device testing |
| KR100791838B1 (ko) | 2006-10-18 | 2008-01-07 | 삼성전자주식회사 | 스마트 카드 및 스마트 카드의 테스트 방법 |
| KR102492033B1 (ko) * | 2018-03-26 | 2023-01-26 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이를 포함하는 메모리 시스템 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278992A (ja) * | 1985-06-04 | 1986-12-09 | Toppan Moore Co Ltd | 故障検査機能を備えたｉｃカ−ド |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| JP3122201B2 (ja) * | 1991-11-30 | 2001-01-09 | 株式会社東芝 | メモリカード装置 |
| KR0121800B1 (ko) * | 1992-05-08 | 1997-11-22 | 사또오 후미오 | 메모리 카드장치 |
| US5548225A (en) * | 1994-05-26 | 1996-08-20 | Texas Instruments Incorportated | Block specific spare circuit |
| KR960016807B1 (ko) * | 1994-06-30 | 1996-12-21 | 삼성전자 주식회사 | 반도체 메모리 장치의 리던던시 회로 |
| JP3274332B2 (ja) * | 1995-11-29 | 2002-04-15 | 株式会社東芝 | コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 |
-
1997
- 1997-08-20 JP JP22287397A patent/JP3244031B2/ja not_active Expired - Fee Related
-
1998
- 1998-08-10 EP EP98115021A patent/EP0898285A1/en not_active Withdrawn
- 1998-08-18 KR KR1019980033451A patent/KR100311757B1/ko not_active IP Right Cessation
- 1998-08-20 US US09/137,240 patent/US5953268A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5953268A (en) | 1999-09-14 |
| JPH1166884A (ja) | 1999-03-09 |
| KR100311757B1 (ko) | 2001-11-15 |
| KR19990023675A (ko) | 1999-03-25 |
| EP0898285A1 (en) | 1999-02-24 |
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