JP2003324155A - 半導体集積回路装置及びそのテスト方法 - Google Patents

半導体集積回路装置及びそのテスト方法

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JP2003324155A
JP2003324155A JP2002129071A JP2002129071A JP2003324155A JP 2003324155 A JP2003324155 A JP 2003324155A JP 2002129071 A JP2002129071 A JP 2002129071A JP 2002129071 A JP2002129071 A JP 2002129071A JP 2003324155 A JP2003324155 A JP 2003324155A
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test
memory
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defective
memory cell
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Yukie Kuroda
幸枝 黒田
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 リアルタイムテストなどの利点を維持しなが
ら、テスト機能に係る構成を簡略化して回路規模を縮小
することができる半導体集積回路装置を提供する。 【解決手段】 テスト対象のＤＲＡＭメモリアレイ２ａ
と、動作モードがテストモードに設定されると、ＤＲＡ
Ｍメモリアレイ２ａに対してテストデータの書き込み・
読み出しを実施するＡＬＰＧ４と、ＡＬＰＧ４によるデ
ータ書き込み・読み出し時にメモリセルに保持されたデ
ータを読み出して、ＤＲＡＭメモリアレイ２ａ内の不良
部分の位置判定及び当該不良部分を置換すべき冗長構成
部を解析するＣＰＵ６と、ＣＰＵ６のテストモードにお
ける上記動作の実行コード、不良判定結果、及び解析結
果を格納するＣＰＵ用ＳＲＡＭ７とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はシステムＬＳＩな
どの半導体集積回路装置に係り、特に中央処理装置ＣＰ
Ｕによる処理にて内蔵したダイナミック型ＲＡＭ（ＤＲ
ＡＭ）などの半導体記憶装置の不良救済解析を行う半導
体集積回路装置及びそのテスト方法に関するものであ
る。
【０００２】
【従来の技術】図９はＤＲＡＭのＢＩＳＴ（Ｂｕｉｌｔ
−ｉｎ Ｓｅｌｆ Ｔｅｓｔ）回路を有する従来の半導
体集積回路装置の概略的な構成を示す図であり、図１０
は図９中のＢＩＳＴ回路によるＤＲＡＭの不良救済解析
を実施する構成を示す図である。図において、１００は
半導体集積回路装置であって、ＤＲＡＭコア１０１、Ｂ
ＩＳＴ回路１０４や論理回路部１０７などを１のチップ
内に備えて構成される。１０１はＤＲＡＭコアで、ワー
ド線とビット線との格子点上にメモリセルを配置してな
るＤＲＡＭメモリアレイ、当該ＤＲＡＭメモリアレイ上
のメモリセルを選択するカラム・ロウデコーダ、ワード
ドライバやビット線選択回路、メモリセルからの読み出
しデータを増幅して出力するセンスアンプなどを含んで
構成される。また、ＤＲＡＭコア１０１は、ＤＲＡＭメ
モリアレイ内に存在する不良メモリセルを救済するため
のスペアロウ及びスペアロウデコーダと、スペアカラム
及びスペアカラムデコーダとを含むものとする。
【０００３】１０２はＡＬＰＧ用メモリであって、テス
トベクタ及びこれを適宜利用してＤＲＡＭメモリアレイ
に対するテストを実行するアクセスパターンプログラム
を格納する。ここで、テストベクタは、入力ベクトルと
期待される出力ベクトル（期待値）とをテストプログラ
ム言語で記述したプログラムである。また、アクセスパ
ターンプログラム（メインプログラム）は、テスト時に
おけるテスト機能に係る各構成部の動作制御手順を記述
したプログラムである。このアクセスパターンプログラ
ムをＡＬＰＧ１０３が実行することで、テスト仕様に応
じた入力信号列とその期待される応答出力信号列（期待
値データ）とからなるテストパターンとしてテストベク
タが利用される。また、これらテストパターンとアクセ
スパターンプログラムとから、テストプログラムが構成
される。
【０００４】１０３はＤＲＡＭテストのためのアドレ
ス、データを演算回路を用いて発生するＡＬＰＧ（ＡＬ
ｇｏｌｉｓｍｉｃ Ｐａｔｔｅｒｎ Ｇｅｎｅｒａｔｏ
ｒ）で、テストプログラムを実行して所定のビットパタ
ーンを有するテストパターンデータを生成しＤＲＡＭコ
ア１０１内のメモリセルへの書き込みを実行する。１０
４はＢＩＳＴ回路であって、ＡＬＰＧ用メモリ１０２、
ＡＬＰＧ１０３、不良救済解析器１０５、及び不良解析
用メモリ１０６から構成される。１０５は不良救済解析
器で、ＡＬＰＧ１０３によってＤＲＡＭメモリセルアレ
イに書き込まれたテストパターンデータが正常に読み出
されるか否かを判定し不良メモリセルに関する情報の圧
縮情報ＲＤを生成する。また、不良救済解析器１０５
は、ＤＲＡＭの出力データと期待値を論理比較する比較
器や不良情報を圧縮するテスト出力圧縮器などから構成
される。ここで、テスト出力圧縮器としては、テスト仕
様に応じたハードウェアが用いられ、一般的にカウンタ
やＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉ
ｆｔ Ｒｅｇｉｓｔｅｒ）などから構成される。
【０００５】１０６はＤＲＡＭの全メモリ領域について
のテスト結果として得られた不良メモリセルに関する圧
縮情報を格納する不良解析用メモリであって、随時デー
タの書き込み・読み出し可能なＳＲＡＭが用いられる。
１０７は半導体集積回路装置１００の論理演算処理を実
行する論理回路部で、ＣＰＵ１０８やＳＲＡＭ１０９、
動作モードの決定やＣＰＵ１０８からの命令コードを記
憶する制御レジスタなどから構成される。１０８はＣＰ
Ｕ、１０９はＣＰＵ用のＳＲＡＭであって、ＣＰＵ１０
８による通常のユーザプログラムの実行コードを一時記
憶する。１１０は書き込み回路であって、ＬＳＩテスタ
などの外部テスト装置からアクセスパターンプログラム
を読み込みＡＬＰＧ用メモリ１０２に格納する。１１１
は不良救済時にレーザトリミングされるＬＴ−ヒューズ
である。
【０００６】次に動作について説明する。先ず、各種の
テストモードに対応した複数のテストベクタを記憶する
ＡＬＰＧ用メモリ１０２に対して、書き込み回路１１０
を介してＬＳＩテスタなどの外部テスト装置からテスト
仕様に応じたアクセスパターンプログラムを格納する。
このあと、ＢＩＳＴ回路１０４内の不図示の制御レジス
タの所定のビットにテスト開始を表す論理値が書き込ま
れると、ＡＬＰＧ１０３は、ＡＬＰＧ用メモリ１０２か
らテストプログラムを読み出して、これらに応じたアク
セスタイミング及びテストパターンデータを発生しＤＲ
ＡＭメモリアレイへのアクセスを開始する。ここでは、
例えばＡＬＰＧ１０３がＤＲＡＭメモリセルアレイの１
のメモリセルに対してライト・リードアクセスを複数回
繰り返すものとする。
【０００７】具体的には、ライトアクセスにおいて、Ａ
ＬＰＧ１０３が、アクセスパターンプログラムに記述さ
れたアクセスタイミングに沿ってデータ書き込み対象の
メモリセルのアドレスを特定するアドレス信号を生成
し、ＤＲＡＭコア１０１内のカラム・ロウデコーダに送
出する。カラム・ロウデコーダは、ＡＬＰＧ１０３から
のアドレス信号を解読し、ＤＲＡＭメモリアレイ上のア
ドレス情報に変換する。このアドレス情報は、ワードド
ライバやビット線選択回路に送出されて、データ書き込
み対象のメモリセルが選択される。このようにして選択
された各メモリセルに対して、ＡＬＰＧ１０３がテスト
パターンデータを書き込む。一方、リードアクセスで
は、上記と同様に対象メモリセルの選択を行い、ＡＬＰ
Ｇ１０３がデータ読み出しを行う。
【０００８】続いて、１のメモリセルに対する複数回の
アクセスが完了すると、不良救済解析器１０５は、ＡＬ
ＰＧ１０３からのアドレス信号により特定されるメモリ
セルの記憶データを検出し、当該メモリセルからの出力
データとして入力する。このとき、不良救済解析器１０
５は、ＡＬＰＧ１０３から入力した期待値データと当該
出力データとを論理比較する。
【０００９】ここで、両者が一致せず、当該メモリセル
に何らかの欠陥があると判定されると、不良救済解析器
１０５は、当該不良メモリセルに関する情報を元にし
て、ＤＲＡＭメモリアレイ内で上記不良メモリセルを効
率よく救済するロウ又はカラムを決定する置換アドレス
の組（冗長救済解）を求める。ここで、不良メモリセル
に関する情報（以下、不良情報と称する）とは、不良メ
モリセルのＤＲＡＭメモリアレイ上でのアドレス位置を
特定するアドレス情報やその不良状態を表す指標などで
ある。不良状態を表す指標としては、例えば複数回のア
クセスにて全てがＨレベルで一致しているか、Ｌレベル
で一致しているか、これらが混ざっているか（ハイイン
ピーダンス）を示すビットデータが考えられる。
【００１０】当該不良メモリセルについて求めた冗長救
済解に基づいて、不良救済解析器１０５は、上記不良情
報を救済単位に圧縮した圧縮情報を生成する。例えば、
当該ＤＲＡＭメモリアレイが不良メモリセルを含むビッ
トライン単位で冗長救済を行う構成を有していれば、同
一ライン上でアドレスが異なる複数のメモリセルに関す
る不良情報を１つのデータに置き換えることによってデ
ータ圧縮される。このようにして得られた圧縮情報は、
当該リードアクセスにおける一連の動作として不良解析
用メモリ１０６に格納される。
【００１１】このあと、不良救済解析器１０５は、テス
ト対象のＤＲＡＭメモリアレイの全てのメモリセルにつ
いてテストを実行し、発見された不良情報を圧縮情報と
して不良解析用メモリ１０６に逐次格納する。
【００１２】テスト対象のＤＲＡＭメモリアレイの全て
のメモリセルについてのテストが完了すると、ＢＩＳＴ
回路１０４内の不図示の制御レジスタの上記所定ビット
にテスト終了を表す論理値が書き込まれ、テスト処理が
終了する。続いて、不良救済解析器１０５は、論理回路
部１０７内のＣＰＵ１０８に不良解析用メモリ１０６に
蓄積された圧縮情報を解析させ、ＬＴ−ヒューズ１１１
のうちからレーザトリミングすべき箇所を指定する救済
コードを求める。当該救済コードをＬＳＩテスタなどの
外部テスト装置によって読み出し、実際の不良救済が実
施される。
【００１３】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、テストにのみ
使用される不良解析用メモリ１０６や不良救済解析器１
０５などの存在によって不可避的に回路規模が増大する
という課題があった。
【００１４】例えば、不良救済解析器１０５は、ＤＲＡ
Ｍメモリアレイの内部アドレスに対応したアドレスに対
して、当該アドレスに対応するメモリセルの不良情報を
逐一記憶することになる。これは、ＤＲＡＭメモリアレ
イの内部の不良情報を不良解析用メモリ１０６上に再現
させることに相当する。このため、不良解析用メモリ１
０６は、不良情報の個数にかかわらず、テスト対象のＤ
ＲＡＭメモリアレイについて取得しなければならないア
ドレスに応じた記憶容量が必要となる。つまり、１の半
導体集積回路装置内にほぼ同一な記憶容量の内蔵メモリ
が存在することになる。
【００１５】この発明は上記のような課題を解決するた
めになされたもので、ＣＰＵによるソフトウェア処理で
半導体記憶装置の不良救済解析を行うことで、リアルタ
イムテストなどの利点を維持しながら、テスト機能に係
る構成を簡略化して回路規模を縮小することができる半
導体集積回路装置及びそのテスト方法を得ることを目的
とする。
【００１６】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、複数のメモリセルからなり、不良部分を
置換して救済する冗長構成部を有する半導体記憶装置
と、動作モードがテストモードに設定されると、半導体
記憶装置内のメモリセルに対してテストデータの書き込
み・読み出しを実施するテストアクセス部と、テストア
クセス部によるデータ書き込み・読み出し時にメモリセ
ルに保持されたデータを再び読み出して、半導体記憶装
置内の不良部分の位置判定及び当該不良部分を置換すべ
き冗長構成部を解析する中央処理装置と、中央処理装置
のテストモードにおける動作の実行コード、不良判定結
果、及び解析結果を格納する記憶部とを備えるものであ
る。
【００１７】この発明に係る半導体集積回路装置は、テ
ストアクセス部によるデータ書き込み・読み出し時にメ
モリセルに保持されたデータとその期待値との比較を行
う比較回路部と、冗長構成部の置換単位に対応するメモ
リブロックごとに不良の有無が設定される不良判定フラ
グとを備え、中央処理装置が、比較回路部による比較結
果が一致せず不良判定フラグにおいて不良有りと設定さ
れたメモリブロック内のメモリセルに対してのみデータ
の読み出しを再び行い、当該メモリブロック内の不良部
分の位置判定及び当該不良部分を置換すべき冗長構成部
を解析するものである。
【００１８】この発明に係る半導体集積回路装置は、半
導体記憶装置が行列状にそれぞれ配置させたビット線及
びワード線とこれらの格子点上に配置した複数のメモリ
セルとからなり、テストアクセス部によるメモリセルに
対するデータ書き込み・読み出し時に、不良部分が所定
数以上存在したビット線及び／又はワード線を特定する
情報が設定される救済ラインフラグを備え、中央処理装
置が、救済ラインフラグに設定されたビット線及び／又
はワード線を置換すべき冗長構成部の解析を優先的に実
行し、当該ビット線及び／又はワード線についての不良
部分の位置判定を行わないものである。
【００１９】この発明に係る半導体集積回路装置のテス
ト方法は、複数のメモリセルからなり、不良部分を置換
して救済する冗長構成部を有する半導体記憶装置と、動
作モードがテストモードに設定されると、半導体記憶装
置内のメモリセルに対してテストデータの書き込み・読
み出しを行うテストアクセス部とを備えた半導体集積回
路装置のテスト方法において、中央処理装置の実行コー
ドを格納する記憶部に、テストモードにおける動作の実
行コードを格納しておき、当該テストモードにおける実
行コードに従って、中央処理装置が、テストアクセス部
によるデータ書き込み・読み出し時にメモリセルに保持
されたデータを再び読み出して半導体記憶装置内の不良
部分の位置判定を実行する不良判定ステップと、中央処
理装置が、不良判定ステップにて求められた不良部分を
置換すべき冗長構成部を解析し、当該解析結果及び不良
部分の位置判定結果を記憶部に格納する救済解析ステッ
プとを備えるものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による半
導体集積回路装置の概略的な構成を示す図である。図に
おいて、１は実施の形態１による半導体集積回路装置で
あって、ＤＲＡＭコア２、ＡＬＰＧ用メモリ３、ＡＬＰ
Ｇ４や論理回路部５などを１のチップ内に備えて構成さ
れる。２はＤＲＡＭコア（半導体記憶装置）で、ワード
線とビット線との格子点上にメモリセルを配置してなる
ＤＲＡＭメモリアレイ、当該ＤＲＡＭメモリアレイ上の
メモリセルを選択するカラム・ロウデコーダ、ワードド
ライバやビット線選択回路、メモリセルからの読み出し
データを増幅して出力するセンスアンプなどを含んで構
成される。また、ＤＲＡＭコア２は、ＤＲＡＭメモリア
レイ内に存在する不良メモリセルを救済するためのスペ
アロウ及びスペアロウデコーダと、スペアカラム及びス
ペアカラムデコーダとを含むものとする。
【００２１】３はＡＬＰＧ４の実行コード（いわゆるマ
シン語コード）の格納領域であるＡＬＰＧ用メモリであ
って、テストベクタ及びこれを適宜利用してＤＲＡＭメ
モリアレイに対するテストを実行するアクセスパターン
プログラムを格納する。ここで、テストベクタは、入力
ベクトルと期待される出力ベクトル（期待値）とをテス
トプログラム言語で記述したプログラムである。また、
アクセスパターンプログラム（メインプログラム）は、
テスト時におけるテスト機能に係る各構成部の動作制御
手順を記述したプログラムである。このアクセスパター
ンプログラムをＡＬＰＧ４が実行することで、テスト仕
様に応じた入力信号列とその期待される応答出力信号列
（期待値データ）とからなるテストパターンとしてテス
トベクタが利用される。また、これらテストパターンと
アクセスパターンプログラムとから、テストプログラム
が構成される。
【００２２】４はＤＲＡＭテストのためのアドレス、デ
ータを演算回路を用いて発生するＡＬＰＧ（テストアク
セス部）で、テストプログラムを実行して所定のビット
パターンを有するテストパターンデータを生成しＤＲＡ
Ｍコア２内のメモリセルへの書き込みを実行する。５は
半導体集積回路装置１の論理演算処理を実行する論理回
路部で、ＣＰＵ６やＳＲＡＭ７、動作モードの決定やＣ
ＰＵ６からの命令コードを記憶する制御レジスタ、圧縮
時のアドレス情報を求めるセレクタなどから構成され
る。６はＣＰＵ（中央処理装置）であって、通常モード
では不図示のＲＯＭなどに格納したユーザプログラムを
実行すると共に、テストモードに設定されるとＤＲＡＭ
の不良救済解析を実施する。
【００２３】７はＣＰＵ用のＳＲＡＭ（記憶部）で、Ｃ
ＰＵ６による通常のユーザプログラムの実行コードを一
時記憶すると共に、テストプログラムや救済解析用プロ
グラム、及び、この不良救済解析により得られた不良情
報の圧縮情報や救済コードを格納する。８は書き込み回
路であって、ＬＳＩテスタなどの外部テスト装置からテ
ストプログラムを読み込みＡＬＰＧ用メモリ３及びＳＲ
ＡＭ７に格納する。９は不良救済時にレーザトリミング
されるＬＴ−ヒューズである。
【００２４】図２は図１中の半導体集積回路装置のＤＲ
ＡＭの不良救済解析を実施する構成を示す図である。図
において、２ａはＤＲＡＭコア２を構成するＤＲＡＭメ
モリアレイ（半導体記憶装置）であって、ＴＩＣ１０を
介してテストモード時におけるデータ書き込み・読み出
しが行われる。７ａはＳＲＡＭ７のメモリ領域に設けた
プログラムメモリ領域で、ＣＰＵ６によるプログラムの
実行コードを一時記憶すると共に、書き込み回路８から
入力したテストプログラムや救済解析用プログラムを格
納する。７ｂはＳＲＡＭ７のメモリ領域に設けたＥＳメ
モリ領域（エラーストレージメモリ領域）で、ＣＰＵ６
によるＤＲＡＭテストによって得られた不良情報を格納
する。７ｃはＳＲＡＭ７のメモリ領域に設けたＲＣメモ
リ領域（救済コードメモリ領域）であって、不良情報を
元にしてＣＰＵ６が求めた救済コードを格納する。
【００２５】１０はＴＩＣ（Ｔｅｓｔ−Ｉｎｔｅｒｆａ
ｃｅ−Ｃｉｒｃｕｉｔ）で、論理回路部５によるテスト
回路とテスト対象のＤＲＡＭメモリアレイ２ａとのデー
タ入出力を中継する。１１は制御レジスタで、半導体集
積回路装置１の動作モードの決定やＣＰＵ６からの命令
コードを記憶する。１２はＣＰＵ６によるプログラムの
実行により得られたデータを一時記憶するバッファメモ
リである。なお、図１と同一構成要素には同一符号を付
して重複する説明を省略する。
【００２６】次に動作について説明する。図３は図１中
の半導体集積回路装置による動作を示すフロー図であ
り、この図に沿ってＤＲＡＭの不良救済解析動作を説明
する。先ず、書き込み回路８は、ＬＳＩテスタなどの外
部テスト装置からテスト仕様に応じたテストプログラム
などのテストに必要な情報を入力する。このあと、書き
込み回路８は、入力したテストプログラムを、ＡＬＰＧ
４及びＣＰＵ６の実行コードとして、ＡＬＰＧ用メモリ
３及びＳＲＡＭ７内のプログラムメモリ領域７ａにそれ
ぞれ設定する。また、この設定動作は、上記外部テスト
装置のデータ設定速度に応じて実施される。
【００２７】次に、ＣＰＵ６は、外部からテスト開始要
求を受けると、当該要求に応じたテスト仕様のアクセス
パターンプログラム及びテストベクタを指定する論理
値、及び、テストの開始を指示する論理値を、制御レジ
スタ１１の所定のビットに設定する。これにより、ＡＬ
ＰＧ４は、上記仕様に応じたテストプログラムをＡＬＰ
Ｇ用メモリ３から読み出して実行し、これらに応じたア
クセスタイミング及びテストパターンデータを発生して
ＤＲＡＭメモリアレイ２ａに対するアクセスを実行する
（ステップＳＴ１）。ここでは、例えばＡＬＰＧ４がＤ
ＲＡＭメモリセルアレイの１のメモリセルに対してライ
ト・リードアクセスを複数回繰り返すものとする。
【００２８】具体的には、ライトアクセスにおいて、Ａ
ＬＰＧ４が、アクセスパターンプログラムに記述された
ライトアクセスタイミングに沿ってデータ書き込み対象
のメモリセルのアドレスを特定するアドレス信号を生成
し、ＤＲＡＭコア２内のカラム・ロウデコーダに送出す
る。カラム・ロウデコーダは、ＡＬＰＧ４からのアドレ
ス信号を解読し、ＤＲＡＭメモリアレイ上のアドレス情
報に変換する。このアドレス情報は、ワードドライバや
ビット線選択回路に送出されて、データ書き込み対象の
メモリセルが選択される。このようにして選択された各
メモリセルに対して、ＡＬＰＧ４がテストパターンデー
タを書き込む。一方、リードアクセスでは、上記と同様
に対象メモリセルの選択を行い、ＡＬＰＧ４がデータ読
み出しを行う。
【００２９】このとき、ＤＲＡＭメモリセルに不良があ
ると、ＡＬＰＧ４のアクセスによって、当該ＤＲＡＭメ
モリセルに不良データが書き込まれる。つまり、ＤＲＡ
Ｍメモリセルは、ＡＬＰＧ４によるアクセスが行われた
後においても不良データを保持する。例えば、ＡＬＰＧ
４によるライトアクセスで任意のＤＲＡＭメモリセルの
電荷がＨレベルとされたとき、当該メモリセルに不具合
があって、リーク電流が規定値以上に流れて電位降下が
生じてしまった場合を考える。
【００３０】ここで、ＡＬＰＧ４がデータ読み出しのた
めにワード線をＨレベルにすると、当該メモリセルのＭ
ＯＳトランジスタは導通状態となる。このとき、ビット
ラインの寄生容量によって、当該メモリセルが保持する
電位がさらに降下する。この状態で、当該メモリセルの
記憶データとして、ビットラインの電荷をセンスアンプ
を介して読み出すと、その判定値が逆相になってしま
う。つまり、ＡＬＰＧ４からのリードアクセスによっ
て、当該メモリセルの記憶内容がＬレベルのデータとし
て読み出される。
【００３１】このあと、正常なデータが当該メモリセル
に書き込まれても、上述のようにしてリードアクセス実
行時に上記不良状態が再度書き込まれる。このため、Ａ
ＬＰＧ４によるアクセス実行後においても不良状態が保
持されることとなる。これにより、ＡＬＰＧ４によるア
クセス終了後に、ＣＰＵ６がＤＲＡＭメモリセルにアク
セスしても、メモリセルの不良状態を読み出すことがで
きる。
【００３２】上述したＡＬＰＧ４によるＤＲＡＭへの一
連のアクセスが完了すると、ＣＰＵ６は、プログラムメ
モリ領域７ａに設定されたテストプログラムを解析し
て、ＤＲＡＭメモリセルとその応答出力期待値との関係
を求めると共に、これらアドレス情報を用いてＤＲＡＭ
メモリアレイ２ａに書き込まれたデータを再度読み出
す。ここで、各メモリセルから逐次読み出されるデータ
は、バッファメモリ１２に一時格納される。
【００３３】続いて、ＣＰＵ６は、上記バッファメモリ
１２からＤＲＡＭメモリセルの出力データを逐次読み出
して、これに対応した応答出力期待値との論理比較を実
施する。このとき、両者が一致しないと、ＣＰＵ６は、
当該メモリセルが不良であると判定し、その不良情報を
ＳＲＡＭ７内のＥＳメモリ領域７ｂに逐次格納する（ス
テップＳＴ２、不良判定ステップ）。
【００３４】また、上記のようにしてＤＲＡＭメモリセ
ルに不良が発見されると、ＣＰＵ６は、プログラムメモ
リ領域７ａにテストプログラムとは別個に格納しておい
た救済解析用プログラムを実行して、ＥＳメモリ領域７
ｂの記憶内容を元に、当該不良メモリセルをＤＲＡＭメ
モリアレイ２ａ内で効率よく救済するロウ又はカラムを
決定する置換アドレスの組（冗長救済解）を求める。
【００３５】当該不良メモリセルについて求めた冗長救
済解に基づいて、ＣＰＵ６は、上記不良情報を救済単位
に圧縮した圧縮情報を生成する。例えば、当該ＤＲＡＭ
メモリアレイ２ａが不良メモリセルを含むビットライン
単位で冗長救済を行う構成を有していれば、同一ライン
上でアドレスが異なる複数のメモリセルに関する不良情
報を１つのデータに置き換えることによってデータ圧縮
される。このようにして得られた圧縮情報は、当該リー
ドアクセスにおける一連の動作においてＥＳメモリ領域
７ｂに格納される。
【００３６】続いて、ＣＰＵ６は、テスト対象のＤＲＡ
Ｍメモリアレイ２ａの全てのメモリセル（スペアセルも
含む）についてテストを実行し、不良情報を圧縮情報と
してＥＳメモリ領域７ｂに逐次格納する。
【００３７】テスト対象のＤＲＡＭメモリアレイ２ａの
全てのメモリセルについてのテストが完了すると、ＣＰ
Ｕ６は、ＥＳメモリ領域７ｂに格納した圧縮情報を解析
して、ＬＴ−ヒューズ９のうちからレーザトリミングす
べき箇所を指定する救済コード（スペアセルについての
救済コードも含む）を求める（ステップＳＴ３、救済解
析ステップ）。当該救済コードは、ＳＲＡＭ７内のＲＣ
メモリ領域７ｃに格納される。
【００３８】このあと、ＬＳＩテスタなどの外部テスト
装置によってＲＣメモリ領域７ｃの救済コードを読み出
し、実際の不良救済が実施される。
【００３９】このように、ＤＲＡＭに対するＡＬＰＧ４
からのアクセス、及びＣＰＵ６による不良救済解析の２
段階に分かれて、高速にＤＲＡＭのテスト及び救済解析
を実施するので、最初のＡＬＰＧ用メモリ３及びＳＲＡ
Ｍ７へのデータ書き込み、及び最後の救済コードの読み
出しのみがＬＳＩテスタなどの外部テスト装置による低
速処理となる。つまり、低速な安価のテスタでも高速の
処理を行うことができる。
【００４０】以上のように、この実施の形態１によれ
ば、論理回路部５として標準的に搭載されるＣＰＵ６や
これのプログラム処理における実行コード記憶用のＳＲ
ＡＭ７を使用し、テスト専用回路が実施していたＤＲＡ
Ｍメモリセルの不良判別及び救済解析を、ＣＰＵ６によ
るソフトウェア処理にて実施するので、リアルタイムテ
ストなどの利点を維持しながら回路規模を縮小すること
ができる。
【００４１】実施の形態２．図４はこの発明の実施の形
態２による半導体集積回路装置の概略的な構成を示す図
であり、図５は図４中の半導体集積回路装置のＤＲＡＭ
の不良救済解析を実施する構成を示す図である。図にお
いて、４ａはＡＬＰＧ部であって、ＡＬＰＧ４と比較回
路１４から構成される。１３はＤＲＡＭメモリアレイ２
ａの任意の救済単位に対応するブロックごと（以下、解
析ブロックと称する）の不良有無が設定される不良判定
フラグである。１４はＡＬＰＧ部４ａを構成する比較回
路（比較回路部）であって、ＤＲＡＭからの出力データ
と期待値とを比較して不良判定を実施する。１５は不良
メモリセルのアドレス情報を受けてこれを含む解析ブロ
ックのアドレス情報を求めるセレクタである。なお、図
１及び図２と同一構成要素には同一符号を付して重複す
る説明を省略する。
【００４２】次に動作について説明する。図６は図４中
の半導体集積回路装置による動作を示すフロー図であ
り、この図に沿ってＤＲＡＭの不良救済解析動作を説明
する。先ず、書き込み回路８は、ＬＳＩテスタなどの外
部テスト装置からテスト仕様に応じたテストプログラム
などのテストに必要な情報を入力する。このあと、書き
込み回路８は、入力したテストプログラムを、ＡＬＰＧ
４及びＣＰＵ６の実行コード（いわゆるマシン語コー
ド）として、ＡＬＰＧ用メモリ３及びＳＲＡＭ７内のプ
ログラムメモリ領域７ａにそれぞれ設定する。この設定
動作は、上記外部テスト装置のデータ設定速度に応じて
実施される。
【００４３】次に、ＣＰＵ６は、外部からテスト開始要
求を受けると、当該要求に応じたテスト仕様のアクセス
パターンプログラム及びテストベクタを指定する論理
値、及び、テストの開始を指示する論理値を、制御レジ
スタ１１の所定のビットに設定する。これにより、ＡＬ
ＰＧ４は、上記仕様に応じたテストプログラムをＡＬＰ
Ｇ用メモリ３から読み出して実行し、これらに応じたア
クセスタイミング及びテストパターンデータを発生して
ＤＲＡＭメモリアレイ２ａに対するアクセスを実行す
る。ここでは、例えばＡＬＰＧ４がＤＲＡＭメモリセル
アレイの１のメモリセルに対してライト・リードアクセ
スを複数回繰り返すものとする。具体的な動作は、上記
実施の形態１と同様である。
【００４４】続いて、１のメモリセルに対する複数回の
アクセスが完了すると、比較回路１４は、ＡＬＰＧ４か
らのアドレス信号により特定されるメモリセルの記憶デ
ータを検出し、当該メモリセルからの出力データとして
入力する。ここで、比較回路１４は、ＡＬＰＧ４から入
力した期待値データと当該出力データとを論理比較す
る。このとき、両者が一致しないと、比較回路１４は、
解析ブロックごとに不良があったものと判定して、当該
メモリセルが属する解析ブロックに不良があった旨を示
す情報を不良判定フラグ１３に設定する（ステップＳＴ
１ａ）。
【００４５】また、同時に、ＡＬＰＧ４から、当該不良
メモリセルのアドレス情報がセレクタ１５に送出され
る。セレクタ１５は、不良メモリセルのアドレス情報を
逐次入力して、同一の解析ブロックに含まれる不良メモ
リセルのアドレス情報から当該解析ブロックを特定する
アドレス情報を求め、バッファメモリ１２に格納する。
【００４６】上述したＡＬＰＧ部４ａによるＤＲＡＭへ
の一連のアクセスが完了すると、ＣＰＵ６は、不良判定
フラグ１３の設定内容とバッファメモリ１２に格納され
た解析ブロックのアドレス情報を参照して、プログラム
メモリ領域７ａに設定されたテストプログラムを解析
し、不良があった解析ブロック内の各メモリセルとその
応答出力期待値との関係を求める。このあと、ＣＰＵ６
は、不良があった解析ブロック内の各メモリセルのアド
レス情報を用いて、当該解析ブロック内の各メモリセル
に対してのみデータ読み出しを行う。ここで、各メモリ
セルから逐次読み出されたデータは、バッファメモリ１
２に一時格納される。
【００４７】続いて、ＣＰＵ６は、上記バッファメモリ
１２から上記メモリセルの出力データを逐次読み出し
て、これに対応した応答出力期待値との論理比較を実施
する。このとき、両者が一致しないと、ＣＰＵ６は、当
該メモリセルが不良であると判定し、当該不良メモリセ
ルの不良情報を、解析ブロックのアドレス情報に関連付
けてＳＲＡＭ７内のＥＳメモリ領域７ｂに逐次格納する
（ステップＳＴ２ａ、不良判定ステップ）。
【００４８】次に、ＣＰＵ６は、プログラムメモリ領域
７ａにテストプログラムとは別個に格納しておいた救済
解析用プログラムを実行して、ＥＳメモリ領域７ｂの記
憶内容を元に、不良があった解析ブロックについて取得
した不良情報を救済単位に圧縮した圧縮情報を生成する
（ステップＳＴ３ａ、不良判定ステップ）。例えば、あ
る解析ブロック内に複数の不良メモリセルが存在する場
合は、これらの不良情報を当該解析ブロックに関する不
良情報として１つのデータに置き換えることによってデ
ータ圧縮することができる。このようにして得られた圧
縮情報は、当該リードアクセスにおける一連の動作にお
いてＥＳメモリ領域７ｂに格納される。
【００４９】続いて、ＣＰＵ６は、不良があった全ての
解析ブロック（スペアセルも含む）についてテストを実
行し、不良情報を圧縮情報としてＥＳメモリ領域７ｂに
逐次格納する。不良があった全ての解析ブロックについ
てのテストが完了すると、ＣＰＵ６は、ＥＳメモリ領域
７ｂに格納した圧縮情報を解析して、ＬＴ−ヒューズ９
のうちからレーザトリミングすべき箇所を指定する救済
コード（スペアセルについての救済コードも含む）を求
める（ステップＳＴ４ａ、救済解析ステップ）。当該救
済コードは、ＳＲＡＭ７内のＲＣメモリ領域７ｃに格納
される。
【００５０】このあと、ＬＳＩテスタなどの外部テスト
装置によってＲＣメモリ領域７ｃの救済コードを読み出
し、実際の不良救済が実施される。
【００５１】以上のように、この実施の形態２によれ
ば、ＡＬＰＧ部４ａによるＤＲＡＭの不良判別によって
抽出された不良解析ブロックのみに対して、ＣＰＵ６に
よる詳細な不良判別及び救済解析を実施するので、不良
がない解析ブロックに対する処理時間を削減することが
でき、テスト時間を短縮化することができる。
【００５２】実施の形態３．図７はこの発明の実施の形
態３による半導体集積回路装置の概略的な構成を示す図
であり、図８は図７中の半導体集積回路装置のＤＲＡＭ
の不良救済解析を実施する構成を示す図である。図にお
いて、１６はＤＲＡＭメモリアレイ２ａ中のワードライ
ン若しくはビットライン上に所定数個以上の不良メモリ
セルが存在するか否かを示す情報が設定される救済ライ
ンフラグである。なお、図１及び図４と同一構成要素に
は同一符号を付して重複する説明を省略する。
【００５３】次に動作について説明する。先ず、書き込
み回路８は、ＬＳＩテスタなどの外部テスト装置からテ
スト仕様に応じたテストプログラムなどのテストに必要
な情報を入力する。このあと、書き込み回路８は、入力
したテストプログラムを、ＡＬＰＧ４及びＣＰＵ６の実
行コード（いわゆるマシン語コード）として、ＡＬＰＧ
用メモリ３及びＳＲＡＭ７内のプログラムメモリ領域７
ａにそれぞれ設定する。この設定動作は、上記外部テス
ト装置のデータ設定速度に応じて実施される。
【００５４】次に、ＣＰＵ６は、外部からテスト開始要
求を受けると、当該要求に応じたテスト仕様のアクセス
パターンプログラム及びテストベクタを指定する論理
値、及び、テストの開始を指示する論理値を、制御レジ
スタ１１の所定のビットに設定する。これにより、ＡＬ
ＰＧ４は、上記仕様に応じたテストプログラムをＡＬＰ
Ｇ用メモリ３から読み出して実行し、これらに応じたア
クセスタイミング及びテストパターンデータを発生して
ＤＲＡＭメモリアレイ２ａに対するアクセスを実行す
る。ここでは、例えばＡＬＰＧ４がＤＲＡＭメモリセル
アレイの１のメモリセルに対してライト・リードアクセ
スを複数回繰り返すものとする。具体的な動作は、上記
実施の形態１と同様である。
【００５５】続いて、１のメモリセルに対する複数回の
アクセスが完了すると、比較回路１４は、ＡＬＰＧ４か
らのアドレス信号により特定されるメモリセルの記憶デ
ータを検出し、当該メモリセルからの出力データとして
入力する。ここで、比較回路１４は、ＡＬＰＧ４から入
力した期待値データと当該出力データとを論理比較す
る。このとき、両者が一致しないと、比較回路１４は、
解析ブロックごとに不良があったものと判定して、当該
メモリセルが属する解析ブロックに不良があった旨を示
す情報を不良判定フラグ１３に設定する。
【００５６】また、同時に、ＡＬＰＧ４から、当該不良
メモリセルのアドレス情報がセレクタ１５に送出され
る。セレクタ１５は、不良メモリセルのアドレス情報を
逐次入力して、同一の解析ブロックに含まれる不良メモ
リセルのアドレス情報から当該解析ブロックを特定する
アドレス情報を求め、バッファメモリ１２に格納する。
ここまでの処理は、上記実施の形態２と同様である。
【００５７】さらに、ＣＰＵ６には、バッファメモリ１
２を介して、ＡＬＰＧ４及び比較回路１４から不良情報
が逐次送られる。これら不良情報に基づいて、ＣＰＵ６
は、ＤＲＡＭメモリアレイ２ａ中のワードライン若しく
はビットライン上に、例えば２個以上の不良メモリセル
が存在すると、救済ラインフラグ１６に当該ラインを特
定する情報を設定する。
【００５８】このあと、上述したＡＬＰＧ部４ａによる
ＤＲＡＭへの一連のアクセスが完了すると、ＣＰＵ６
は、プログラムメモリ領域７ａにテストプログラムとは
別個に格納しておいた救済解析用プログラムを実行し
て、救済ラインフラグ１６に設定されたラインの置換ラ
インを決定する救済解析を行い、その結果をＥＳメモリ
領域７ｂに格納する。
【００５９】続いて、ＣＰＵ６は、救済ラインフラグ１
６、不良判定フラグ１３の設定内容とバッファメモリ１
２に格納された解析ブロックのアドレス情報とを参照し
て、プログラムメモリ領域７ａに設定されたテストプロ
グラムを解析し、不良があった解析ブロック内の各メモ
リセルとその応答出力期待値との関係を求める。このあ
と、ＣＰＵ６は、当該解析ブロック内の各メモリセルに
対してのみデータ読み出しを行う。このとき、救済ライ
ンフラグ１６に設定されたライン上のメモリセルについ
てはデータ読み出しを行わず、以下の不良判定も実施し
ない。
【００６０】次に、ＣＰＵ６は、上記実施の形態２と同
様にして、上記バッファメモリ１２から上記メモリセル
の出力データを逐次読み出して、これに対応した応答出
力期待値との論理比較を実施する。このとき、両者が一
致しないと、ＣＰＵ６は、当該メモリセルが不良である
と判定し、当該不良メモリセルの不良情報を、解析ブロ
ックのアドレス情報に関連付けてＳＲＡＭ７内のＥＳメ
モリ領域７ｂに逐次格納する（不良判定ステップ）。
【００６１】このあと、ＣＰＵ６は、救済ラインフラグ
１６に設定されたライン以外の不良情報について、ＥＳ
メモリ領域７ｂの記憶内容を元にして、上記実施の形態
２と同様に、ＣＰＵ６が圧縮情報を生成しＥＳメモリ領
域７ｂに格納する。
【００６２】続いて、ＣＰＵ６は、救済ラインフラグ１
６に設定されたラインに関するものを除く、不良があっ
た他の解析ブロック（スペアセルも含む）についてテス
トを実行し、不良情報を圧縮情報としてＥＳメモリ領域
７ｂに逐次格納する。当該テストが完了すると、ＣＰＵ
６は、ＥＳメモリ領域７ｂに格納した置換ライン情報や
圧縮情報を解析して、ＬＴ−ヒューズ９のうちからレー
ザトリミングすべき箇所を指定する救済コード（スペア
セルについての救済コードも含む）を求める（救済解析
ステップ）。当該救済コードは、ＳＲＡＭ７内のＲＣメ
モリ領域７ｃに格納される。
【００６３】最後に、ＬＳＩテスタなどの外部テスト装
置によってＲＣメモリ領域７ｃの救済コードを読み出
し、実際の不良救済が実施される。
【００６４】以上のように、この実施の形態３によれ
ば、所定数以上の不良メモリセルを有するラインを特定
する救済ラインフラグ１６を設け、当該ラインについて
は詳細な不良判定を実施することなく救済解析を行うよ
うに構成したので、救済解析に係る時間を削減すること
ができ、テスト時間を短縮化することができる。
【００６５】なお、上記実施の形態３では、救済ライン
フラグ１６を上記実施の形態２による構成に適用した例
を示したが、上記実施の形態１による構成に適用してＣ
ＰＵ６にて不良判別及び救済ラインフラグ１６の設定を
実行しても同様の効果を得ることができる。
【００６６】
【発明の効果】以上のように、この発明によれば、複数
のメモリセルからなり、不良部分を置換して救済する冗
長構成部を有する半導体記憶装置のテストモードに設定
されると、半導体記憶装置内のメモリセルに対してテス
トデータの書き込み・読み出しを実施するテストアクセ
ス部と、テストアクセス部によるデータ書き込み・読み
出し時にメモリセルに保持されたデータを再び読み出し
て、半導体記憶装置内の不良部分の位置判定及び当該不
良部分を置換すべき冗長構成部を解析する中央処理装置
と、中央処理装置のテストモードにおける動作の実行コ
ード、不良判定結果、及び解析結果を格納する記憶部と
を備えたので、リアルタイムテストなどの利点を維持し
ながら回路規模を縮小することができるという効果があ
る。
【００６７】この発明によれば、テストアクセス部によ
るデータ書き込み・読み出し時にメモリセルに保持され
たデータとその期待値との比較を行う比較回路部と、冗
長構成部の置換単位に対応するメモリブロックごとに不
良の有無が設定される不良判定フラグとを備え、中央処
理装置が、比較回路部による比較結果が一致せず、不良
判定フラグにおいて不良有りと設定されたメモリブロッ
ク内のメモリセルに対してのみデータの読み出しを再び
行い、当該メモリブロック内の不良部分の位置判定及び
当該不良部分を置換すべき冗長構成部を解析するので、
不良がないメモリブロックに対する処理時間を削減する
ことができ、テスト時間を短縮化することができるとい
う効果がある。
【００６８】この発明によれば、半導体記憶装置が、行
列状にそれぞれ配置させたビット線及びワード線とこれ
らの格子点上に配置した複数のメモリセルとからなり、
テストアクセス部によるメモリセルに対するデータ書き
込み・読み出し時に、不良部分が所定数以上存在したビ
ット線及び／又はワード線を特定する情報が設定される
救済ラインフラグを備え、中央処理装置が、救済ライン
フラグに設定されたビット線及び／又はワード線を置換
すべき冗長構成部の解析を優先的に実行し、当該ビット
線及び／又はワード線についての不良部分の位置判定を
行わないので、救済解析に係る時間を削減することがで
き、テスト時間を短縮化することができるという効果が
ある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置の概略的な構成を示す図である。
【図２】 図１中の半導体集積回路装置のＤＲＡＭの不
良救済解析を実施する構成を示す図である。
【図３】 図１中の半導体集積回路装置の動作を示すフ
ロー図である。
【図４】 この発明の実施の形態２による半導体集積回
路装置の概略的な構成を示す図である。
【図５】 図４中の半導体集積回路装置のＤＲＡＭの不
良救済解析を実施する構成を示す図である。
【図６】 図４中の半導体集積回路装置の動作を示すフ
ロー図である。
【図７】 この発明の実施の形態３による半導体集積回
路装置の概略的な構成を示す図である。
【図８】 図７中の半導体集積回路装置のＤＲＡＭの不
良救済解析を実施する構成を示す図である。
【図９】 従来の半導体集積回路装置の概略的な構成を
示す図である。
【図１０】 図９中のＢＩＳＴ回路によるＤＲＡＭの不
良救済解析を実施する構成を示す図である。
【符号の説明】
１ 半導体集積回路装置、２ ＤＲＡＭコア（半導体記
憶装置）、２ａ ＤＲＡＭメモリアレイ（半導体記憶装
置）、３ ＡＬＰＧ用メモリ、４ ＡＬＰＧ（テストア
クセス部）、５ 論理回路部、６ ＣＰＵ（中央処理装
置）、７ ＳＲＡＭ（記憶部）、７ａ プログラムメモ
リ領域、７ｂ ＥＳメモリ領域、７ｃＲＣメモリ領域、
８ 書き込み回路、９ ＬＴ−ヒューズ、１０ ＴＩ
Ｃ、１１制御レジスタ、１２ バッファメモリ、１３
不良判定フラグ、１４ 比較回路（比較回路部）、１５
セレクタ、１６ 救済ラインフラグ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｇ０１Ｒ 31/28 Ｑ 27/04 Ｈ０１Ｌ 21/82 Ｒ Ｔ Ｆターム(参考） 2G132 AA08 AC03 AD06 AG01 AG03 AK07 AK09 AK13 AK29 AL12 5F038 DF04 DF05 DF11 DT03 DT08 DT17 EZ20 5F064 BB09 BB13 BB14 BB31 FF02 FF26 FF42 5L106 AA01 CC04 CC12 CC14 CC17 DD03 DD22 DD23 DD24 DD25 EE02

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルからなり、不良部分を
    置換して救済する冗長構成部を有する半導体記憶装置
    と、 動作モードがテストモードに設定されると、上記半導体
    記憶装置内のメモリセルに対してテストデータの書き込
    み・読み出しを実施するテストアクセス部と、 上記テストアクセス部によるデータ書き込み・読み出し
    時にメモリセルに保持されたデータを再び読み出して、
    上記半導体記憶装置内の不良部分の位置判定及び当該不
    良部分を置換すべき冗長構成部を解析する中央処理装置
    と、 上記中央処理装置のテストモードにおける上記動作の実
    行コード、上記不良判定結果、及び上記解析結果を格納
    する記憶部とを備えた半導体集積回路装置。
  2. 【請求項２】 テストアクセス部によるデータ書き込み
    ・読み出し時にメモリセルに保持されたデータとその期
    待値との比較を行う比較回路部と、冗長構成部の置換単
    位に対応するメモリブロックごとに不良の有無が設定さ
    れる不良判定フラグとを備え、 中央処理装置は、上記比較回路部による比較結果が一致
    せず、上記不良判定フラグにおいて不良有りと設定され
    たメモリブロック内のメモリセルに対してのみデータの
    読み出しを再び行い、当該メモリブロック内の不良部分
    の位置判定及び当該不良部分を置換すべき冗長構成部を
    解析することを特徴とする請求項１記載の半導体集積回
    路装置。
  3. 【請求項３】 半導体記憶装置は、行列状にそれぞれ配
    置させたビット線及びワード線と、これらの格子点上に
    配置した複数のメモリセルとからなり、 テストアクセス部によるメモリセルに対するデータ書き
    込み・読み出し時に、不良部分が所定数以上存在したビ
    ット線及び／又はワード線を特定する情報が設定される
    救済ラインフラグを備え、 中央処理装置は、上記救済ラインフラグに設定されたビ
    ット線及び／又はワード線を置換すべき冗長構成部の解
    析を優先的に実行し、当該ビット線及び／又はワード線
    についての不良部分の位置判定を行わないことを特徴と
    する請求項１記載の半導体集積回路装置。
  4. 【請求項４】 複数のメモリセルからなり、不良部分を
    置換して救済する冗長構成部を有する半導体記憶装置
    と、動作モードがテストモードに設定されると、上記半
    導体記憶装置内のメモリセルに対して、テストデータの
    書き込み・読み出しを行うテストアクセス部とを備えた
    半導体集積回路装置のテスト方法において、 中央処理装置の実行コードを格納する記憶部に、テスト
    モードにおける動作の実行コードを格納しておき、当該
    テストモードにおける実行コードに従って、上記中央処
    理装置が、上記テストアクセス部によるデータ書き込み
    ・読み出し時にメモリセルに保持されたデータを再び読
    み出して上記半導体記憶装置内の不良部分の位置判定を
    実行する不良判定ステップと、 上記中央処理装置が、上記不良判定ステップにて求めら
    れた不良部分を置換すべき冗長構成部を解析し、当該解
    析結果及び上記不良部分の位置判定結果を上記記憶部に
    格納する救済解析ステップとを備えたことを特徴とする
    半導体集積回路装置のテスト方法。
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