JPH09145790A - コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 - Google Patents

コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法

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JPH09145790A
JPH09145790A JP7310619A JP31061995A JPH09145790A JP H09145790 A JPH09145790 A JP H09145790A JP 7310619 A JP7310619 A JP 7310619A JP 31061995 A JP31061995 A JP 31061995A JP H09145790 A JPH09145790 A JP H09145790A
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memory
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Abstract

(57)【要約】 【課題】 コントローラと大容量メモリとを混載した半
導体集積回路装置の歩留り、生産効率、設備投資の全て
のトータルコストの低減を可能にすること。 【解決手段】 半導体チップ１００に、主記憶部となる
大容量メモリ１と、チップ１００の外からメモリ１への
データ入力およびメモリ１からチップ１００へのデータ
出力を少なくともコントロールするコントローラ２と、
データの書き替えが可能な記憶部３４と、記憶部３４に
書き込まれた自己テストシーケンスにしたがって大容量
メモリ１を自己テストするとともに、この自己テストに
よって求められた大容量メモリ１をバッファメモリ２２
に記憶させる回路と、記憶部３４に書き込まれた自己リ
ダンダンシシーケンスにしたがって、他の記憶部２２に
記憶された大容量メモリ１のフェイルアドレスに応ずる
不良部分を、自己救済する回路とを少なくとも具備す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、主記憶部と、こ
の主記憶部に書き込まれたデータを外部に転送するＣＰ
Ｕとを１つのチップに集積、あるいはこの主記憶部に書
き込まれたデータに従った演算などを行うＣＰＵとを１
つのチップに集積した半導体集積回路装置と、そのテス
ト方法に関する。
【０００２】
【従来の技術】ＬＳＩ製品の高速化の発展は、パーソナ
ルコンピュータ向け、特にマルチメディア技術対応型の
ＬＳＩ製品を中心としてめざましいものがある。図７
は、パーソナルコンピュータ向けのＬＳＩ製品の概略図
である。
【０００３】図７に示すように、サーキットボード６０
１の上には、メガビット級ダイナミック型ＲＡＭ６０３
が複数設けられてメガバイト級の記憶容量を達成する主
記憶部６０５と、複数のダイナミック型ＲＡＭ６０３を
一括してコントロールするコントローラ６０７とが設け
られている。
【０００４】このようなＬＳＩ製品の場合、主記憶部６
０５からのデータの転送は、１００メガバイト／秒か
ら、最大３００メガバイト／秒を実現する。さらに、近
年、専用のダイナミック型ＲＡＭと、これをコントロー
ルする専用のコントローラとを設け、これらをボード上
に設けた専用のバスを介して接続し、データの転送を、
最大５００メガバイト／秒まで向上させるのに成功した
特殊なＬＳＩ製品も現れてきた。
【０００５】図８は、パーソナルコンピュータ向けの特
殊なＬＳＩ製品の概略図である。図８に示すように、サ
ーキットボード７０１の上には、メガビット級の専用ダ
イナミック型ＲＡＭ７０３が複数設けられてメガバイト
級の記憶容量を達成する主記憶部７０５と、複数の専用
ダイナミック型ＲＡＭ７０３を一括してコントロールす
る専用コントローラ７０７と、専用ダイナミック型ＲＡ
Ｍ７０３と専用コントローラ７０７とを互いに接続する
専用バス７０９とが設けられている。
【０００６】このように、現在、パーソナルコンピュー
タ向けのＬＳＩ製品は、コントローラとメモリとをサー
キットボードの上で接続し、外装型とされているのが通
例である。
【０００７】しかし、今後見込まれている１ギガバイト
／秒以上のデータ転送は、現在の外装型では限界が生
じ、実現が困難となることが予想されている。これへの
対応策の一つとし、コントローラとメモリとを互いに１
チップに集積して、例えばバス長の低減などを達成し、
１ギガバイト／秒以上のデータ転送を実現させることが
考えられている。
【０００８】図９は、コントローラとメモリとを互いに
１チップに集積したＬＳＩ製品の概略図である。図９に
示すように、半導体チップ８０１には、ダイナミック型
ＲＡＭセルが集積され、メガバイト級の記憶容量を持つ
主記憶部８０３と、この主記憶部８０３をコントロール
するコントローラ８０５とが設けられている。主記憶部
８０３とコントローラ８０５とは、半導体チップ８０１
に形成された内部バス８０７を介して互いに接続されて
いる。
【０００９】
【発明が解決しようとする課題】しかし、図９に示すよ
うなコントローラとメモリとを互いに１チップに集積し
たＬＳＩ製品（以下、コントローラ・大容量メモリ混載
型半導体集積回路装置、あるいは混載型集積回路装置と
称す）は、現在、模索中であり、そのテスト方法／方式
についても、明確に論じられたことは現在までない。
【００１０】ここで、混載型集積回路装置のテスト方法
／方式で懸案となる事項を列記する。 （１） 混載型集積回路装置の動作は、非常に高速、特
に主記憶部からは途方もなく高速、かつ大量なデータの
転送が行われるため、これに、外部テスタのハードが追
従できるかが不明である。
【００１１】仮にハードの面が追従可能になったとして
も、ロジック系回路であるコントローラと、メモリ系回
路である記憶部とでは互いに設計思想が異なっている。
この設計思想に対応し、双方を同時に満足するテストパ
ターンを発生するソフトの開発には、困難が予想され
る。仮に双方を同時に満足するテストパターンを発生す
るソフトができたとしても、年々向上する製造プロセス
に合わせて、ソフトを修正していかなければいけない。
製造プロセスの向上の度合いは、ロジック系回路と、メ
モリ系回路とで相違する。したがって、これらを同一チ
ップに混載したような装置では、ソフトの修正も、非常
に困難化する。このようなハードおよびソフトの導入に
は、開発費用を含め、多大な設備投資が必要である。
【００１２】（２） このようなハードおよびソフトの
導入したとしても、混載型集積回路装置の入出力は、コ
ントローラを介して行われるため、外部から直接、主記
憶部のテストを行えない。このため、主記憶部のテスト
が充分に満足できるものなのかが不明である。
【００１３】（３） 主記憶部のテストをコントローラ
を介してでも充分に満足できるものとするために、クリ
ア条件を厳しく設定したとする。すると、無用な不良品
を多発させる可能性があり、歩留りが悪化しかねない。
【００１４】（４） 主記憶部を外部から直接にテスト
できるように、テストパッドを準備しておくことも考え
られるが、メガバイト級の主記憶部には、大量のテスト
パッドが必要であり、チップサイズが無用に大きくなっ
てしまう可能性がある。
【００１５】（５） 主記憶部がメガバイト級の記憶容
量を持つため、主記憶部のテスト時間、特にリダンダン
シ作業に要する時間が長大化し、スループットが悪くな
る。これは、生産効率を悪化させる。生産効率について
は、リダンダンシ設備（レーザーブロワーなど）を製造
ラインに多数揃えることで解消できるが、リダンダンシ
設備の台数など、設備投資が増加する。
【００１６】この発明は、上記の点に鑑み為されたもの
で、その第１の目的は、コントローラ・大容量メモリ混
載型半導体集積回路装置の歩留り、生産効率、設備投資
の全てのトータルコストの低減を可能とするコントロー
ラ・大容量メモリ混載型半導体集積回路装置とそのテス
ト方法を提供することにある。
【００１７】また、第２の目的は、上記第１の目的を達
成するコントローラ・大容量メモリ混載型半導体集積回
路装置の有効な使用方法を提供することにある。また、
第３の目的は、自己テストシーケンスのソフトを修正し
ても、修正したソフトにしたがった自己テストを、回路
および製造プロセスを変更することなくできる半導体集
積回路装置を提供することにある。
【００１８】また、第４の目的は、ロジック系回路とメ
モリ系回路とでテストシーケンスを互いに独立でき、か
つ自己テストシーケンスのソフトを修正しても、修正し
たソフトにしたがった自己テストを、回路および製造プ
ロセスを変更することなくできる半導体集積回路装置の
テスト方法を提供することにある。
【００１９】
【課題を解決するための手段】上記第１の目的を達成す
るために、この発明では、半導体チップに設けられた主
記憶部と、前記チップに設けられた、前記チップ外から
前記主記憶部へのデータ入力および前記主記憶部から前
記チップ外へのデータ出力を少なくともコントロールす
るコントローラと、前記チップに設けられ、データの書
き替えが可能な記憶部を有し、この記憶部に書き込まれ
た自己テストシーケンスにしたがって、前記主記憶部を
テストする自己テスト手段とを具備することを特徴とし
ている。
【００２０】上記第２の目的を達成するために、この発
明では、半導体チップに設けられた主記憶部と、前記チ
ップに設けられた、前記チップ外から前記主記憶部への
データ入力および前記主記憶部から前記チップ外へのデ
ータ出力を少なくともコントロールするコントローラ
と、前記チップに設けられ、データの書き替えが可能な
記憶部を有し、この記憶部に書き込まれた自己テストシ
ーケンスにしたがって、前記主記憶部をテストする自己
テスト手段とを少なくとも具備するコントローラ・大容
量メモリ混載型半導体集積回路装置の使用方法であっ
て、前記データの書き替えが可能な記憶部を、ここに書
き込まれていた自己テストシーケンスおよび自己救済シ
ーケンスを消去した後、半導体集積回路装置のワーキン
グメモリとして使用することを特徴としている。
【００２１】上記第３の目的を達成するために、この発
明では、半導体チップ内に設けられた主記憶部と、前記
チップに設けられ、前記主記憶部に記憶されたデータに
従った演算を少なくとも行う演算手段と、前記チップに
設けられたデータの書き替えが可能な記憶部と、前記デ
ータの書き替えが可能な記憶部に前記主記憶部をテスト
する自己テストシーケンスを書き込み、前記書き込まれ
た自己テストシーケンスにしたがって前記主記憶部をテ
ストする手段とを具備することを特徴としている。
【００２２】上記第４の目的を達成するために、この発
明では、半導体チップ内に設けられた主記憶部と、前記
チップに設けられ、前記主記憶部に記憶されたデータに
従った演算を少なくとも行う演算手段と、前記チップに
設けられたデータの書き替えが可能な記憶部とを具備す
る半導体集積回路装置のテスト方法であって、前記演算
手段を、少なくとも外部テスタによってテストし、前記
主記憶部を、前記書き替え可能な記憶部に前記主記憶部
をテストする自己テストシーケンスを書き込み、前記書
き込まれた自己テストシーケンスにしたがってテストす
ることを特徴としている。
【００２３】
【発明の実施の形態】以下、この発明の一実施の形態に
係るコントローラ・大容量メモリ混載型半導体集積回路
装置について説明する。図１は、この発明の一実施の形
態に係るコントローラ・大容量メモリ混載型半導体集積
回路装置のブロック図である。
【００２４】図１に示すように、一実施の形態に係る集
積回路装置は、大きく３つのブロックに分かれている。
一つは、メガバイト級の容量を持つ主記憶部としての大
容量メモリ１であり、他の一つは、チップ１００の外か
ら大容量メモリ１へのデータ入力および大容量メモリ１
からチップ１００の外へのデータ出力を少なくともコン
トロールするコントローラ２であり、さらに別の一つ
は、大容量メモリ１を自己テストおよび自己救済するた
めの自己内部テスタ３である。これら３つのブロックは
互いに、内部バスライン４を介して、あるいは直接に結
線されている。また、チップ１００の外とチップ１００
の中との接点として、外部パッド群５が設けられてい
る。
【００２５】大容量メモリ１は、メモリセルが行列状に
配置されているメモリセルアレイ１０と、メモリセルア
レイ１０のロウを選択するロウデコーダなどを含むロウ
系回路１２と、メモリセルアレイ１０のカラムを選択す
るカラムデコーダなどを含むカラム系回路１４と、デー
タを入／出力するデータバッファ回路などを含む入出力
系回路（Ｉ／Ｏ）１６と、不良セルを救済するため、予
備のメモリセル、予備のデコーダ、アドレス切り替えの
ためのヒューズ回路などを含むリダンダンシ回路１８と
を含んでいる。
【００２６】メモリセルアレイ１０に集積されているメ
モリセルは、ダイナミック型のセルで構成されており、
ロウ系制御回路１２、カラム系制御回路１４、データを
入／出力するデータバッファ回路などは、論理回路の組
み合わせで構成されている。
【００２７】また、リダンダンシ回路１８の予備のメモ
リセルは、メモリセルアレイ１０と同様に、ダイナミッ
ク型のメモリセルで構成されており、予備のデコーダ
は、ロウ系制御回路１２、カラム系制御回路１４と同様
に論理回路の組み合わせで構成されている。さらにリダ
ンダンシ回路１８のヒューズ回路は、通常のメモリでは
レーザーブローヒューズが用いられているが、この一実
施の形態に係る装置のヒューズ回路には、自己内部リダ
ンダンシを実現するために、電気的にデータの消去／書
き込みが可能なＥＥＰＲＯＭ（Electricaly Erasable a
nd ProgrammableROM ）で構成されている。特にフラッ
シュＥＥＰＲＯＭで構成されている。
【００２８】コントローラ２は、外部とのデータのやり
とり、および内部の動作制御などを行う中央処理回路
（ＣＰＵ）２０と、処理中、データを一時的に保存して
おくバッファメモリ（ＢＵＦ．Ｍ）２２とを含む。
【００２９】ＣＰＵ２０は、基本的に論理回路の組み合
わせで構成されており、バッファメモリ２２は、ラッチ
回路などのスタティックなメモリで構成されている。自
己内部テスタ３は、自己内部テストを制御／実行する自
己内部テスト制御回路（ＣＯＮＴ．Ｔ）３０と、自己内
部リダンダンシを制御／実行する自己内部リダンダンシ
制御回路（ＣＯＮＴ．Ｒ）３２と、テスト制御回路３０
が制御／実行するテストシーケンス、リダンダンシ制御
回路３２が制御／実行するリダンダンシシーケンスなど
を記憶しておく自己内部テスト用メモリ（ＥＥＰＲＯ
Ｍ）３４と、自己内部テスト用メモリ３４からのデータ
と大容量メモリ１から出力されたデータとを比較し、テ
スト結果を判定するデータ比較回路（ＣＯＭＰ．）３６
とを含んでいる。
【００３０】テスト制御回路３０、リダンダンシ制御回
路３２およびデータ比較回路３６はそれぞれ、ＣＰＵ２
０と同様に論理回路の組み合わせで構成されており、自
己内部テストメモリ３４は、バッファメモリ２２とは異
なり、電気的にデータの消去／書き込みが可能なＥＥＰ
ＲＯＭ（Electricaly Erasable and Programmable ROM
）、特にフラッシュＥＥＰＲＯＭで構成されている。
【００３１】次に、この発明の一実施の形態に係るコン
トローラ・大容量メモリ混載型半導体集積回路装置のテ
スト方法について説明する。図３〜図６はそれぞれ、テ
スト工程の流れを示す流れ図である。
【００３２】この一実施の形態に係る集積回路装置のテ
スト方法では、チップ１００に接続される外部テスタに
より行うテストと、チップ１００に設けられている自己
内部テスタ３により行うテスト（自己内部テスト工程）
との２つの工程が含まれている。
【００３３】図１には、チップ１００と外部テスタ２０
０とが互いに接続された状態が示されている。図１に示
すように、外部テスタ２００は、チップ１００に接続さ
れるテストヘッド５０と、テストシーケンスに従って入
力するべきテストパターンをテストヘッド５０を介しチ
ップ１００に入力し、入力されたテストパターンに対す
るチップ１００の応答結果をテストヘッド５０を介して
受け、この応答結果の良否を、期待値と比較し、判断す
るテスト装置本体５２とを含む。
【００３４】このような外部テスタ２００をチップ１０
０に接続し、接続された外部テスタ２００を使ってコン
トローラ２の部分と、自己内部テスタ３とをそれぞれテ
ストする。
【００３５】まず、外部テスタ２００を使ってコントロ
ーラ２をテストする（図３に示すステップｓｔ．１）。
コントローラ２のテストは、ＣＰＵ２０とバッファメモ
リ２２とに分けられて、それぞれ行われる。テストには
多数の項目があるが、基本的には、直流特性試験、交流
特性試験（タイミング特性試験）、機能試験の３つであ
り、これらの項目いついてそれぞれテストされる。
【００３６】次に、外部テスタ２００を使って自己内部
テスタ３をテストする（図３に示すステップｓｔ．
２）。自己内部テスタ３のテストも、制御回路３０、３
２、比較回路３６と、自己内部テストメモリ３４とに分
けられ、それぞれ行われる。自己内部テスタ３テストに
ついても、上記３つの主要な項目についてテストする。
【００３７】次に、外部テスタ２００を使ってコントロ
ーラ２および自己内部テスタ３が、パス（良）か、フェ
イル（不良）かを判断する（図３に示すステップｓｔ．
３）。コントローラ２および自己内部テスタ３のいずれ
もがテストにパス（ＹＥＳ）したら、次の自己内部テス
ト工程に移る。一方、コントローラ２および自己内部テ
スタ３のいずれかでもテストにフェイルしたら（Ｎ
Ｏ）、このチップ１００を、“不良品”と判断／決定
し、テストを終了させ、チップ１００を次の自己内部テ
スト工程から除外する。
【００３８】次に、自己内部テスト工程を説明する。自
己内部テスト工程は、大きく２つの工程に分かれてい
る。一つは大容量メモリ１の不良セルの特定工程であ
り、他の一つは不良セルの救済工程である。さらに不良
セルの特定工程および不良セルの救済工程はそれぞれ、
自己内部テスト用メモリ３４にテスト、またはリダンダ
ンシシーケンスを書き込む工程と、書き込まれたテス
ト、またはリダンダンシシーケンスを実行する工程とに
分かれている。
【００３９】図２は、図１に示すブロックを、より詳細
に示したブロック図である。自己内部テスト工程では、
外部テスタ２００は、書き込むべきデータのソースとし
て使用される。書き込むべきデータは、外部テスタ２０
０からテストヘッド５０を介してチップ１００に入力さ
れ、入力されたデータは、順次、自己内部テスト用メモ
リ３４に書き込まれる。
【００４０】まず、ＣＰＵ２０は、外部テスタ２００か
ら出力された書き込み開始信号を受け、自己内部テスト
用メモリ３４へのデータの書き込み動作を開始させる
（図３に示すステップｓｔ．４）。この後に続いて、外
部テスタ２００より、テストシーケンスＴＳＥＱがチッ
プ１００に入力され、入力されたテストシーケンスＴＳ
ＥＱは、ＣＰＵ２０を介して自己内部テスト用メモリ３
４に書き込まれる（図３に示すステップｓｔ．５）。テ
ストシーケンスＴＳＥＱには、テスト用入力データパタ
ーンや、アドレス発生パターンなど、テストに必要な情
報が含まれている。
【００４１】次に、ＣＰＵ２０は、外部テスタ２００か
ら出力された書き込み終了信号を受け、データの書き込
み動作を終了させる（図３に示すステップｓｔ．６）。
次に、自己内部テストの実行に移る。
【００４２】自己内部テストの項目としては、大容量メ
モリ１の交流特性試験（タイミング特性試験）と、大容
量メモリ１の機能試験との２つが主なものである。そし
て、メモリセルアレイ１０に形成されている膨大な数の
メモリセルのなかから、不良セルを特定する。
【００４３】まず、ＣＰＵ２０は、自己内部テスト開始
信号ＴＳＳを出力し、テストシーケンスＴＳＥＱに従っ
た自己内部テストを開始させる（図３に示すステップｓ
ｔ．７）。テスト開始信号ＴＳＳは、自己内部テスト制
御回路３０などに供給される。テスト開始信号ＴＳＳ
は、具体的には、図３に示すように、テスト制御回路３
０に設けられているタイミング発生／制御回路３０１に
入力される。このタイミング発生／制御回路３０１は、
ＣＰＵ２０から出力されている内部クロック信号ＣＬＫ
に同期して動作される。
【００４４】タイミング発生／制御回路３０１は、ＣＰ
Ｕ２０から出力されたテスト開始信号ＴＳＳに応答し、
アドレス発生開始信号ＡＧＳ、データ発生開始信号ＴＤ
ＩＮ、大容量メモリ１を制御するためのテスト用制御信
号群などをそれぞれ出力する。テスト用制御信号群に
は、ロウアドレスストローブ信号（ＲＡＳ）、カラムア
ドレスストローブ信号（ＣＡＳ）、ライトイネーブル信
号（ＷＥ）などの通常動作時に使用されるメモリの動作
を制御する信号に対応した動作制御信号や、テストモー
ド信号などが含まれている。
【００４５】次に、大容量メモリ１へ入力データパター
ンＤＩＮを入力する（図３に示すステップｓｔ．８）。
データ発生回路３０５は、データ発生開始信号ＴＤＩＮ
に応答し、メモリ３４に記憶されていた入力データパタ
ーンに従って入力データパターンＤＩＮを発生する。
【００４６】以下、入力データパターンＤＩＮの入力動
作の一例を説明する。入力データパターンＤＩＮは、デ
ータ比較回路３６および入出力系回路１６にそれぞれ供
給される。入力データパターンＤＩＮは、入出力系回路
１６のセレクタ４０１に入力される。
【００４７】セレクタ４０１は、テストモード信号ＴＭ
ＯＤＥ１がテストモードを指定し、かつ書き込みモード
である時、入力データパターンＤＩＮをデータバッファ
４０３に供給する。
【００４８】アドレス発生回路３０３は、アドレス発生
開始信号ＡＧＳに応答し、メモリ３４に記憶されていた
アドレス発生パターンに従ってテストアドレス信号を出
力する。アドレス発生回路３０３から出力されたテスト
アドレス信号のうち、ロウアドレスに対応するテストロ
ウアドレス信号ＴＡＤＲは、ロウ系回路１２のセレクタ
４０５に入力され、カラムアドレスに対応するテストカ
ラムアドレス信号ＴＡＤＣは、カラム系回路１４のセレ
クタ４０７に入力される。
【００４９】セレクタ４０５は、テストモード信号ＴＭ
ＯＤＥ２がテストモードを指定している時、テストロウ
アドレス信号ＴＡＤＲをロウアドレスバッファ４０９に
供給する。同様に、セレクタ４０７は、テストモード信
号ＴＭＯＤＥ３がテストモードを指定している時、テス
トカラムアドレス信号ＴＡＤＣをカラムアドレスバッフ
ァ４１１に供給する。
【００５０】データバッファ４０３は、テスト用制御信
号群のうち、ライトイネーブル信号（ＷＥ）に相当する
信号ＴＷＥと、カラムアドレスストローブ信号（ＣＡ
Ｓ）に相当する信号ＴＣＡＳとに応答して、書き込みモ
ード／読み出しモードのうち、書き込みモードを選び、
メモリセルアレイ１０に入力用テストパターンＴＰＴＩ
を、リードライトデータ線を介して供給する。
【００５１】ロウアドレスバッファ４０７は、テスト用
制御信号群のうち、ロウアドレスストローブ信号（ＲＡ
Ｓ）に相当する信号ＴＲＡＳに応答し、ロウデコーダ
（Ｒ／Ｄ）４１３にテストロウアドレス信号を供給す
る。ロウデコーダ４１３は、供給されたテストロウアド
レス信号をデコードして、ドライブすべきワード線をド
ライブする。
【００５２】一方、カラムアドレスバッファ４１１は、
上記した信号ＴＣＡＳに応答し、カラムデコーダ（Ｃ／
Ｄ）４１５にテストカラムアドレス信号を供給する。カ
ラムデコーダ４１５は、供給されたテストカラムアドレ
ス信号をデコードして、選択すべきカラム選択線を選択
する。
【００５３】このようにして膨大な数のメモリセルのう
ち、ドライブされたワード線と、選択されたカラム選択
線に接続されたビット線（図示せず）との交点にあるも
のが選択され、ここに入力データパターンＤＩＮが入力
され、入力データパターンＤＩＮに基いたデータが書き
込まれる。
【００５４】さて、入力データパターンＤＩＮに基いた
データの書き込みが終了したら、次に、書き込まれたデ
ータの状態を調べるために、大容量メモリ１から書き込
まれたデータを読み出す（図３に示すステップｓｔ．
９）。書き込まれたデータを読み出すために、上記した
ようなロウの選択とカラムの選択とを行ってメモリセル
を選択し、さらに上記した信号ＴＷＥと上記した信号Ｔ
ＣＡＳとをそれぞれ制御し、データバッファ回路４０３
を読み出しモードとする。これにより、選択されたメモ
リセルからデータが読み出される。メモリセルから読み
出されたデータＤＯＵＴは、データ比較回路３６に供給
される。
【００５５】読み出されたデータＤＯＵＴが正常か否か
を判断するために、比較回路３６において、入力データ
パターンＤＩＮと読み出されたデータＤＯＵＴとを比較
する（図３に示すステップｓｔ．１０）。比較回路３６
は、比較結果に応じて、正常ならば“パス”、異常なら
ば“フェイル”を示す判定信号Ｐ／Ｆを出力する。
【００５６】判定信号Ｐ／Ｆは、タイミング発生／制御
回路３０１、モニターライン４５０それぞれに供給され
る。モニターライン４５０は、外部パッドに接続されて
いる。モニターライン４５０は、必ずしも必要でない
が、モニターライン４５０を設けて判定信号Ｐ／Ｆを外
部に出力することで、自己内部テストの際中に、良、不
良の状態を、チップ１００の外から知ることができる。
【００５７】なお、テストアドレス信号ＴＡＤＲ、ＴＡ
ＤＣはそれぞれ、セレクタ４０５、４０９に供給される
とともに内部バスライン４の内部データ線に供給され、
内部データ線を介してバッファメモリ２２に送られてい
る。
【００５８】次に、比較回路３６での比較結果に基い
て、読み出されたデータＤＯＵＴが正常か否かを判断す
る（図４に示すステップｓｔ．１１）。異常ならば（Ｎ
Ｏ）、タイミング発生／制御回路３０１は、“フェイ
ル”を示す判定信号Ｐ／Ｆ信号に応答して、信号Ｆを例
えば“Ｈ”レベルとし、バッファメモリ２２に与える。
“Ｈ”レベルの信号Ｆを受けたバッファメモリ２２は、
送られているテストアドレス信号ＴＡＤＲ、ＴＡＤＣ
を、フェイルアドレスとして保持する（図４に示すステ
ップｓｔ．１２）。
【００５９】一方、正常ならば（ＹＥＳ）、タイミング
発生／制御回路３０１は、“パス”を示す判定信号Ｐ／
Ｆ信号に応答して、信号Ｆを例えば“Ｌ”レベルとす
る。このときにはバッファメモリ２２は、送られている
テストアドレス信号ＴＡＤＲ、ＴＡＤＣを保持しない。
【００６０】このようなテスト動作を、例えば全てのメ
モルセルのテストが終了するまで繰り返す（図４に示す
ステップｓｔ．１３）。このような自己内部テストの際
中、フェイルアドレスは、随時、バッファメモリ２２に
保持／記憶されていく。
【００６１】全てのメモルセルのテストが終了したら
（ＹＥＳ）、次に、フェイルアドレスが有ったかどうか
を調べる（図４に示すステップｓｔ．１４）。フェイル
アドレスが無ければ（ＮＯ）、このチップ１００を、
“良品”と判断／決定し、テストを終了させ、次の救済
工程から除外する。
【００６２】フェイルアドレスが有った場合（ＹＥ
Ｓ）、リダンダンシ回路１８を活用する救済工程に移
る。まず、ＣＰＵ２０は、外部テスタ２００から自己内
部テスト用メモリ３４へのデータの書き込み動作を開始
させる（図４に示すステップｓｔ．１５）。この後に続
いて、外部テスタ２００より、リダンダンシシーケンス
をチップ１００に入力し、入力されたリダンダンシシー
ケンスをＣＰＵ２０を介して自己内部テスト用メモリ３
４に書き込む（図４に示すステップｓｔ．１６）。リダ
ンダンシシーケンスには、リダンダンシ回路１８の制御
処理シーケンス、冗長ロウ、冗長カラムへの置き換えシ
ーケンスなど、救済に必要な情報が含まれている。
【００６３】次に、ＣＰＵ２０は、外部テスタ２００か
ら出力された書き込み終了信号を受け、データの書き込
み動作を終了させる（図４に示すステップｓｔ．１
７）。次に、自己内部リダンダンシの実行に移る。
【００６４】ＣＰＵ２０は、リダンダンシシーケンスに
従った自己内部リダンダンシを開始させる（図４に示す
ステップｓｔ．１８）。まず、リダンダンシシーケンス
に含まれている置き換えシーケンスに従って、バッファ
メモリ２２に保持されているフェイルアドレスを基に、
リダンダンシセルアレイ５０１の冗長ロウ、冗長カラム
で、チップ１００の救済が可能かどうかをチェックする
（図４に示すステップｓｔ．１９）。このチェックは、
例えばＣＰＵ２０が持つ演算機能を利用して行う。
【００６５】このチェックにおいて、“救済が不可能”
と判断される例は、救済すべきロウ、カラムの数が、リ
ダンダンシセルアレイ５０１に備えられている冗長ロ
ウ、冗長カラムの数を超えているとき、などである。
【００６６】そして、図５に示すステップｓｔ．２０に
示すように、“救済が不可能”（ＮＯ）と判断されたと
きには、このチップ１００を、“不良品”と判断／決定
し、テストを終了し、次の不良セルの置き換え工程から
除外する。
【００６７】“救済が可能”（ＹＥＳ）と判断されたと
きには、バッファメモリ２２に保持されているフェイル
アドレスと、自己内部テスト用メモリ３４に書き込まれ
ていた置き換えシーケンスとに従って、不良セルの入れ
換え用アドレス情報をＣＰＵ２０によって決定する（図
５に示すステップｓｔ．２１）。決定された入れ換え用
アドレス情報は、バッファメモリ２２に一時、保存され
る。
【００６８】次に、リダンダンシシーケンスに含まれて
いる制御処理シーケンスに従って、ＣＰＵ２０は救済用
タイミング発生／制御回路３２をスタートさせる（図５
に示すステップｓｔ．２２）。
【００６９】次に、ＣＰＵ２０の指示に従って、バッフ
ァメモリ２２に一時、保存されていた入れ換え用アドレ
ス情報を、救済用タイミング発生／制御回路３２によっ
て、アドレス切替用ＥＥＰＲＯＭ５０３に書き込む（図
５に示すステップｓｔ．２３）。
【００７０】このようなリダンダンシ動作を、アドレス
切替用ＥＥＰＲＯＭ５０３の全てに、入れ換え用アドレ
ス情報が書き込まれるまで繰り返す（図５に示すステッ
プｓｔ．２４）。
【００７１】アドレス切替用ＥＥＰＲＯＭ５０３の全て
に、入れ換え用アドレス情報が書き込まれたら（ＹＥ
Ｓ）、ＥＥＰＲＯＭ５０３に書き込まれたデータと、フ
ェイルアドレスレジスタに書き込まれたデータとを比較
回路により比較する（図６に示すステップｓｔ．２
５）。ここで、フェイルアドレスレジスタおよび比較回
路はそれぞれ、救済用タイミング発生／制御回路３２に
含まれた回路である。
【００７２】比較の結果、図６に示すステップｓｔ．２
６に示すように、ＥＥＰＲＯＭ５０３に書き込まれたデ
ータと、フェイルアドレスレジスタに書き込まれたデー
タとが全て一致すれば（ＹＥＳ）、不良アドレスの置き
換えが成功したと判断される。そして、再度、上記した
ような自己内部テストを行う（図６に示すステップｓ
ｔ．２７）。再度の自己内部テストによって、救済後の
大容量メモリ１が、正常か否かを判断する（図６に示す
ステップｓｔ．２８）。正常ならば（ＹＥＳ）、このチ
ップ１００を、“良品”と判断／決定し、テストを終了
する。
【００７３】反対に異常ならば（ＮＯ）、このチップ１
００を、“不良品”と判断／決定し、テストを終了す
る。また、図６に示すステップｓｔ．２６における比較
の結果、ＥＥＰＲＯＭ５０３に書き込まれたデータと、
フェイルアドレスレジスタに書き込まれたデータとが全
て一致しなければ（ＮＯ）、不良アドレスの置き換えに
失敗した可能性が高いと判断される。このときには、図
６に示すステップｓｔ．２９に示すように、ＥＥＰＲＯ
Ｍ５０３の書き替え回数が、規定回数に達しているか否
かを判断し、規定回数に達していないとき（ＮＯ）に
は、入れ替え用アドレス情報をＥＥＰＲＯＭ５０３から
消去（図６に示すステップｓｔ．３０）した後、図５に
示すステップ２２に戻り、再度、入れ替え用アドレス情
報を、ＥＥＰＲＯＭ５０３に書き直す。
【００７４】また、規定回数に達したとき（ＹＥＳ）に
は、不良品として判断されても良いが、再度、上記した
ような自己内部テストを行う（図６に示すステップｓ
ｔ．２７）。これは、希にＥＥＰＲＯＭ５０３に書き込
まれたデータと、フェイルアドレスレジスタに書き込ま
れたデータとが全て一致していなくても良品となること
があるからである。このような希な良品を探し出すこと
でも、良品率の向上が図られる。
【００７５】以上、この発明の一実施の形態に係るコン
トローラ・大容量メモリ混載型半導体集積回路装置を説
明した。この一実施の形態に係る装置は、例えば次のよ
うな変形が可能である。
【００７６】まず、自己内部テスタ３のうち、自己内部
テストを制御／実行する自己内部テスト制御回路３０
（ＣＯＮＴ．Ｔ）、自己内部リダンダンシを制御／実行
する自己内部リダンダンシ制御回路３２（ＣＯＮＴ．
Ｒ）、およびテスト結果を判定するデータ比較回路（Ｃ
ＯＭＰ．）３６をそれぞれ、ＣＰＵ２０に統合するよう
にしても良い。
【００７７】また、自己内部テスト用テストパターン
は、一般的なマーチング、チェッカボード、及び独自に
不良モードをできるだけ検出できるテストパターンとな
るように、任意に作成することができる。そして、任意
に作成されたテストパターンをメモリ３４に書き込むこ
とで、書き込まれた上記テストパターンにしたがって、
大容量メモリ１を自己テストすることができる。
【００７８】また、メモリ３４へのテストシーケンスの
書き込みおよびリダンダンシシーケンスの書き込みは、
別々に行わず、メモリ３４へ同時に書き込むようにして
も構わない。
【００７９】上記一実施の形態に係るコントローラ・大
容量メモリ混載型半導体集積回路装置では、自己内部テ
スタ３が、主記憶部である大容量メモリ１と同一のチッ
プに、設けられていることにより、主記憶部からの途方
もなく高速、かつ大量なデータの転送に、追従可能であ
る。
【００８０】また、例えばロジック系回路であるコント
ローラ２、自己内部テスタ３と、メモリ系回路である大
容量メモリ１とを別々にテストするため、テストパター
ンを発生するプログラム（テストシーケンス）を、ロジ
ック系回路とメモリ系回路とで互いに独立して開発で
き、その開発は、双方のテストを同時に満足するプログ
ラムを開発するよりも、はるかに簡単である。
【００８１】また、テストシーケンスおよびリダンダン
シシーケンスとを、書き替え可能な自己内部テスト用メ
モリ３４に記憶させておくことにより、テストシーケン
スの変更が可能である。したがって、年々向上する製造
プロセスに対応したソフト（テストシーケンス）の修正
に柔軟に対応できる。
【００８２】なお、現在、自己内部テスト回路として、
ＢＩＳＴ（Bilt-In Self Test ）回路が知られている
が、これと上記一実施の形態に係る装置との大きな利点
の差は、上記年々向上する製造プロセスに対応したソフ
トの修正に柔軟に対応できる、ことである。ＢＩＳＴ回
路はＲＯＭであり、ソフトの修正は、ＢＩＳＴ回路の回
路段階、および製造プロセス段階から修正しないと不可
能である。よって、ＢＩＳＴ回路では、ソフトの修正に
柔軟に対応できない。
【００８３】また、上記一実施の形態に係る装置では、
ロジック系回路とメモリ系回路とで、テストシーケンス
を互いに独立にできるため、ソフトの修正が、双方のテ
ストを同時に満足するプログラムを修正するよりも、は
るかに簡単に済む。しかも、ロジック系回路とメモリ系
回路とでテストシーケンスが互いに独立であるために、
ロジック系回路設計者とその製造プロセス技術者の要
求、並びにメモリ系回路設計者とその製造プロセス技術
者の要求を個々に聞けることができ、個々の要求を、忠
実に反映させながら、ソフトを修正することもできる。
【００８４】また、主記憶部である大容量メモリ１のテ
ストは、コントローラ２を介して行わず、直接に行うの
で、主記憶部のテストの精度は、充分に満足できるもの
になる。そして、主記憶部のテストにおいては、コント
ローラ２を介した分の誤差を考慮せずに済み、その分、
クリア条件を緩くでき、無用な不良品を多発させる可能
性も少ない。よって、歩留りの悪化を抑制できる。もち
ろん、主記憶部を外部から直接にテストできるように、
テストパッドを準備しておく必要もない。
【００８５】さらに、上記一実施の形態に係るコントロ
ーラ・大容量メモリ混載型半導体集積回路装置では、自
己内部リダンダンシ機能を有している。このため、主記
憶部がメガバイト級の記憶容量を持っていたとき、特に
リダンダンシ作業に要する時間の長大化を抑制できる。
つまり、膨大な数のヒューズを、レーザーブロワーを使
用して一つ一つブローする場合に比べ、上記した自己内
部リダンダンシのほうが、はるかに短時間でリダンダン
シ作業を終了させることができる。もちろん、レーザー
ブロワーなどのリダンダンシ設備も必要ないため、設備
投資を抑制できる。
【００８６】また、ヒューズブロー方式のリダンダンシ
回路を有した装置では、ブローミスが発生したとき、修
復が不可能であるが、上記一実施の形態に係る装置では
ＥＥＰＲＯＭ方式のリダンダンシ回路を有しているた
め、プログラムミス（ブローミスに相当する）が発生し
たとき、データを書き直すことによって修復が可能であ
る。よって、ヒューズブロー方式のものよりも、完全良
品率は、さらに上がる。
【００８７】これらの利点により、上記一実施の形態に
開示されたコントローラ・大容量メモリ混載型半導体集
積回路装置では、その歩留り、生産効率、設備投資の全
てのトータルコストの低減が可能である。
【００８８】また、上記一実施の形態に開示されたコン
トローラ・大容量メモリ混載型半導体集積回路装置は、
書き替え可能な自己内部テスト用メモリ３４を有してい
るが、これを、書き込まれていたテストシーケンスおよ
びリダンダンシシーケンスを消去した後、半導体集積回
路装置のワーキングメモリとして使用すると、書き替え
可能な自己内部テスト用メモリ３４を設けることが無駄
にならず、メモリ３４を有効に活用することができる。
【００８９】さらに、主記憶部の不良部分の前記冗長記
憶部への置換を、複数の行もしくは列を含むブロック単
位で行うようにすれば、リダンダンシ作業に要する時間
を、より短縮することができる。
【００９０】なお、この発明は、従来の技術の欄でも述
べたようにパーソナルコンピュータ向けのようなオンボ
ード回路をオンチップ化する過程で為されたものであ
る。しかし、上記一実施の形態に係る装置によって開示
された構成、例えば書き替え可能な自己内部テスト用メ
モリ３４をチップに設け、このメモリ３４に主記憶部を
テストする自己テストシーケンスを書き込み、書き込ま
れた自己テストシーケンスにしたがって主記憶部をテス
トする、という構成は、現在のワンチップマイクロコン
ピュータなどにも適用することができる。
【００９１】このように、上記一実施の形態に係る装置
によって開示された構成は、ワンチップマイクロコンピ
ュータに適用されたときでも、ＣＰＵなどのロジック系
回路と、主記憶部、つまりメモリ系回路とでテストシー
ケンスを互いに独立できること、および自己テストシー
ケンスのソフトを修正しても、修正したソフトにしたが
った自己テストを、回路および製造プロセスを変更する
ことなくできることなど、上記一実施の形態に係る装置
で得られる効果と同様な効果を得ることができる。
【００９２】また、コントローラ・大容量メモリ混載型
半導体集積回路装置のＣＰＵと、ワンチップマイクロコ
ンピュータのＣＰＵとは互いに対応する構成であるが、
これらのＣＰＵどうしの大きな相違点の一つの例は、コ
ントローラ・大容量メモリ混載型半導体集積回路装置の
ＣＰＵでは主記憶部に記憶されたデータを高速に外部転
送させることが主要な機能であるのに対し、ワンチップ
マイクロコンピュータのＣＰＵは、主記憶部に記憶され
たデータ（プログラム）に従った演算が主要な機能であ
ることである。
【００９３】
【発明の効果】以上説明したように、この発明によれ
ば、歩留り、生産効率、設備投資の全てのトータルコス
トの低減を可能とするコントローラ・大容量メモリ混載
型半導体集積回路装置およびそのテスト方法およびその
装置の有効な使用方法をそれぞれ提供することができ
る。
【００９４】また、自己テストシーケンスのソフトを修
正しても、修正したソフトにしたがった自己テストを、
回路および製造プロセスを変更することなくできる半導
体集積回路装置、およびロジック系回路とメモリ系回路
とでテストシーケンスを互いに独立でき、かつ自己テス
トシーケンスのソフトを修正しても、修正したソフトに
したがった自己テストを、回路および製造プロセスを変
更することなくできる半導体集積回路装置のテスト方法
をそれぞれ提供することができる。
【図面の簡単な説明】
【図１】図１はこの発明の一実施の形態に係るコントロ
ーラ・大容量メモリ混載型半導体集積回路装置のブロッ
ク図。
【図２】図２は図１をより詳細に示したブロック図。
【図３】図３はテスト工程の流れを示す流れ図。
【図４】図４はテスト工程の流れを示す流れ図。
【図５】図５はテスト工程の流れを示す流れ図。
【図６】図６はテスト工程の流れを示す流れ図。
【図７】図７はパーソナルコンピュータ向けのＬＳＩ製
品を概略的に示した図。
【図８】図８はパーソナルコンピュータ向けの特殊なＬ
ＳＩ製品を概略的に示した図。
【図９】図９はコントローラとメモリとを互いに１チッ
プに集積したＬＳＩ製品を概略的に示した図。
【符号の説明】
１…大容量メモリ、２…コントローラ、３…自己内部テ
スタ、３４…自己内部テスト用メモリ、１００…半導体
チップ。

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップに設けられた主記憶部と、 前記チップに設けられた、前記チップ外から前記主記憶
    部へのデータ入力および前記主記憶部から前記チップ外
    へのデータ出力を少なくともコントロールするコントロ
    ーラと、 前記チップに設けられ、データの書き替えが可能な記憶
    部を有し、この記憶部に書き込まれた自己テストシーケ
    ンスにしたがって、前記主記憶部をテストする自己テス
    ト手段とを具備することを特徴とするコントローラ・大
    容量メモリ混載型半導体集積回路装置。
  2. 【請求項２】 自己テスト手段は、前記データの書き替
    えが可能な記憶部に書き込まれた自己テストシーケンス
    にしたがって、前記主記憶部を自己テストし、この自己
    テストによって求められた前記主記憶部のフェイルアド
    レスを前記主記憶部とは異なった他の記憶部に記憶させ
    る機能を持ち、 前記データの書き替えが可能な記憶部に書き込まれた自
    己救済シーケンスにしたがって、前記他の記憶部に記憶
    された前記主記憶部のフェイルアドレスに対応する不良
    部分を、自己救済する自己救済手段を、さらに具備する
    ことを特徴とする請求項１に記載のコントローラ・大容
    量メモリ混載型半導体集積回路装置。
  3. 【請求項３】 半導体チップ内に設けられた主記憶部
    と、前記チップに設けられた、前記チップ外から前記主
    記憶部へのデータ入力および前記主記憶部から前記チッ
    プ外へのデータ出力を少なくともコントロールするコン
    トローラと、前記チップに設けられた、前記データの書
    き替えが可能な記憶部と、前記チップに設けられた、前
    記データの書き替えが可能な記憶部に書き込まれた自己
    テストシーケンスにしたがって前記主記憶部を自己テス
    トするとともに、この自己テストによって求められた前
    記主記憶部のフェイルアドレスを前記主記憶部とは異な
    った他の記憶部に記憶させる自己テスト回路と、前記チ
    ップに設けられた、前記データの書き替えが可能な記憶
    部に書き込まれた自己救済シーケンスにしたがって、前
    記他の記憶部に記憶された前記主記憶部のフェイルアド
    レスに応ずる不良部分を、自己救済する自己救済回路と
    を、少なくとも具備するコントローラ・大容量メモリ混
    載型半導体集積回路装置のテスト方法であって、 少なくとも前記コントローラ、前記他の記憶部、前記デ
    ータの書き替えが可能な記憶部、前記自己テスト回路お
    よび前記自己救済回路を、外部テスタから送られる信号
    によってそれぞれテストし、 前記外部テスタから前記データの書き替えが可能な記憶
    部に自己テストシーケンスを書き込み、 少なくとも前記主記憶部を、前記データの書き替えが可
    能な記憶部に書き込まれた自己テストシーケンスにした
    がって前記自己テスト回路から送られる信号によってテ
    ストすることを特徴とするコントローラ・大容量メモリ
    混載型半導体集積回路装置のテスト方法。
  4. 【請求項４】 前記外部テスタから前記データの書き替
    えが可能な記憶部に、自己救済シーケンスをさらに書き
    込み、 前記他の記憶部に記憶されたフェイルアドレスに応ずる
    前記主記憶部の不良部分を、前記データの書き替えが可
    能な記憶部に書き込まれた自己救済シーケンスにしたが
    って前記自己救済回路によって救済していくことを特徴
    とする請求項３に記載のコントローラ・大容量メモリ混
    載型半導体集積回路装置のテスト方法。
  5. 【請求項５】 前記フェイルアドレスは、前記主記憶部
    の自己テスト中、随時、前記他の記憶部に記憶されてい
    くことを特徴とする請求項４に記載のコントローラ・大
    容量メモリ混載型半導体集積回路装置のテスト方法。
  6. 【請求項６】 フェイルアドレスの切り替え情報を書き
    込むための、少なくとも電気的にデータの書き込みが可
    能な記憶部と、冗長記憶部と、冗長用フェイルアドレス
    レジスタ部と、コンパレータ部とを少なくとも含む冗長
    回路をさらに具備し、 前記主記憶部の不良部分の救済は、前記少なくとも電気
    的にデータの書き込みが可能な記憶部にフェイルアドレ
    スの切り替え情報を電気的に書き込み、フェイルアドレ
    スに相当するアドレスが入力されたとき、そのフェイル
    アドレスの切り替えが正しく行われたか否かを前記冗長
    用フェイルアドレスレジスタ部に保持されているデータ
    と比較し、前記主記憶部の不良部分を、前記冗長記憶部
    に置換することによって行うことを特徴とする請求項４
    に記載のコントローラ・大容量メモリ混載型半導体集積
    回路装置のテスト方法。
  7. 【請求項７】 前記主記憶部の不良部分の前記冗長記憶
    部への置換は、複数の行もしくは列を含むブロック単位
    で行われることを特徴とする請求項６に記載のコントロ
    ーラ・大容量メモリ混載型半導体集積回路装置のテスト
    方法。
  8. 【請求項８】 半導体チップに設けられた主記憶部と、
    前記チップに設けられた、前記チップ外から前記主記憶
    部へのデータ入力および前記主記憶部から前記チップ外
    へのデータ出力を少なくともコントロールするコントロ
    ーラと、前記チップに設けられ、データの書き替えが可
    能な記憶部を有し、この記憶部に書き込まれた自己テス
    トシーケンスにしたがって、前記主記憶部をテストする
    自己テスト手段とを少なくとも具備するコントローラ・
    大容量メモリ混載型半導体集積回路装置の使用方法であ
    って、 前記データの書き替えが可能な記憶部を、ここに書き込
    まれていた自己テストシーケンスおよび自己救済シーケ
    ンスを消去した後、半導体集積回路装置のワーキングメ
    モリとして使用することを特徴とするコントローラ・大
    容量メモリ混載型半導体集積回路装置の使用方法。
  9. 【請求項９】 半導体チップ内に設けられた主記憶部
    と、 前記チップに設けられ、前記主記憶部に記憶されたデー
    タに従った演算を少なくとも行う演算手段と、 前記チップに設けられたデータの書き替えが可能な記憶
    部と、 前記データの書き替えが可能な記憶部に前記主記憶部を
    テストする自己テストシーケンスを書き込み、前記書き
    込まれた自己テストシーケンスにしたがって前記主記憶
    部をテストする手段とを具備することを特徴とする半導
    体集積回路装置。
  10. 【請求項１０】 半導体チップ内に設けられた主記憶部
    と、前記チップに設けられ、前記主記憶部に記憶された
    データに従った演算を少なくとも行う演算手段と、前記
    チップに設けられたデータの書き替えが可能な記憶部と
    を具備する半導体集積回路装置のテスト方法であって、 前記演算手段を、少なくとも外部テスタによってテスト
    し、 前記主記憶部を、前記書き替え可能な記憶部に前記主記
    憶部をテストする自己テストシーケンスを書き込み、前
    記書き込まれた自己テストシーケンスにしたがってテス
    トすることを特徴とする半導体集積回路装置のテスト方
    法。
JP31061995A 1995-11-29 1995-11-29 コントローラ・大容量メモリ混載型半導体集積回路装置およびそのテスト方法およびその使用方法、並びに半導体集積回路装置およびそのテスト方法 Expired - Lifetime JP3274332B2 (ja)

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