KR20010004191A - 반도체 메모리장치의 제조방법 - Google Patents

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Abstract

커패시터가 형성될 메인셀 영역과, 스크라이브 라인상의 소정부분에 위치하는 키 패턴 형성영역을 포함하는 반도체기판상에 층간절연막을 형성하는 단계와, 상기 층간절연막상에 도전층과 절연막을 차례로 형성한 후 이를 소정패턴으로 패터닝하여 상기 메인셀 영역에는 비트라인을 형성하고 키패턴 형성영역에는 소정의 키패턴을 형성하는 단계, 상기 비트라인과 키패턴을 포함하는 기판 전면에 완충산화막과 질화막을 차례로 형성하는 단계, 상기 키패턴 형성영역의 질화막만을 선택적으로 식각하여 키패턴 측벽에 질화막 스페이서를 형성하는 단계, 기판 전면에 희생산화막을 형성하는 단계, 상기 희생산화막과 메인셀영역의 상기 질화막의 일부를 선택적으로 식각하여 반도체기판상의 소정부분을 노출시킴과 동시에 메인셀 지역의 소정영역에 위치하는 상기 비트라인 측면에 질화막 스페이서를 형성하는 단계, 기판 전면에 스토리지노드 형성용 폴리실리콘을 증착하는 단계, 상기 키패턴 형성영역에 형성된 상기 폴리실리콘층을 선택적으로 식각하여 상기 키 패턴 상부에 폴리실리콘 패턴을 형성하는 단계, 상기 메인셀영역의 상기 폴리실리콘층의 상부를 선택적으로 제거하여 스토리지노드를 형성하는 단계, 및 상기 희생산화막을 제거하는 단계를 포함하여 구성되는 반도체 메모리장치 제조방법을 제공함으로써 패턴 리프팅으로 야기되는 웨이퍼 오염 및 패턴 불량을 방지한다.

Description

반도체 메모리장치의 제조방법{Method of fabricating semiconductor memory device}
본 발명은 반도체 메모리장치의 제조방법에 관한 것으로, 특히 반도체 메모리장치의 스토리지노드 형성과정에서 스크라이브 라인상의 특정 키 패턴에서 발생하는 질화막 측벽스페이서의 리프팅현상을 방지할 수 있도록 하는 반도체 메모리장치의 제조방법에 관한 것이다.
도 2a 내지 도 2g에 종래 기술에 의한 반도체 메모리장치의 스토리지노드 형성방법을 공정순서에 따라 나타낸 바, 메인셀(main cell) 영역과 스크라이브 라인상의 키패턴 형성영역의 구조를 나타내었다. 왼쪽 도면이 메인셀 영역이고 오른쪽 도면이 스크라이브 라인상에 존재하는 키 박스 패턴 영역이다.
먼저, 도 2a를 참조하면, 실리콘기판(1)상에 소자분리공정(도시하지 않음), 게이트라인 형성공정(도시하지 않음) 및 플러그 폴리실리콘 형성공정(도시하지 않음)을 거친 후, 소정의 층간절연산화막(2)을 형성한다. 이어서 폴리실리콘과 텅스텐 실리사이드의 적층구조로 비트라인막을 형성하고 그 상부에 소정두께의 마스크산화막을 증착한 후 패터닝하여 비트라인(3)을 형성한다. 다음에 완충산화막(5)과 식각장벽 질화막(6)을 증착한 후에 주변회로영역 스페이서 마스크 감광막패턴(7)을 기판상에 선택적으로 형성하여 메인셀영역을 제외하고 키 박스 패턴영역을 포함한 주변회로영역의 식각장벽 질화막(6)을 식각하여 질화막 스페이서(6A)를 형성한다.
이어서 도 2b를 참조하면, 상기 감광막패턴(7)을 제거한 후, 캡산화막으로 사용되는 희생산화막(8)을 증착한 다음 커패시터와 플러그(도시되지 않음)와의 연결을 위해 자기정렬 콘택홀 감광막 마스크패턴(9)을 형성한다. 이때 스크라이브 라인상에 위치한 키 패턴의 대부분은 감광막으로 덮히지만 일부 키 패턴은 도시한 바와 같이 열려져 있는 곳이 존재하게 되며 비트라인 패턴이 형성된 위치에 양각형태인 비트라인(3)과는 반대인 음각 형태로 패턴이 형성된다.
다음에 도 2c를 참조하면, 상기 자기정렬 콘택홀 감광막 마스크패턴(9)을 이용하여 희생산화막(8)과 질화막(6)의 일부를 식각한다.
이어서 도 2d를 참조하면, 상기 감광막패턴(9)을 제거한 후, 커패시터 스토리지노드로 사용될 폴리실리콘(10)을 증착한다.
다음에 도 2e를 참조하면, 주변회로영역에 형성된 스토리지노드 폴리실리콘층을 선택적으로 제거하기 위하여 메인셀 영역은 감광막(11)으로 덮고 주변회로영역(스크라이브 라인포함) 전부를 노출시키는 주변회로영역 오픈 감광막 패턴형성공정을 통해 주변회로영역의 폴리실리콘층을 완전히 제거한다. 이때 키 패턴영역의 폴리실리콘층도 식각되게 된다. 후속 공정인 스토리지노드 폴리실리콘의 CMP(chemical mechanical polishing)공정시 주변회로영역에 단차진 곳이 존재하면 단차진 곳의 밑바닥 부분은 CMP가 되지 않기 때문에 CMP후에도 폴리실리콘이 그대로 남아 있어 캡 산화막 제거공정시 폴리실리콘 패턴 리프팅을 유발하기 때문에 상기와 같이 별도의 주변회로 오픈 마스크를 사용하여 주변회로영역의 폴리실리콘을 제거하여야 한다.
다음에 도 2f를 참조하면, 상기 감광막(11)의 일부와 스토리지노드 폴리실리콘(10)을 CMP에 의해 연마하여 상단부의 스토리지노드 폴리실리콘층을 제거한 후, 상기 감광막(11)을 제거한다.
이어서 도 2g를 참조하면, 상기 희생산화막의 전부 또는 일부분을 폴리실리콘층(10)과 질화막(6)이 식각되지 않도록 HF나 BOE등과 같은 산화막 습식용액을 사용하여 제거한다. 이때 메인셀 영역의 질화막 스페이서 주변지역(A)은 습식식각시 폴리실리콘층(10)이 습식용액의 침투를 억제하게 되지만 키 패턴 형성지역의 질화막 스페이서 주변지역(B)은 폴리실리콘층이 존재하지 않기 때문에 도시한 바와 같이 a,b,c방향으로의 습식용액의 침투가 일어남으로써 질화막 스페이서 접경지역의 희생산화막(8)과 질화막 스페이서(6A) 하부의 층간절연 산화막(2), 질화막 스페이서와 비트라인 사이에 존재하는 완충산화막(5)까지 식각되기 때문에 질화막 스페이서는 지지할 곳을 잃고 이탈하게 되어 패턴 리프팅이 일어나게 된다. 이러한 질화막 리프팅 패턴은 HF나 BOE와 같은 산화막 습식식각용액에 식각되지 않기 때문에 웨이퍼내에서 이미 패턴이 형성된 지역에 떨어져 패턴을 망가뜨리거나 파티클로 작용하거나 또는 습식 장비의 배쓰(bath)를 오염시키는 원인으로 작용하게 된다.
도 1에 상기와 같이 종래 기술에 의해 스토리지노드를 형성할 경우의 질화막 측벽스페이서 패턴 리프팅이 발생하는 위치(스크라이브 라인지역의 키 박스 바깥쪽 테두리 부분) 및 양상을 나타내었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 반도체 메모리장치의 스토리지노드 형성용 폴리실리콘을 이용하여 스토리지노드 형성과정에서 스크라이브 라인상의 특정 키 패턴에서 발생하는 질화막 측벽스페이서의 리프팅현상을 방지할 수 있도록 하는 반도체 메모리장치의 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리장치 제조방법은 커패시터가 형성될 메인셀 영역과, 스크라이브 라인상의 소정부분에 위치하는 키 패턴 형성영역을 포함하는 반도체기판상에 층간절연막을 형성하는 단계와, 상기 층간절연막상에 도전층과 절연막을 차례로 형성한 후 이를 소정패턴으로 패터닝하여 상기 메인셀 영역에는 비트라인을 형성하고 키패턴 형성영역에는 소정의 키패턴을 형성하는 단계, 상기 비트라인과 키패턴을 포함하는 기판 전면에 완충산화막과 질화막을 차례로 형성하는 단계, 상기 키패턴 형성영역의 질화막만을 선택적으로 식각하여 키패턴 측벽에 질화막 스페이서를 형성하는 단계, 기판 전면에 희생산화막을 형성하는 단계, 상기 희생산화막과 메인셀영역의 상기 질화막의 일부를 선택적으로 식각하여 반도체기판상의 소정부분을 노출시킴과 동시에 메인셀 지역의 소정영역에 위치하는 상기 비트라인 측면에 질화막 스페이서를 형성하는 단계, 기판 전면에 스토리지노드 형성용 폴리실리콘을 증착하는 단계, 상기 키패턴 형성영역에 형성된 상기 폴리실리콘층을 선택적으로 식각하여 상기 키 패턴 상부에 폴리실리콘 패턴을 형성하는 단계, 상기 메인셀영역의 상기 폴리실리콘층의 상부를 선택적으로 제거하여 스토리지노드를 형성하는 단계, 및 상기 희생산화막을 제거하는 단계를 포함하여 구성된다.
도 1은 종래의 반도체 메모리장치 제조공정에 있어서의 질화막 측벽 스페이서의 리프팅 발생위치 및 양상을 도시한 도면,
도 2a 내지 도 2g는 종래 기술에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도,
도 3a 내지 도 3h는 본 발명에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도.
*도면의 주요부분에 대한 부호의 설명*
1.실리콘기판 2.층간절연산화막
3.비트라인 4.마스크산화막
5.완충산화막 6.질화막
6A.질화막 스페이서 7,9,21.감광막패턴
8.희생산화막 10.폴리실리콘층
10A.스토리지노드, 폴리실리콘층 패턴
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3h에 본 발명에 의한 반도체 메모리장치의 스토리지노드 형성방법을 공정순서에 따라 나타내었다.
먼저, 도 3a를 참조하면, 실리콘기판(1)상에 소자분리공정(도시하지 않음), 게이트라인 형성공정(도시하지 않음) 및 플러그 폴리실리콘 형성공정(도시하지 않음)을 거친 후, 소정의 층간절연산화막(2)을 형성한다. 이어서 폴리실리콘과 텅스텐 실리사이드의 적층구조로 비트라인막을 형성하고 그 상부에 소정두께의 마스크산화막을 증착한 후 패터닝하여 비트라인(3)을 형성한다. 다음에 완충산화막(5)과 식각장벽 질화막(6)을 증착한 후에 주변회로영역 스페이서 마스크 감광막패턴(7)을 기판상에 선택적으로 형성하여 메인셀영역을 제외하고 키 박스 패턴영역을 포함한 주변회로영역의 식각장벽 질화막(6)을 식각하여 질화막 스페이서(6A)를 형성한다.
이어서 도 3b를 참조하면, 상기 감광막패턴(7)을 제거한 후, 캡산화막으로 사용되는 희생산화막(8)을 증착한 다음 커패시터와 플러그(도시되지 않음)와의 연결을 위해 자기정렬 콘택홀 감광막 마스크패턴(9)을 형성한다. 이때 스크라이브 라인상에 위치한 키 패턴의 대부분은 감광막으로 덮히지만 일부 키 패턴은 도시한 바와 같이 열려져 있는 곳이 존재하게 되며 비트라인 패턴이 형성된 위치에 양각형태인 비트라인(3)과는 반대인 음각 형태로 패턴이 형성된다. 상기 희생산화막(8)은 습식용액에서 완충산화막(5)과 층간절연산화막(2)에 비해 상대적으로 식각속도가 빠른 막, 예컨대 PSG막 또는 USG막을 사용하여 형성함으로써 후속공정인 희생산화막의 일부분을 식각하는 공정시 완충산화막과 층간절연산화막의 손실을 줄일 수 있도록 한다. 이 경우, 일례로 완충산화막은 HTO, MTO, LTO, PE-TEOS, LP-TEOS등으로 형성하고 층간절연산화막은 BPSG, HDP산화막등으로 형성하고 희생산화막은 이들 막들에 비해 상대적으로 식각 속도가 빠른 PSG, USG등으로 형성하고, 습식용액으로 BOE를 사용한다.
다음에 도 3c를 참조하면, 상기 자기정렬 콘택홀 감광막 마스크패턴(9)을 이용하여 희생산화막(8)과 질화막(6)의 일부를 식각한다.
이어서 도 3d를 참조하면, 상기 감광막패턴(9)을 제거한 후, 커패시터 스토리지노드로 사용될 폴리실리콘(10)을 증착한다.
다음에 도 3e를 참조하면, 커패시터가 형성되는 메인셀영역은 감광막(21)으로 덮고 키패턴 영역도 종래와는 달리 감광막(21)으로 덮는다.
이어서 도 3f를 참조하면, 키 패턴 영역을 포함한 주변회로영역에서 상기 감광막패턴(21)에 덮혀 있지 않고 노출된 스토리지노드 형성용 폴리실리콘층(10)을 선택적으로 식각함으로써 키 박스 패턴 안쪽에 폴리실리콘층이 남아 있도록 한다.
다음에 도 3g를 참조하면, 상기 감광막패턴(21)의 일부와 스토리지노드 폴리실리콘층(10)을 CMP에 의해 연마하여 상단부의 스토리지노드 폴리실리콘을 제거한 다음, 감광막패턴을 제거한다. 이때, CMP에 의해 스토리지노드 폴리실리콘층의 상부를 제거하는 대신에 상기 감광막패턴(21)을 완전히 제거한 후, PSG, USG, BPSG, O3-TEOS등과 같은 갭 매립(gap filling)이 잘되는 산화막으로 스토리지노드(10A) 안쪽을 채운 다음 건식식각에 의해 스토리지노드 폴리실리콘층의 상부를 제거할 수도 있다.
이어서 도 3h를 참조하면, 희생산화막의 일부를 폴리실리콘층(10)과 질화막(6)이 손상되지 않도록 HF나 BOE등과 같은 산화막 습식용액을 사용하여 제거한다. 이때, 메인셀 영역과 키 패턴영역 모두 질화막 스페이서(6A) 주변지역은 습식식각시 폴리실리콘층(10A)이 습식용액의 침투를 억제하기 때문에 (측면식각 방지) 질화막 스페이서 패턴은 리프팅되지 않고 그대로 측벽에 붙어있게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 패턴 리프팅으로 야기되는 웨이퍼 오염 및 패턴 불량을 방지하고 습식식각을 행하는 장비의 배쓰 오염을 줄임으로써 소자의 동작 불량을 막고 나아가 소자의 수율 향상 및 신뢰성을 증대시킬 수 있다.

Claims (6)

  1. 커패시터가 형성될 메인셀 영역과, 스크라이브 라인상의 소정부분에 위치하는 키 패턴 형성영역을 포함하는 반도체기판상에 층간절연막을 형성하는 단계와,
    상기 층간절연막상에 도전층과 절연막을 차례로 형성한 후 이를 소정패턴으로 패터닝하여 상기 메인셀 영역에는 비트라인을 형성하고 키패턴 형성영역에는 소정의 키패턴을 형성하는 단계,
    상기 비트라인과 키패턴을 포함하는 기판 전면에 완충산화막과 질화막을 차례로 형성하는 단계,
    상기 키패턴 형성영역의 질화막만을 선택적으로 식각하여 키패턴 측벽에 질화막 스페이서를 형성하는 단계,
    기판 전면에 희생산화막을 형성하는 단계,
    상기 희생산화막과 메인셀영역의 상기 질화막의 일부를 선택적으로 식각하여 반도체기판상의 소정부분을 노출시킴과 동시에 메인셀 지역의 소정영역에 위치하는 상기 비트라인 측면에 질화막 스페이서를 형성하는 단계,
    기판 전면에 스토리지노드 형성용 폴리실리콘을 증착하는 단계,
    상기 키패턴 형성영역에 형성된 상기 폴리실리콘층을 선택적으로 식각하여 상기 키 패턴 상부에 폴리실리콘 패턴을 형성하는 단계,
    상기 메인셀영역의 상기 폴리실리콘층의 상부를 선택적으로 제거하여 스토리지노드를 형성하는 단계, 및
    상기 희생산화막을 제거하는 단계를 포함하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서,
    상기 키패턴 상부에 형성되는 폴리실리콘 패턴이 키패턴의 폭 이하의 폭으로 형성되는 반도체 메모리장치의 제조방법.
  3. 제1항에 있어서,
    상기 희생산화막을 습식용액에서 상기 완충산화막과 층간절연막에 비해 상대적으로 식각속도가 빠른 물질로 형성하는 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서,
    상기 희생산화막을 PSG 또는 USG로 형성하고, 상기 완충산화막을 HTO, MTO, LTO, PE-TEOS 또는 LP-TEOS로 형성하고, 상기 층간절연막을 BPSG 또는 HDP로 형성하는 반도체 메모리장치의 제조방법.
  5. 제1항에 있어서,
    상기 희생산화막을 제거하는 단계에서 상기 희생산화막의 일부를 상기 폴리실리콘층과 질화막이 손상되지 않도록 소정의 습식용액을 사용하여 제거하는 반도체 메모리장치의 제조방법.
  6. 제4항에 있어서,
    상기 희생산화막의 습식식각시 메인셀 영역과 키 패턴영역의 질화막 스페이서 주변지역이 상기 폴리실리콘층에 의해 습식용액의 침투가 억제되어 질화막 스페이서 패턴이 리프팅되지 않고 그대로 측벽에 붙어있게 되는 반도체 메모리장치의 제조방법.
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