KR100361515B1 - 반도체장치의 콘택부 제조방법 - Google Patents

반도체장치의 콘택부 제조방법 Download PDF

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Abstract

본 발명은 반도체장치의 콘택부 제조방법에 관한 것으로, 특히, 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 식각선택비가 큰 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법에 관한 것이다. 본 발명은 기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층상에 상기 제 1 절연층과 식각선택비가 큰 절연막으로 식각정지막을 형성하는 단계와, 상기 식각정지막상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 2 절연층의 소정부위를 제거하여 식각프로파일이 경사지고 상기 식각정지막 표면을 노출시키는 제 1 개구부를 형성하는 제 1 식각단계와, 상기 제 1 개구부에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층의 소정 부위를 제거하여 상기 기판의 소정 부위를 노출시키는 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 제 2 식각단계를 포함하여 이루어진다.

Description

반도체장치의 콘택부 제조방법{Method of fabricating a contact in a semiconductor device}
본 발명은 반도체장치의 콘택부 제조방법에 관한 것으로, 특히, 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법에 관한 것이다.
반도체장치의 디램셀등의 메모리소자를 제조하는 종래 기술에서는 캐패시터의 스토리지전극 노드와 소스/드레인용 불순물 확산영역을 전기적으로 연결하기 위하여, 소자 하부의 층간절연층에 제 1 콘택홀과 이를 충전하는 제 1 플러그를 형성하고 비트라인 등을 형성한 다음, 다시 층간절연층을 형성하고 소정 부위를 제거하여 제 1 플러그의 상부 표면을 노출시키는 제 2 콘택홀을 형성한 다음 이를 매립하는 제 2 플러그를 형성하게 된다.
그러나, 종래 기술에서는 제 2 콘택홀이 형성되는 절연층을 산화막으로만 형성하고 제 2 콘택홀을 충전하는 제 2 플러그를 에치백으로 형성한 다음 질화막을 형성하고 스토리지전극 형성부위를 정의하므로, 제 2 콘택홀의 싸이즈를 제어하기 곤란하여 인근의 비트라인과 단락문제를 유발하며, 에치백에 의한 제 2 플러그의 과도식각량에 따라 리세스(recess) 양이 정확하게 제어되지 않을 경우 스토리지전극과 비트라인의 단락 문제 또는 잔류한 질화막 측멱에 의한 제 1 플러그와 제 2 플러그간의 콘택저항 감소 등의 문제가 발생한다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도로서, 디램 셀에서의 캐패시터 및 비트라인 부위에서의 콘택부 형성방법을 도시한다.
도 1a를 참조하면, p형의 실리콘기판인 제 1 도전형 반도체기판(10)에 소스/드레인용 불순물 확산영역(11)과 산화막으로 제 1 층간절연층(12)을 형성한 다음, 제 1 층간절연층의 소정 부위를 제거하여 불순물 확산영역(11) 표면을 노출시키는 제 1 콘택홀을 형성한 후, 제 1 콘택홀을 도핑된 폴리실리콘 등의 도전체로 충전하여 제 1 플러그(13)를 형성한다.
제 1 플러그(13) 표면을 포함하는 제 1 층간절연층(12)상에 HLD(high temperature low pressure dielectric) 등으로 제 2 층간절연층(14)을 소정 두께로 형성한 다음, 그 위에 비트라인(15)을 형성한다.
그리고, 비트라인(15) 표면을 포함하는 제 2 층간절연층(14) 상에 비트라인 절연용 제 1 질화막(16)을 화학기상증착으로 얇게(300-500Å) 증착하여 형성한다.
그 다음, 제 1 질화막(16)상에 제 1 p-TEOS막(17)을 500-1000Å 두께로 형성하고, 다시 그(17) 위에 평탄화를 위한 제 3 층간절연층(18)을 산화막을 증착하여 3000-6000Å 두께로 형성한 후, 제 3 층간절연층(18) 표면에 제 2 p-TEOS막(19)을 얇게(500-1000Å) 형성한다.
그리고, 제 2 p-TEOS막(19)상에 캡-폴리실리콘층(20)을 소정 두께(1500-2500Å)로 증착하여 형성하고, 그 위에 감광막을 도포한 다음 노광 및 현상공정으로 제 1 플러그(13) 표면을 노출시키기 위한 제 2 콘택홀 형성 부위를 정의하는 제 1 포토레지스트패턴(21)을 형성한다.
도 1b를 참조하면, 제 1 포토레지스트패턴으로 보호되지 않는 부위의 캡-폴리실리콘층/제 2 p-TEOS막/제 3 층간절연층/제 1p-TEOS막/질화막/제 1 층간절연층을 차례로 제거하여 잔류한 캡-폴리실리콘층(200)/제 2 p-TEOS막(190)/제 3 층간절연층(180)/제 1p-TEOS막(170)/질화막(160)/제 1 층간절연층(140)에 의하여 형성된 제 2 콘택홀(H1)을 형성한 다음 제 1 포토레지스트패턴을 제거한다.
이때, 캡-폴리실리콘층(200)의 식각조건은 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl2, 2-8 sccm N2로 40-70초간 실시하여 건식식각하고, 산화막들의 식각조건은30-50mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 5-10 sccm O2, 300-700 sccm Ar로 100-140초간 실시하여 건식식각한다.
이때, 제 2 콘택홀 형성의 관건은 비트라인(15) 사이를 관통하는 제 2 콘택홀(H1)의 지름(A1)이다. 이러한 지름(A1)의 크기에 따라 비트라인을 절연시키는 절연막들의 두께(A2)가 결정되어 플러그와 비트라인간의 단락이 유발될 수 있다. 이는 산화막으로 이루어진 절연막을 식각할 때 식각 프로파일이 경사지기 때문이다. 따라서, 종래 기술에서는 이러한 지름(A1) 또는 두께(A2)의 제어가 곤란하다.
도 1c를 참조하면, 제 2 플러그를 형성하기 위하여 제 1 콘택홀을 충분히 매립하도록 도핑된 폴리실리콘층(22)을 잔류한 캡-폴리실리콘층(200)상에 화학기상증착으로 증착하여 형성한다. 이때, 증착 두께는 3000-5000Å로 한다.
도 1d를 참조하면, 도핑된 폴리실리콘층과 캡-폴리실리콘층에 에치백을 실시하여 제 2 p-TEOS막(190)의 표면을 완전히 노출시키며 제 2 콘택홀내에 잔류한 폴리실리콘층으로 이루어진 제 2 플러그(220)를 형성한다. 이때, 에치백은 건식식각으로 실시하며 식각조건은 3-7mT, 20-50W, 10-30 sccm SF6로 80-120초간 실시하는 것으로 한다. 따라서, 리세스(recess)되는 폴리실리콘 두께(R1)는 300-1000Å 정도이며, 필요한 경우 리세스 양을 2000Å까지 할 수 있다. 이때, 중요한 요소는 폴리실리콘의 손실량을 최소화하는 것이다.
도 1e를 참조하면, 제 2 플러그(220)의 노출된 표면을 포함하는 제 2 p-TEOS막(190) 표면에 스톱퍼(stopper)로서 질화막(23)을 화학기상증착으로 증착하여 형성한다. 이때, 질화막(23)의 증착 두께는 500-1000Å으로 한다.
도 1f를 참조하면, 질화막(23)상에 산화막으로 제 4 층간절연층(24)을 증착하여 형성한다. 이때, 제 4 층간절연층(24)의 형성 두께는 10000-15000Å 정도로 두껍게 형성한다.
그리고, 제 4 층간절연층(24) 표면에 포토레지스트를 도포한 다음 캐패시터의 스토리지전극 형성부위를 정의하는 노광마스크를 사용한 노광 및 현상으로 스토리지전극 형성부위의 상부에 위치한 제 4 층간절연층(24) 표면을 노출시키는 포토레지스트패턴(25)을 형성한다.
도 1g를 참조하면, 포토레지스트패턴으로 보호되지 않는 제 4 층간절연층/질화막/제 2 p-TEOS막/제 3 층간절연층을 차례로 제거하여 제 2 플러그(220) 표면과 그(220) 표면에서 연장된 제 3 층간절연층(180)의 일부를 노출시키는 개구부를 형성한다.
이때, 산화막은 두단계의 건식식각으로 제거하며 식각조건은 먼저, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C4F8, 5-10 sccm O2, 300-700 sccm Ar로 150-200초간 실시하여 일단계 식각하고, 이어서, 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 300-700 sccm Ar로 10-20초간 실시하여 이단계 식각한다.
이러한 스토리지전극 패턴이 형성될 개구부 형성에서 가장 중요한 것은 개구부 저면부를 이루는 노출된 제 3 층간절연층(180)의 표면으로부터 제 1 p-TEOS막(170)표면 까지의 거리(B1)이다. 이러한 거리(B1)은 최대한 크게 형성하는 것이 비트라인(15)과 스토리지전극과의 단락을 방지할 수 있다.
즉, 도 1d에서 폴리실리콘 손실량(R1)이 1000Å 이상으로 크면 개구부 형성시 제 3 층간절연층(180)의 식각량이 커지므로 개구부 하부에 위치한 비트라인(15)이 노출될 우려가 있는 것이다.
도 1h를 참조하면, 노출된 제 2 플러그(220) 표면과 제 3 층간절연층(180)의 표면으로 포함하는 개구부와 제 4 층갖절연층(240)상에 스토리지전극 형성용으로 도핑된 폴리실리콘 등의 도전체막(25)을 화학기상증착으로 증착하여 형성한다. 이때, 도핑된 폴리실리콘으로 도전체막(25)을 형성한 경우 그 두께는 500-1000Å으로 한다.
도시되지는 않았지만, 후속공정으로 도전체막(25)을 적절히 패터닝하여 스토리지전극을 완성하고, 그 위에 유전막과 플리이트전극을 형성하여 캐패시터를 제조한다.
그러나, 상술한 종래의 반도체장치는 고집적 디램셀에서 캐패시터가 비트라인 상부에 위치한 구조(capacitor on a bit line)를 가질 때 제 2 플러그를 형성하기 위한 제 2 콘택홀 형성시 그 지름의 크기를 제어하기 곤란하여 이웃한 비트라인 등과 단락을 유발할 수 있으며, 제 2 플러그 형성시 폴리실리콘의 손실량이 많아 스토리지전극 하부 층간절연층이 과도식각되면 캐패시터의 스토리지전극과 비트라인이 단락될 우려가 있고, 또한, 하부층간절연층이 충분히 식각되지 않으면 제 2 플러그가 리세스된 부위에 질화막이 측벽형태로 잔류하게 되어 제 2 플러그와 제 1 플러그의 콘택저항을 증가시키는 등의 문제점이 있다.
따라서, 본 발명의 목적은 콘택홀이 형성되는 최종 상부 절연층을 질화막/산화막 등의 적층구조의 절연막들을 사용하여 형성하고 미세콘택홀을 형성하기 위하여 경사 식각프로파일을 갖는 제 1 식각단계와 수직 식각프로파일을 갖는 제 2 식각단계로 적층된 절연막들을 차례로 식각하여 공정마진을 확보하고, 미세 콘택홀을 매립하는 플러그 형성용 도전층의 과도식각문제를 해결하여 메모리소자의 신뢰성을 개선하도록 한 반도체장치의 메모리소자 콘택부 형성방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 콘택부 제조방법은 기판상에 제 1 절연층을 형성하는 단계와, 상기 제 1 절연층상에 식각정지막을 형성하는 단계와, 상기 식각정지막상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 2 절연층의 소정부위를 제거하여 식각프로파일이 경사지고 상기 식각정지막 표면을 노출시키는 제 1 개구부를 형성하는 제 1 식각단계와, 상기 제 1 개구부에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층의 소정 부위를 제거하여 상기 기판의 소정 부위를 노출시키는 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 제 2 식각단계를 포함하여 이루어진 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체장치의 콘택부 제조방법은 불순물 확산영역이 소정 부위에 형성된 반도체기판상에 제 1 절연층과 상기 제 1 절연층을 관통하며 상기 불순물 확산영역과 접촉하는 제 1 플러그를 형성하는 단계와, 상기 제 1 플러그 표면을 포함하는 상기 제 1 절연층상에 제 2 절연층을 형성하고 상기 제 2 절연층상에 비트라인을 형성하는 단계와, 상기 비트라인을 포함하는 상기 제 2 절연층상에 제 3 절연층을 형성하는 단계와, 상기 제 3 절연층상에 제 4 절연층/식각정지막/제 5 절연층을 형성하는 단계와, 상기 제 5 절연층상에 캡-도전막을 형성하는 단계와, 상기 캡-도전막과 상기 제 5 절연층의 소정 부위를 제거하여 식각정지막의 표면을 노출시키며 식각프로파일이 경사진 제 1 개구부를 형성하는 단계와, 노출된 상기 식각정지막과 그 하부에 위치한 상기 제 4 절연층/제 3 절연층/제 2 절연층을 차례로 제거하여 상기 제 1 플러그의 표면을 노출시키며 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 단계와, 상기 제 1 개구부와 제 2 개구부를 포함하는 잔류한 상기 캡-도전막상에 도전층을 형성하는 단계와, 상기 도전층과 상기 캡-도전막에 에치백을 실시하여 상기 제 5 절연층의 표면을 노출시키며 상기 제 1 개구부와 상기 제 2 개구부를 충전하는 제 2 플러그를 형성하는 단계와, 상기 제 2 플러그 표면을 포함하는 상기 제 5 절연층 표면에 제 6 절연층을 형성하고 상기 제 6 절연층과 상기 제 5 절연층의 소정부위를 제거하여 상기 제 2 플러그 표면과 상기 식각정지막 표면을 일부 노출시키는 제 3 개구부를 형성하는 단계와, 상기 제 3 개구부 내부 표면에 캐패시터를 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도
일반적으로 고집적의 디램셀을 형성시 씨오비(capacitor on bit line) 구조에서는 스토리지 노드를 형성시 스토리지 노드 콘택과 비트라인과의 쇼트현상 가능성을 고려하여야 한다. 이를 해결하기 위하여 종래 기술에서는 제 2 스토리지 노드의 콘택 싸이즈를 작게 형성하여 비트라인과의 전기적 단락에 대한 마진을 확보함에 따라, 이러한 작은 콘택 싸이즈 때문에 제 1 스토리지 노드 콘택과 별도의 제 2 스토리지 노드 콘택을 형성하고 이들을 다시 연결하여야 하고, 캐패시터의 용량을 확보하기 위하여 별도의 실린더 형 스토리지 노드를 형성하여야 한다.
본 발명에서는 스토리지전극 노드 콘택 형성시 제 2 플러그가 형성되는 제 2 콘택홀의 지름을 제어하고 스토리지전극 하부 층간절연층의 식각을 질화막으로 식각정지층을 형성하여 방지하므로 제 2 플러그와 비트라인간의 측면 단락을 방지하고, 스토리지전극과 비트라인간의 수직적인 단락을 방지한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체장치의 콘택부 제조방법을 도시한 공정 단면도로서, 메모리소자인 디램 셀에서의 캐패시터 및 비트라인 부위에서의 콘택부 형성방법을 도시한다.
도 2a를 참조하면, p형의 실리콘기판인 제 1 도전형 반도체기판(30)에 소스/드레인용 n형의 제 2 도전형 불순물 확산영역(31)과 산화막으로 제 1 층간절연층(32)을 형성한 다음, 제 1 층간절연층의 소정 부위를 제거하여 불순물 확산영역(31) 표면을 노출시키는 제 1 콘택홀을 형성한 후, 제 1 콘택홀을 도핑된 폴리실리콘 등의 도전체로 충전하여 제 1 플러그(33)를 형성한다.
제 1 플러그(33) 표면을 포함하는 제 1 층간절연층(32)상에 HLD(high temperature low pressure dielectric) 등으로 제 2 층간절연층(34)을 소정 두께로 형성한다음, 그 위에 비트라인(35)을 형성한다.
그리고, 비트라인(35) 표면을 포함하는 제 2 층간절연층(34) 상에 비트라인 절연용 제 1 질화막(36)을 화학기상증착으로 얇게(300-500Å) 증착하여 형성한다.
그 다음, 제 1 질화막(36)상에 제 1 p-TEOS막(37)을 500-1000Å 두께로 형성하고, 다시 그(37) 위에 평탄화를 위한 제 3 층간절연층(38)을 산화막을 증착하여 2500-6000Å 두께로 형성한다.
그리고, 제 3 층간절연층(38)의 표면에 제 2 질화막(39)을 500-1500Å 두께로 형성하여 식각정지층 (39)을 형성한다.
그 다음, 질화막으로 이루어진 식각정지층(39) 표면에 제 2 p-TEOS막(40)을 1000-3000Å) 형성한다.
그리고, 제 2 p-TEOS막(40)상에 캡-폴리실리콘층(41)을 소정 두께(1500-2500Å)로 증착하여 형성하고, 그 위에 감광막을 도포한 다음 노광 및 현상공정으로 제 1 플러그(33) 표면을 노출시키기 위한 제 2 콘택홀 형성 부위를 정의하는 제 1 포토레지스트패턴(42)을 형성한다.
도 2b를 참조하면, 제 1 포토레지스트패턴으로 보호되지 않는 부위의 캡-폴리실리콘층/제 2 p-TEOS막/질화막/제 3 층간절연층/제 1p-TEOS막/질화막/제 1 층간절연층을 차례로 제거하여 잔류한 캡-폴리실리콘층(410)/제 2 p-TEOS막(400)/식각정지층(390)/제 3 층간절연층(380)/제 1 p-TEOS막(370)/제 1 질화막(360)/제 2 층간절연층(340)의 노출된 측면에 의하여 둘러싸인 제 2 콘택홀(H2)을 형성한 다음 제 1 포토레지스트패턴을 제거한다.
이때, 캡-폴리실리콘층(410)의 식각조건은 3-7mT, 300-600Ws, 100-300Wb, 80-120 sccm Cl2, 2-8 sccm N2로 40-70초간 실시하여 건식식각한다.
그리고, 제 2 p-TEOS막(400)은 제 2 콘택홀의 지름을 감소시키기 위하여 식각 프로파일이 경사지도록 건식식각한다. 이때, 식각조건은 폴리머가 많이 발생하는 C5F8 또는 C4F8 등의 식각가스를 사용하여 질화막인 식각정지막(390)이 노출될 때까지 실시하며, 30-50 mT, 1800-2400 Ws, 500-1000Wb, 10-30 sccm C5F8또는 C4F8, 10-20 sccm O2, 300-700 Ar로 20-50초간 실시한다.
그 다음, 좁아진 제 2 p-TEOS막(400)의 지름을 이용하여 계속하여 나머지 질화막과 산화막들을 수직 식각프로파일을 갖도록 제거하여 제 2 플러그(33)의 표면을 노출시킨다. 이때, 식각조건은 30-50mT, 1800-2400Ws, 1000-1500Wb, 30-60 sccm CHF3, 5-10 sccm O2, 300-700 sccm Ar로 50-100초간 실시하여 건식식각한다.
이때, 제 2 콘택홀 형성의 관건은 비트라인(35) 사이를 관통하는 제 2 콘택홀(H2)의 지름(A3)이다. 이러한 지름(A3)의 크기에 따라 비트라인을 절연시키는 절연막들의 두께(A4)가 결정되어 플러그와 비트라인간의 단락이 유발될 수 있다. 이는 산화막으로 이루어진 절연막을 식각할 때 식각 프로파일이 경사지기 때문이다. 따라서, 본 발명의 실시예에서는 이러한 지름(A3) 또는 두께(A4)를 두 단계 식각으로 제어하여 플러그와 비트라인(35)간의 단락을 방지한다.
즉, 본 발명의 실시예에서는 산화막 식각을 두 단계로 나누어 실시하며, 특히, 일단계 식각에서 폴리머가 많이 형성되는 C5H8또는 C4F8을 식각가스로 이용하여 질화막인 식각정지막 위의 산화막을 70-80° 정도의 경사진 식각프로파일을 갖도록 식각한다. 만약, 식각정지막이 없다면 산화막을 경사지게 식각하기 곤란하다. 그리고, 이단계 식각에서는 식각정지막(390) 및 제 3 층간절연층(380)을 수직하게 식각하여 제 2 콘택홀의 지름(A3)을 조절하므로 비트라인(35)과 제 2 콘택홀(H2) 사이의 두께(A4)에 대한 공정마진을 확보할 수 있다.
도 2c를 참조하면, 제 2 플러그를 형성하기 위하여 제 1 콘택홀을 충분히 매립하도록 도핑된 폴리실리콘층(43)을 잔류한 캡-폴리실리콘층(410)상에 화학기상증착으로 증착하여 형성한다. 이때, 증착 두께는 3000-5000Å로 한다.
도 2d를 참조하면, 도핑된 폴리실리콘층과 캡-폴리실리콘층에 별도의 식각마스크 형성없이 에치백을 실시하여 산화막인 제 2 p-TEOS막(400)의 표면을 완전히 노출시키며 동시에 제 2 콘택홀내에 잔류한 폴리실리콘층으로 이루어진 제 2 플러그(430)를 형성한다. 이때, 에치백은 건식식각으로 실시하며 식각조건은 3-7mT, 20-50W, 10-30 sccm SF6로 80-120초간 실시하는 것으로 한다. 따라서, 리세스(recess)되는 폴리실리콘 두께(R2)는 300-1000Å 정도이며, 필요한 경우 리세스 양을 2000Å까지 할 수 있다. 이때, 중요한 요소는 폴리실리콘의 손실량을 최소화하는 것이다.
도 2e를 참조하면, 제 2 플러그(430)의 노출된 표면을 포함하는 제 2 p-TEOS막(400) 표면에 산화막으로 제 4 층간절연층(44)을 증착하여 형성한다. 이때, 제 4 층간절연층(44)의 형성 두께는 10000-15000Å 정도로 두껍게 형성한다.
그리고, 제 4 층간절연층(44) 표면에 포토레지스트를 도포한 다음 캐패시터의 스토리지전극 형성부위를 정의하는 노광마스크를 사용한 노광 및 현상으로 스토리지전극 형성부위의 상부에 위치한 제 4 층간절연층(44) 표면을 노출시키는 제 2 포토레지스트패턴(45)을 형성한다.
도 2f를 참조하면, 제 2 포토레지스트패턴으로 보호되지 않는 제 4 층간절연층/제 2 p-TEOS막을 차례로 제거하여 제 2 플러그(430) 표면과 질화막인 식각정지층(390)의 일부 표면을 노출시키는 개구부를 형성한다. 이때, 개구부는 캐패시터의 스토리지전극 패턴이 형성될 부위를 제공하기 위하여 형성한다.
이때, 산화막은 두단계의 건식식각으로 제거하며 식각조건은 먼저, 30-50mT, 1800-2200Ws, 800-1500Wb, 10-20 sccm C4F8, 5-10 sccm O2, 300-700 sccm Ar로 150-200초간 실시하여 일단계 식각하고, 이어서, 30-70mT, 1800-2200Ws, 800-1500Wb, 30-60 sccm CHF3, 300-700 sccm Ar로 10-20초간 실시하여 이단계 식각한다.
이러한 스토리지전극 패턴이 형성될 개구부 형성에서 가장 중요한 것은 개구부 저면부를 이루는 노출된 제 3 층간절연층(380)의 표면으로부터 제 1 p-TEOS막(370) 표면 까지의 거리(B2)이다. 이러한 거리(B2)는 질화막인 식각정지막(390)에 의하여 고정되므로 비트라인(35)과 후속공정에서 형성될 스토리지전극과의 단락을 방지할 수 있다.
그리고, 제 2 포토레지스트패턴을 산소 애슁(O2ashing) 등으로 제거한다.
도 2g를 참조하면, 노출된 제 2 플러그(430) 표면과 식각정지막(390)의 표면을 포함하는 개구부와 제 4 층간절연층(440)상에 스토리지전극 형성용으로 도핑된 폴리실리콘 등의 도전체막(45)을 화학기상증착으로 증착하여 형성한다. 이때, 도핑된 폴리실리콘으로 도전체막(45)을 형성한 경우 그 두께는 500-1000Å으로 한다.
도시되지는 않았지만, 후속공정으로 도전체막(45)을 적절히 패터닝하여 스토리지전극을 완성하고, 그 위에 유전막과 플리이트전극을 형성하여 캐패시터를 제조한다.
따라서, 본 발명은 스토리지전극 노드 콘택 형성시 제 2 플러그가 형성되는 제 2 콘택홀의 지름을 제어하고 스토리지전극 하부 층간절연층의 식각을 질화막으로 식각정지층을 형성하여 방지하므로 제 2 플러그와 비트라인간의 측면 단락을 방지하고, 스토리지전극과 비트라인간의 수직적인 단락을 방지하여 캐패시터의 형성마진을 증가시켜 셀 면적 효율을 극대화하는 장점이 있다.

Claims (7)

  1. 기판상에 제 1 절연층을 형성하는 단계와,
    상기 제 1 절연층상에 식각정지막을 형성하는 단계와,
    상기 식각정지막 상에 제 2 절연층을 형성하는 단계와,
    상기 제 2 절연층상에 캡-도전막을 형성하는 단계와,
    상기 캡-도전막과 상기 제 2 절연층의 소정부위를 제거하여 식각프로파일이 경사지고 상기 식각정지막 표면을 노출시키는 제 1 개구부를 형성하는 제 1 식각단계와,
    상기 제 1 개구부에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층의 소정 부위를 제거하여 상기 기판의 소정 부위를 노출시키는 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 제 2 식각단계로 이루어진 반도체장치의 콘택부 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1 개구부는 폴리머 발생량이 많은 식각가스를 사용하는 건식식각으로 형성하는 것이 특징인 반도체장치의 콘택부 제조방법.
  3. 청구항 1에 있어서,
    상기 제 1 절연층과 제 2 절연층은 산화막으로 형성하고 상기 식각정지막은 질화막으로 형성하는 것이 특징인 반도체장치의 콘택부 제조방법.
  4. 청구항 1에 있어서,
    상기 제 2 식각단계 이후,
    상기 제 1 개구부와 제 2 개구부를 포함하는 상기 캡-도전막상에 상기 캡-도전막과 같은 물질로 도전층을 형성하는 단계와,
    상기 도전층 및 잔류한 상기 캡-도전막을 에치백하여 상기 제 2 절연막의 표면을 노출시키며 잔류한 상기 도전층으로 이루어진 플러그를 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 콘택부 제조방법.
  5. 청구항 1에 있어서, 상기 제 2 절연층은 상기 제 1 개구부의 식각 프로파일이 경사질 수 있도록 충분한 두께를 갖도록 형성하는 것이 특징인 반도체장치의 콘택부 제조방법.
  6. 불순물 확산영역이 소정 부위에 형성된 반도체기판상에 제 1 절연층과 상기 제 1 절연층을 관통하며 상기 불순물 확산영역과 접촉하는 제 1 플러그를 형성하는 단계와,
    상기 제 1 플러그 표면을 포함하는 상기 제 1 절연층상에 제 2 절연층을 형성하고 상기 제 2 절연층상에 비트라인을 형성하는 단계와,
    상기 비트라인을 포함하는 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와,
    상기 제 3 절연층상에 제 4 절연층/식각정지막/제 5 절연층을 형성하는 단계와,
    상기 제 5 절연층상에 캡-도전막을 형성하는 단계와,
    상기 캡-도전막과 상기 제 5 절연층의 소정 부위를 제거하여 식각정지막의 표면을 노출시키며 식각프로파일이 경사진 제 1 개구부를 형성하는 단계와,
    노출된 상기 식각정지막과 그 하부에 위치한 상기 제 4 절연층/제 3 절연층/제 2 절연층을 차례로 제거하여 상기 제 1 플러그의 표면을 노출시키며 수직 식각프로파일을 갖는 제 2 개구부를 형성하는 단계와,
    상기 제 1 개구부와 제 2 개구부를 포함하는 잔류한 상기 캡-도전막상에 도전층을 형성하는 단계와,
    상기 도전층과 상기 캡-도전막에 에치백을 실시하여 상기 제 5 절연층의 표면을 노출시키며 상기 제 1 플러그와 접촉하며 상기 제 1 개구부와 상기 제 2 개구부를 충전하는 제 2 플러그를 형성하는 단계와,
    상기 제 2 플러그 표면을 포함하는 상기 제 5 절연층 표면에 제 6 절연층을 형성하고 상기 제 6 절연층과 상기 제 5 절연층의 소정부위를 제거하여 상기 제 2 플러그 표면과 상기 식각정지막 표면을 일부 노출시키는 제 3 개구부를 형성하는 단계와,
    상기 제 3 개구부 내부 표면에 캐패시터를 형성하는 단계로 이루어진 반도체장치의 콘택부 제조방법.
  7. 청구항 6에 있어서,
    상기 제 1 개구부는 폴리머 발생량이 많은 식각가스를 사용하는 건식식각으로 형성하는 것이 특징인 반도체장치의 콘택부 제조방법.
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