CN1220270C - 半导体器件及其制造方法 - Google Patents

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CN1220270C CNB001374532A CN00137453A CN1220270C CN 1220270 C CN1220270 C CN 1220270C CN B001374532 A CNB001374532 A CN B001374532A CN 00137453 A CN00137453 A CN 00137453A CN 1220270 C CN1220270 C CN 1220270C
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Abstract

本发明揭示一种半导体器件及其制造方法，包括在半导体基片上形成的半导体层，该半导体层具有在半导体层的一部分上形成的第1导电型漏区、在半导体层的一部分上离开漏区形成的第2导电型阱区、离开位于所述漏区侧的阱区的一端并在阱区上形成的第1导电型源区，以及形成在阱区的一端与漏区之间，分别连接阱区和漏区的第1导电型漂移区，并以栅极氧化膜为中介，在位于漂移区与所述源区之间的阱区形成栅极。

Description

半导体器件及其制造方法
技术领域
本发明涉及用作开关元件的半导体器件。
背景技术
近来，作为使高频信号导通、断开的开关，对模拟开关和半导体继电器等半导体开关的需求正在提高。为了将这些半导体开关用于对高频信号进行导通、断开，需要在导通状态时，电流—电压特性为线性(无偏移)且电阻小，而在断开状态，则输出静电容小，以便改善高频截止特性。
作为能满足上述要求的半导体元件，已公知绝缘体硅(SOI：Silicom OnInsulater)-横向双扩散金属氧化物半导体场效应晶体管(LDMOSFET：Lateral Double-Diffused MOSFET)。
已有的SOI-LDMDSFET采用SOI基片，该基片在单晶硅半导体基本上，以氧化硅膜绝缘层2为中介形成单晶硅组成的半导体层3(图10)。其构成方法如下。
即，如图10所示，此SOI-LDMOSFET在n型半导体层3内分开形成p+型阱区5和n++型漏区4，进而在p+型阱区5形成n++型源区6。
这里，n++型源区6形成使p+型阱区5和n型半导体层3位于其与n++型漏区4之间。
此外，在位于n++型源区6与n++漏区4之间的p+型阱区5上，以栅极绝缘膜8为中介，形成由例如多晶硅组成的栅极9。此栅极9考虑制造上的位置偏差余量等，形成分别延迟在n++型源区6和位于p+阱区5与n++型漏区之间的n型半导体层3(漂移区20)上。
然后，在n++型源区6上和n++型漏区4上分别形成源极11和漏极10。
图10所示以上那样构成的SOI-LDMOSFET已有技术例中，在通过源极11和漏极10在n++型漏区6上和n++型漏区4之间施加电压的状态下，栅极9上施加一定的电压，从而在栅极9正下方的p+阱区5上形成强反转状态的沟道，并通过该沟道在n++型源区6与n++型漏区4之间流通电流(导通状态)。
栅极电压降低时，p+型阱区5成为原来的p型层，并形成p+型阱区5与n++型漏区4之间施加反向偏压的PN倍，因而n++型源区6上与n++型漏区4之间无电流流通。
图10的SOI-LDMOSFET中，位于形成沟道的p+型阱区5与n++型漏区4之间的n型半导体层3称为漂移区，该漂移区20的杂质浓度NO设定成满足以下式(1)所表示的RESURF条件。
Tsoi × NO ≅ 1 × 10 12 ( atm / cm 2 ) - - - ( 1 )
式中，Tsoi为n型半导体层3的厚度。
这样，已有的SOI-LDMOSFET中，将漂移区20的杂质浓度NO设定为满足提供有关表面电场最佳条件的上述RESURF条件，从而实现高耐压特性。
该图10A的SOI-LDMOSFET中，将漂移区20的杂质浓度NO设定为在整个漂移区20均匀分布(图10B)。
最近，美国专利申请5300448号和5412241号等提示对图10A的SOI-LDMOSFET进一步改善耐压特性的结构。
如图11所示，美国专利申请5300448中揭示的SOI-LDMOSFET，形成使位于形成漏极接点56的漏区52与形成源极接点54的源区51之间的n型源移区50随着离开漏区52的距离，其杂质浓度减小。还在源区51与漂移区50之间，通过栅极氧化膜58形成栅极59，并形成用来构成沟道的p型基区60。利用这样的结构，美国专利申请5300448号所揭示的SOI-LDMOSFET能使漂移区内部的电场均匀，进一步提高耐压特性。
然而，如图12所示，美国专利申请5300448揭示的SOI-LDMOSFET在以按间隔依次变化的方式形成的保护层40为中介形成漂移区的半导体层1中，掺入规定杂质后，进行热处理，从而形成杂质浓度依次变化的漂移区50。因此，存在漂移区50的长度(电流流通方向的长度)不能缩短的问题。美国专利申请5300448号中，记载的信息为漂移区50的长度是40μm～50μm。
因此，美国专利申请5300448号揭示的SOI-LDMOSFET中，由于漂移区50长度大，存在导通状态下漏极与源极之间的电阻大的问题。
美国专利申请5300448号提出的SOI-LDMOSFET为了提高耐压当然需要要使漂移区50形成得薄，因而存在散热差的问题。为此，存在不能加大可容许导通电流的问题。
美国专利申请5412241号等提出的SOI-LDMOSFET，其提供的结构是为了使美国专利申请5300448号所揭示SOI-LDMOSFET的耐压稳定，进而解决导通状态下漏极与源极间的电阻大的问题。
因此，美国专利申请5412241号等提出的SOI-LDMOSFET，其提供的结构能减小导通状态下漏极与源极间的电阻，而且能使耐压特性良好。但是，具有栅极场屏结构，因而存在输出静电容大的问题。
作为对高频信号进行导通、断开的开关，需求大的是具有20V～300V耐压特性的开关，但按理想结构参数构成这一级的SOI-LDMOSFET，则估计漂移区长度最佳值约为1～15μm。然而，美国专利申请5300448号所揭示SOI-LDMOSFET的制造方法由于加工精度方面的问题，难以形成具有最佳值1～15μm左右的长度的漂移区，存在待解决的课题。
发明内容
本发明是鉴于上述情况而完成的，其第1目的是提供一种半导体器件，该器件能实现对所要求的耐压，增大容许导通电流，减小输出静电容，并减小导通电阻。
本发明的第2目的在于提供一种半导体器件制造方法，可精度良好且方便地制造能实现对所要求的耐压，增大容许导通电流，减小输出静电容并减小导通电阻的半导体器件。
本发明的半导体器件，包括在半导体基片上形成的半导体层，所述半导体层包括：
在所述半导体层一部分上形成的第1导电型漏区；
在所述半导体的一部分上与所述漏区隔开形成的第2导电型阱区；
离开位于所述漏区侧的所述阱区的一端，在所述阱区上形成的第1导电型源区；
第1导电型漂移区，这种第1导电型漂移区形成在所述阱区的一端与所述漏区之间，分别连接所述阱区与所述漏区，而且将其杂质浓度设定成分别沿与所述半导体层表面平行的横方向和与所述半导体层表面垂直的纵方向，随离开所述漏区的距离而减小；
在所述漏区的一部分上、所述源区的一部分上、以及这两个区之间的阱区上形成的栅极氧化膜；
在所述栅极氧化膜上形成的栅极。
做成这样的结构，则耗尽层有效扩展到上述漂移区中连接上述阱层的一侧，因而能防止电场集中，可获得高耐压。而且本发明的半导体器件由于能将上述半导体层厚度设定得比较厚，可扩大电流通路的截面，同时能高效散发产生的热量，使容许导通电流增大。
本发明的半导体器件中，最好以绝缘层为中介，在上述半导体基片上形成上述半导体层。
本发明的半导体器件中，最好所述漂移区中，横方向的杂质浓度按照将离开所述漏区的横向距离x作为变量的高斯分布变化，纵方向的杂质浓度按照将离开所述漏区的纵向距离y作为变量的高斯分布变化。
这样，就可在制造过程中，借助从所述漏区侧的杂质热扩散，控制所述漂区的杂质浓度分布，具有精度高且能容易制作的效果。
此外，能方便地制造具有作为对高频信号进行导通、断开的开关需求大的20～300V极的耐压，而且漂移长度为约1～15μm的半导体器件。
本发明的半导体器件中，最好所述栅极形成在所述漂移区上延伸，以覆盖所述漂移区的一部分，位于所述栅极正下方的漂移区的杂质浓度设定成比下式的杂质浓度N低，以cm为单位的所述半导体层的厚度×以atm/cm3为单位的N＝1×1012。
这样，能使导通状态的导通电阻减小，而且能有效减小输出静电容。
本发明的半导体器件中，最好所述漂移区中，位于所述漏区附近的部分的杂质浓度设定成比满足下式的杂质浓度N高，以cm为单位的所述半导体层的厚度×以atm/cm3为单位的N＝1×1012。
由此能进一步减小导通电阻。
这里，RESURF条件是指满足以下的公式。
Tsoi × N ( RESURF ≅ 1 × 10 ^ 12 ( atm / cm 2 )
Tsoi：半导体层厚度(cm)
N(RESURF)：满足RESURF条件的杂质浓度(atm/cm3)
本发明的半导体器件中，最好将所述半导体层厚度t设定成满足0.3μm≤t≤15μm。
本发明的半导体器件中，将所述半导体厚度t设定为满足0.5μm≤t≤4μm，从而能构成作为具有25V～100V的耐压特性，而且高频特性良好的开关元件的半导体器件。
本发明的半导体器件中，将所述半导体层厚度t设定为满足0.5μm≤t≤1.5μm，从而能构成作为具有25V～50V的耐压特性，而且高频特性良好的开关元件的半导体器件。
本发明的半导体器件中，最好将所述漂移区的从所述漏区端到所述阱区端的距离设定为15μm以下，由此，能使导通电阻减小。
将从所述漏区端到所述阱区端的距离设定为15μm以下，则能实时地借助从所述漏区端的杂质热扩散，在所述漂移区形成杂质分布。
本发明的半导体器件制造方法，在半导体基片上形成的半导体层上，分开形成相互分开的第1导电型漏区和第1导电型源区，在所述漏区与源区之间连接所述漏区形成漂移区，并连接所述源区形成沟道区，其特征在于，
在要形成所述源区的区域中，掺杂第2导电型杂质，形成被阱区包围的源区，
在所述沟道区的表面，以栅极氧化膜为中介，形成栅电极，
在要形成所述漏区的区域中掺入第1导电型杂质，并使该掺入的杂质热扩散到所述漂移区。
利用本制造方法，则上述半导体器件中，可形成横方向杂质浓度按照将离开所述漏区的横向距离x作为变量的高斯分布变化，纵方向杂质浓度按照将离开所述漏区的纵向距离y作为变量的高斯分布变化的漂移区。
而且，利用本制造方法，则可使用同一个掩模窗进行所述漏区的杂质导入和所述漂移区的杂质导入，能方便且高精度地制造半导体器件。
附图说明
图1A为本发明实施形态1的LDMSFET的剖视图。
图1B为图1A中X-X′剖面的大致杂质浓度分布示意图。
图1C为图1A中Y-Y′剖面的大致杂质浓度分布示意图。
图2为图1A中X-X′剖面的电场分布与一般SOI元件比较的示意图。
图3为本发明实施形态1的LDMOSFET的I-V曲线与一般SOI元件比较的示意图。
图4为表示本实施形态1中半导体层3厚度所对应输出静止电路的曲线。
图5为表示本实施形态1中漂移距离所对应耐压的曲线。
图6为表示本实施形态1中半导体层3的膜厚所对应输出静电容×导通电阻和耐压的曲线。
图7A～图7H为表示本实施形态1制造工序中工序流程的剖视图。
图8A为本发明实施形态2的LDMOSFET的剖视图。
图8B为图1A中X-X′剖面的大致杂质浓度分布示意图。
图BC为图1A中Y-Y′剖面的大致杂质浓度分布示意图。
图9A～图9I为表示本实施形态2的制造工序中工序流程的剖视图。
图10A为已有技术例的LDMOSFET的剖视图。
图10B为表示图10A中漂移区的杂质浓度的曲线。
图11为其他已有技术例的LDMOSFET的剖视图。
图12为表示其他已有技术例的LDMOSFET制造工序中一个工序的剖视图。
具体实施方式
以下的实施形态中，为了说明方便，将权利要求书中记载的第1导电型和第2导电型分别作为n型p型进行说明，但n型与p型元件也可调换。此外，限定于SOI-LDMOSFET进行说明，但取为在外延硅晶圆片上形成的LDMOSFET也可。
实施形态1
本实施形态1的SOI-LDMOSFET采用SOI基片，该SOI基片以氧化硅膜构成的绝缘层2的中介，在单晶硅半导体基体1上形成单晶硅半导体层3。其构成方法如下。
即，如图1A所示，此SOI-LDMOSFET，在n型半导体层3内规定的位置形成p型阱区105，其深度到达绝缘层2，然后隔开该p+型阱区105形成n++型漏区104。
又在p+型阱区105形成n++型源区106，并与该n++型源区106相邻，形成p++基极接点区107。
这里，形成n++型源区106，使构成沟道区150的p+型阱区105和n型半导体层3(漂移区112)位于其与n++型漏区104之间。
在位于n++型源区106与n++漏区104之间的p+型阱区105(沟道区150)上，以栅极绝缘膜108为中介，形成例如由多晶硅构成的栅极109。
本说明书中，将位于构成栅极正下方的沟道区150的p+型阱区105与n++型漏区104之间的半导体层103称为n型漂移区112。
本实施形态1中栅极109形成在n型漂移区112上伸出规定长度，这个在n型漂移区112伸出的部分称为栅极突出区113，该伸出长度称为栅极突出长度。
然后，在n++型漏区104上形成漏极110，并跨越n++型源区106和p++型基极接点区107，在其上形成源极111。
按上文所述那样构成的图1A中实施形态1的SOI-LDMOSFET与已有技术例相同，借助在栅极施加电压，可对漏构与源极间的电流进行导通、断开。而且，利用按以下方法构成n型漂移区112，与已有技术例相比，就具有下文所述的良好特性。
即，如图1B和图1C所示，本实施形态1的SOI-LDMOSFET中，将n型漂移区112的杂质浓度设定成在纵方向(半导体层的厚度方向)和横方向(与半导体层表面平行的方向)都随离开n++型漏区104的距离浓度减小。
图1B为表示n型漂移区112表面附近的横方向表面杂质浓度分布的曲线，示出离开横方向基准点(n型源移区112的与n++型漏区104的边界)的距离X所对应的表面附近杂质浓度。
图1C表示n型漂移区112中深度方向(纵向)的离开表面的距离Y所对应的杂质浓度。
这样构成的实施形态1的SOI-LDMOSFET中，将n型漂移区112的杂质浓度设定成从n++型漏区104往p+型阱区105慢慢减小，因而如图2所示，缓解集中于p型阱区105与n型漂区112的接合部分的电场，使n型漂移区112的电场分布可接近于均匀分布。
由此，如图3所示，本实施形态1的SOI-LDMOSFET出色地建立耐压特性。
在本实施形态1的SOI-LDMOSFET 100中，p+型阱区105与n型漂移区112的接合部附近的n型漂移区112内，将杂质浓度设定得小，特别在绝缘层107附近设定的小于n型半导体3的初始浓度，因而n++型漏区104上即使不外加电压，利用n++型漏区104所加的正电压，耗尽层也在n型漂移区112内从p型阱区105与n型阱区112的接合部有效地向n++型漏区104侧扩大。
因此，能使断开状态的n型漂移区112的耗尽层宽度加大，因而可减小源极与漏极间的静电容。
本实施形态1的SOI-LDMOSFET结构上做成不仅在横方向而且在纵方向杂质浓度也变化，因而能形成比较厚度的n型漂移区112。
这样，电流通路的截面就扩大，能高效散除发生的热，因而可使容许导通电流加大，能构成在导通状态可流通较大电流的SOI-LDMOSFET。
如上文所述那样，根据本实施形态1的SOI-LDMOSFET 100，能取得接近理想的耐压，同时可使容许导通电流增大。
下面，说明实施形态1的SOI-LDMOSFET的较佳形态。但本发明不限定于以下的结构。
(1)n型漂移区112的杂质浓度分布
本发明中，最好将n型漂移区112的杂质浓度分布设定成按照以下式(2)所表示的高斯分布变化。
N ( x , y ) ≅ Npeak · exp ( - ( x / Lx ) ^ 2 ) · exp ( - ( y / Ly ) ^ 2 ) - - - ( 2 )
式(2)中的变量和常数定义如下。
x：n型漂移区112表面上离开n++漏区104端部的距离
y：n型漂移区112中离开半导体层表面在厚度方向的距离
N(x，y)：坐标(x，y)所示位置的杂质浓度
Npeak：n型漂移区112的最大杂质浓度
Lx：n型漂移区112的横方向杂质扩散长度
Ly：n型漂移区112的厚度方向杂质扩散长度
此n型漂移区112的按照高斯分布变化的杂质浓度变化以n++型漏区104部为基准，利用离开该基准的距离进行定义，因而能由从n++型漏区104的杂质热扩散进行控制。
因此，具有按照高斯分布变化的杂质浓度分布的n型漂移区112，不需要已有技术例SOI-LDMOSFET制造中不可缺少的高精度掩模加工，因而能方便地形成。
由于不受掩模加工精度的限制，能制作漂移长度短的SOI-LDMOSFET。
因此，做成采用具有按照高斯分布变化的杂质浓度分布的n型漂移区112，则能高精度且方便地制造具有作为对高频信号进行导通、断开的开关需求大的20～300V级耐压而且漂移长度为约1～15μm的SOI-LDMOSFET。
(2)栅极突出113下方n型漂移区112的杂质浓度
位于n型漂移区112中栅极突出113下面的区域(栅极突出下方区)的杂质浓度最好设定得比满足以下式(3)所提供的RESURF条件的杂质浓度N(RESURF)小。
Tsoi × N ( RESURF ≅ 1 × 10 ^ 12 ( atm / cm 2 ) - - - ( 3 )
式(3)中的变量和常数定义如下。
Tsoi：n型半导体层3的厚度(cm)
N(RESURF)：满足RESURF条件的杂质浓度(atm/cm3)
如上所述，将n型漂移区112的突出下方区的杂质浓度设定为N(RESURF)以下，从而在栅极电压为负或零电位的断开状态，n型漂移区112内能较有效的扩大耗尽层，可使断开状态下n型漂移区112的耗尽层宽度较大，因而能使源极与漏极间的静电容较小。
尤其是，可在断开状态，使n型漂移区112与p+型阱区105的接合部附近，而且绝缘层2附近的n型漂移区112，其杂质浓度非常小，因而在该杂质浓度非常小的区域耗尽层非常容易扩大，结果出现更显著的减小输出静电容的效果。
在栅极109施加导通电压(这里为正电压)的导通状态，由此栅极109的电位在n型漂移区112的栅极突出下方正积蓄载流子(电子)，因而尽管该区杂质浓度设定得小(N(RESURF)以下)，导通状态的载流子浓度还是与杂质浓度设定为N(RESURF)或其以上时相同，可比较大。
因此，利用将栅极突出下方区的杂质浓度设定得比N(RESURF小，可得理想耐压，使容许电流增大，同时可不增大导通电阻而有效减小输出静电容。
(3)n++型漏区104附近而且n型漂移区112表面附近(大浓度区)的杂质浓度，最好设定得比满足上述RESURF条件的杂质浓度N(RESURF)大。
这样，在n型漂移区112形成杂质浓度比N(RESURF)大的大浓度区，则该大浓度区的载流子浓度当然大。因此，导通时流过的电流几乎全部流过表面附近，因而这样使表面附近的载流子浓度加大，就能减小导通电阻。
这种情况下，再将栅极突出113正下方的n型漂移区112的浓度设定得比N(RESURF)小，能抑制输出静电容，而且导通电阻不增大。
因此，在n型漂移区12形成杂质浓度比N(RESURF)大的大浓度区，由此，可得理想耐压，同时使容使导通电流增大，而且能有效减小导通电阻，确不增大输出静电容。
实施形态1的LD-MOSFET的制造方法
下面参照图7A～图7H说明本实施形态1的LD-MOSFET的制造方法。
本制造方法是在n型漂移区形成具有高斯分布的杂质浓度分布时的方法。
首先，在SOI基片的表面形成氧化膜。该SOI基片以氧化硅膜等绝缘层2为中介，在单晶硅等的基片1上形成单晶硅等的半导体层。
然后，去除p型阱区和n++型漏区等的要导入杂质部位的氧化膜，从而形成氧化膜1015(图7A)。
其次，用抗蚀剂掩模1016掩盖要形成n++型漏区104的区域以外的部分后，进行n型杂质的导入(图7B)并对该n型杂质进行热处理，使其成为规定的扩散长度。借助控制该热处理过程的温度和时间，在n型漂移区112形成具有式(2)所表示高斯分布的杂质扩散分布。该分布的状态况在图1、图7C用多条曲线表示，但该曲线表示等高线，实际上按照式(2)连续变化。
接着，如图7C所示，用氧化膜掩模1015和抗蚀剂掩模1017进行用于形成p型阱区106的杂质导入并加以热处理，从而形成到达绝缘层2的p型阱区106。
接着，形成用于形成n++型源区和n++型漏区104的抗蚀剂掩模1018，将该抗蚀剂掩模1018和氧化硅膜1015作为掩模，导入n型杂质，从而形成n型杂质注入区106a和104a(图7D)。
接着，去除抗蚀剂的掩模1018后，形成用于形成p++型基板接点区的抗蚀剂掩模1019，导入p型杂质，从而形成p型杂质注入区107a(图7E)。
去除抗蚀剂掩模1019后，进行热处理，使n型杂质注入104a、106a和p型杂质注入区107a的各杂杂扩散，分别形成n++型漏区104、n++型源区106和p++型基板接点区107。
然后，形成栅极氧化膜用的氧化硅膜108(图7F)。
接着，在氧化硅膜108上形成栅极109，进而形成中间层1020，并利用蚀刻去除要形成接点区的区域的中间层1020(图7G)。
然后，形成漏极110和源极111，并形成保护膜1021，从而制成实施形态1的LDMOSFET。
以上所说明实施形态1的LDMOSFET制造方法中，将氧化膜1015作为掩模，自匹配地形成n型漂移区的杂质浓度分布、阱区、漏区和源区，因而能高精度制造微细的半导体元件。
而且，能构成使n型漂移区112的杂质浓度分布随离开n++型漏区的距离具有高斯分布。
n型漂移区112的厚度和特性
下面，说明本实施形态1中n型漂移区112(n型半导体层3)的厚度、漂移长度与特性的关系。
(1)n型漂移区112的厚度为约0.3μm的情况
本实施形态1的SOI-LDMOSFET中，可将n型漂移区112的厚度设定为约0.3μm，那使在这种情况下，也能获得上述各作用效果。
这样，借助使n型半导体层103比较薄，可减小n型漂移区112与p型阱区105之间的接合面积，因而如图4所示，能使输出静电容与半导体层3的厚度大致成正比的减小。
本实施形态1的结构中，在n型漂移区112利用杂质热扩散形成即使在从n型半导体层的表面往绝缘层的纵方向杂质浓度也慢慢减小的杂质浓度分布，但只要n型半导体层3具有0.3μm左右的厚度，就能形成这样的杂质分布。
然而，n型半导体层的厚度比0.3μm薄时，n++型源区106上绝缘层2之间的距离变小，为了由内在电位形成从n++型源区106与阱区105之间的接合部在P阱区105内扩展的耗尽层，n++型源区106与绝缘层2之间的p型阱区105容易夹断。
由此，产生栅极109正下方的p型阱区105电位处于浮动状态的体浮动现象，存在耐压、抗静电容降低的问题。
因此，本发明将n型半导体层3的厚度设定为0.3μm以上较佳。
(2)n型漂移区112的厚度为约15μm的情况
本实施形态的SOI-MOSFET其n型半导体层3也可具有15μm厚度。
这种情况下，沿n型半导体层上表面从p型阱区105端部到n++型漏区104端部的漂移距离(n型漂移区112的宽度)设定为15μm左右为佳。
这样，本实施形态1的SOI-LDMOSFET中，n型半导体层3即使具有15μm的厚度，也能获得上述种种作用效果。
具体而言，耐压特性与漂移距离之间存在大致耐压∝漂移距离的关系，漂移距离设定为15μm时，作为使高频信号导通、断开的开关所要求的～300V高耐压级，由实验证实能实现最高耐压300V(图5)。
如上所述，根据我们各种实验结果证实对n型半导体层3的厚度能确保在大致0.3μm到15μm的范围特性比较良好。因此，耐压特性可以比较低但需要输入静电容小的用途中，可将n型半导体层3的厚度设定的薄，而对要求高耐压特性的用途，可利用将n型半导体层3设定得厚构成该元件。
利用这样将n型半导体层3的厚度设定得厚，可通过n型漂移区112有效散热，因而元件的散热特性好。由此，可使容许导通电流增大。
然而，在具有15μm以上厚度的n型漂移区中，要想形成上述杂质浓度的梯度，则使杂质热扩散的工序时间变长，并且在15μm以上厚度的半导体层要求杂质从表面扩散，则随着扩散距离变大，扩散速率减慢。因此，本发明中将n型半导体层3设定为15μm以下为佳。
如上所述，根据本实施形态1的SOI-LDMOSFET，n型漂移区112的厚度能设定为15μm左右，因此，能用现实的制造时间进行制造，而且能提供具有非常高的耐压特性(约300V)，容许导通电流也大的SOI-LDMOSFET。
(3)n型漂移区112的厚度为大约0.5μm的情况
由于以下说明的原因，本发明中，为了保持输出静电容比较小，最好将n型漂移区112的厚度设定为0.5μm以上。
n型半导体层3的厚度与输出静电容、导通电阻之间存在的关系为输出静电容×导通电阻∝n型半导体层3的厚度，因而实验证实n型半导体层的厚度比约0.5μm小时，输出静电容X导通电阻所得的值的减小逐渐饱和(图6)。
然而，另一方面，如图6所示，n型半导体层3的厚度比约0.5μm小时，耐压特性进一步变差。
n型半导体层3的厚度即使取为比0.5μm小，也不能使输出静电容X导通电阻所得的值与所牺牲的耐压特性成比例的减小。
由此，最好将n型半导体层3的厚度设定为约0.5μm以上，确保所要求的耐压后，设定成使输出静电容×导通电阻所得值减小。
因而，本发明中为了确保耐压极高，又使容许导通电流增大，并有效减小输出静电容×导通电阻所得的值，最好将n型半导体层3的厚度设定为0.5μm以上。
(4)n型漂移区112的厚度设定为约4μm，而且漂移距离设定为4μm时的例子
本发明的SOI-LDMOSFET中，n型半导体层3设定为约4μm厚，从p型阱区105端部到n++型漏区104端部的n型漂移区112的距离(即漂移距离)设定为约4μm，则可得以下特性。
如上所述，耐压与漂移距离存在的关系为耐压∝漂移距离。
根据该关系，由实验证实漂移距离设定为4μm，而且n型半导体层3设定为约4μm，则能实现100V级的耐压(图5)。
取得该耐压后，再将n型半导体层3设定得厚，从而元件散热好，能使容许导通电流进一步增大。
因此，根据本实施形态的SOI-LDMOSFET，利用将漂移距离设定为4μm，而且将n型半导体层3设定为约4μm厚，能提供可确保作为使高频信号导通、断开而且耐压比较高的开关元件需求大的100V级耐压并使容许导通电流增大的元件。
根据以上(1)～(4)中的说明，本发明中，对要求高达100V级耐压特性，而且要求输出电容和导电状态的导通电阻比较小的特性的用途，可在0.5μm～4μm的范围按照要求设定n型半导体层3的厚度。
此外，本发明中，对要求100V～300V级耐压特性的用途可在4μm～15μm的范围按照要求设定n型半导体层3的厚度。
(5)耐压特性为25V～50V的本发明的元件
下面，对用本实施形态1的结构实现具有作为使高频信号导通、断开的开关需求最大的25～50V耐压的元件时的例子。
本例考虑SOI基片上形成n型半导体层3具有0.5μm～1.5μm的厚度偏差，并以该厚度偏差为前提构成元件。
具体而言，将沿n型半导体层3表面从p型阱区105端部到n++型漏区104端部的n型漂移区122的距离(即漂移距离)设定为1～2μm。
这样将漂移距离设定为1～2μm时，由实验证实能实现作为使高频信号导能、断开的开关需求最大的25～50V耐压(图5)。
如(3)中说明的那样，为了有效减小输出静电容×导通电阻所得的值，对n型半导体层3显然可将厚度设定为0.5μm(图6)。
如上所述，在所得供的SOI硅晶圆片上，根据薄膜生长控制界限，n型半导体层3的厚度，其现状为具有约0.5～1.5μm左右的偏差，但根据本实施形态的SOI-LDMOSFET，将漂移距离设定为1～2μm，就能实现25～50V级的耐压，而且能使输出静电容×导通电阻所得的值较小，容许导通电流较大。
实施形态2
如图8A所示，本实施形态2的LD-MOSFET，没有实施形态1的LD-MOSFET中具有连续变化杂质浓度的n型漂移区112，而代之以具有杂质浓度阶梯状变化的n型漂移区212。除这点外，其他结构与实施形态1的LD-MOSFET相同。
图8A中，与图1A中相同的标以相同标号示出。
详细说明即为：实施形态2的LDMOSFET中n型漂移区212由低浓度区212a、中浓度区212b和高浓度区212c，并设定成愈靠近n++型漏区104的区域，杂质浓度愈高。
实施形态2中，低浓度区212a形成位于n型半导体层3的表面上栅极109的栅极突出区113的正下方，高浓度212c则形成连接n++型漏区104。
实施形态2的LDMOSFET中，n型漂移区的低浓度区212a，其杂质浓度Na最好设定为N(RESURF)以下，高浓度区212c的杂质浓度Nc最好设定为N(RESURF)以上。
中浓度区212b的杂质浓度Nb可设定为与低浓度区212a的杂质浓度Na或高浓度区212c的杂质浓度Nc相同，但最好设定为满足Na＜Nb＜Nc。
实施形态2的LDMOSFET中，n型漂移区212的低浓度区212a、中浓度区212b和高浓度区212c，其各自的杂质浓度可分别具有在各区的随离开n++型漏区104的距离减小的分布。这种情况下，相邻区的边界上杂质浓度不连续变化。
如上述那样构成的实施形态2的LDMOSFET中，位于栅极突出区113正下方的低浓度区212a将杂质浓度Na设定得低，因而在栅极电压为负或零电位的断开状态，能在低浓度区212内有效扩展耗尽量。由此，断开状态下的n型漂移区212，其耗尽层宽度可加大，因而能使源极与漏极间的静电容较小。
在栅极109上施加导通电压(这时为正电压)的导通状态下，借助该栅极109的电位在低浓度区212a的表面积蓄载流子(电子)。因此，在导通状态下，尽管将此低浓度区212a的杂质浓度设定得低，导通状态的载流子浓度也能高。
高浓度区212c中，将杂质浓度Nc设定得比较高，因而高浓度区的载流子浓度当然高，能使导通电阻减小。
如前所述，本实施形态2的LDMOSFET中，n型漂移区212所起的作用与实施形态1的漂移区112相同，因而实施形态2的LDMOSFET具有与实施形态1的LDMOSFET相同的效果。
实施形态2的LD-MOSFET的制造方法
下面，参照图9A～图9J说明本实施形态的的LDMOSFET的制造方法。
首先，在SOI基片的表面形成氧化膜并制作图案，从而形成氧化膜1115(图9A)。
其次，用抗蚀剂掩模掩盖要形成n++型漏区104和n型漂移区212的区域以外的部分，进行用于形成低浓度区212a的小剂量n型杂质的导入(图9B)后，用热处理使其热扩散为规定的扩散长度。
接着。进一步形成覆盖到形成低浓度区212a的区域的保持层1117，进行用于形成中浓度区212b的剂量愈高的n型杂质的导入(图9C)后，用热处理使其热扩散为规定的扩散长度。
接着，形成覆盖到形成中浓度区212b的区域的保护层1118，进行用于形成高浓度区212c的大剂量n型杂质的导入(图9D)后，用热处理使其热扩散为规定的扩散长度。
这样分3阶段反复进行剂量不同n型杂质的导入和热扩散，从而形成各区间杂质浓度阶梯状态化的n型漂移区212。
此外，如图9E所示，采用氧化膜掩模115和抗蚀剂掩模1119，进行用于形成p型阱区105的杂质导入后加以热处理，从而形成到达绝缘层2的p型阱区105。
接着，形成用于形成n++型源区106和n++型漏区104的抗蚀剂掩模1120，将该抗蚀剂掩模1120和氧化硅膜115作为掩模，导入n型杂质，从而形成n型杂质注入区104a和106a(图9F)。
接着，去除抗蚀剂掩模1120后，形成用于形成p++型基极接点区用的抗蚀剂掩模1121，导入p型杂质，从而形成p型杂质注入区107a(图9G)。
去除抗蚀剂掩模1121后，进行热处理，使n型杂质注入区106a、104a和p型杂质注入区107a各自的杂质扩散，分别形成n++型漏区104、n++型源区106和p++型栅极接点区107。
然后，形成栅极氧化膜用的氧化硅膜108(图9H)。
接着，在氧化硅膜108上形成栅极109，进而形成中间层1122，并利用蚀刻去除要形成接点区的区域的中间层1122(图9I)。
然后，形成漏极110和源极111，并形成保护膜1123，从而制成实施形态2的LDMOSFET。
利用本实施形态的LDMOSFET 1100的制造方法，则在n型半导体层3的厚度薄且漂移长度较长的情况下，能用比较短的扩散时间形成n型漂移区212的浓度分布。

Claims (10)

1.一种半导体器件，包括在半导体基片上形成的半导体层，其特征在于，所述半导体层包括：
在所述半导体层一部分上形成的第1导电型漏区；
在所述半导体的一部分上与所述漏区隔开形成的第2导电型阱区；
离开位于所述漏区侧的所述阱区的一端，在所述阱区上形成的第1导电型源区；
第1导电型漂移区，这种第1导电型漂移区形成在所述阱区的一端与所述漏区之间，分别连接所述阱区与所述漏区，而且将其杂质浓度设定成分别沿与所述半导体层表面平行的横方向和与所述半导体层表面垂直的纵方向，随离开所述漏区的距离而减小；
在所述漏区的一部分上、所述源区的一部分上、以及这两个区之间的阱区上形成的栅极氧化膜；
在所述栅极氧化膜上形成的栅极。
2.如权利要求1所述的半导体器件，其特征在于，
以绝缘层为中介，在所述半导体基片上形成所述半导体层。
3.如权利要求1所述的半导体器件，其特征在于，
所述漂移区中，横方向的杂质浓度按照将离开所述漏区的横向距离x作为变量的高斯分布变化，纵方向的杂质浓度按照将离开所述漏区的纵向距离y作为变量的高斯分布变化。
4.如权利要求1所述的半导体器件，其特征在于，
所述栅极形成在所述漂移区上延伸，以覆盖所述漂移区的一部分，位于所述栅极正下方的漂移区的杂质浓度设定成比满足下式的杂质浓度N低，
以cm为单位的所述半导体层的厚度×以atm/cm3为单位的N＝1×1012。
5.如权利要求1所述的半导体器件，其特征在于，
所述漂移区中，位于所述漏区附近的部分的杂质浓度设定成比满足下式的杂质浓度N高，
以cm为单位的所述半导体层的厚度×以atm/cm3为单位的N＝1×1012。
6.如权利要求1所述的半导体器件，其特征在于，
所述半导体层的厚度t设定成满足0.3μm≤t≤15μm.
7.如权利要求1所述的半导体器件，其特征在于，
所述半导体层的厚度t设定成满足0.5μm≤t≤4μm。
8.如权利要求1所述的半导体器件，其特征在于，
所述半导体层的厚度t设定成满足0.5μm≤t≤1.5μm。
9.如权利要求1所述的半导体器件，其特征在于，
将所述漂移区的从所述漏区端到所述阱区端的距离设定为15μm以下。
10.一种半导体器件制造方法，在半导体基片上形成的半导体层上，分开形成相互分开的第1导电型漏区和第1导电型源区，在所述漏区与源区之间，与所述漏区相连接地形成漂移区，与所述源区相连接地形成沟道区，其特征在于，
在要形成所述源区的区域中，掺杂第2导电型杂质，形成被阱区包围的源区，
在所述沟道区的表面，以栅极氧化膜为中介，形成栅电极，
在要形成所述漏区的区域中掺入第1导电型杂质，并使该掺入的杂质热扩散到所述漂移区。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388442C (zh) * 2003-05-23 2008-05-14 上海宏力半导体制造有限公司 可改善组件特性的高压组件的制造方法
CN101751595B (zh) * 2008-12-04 2011-12-07 北京中电华大电子设计有限责任公司 一种提高io速度的电路
CN103137704A (zh) * 2011-11-30 2013-06-05 英飞凌科技奥地利有限公司 包括具有漂移区和漂控区的半导体器件的半导体器件布置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7786533B2 (en) 2001-09-07 2010-08-31 Power Integrations, Inc. High-voltage vertical transistor with edge termination structure
US6635544B2 (en) 2001-09-07 2003-10-21 Power Intergrations, Inc. Method of fabricating a high-voltage transistor with a multi-layered extended drain structure
US20030107050A1 (en) * 2001-12-10 2003-06-12 Koninklijke Philips Electronics N.V. High frequency high voltage silicon-on-insulator device with mask variable inversion channel and method for forming the same
JP3634830B2 (ja) 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
GB0418573D0 (en) * 2004-08-20 2004-09-22 Koninkl Philips Electronics Nv Semiconductor devices and the manufacture thereof
JP2006202948A (ja) * 2005-01-20 2006-08-03 Toshiba Corp 半導体素子
JP4857590B2 (ja) * 2005-04-19 2012-01-18 サンケン電気株式会社 半導体素子
KR101201496B1 (ko) * 2005-12-23 2012-11-14 매그나칩 반도체 유한회사 수평 확산형 모스 트랜지스터 및 그 제조방법
JP5479671B2 (ja) * 2007-09-10 2014-04-23 ローム株式会社 半導体装置
USRE45449E1 (en) 2007-12-27 2015-04-07 Infineon Technologies Ag Power semiconductor having a lightly doped drift and buffer layer
KR101128694B1 (ko) * 2009-11-17 2012-03-23 매그나칩 반도체 유한회사 반도체 장치
KR101379162B1 (ko) * 2010-10-15 2014-03-28 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
TWI467766B (zh) * 2012-08-31 2015-01-01 Nuvoton Technology Corp 金氧半場效電晶體及其製造方法
US9202910B2 (en) * 2013-04-30 2015-12-01 Infineon Technologies Austria Ag Lateral power semiconductor device and method for manufacturing a lateral power semiconductor device
JP6327747B2 (ja) * 2014-04-23 2018-05-23 株式会社 日立パワーデバイス 半導体装置
KR102286014B1 (ko) 2015-11-23 2021-08-06 에스케이하이닉스 시스템아이씨 주식회사 개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자
CN107808902B (zh) * 2017-09-11 2021-06-18 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向双扩散晶体管
CN107681004B (zh) * 2017-09-11 2021-08-20 西安电子科技大学 一种具有多环电场调制衬底的元素半导体横向双扩散晶体管
CN107768424B (zh) * 2017-09-11 2021-06-18 西安电子科技大学 一种具有多环电场调制衬底的宽带隙半导体横向超结双扩散晶体管
CN110690267B (zh) * 2018-07-06 2023-03-24 立锜科技股份有限公司 高压元件及其制造方法
CN111524962B (zh) * 2020-04-29 2022-02-08 电子科技大学 降低高压互连影响的器件结构及制造方法
CN111524964B (zh) * 2020-04-29 2021-09-24 电子科技大学 降低高压互连影响的横向器件及制备方法
CN111524965B (zh) * 2020-04-29 2021-09-24 电子科技大学 降低高压互连影响的横向器件及制备方法
CN111524963B (zh) * 2020-04-29 2021-09-24 电子科技大学 降低高压互连影响的器件结构及制造方法
CN111524966B (zh) * 2020-04-29 2021-08-03 电子科技大学 一种降低高压互连影响的横向高压器件

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69209678T2 (de) * 1991-02-01 1996-10-10 Philips Electronics Nv Halbleiteranordnung für Hochspannungsverwendung und Verfahren zur Herstellung
US5246870A (en) 1991-02-01 1993-09-21 North American Philips Corporation Method for making an improved high voltage thin film transistor having a linear doping profile
US5371394A (en) * 1993-11-15 1994-12-06 Motorola, Inc. Double implanted laterally diffused MOS device and method thereof
JPH08181321A (ja) * 1994-12-26 1996-07-12 Matsushita Electric Works Ltd Ｓｏｉ基板及びその製造方法
TW360982B (en) * 1996-01-26 1999-06-11 Matsushita Electric Works Ltd Thin film transistor of silicon-on-insulator type
SE513283C2 (sv) * 1996-07-26 2000-08-14 Ericsson Telefon Ab L M MOS-transistorstruktur med utsträckt driftregion
KR100225411B1 (ko) * 1997-03-24 1999-10-15 김덕중 LDMOS(a lateral double-diffused MOS) 트랜지스터 소자 및 그의 제조 방법
KR100244282B1 (ko) * 1997-08-25 2000-02-01 김영환 고전압 트랜지스터의 구조 및 제조 방법
JP3315356B2 (ja) * 1997-10-15 2002-08-19 株式会社東芝 高耐圧半導体装置
JPH11204786A (ja) * 1998-01-14 1999-07-30 Mitsubishi Electric Corp 高耐圧絶縁ゲート型電界効果トランジスタを有する半導体装置およびその製造方法
JP2000332247A (ja) * 1999-03-15 2000-11-30 Toshiba Corp 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100388442C (zh) * 2003-05-23 2008-05-14 上海宏力半导体制造有限公司 可改善组件特性的高压组件的制造方法
CN101751595B (zh) * 2008-12-04 2011-12-07 北京中电华大电子设计有限责任公司 一种提高io速度的电路
CN103137704A (zh) * 2011-11-30 2013-06-05 英飞凌科技奥地利有限公司 包括具有漂移区和漂控区的半导体器件的半导体器件布置

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