CN1697197A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的在于提供一种具有寄生二极管、并且减小寄生PNP晶体管的hfe的低价的半导体器件及其制造方法，该半导体器件包括P型硅衬底(1)和形成在P型硅衬底(1)上的栅电极(5)，P型硅衬底(1)具有N型阱层(2)、N型埋入层(3)、P型本体层(6)、形成在P型本体层(6)内的N型源极层(7)、以及形成在N型阱层(2)内的N型漏极接触层(8)，P型本体层(6)和N型源极层(7)通过用栅电极(5)作为掩模的自对准来形成，N型漏极接触层(8)隔着栅电极(5)下方的P型本体层(6)形成在与N型源极层(7)相反的一侧，N型埋入层(3)形成在P型本体层(6)下方。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，特别涉及低价、消耗功率少的DMOS(Double Diffused MOS：双扩散金属氧化物半导体)晶体管。
背景技术
近年来，随着电机驱动电路装置的低消耗功率化和低成本化，作为电机驱动电路装置的半导体器件，采用作为功率元件的横向型DMOS晶体管(以下称为DMOS晶体管)的技术被广泛使用。
DMOS晶体管高耐压并且可以降低导通电阻，是最适合于功率元件的晶体管，所以被大量用于电机驱动电路装置的输出电路等。图1是表示电机驱动电路装置的一例输出电路的电路图。
如图1所示，输出电路包括：配置在电源线401和输出端子402之间的N沟道的第1DMOS晶体管403；配置在输出端子402和地线405之间的N沟道的第2DMOS晶体管406；以及与第1DMOS晶体管403和第2DMOS晶体管406的栅极连接，且对第1DMOS晶体管403和第2DMOS晶体管406的导通、截止进行控制的控制电路404。此时，第1DMOS晶体管403的漏极与电源线401连接，源极和本体(body)与输出端子402连接。另一方面，第2DMOS晶体管406的漏极与输出端子402连接，源极和本体与地线405连接。
具有以上结构的输出电路，在驱动被连接到输出端子402的前端的电机(未图示)的情况下，第1DMOS晶体管403和第2DMOS晶体管406交替地处于导通状态，向输出端子402流过用于电机驱动的电流。然后，在使电机停止的情况下，为了抑制消耗功率，第1DMOS晶体管403和第2DMOS晶体管406处于截止状态，使第1DMOS晶体管403的寄生二极管工作，从输出端子402流入的再生电流流过电源线401。此时，再生电流不流过地线405。
图2A～图2C是说明第1DMOS晶体管403和第2DMOS晶体管406的制造方法的剖面图。
首先，如图2A所示，在P型硅衬底501上依次形成N型埋入层502和N型外延层503。此时，N型埋入层502以浓度高于N型外延层503来形成，该N型埋入层502和N型外延层503成为DMOS晶体管的漏极504。
接着，如图2B所示，在将栅氧化膜和多晶硅构成的栅电极505形成在N型外延层503上后，通过以栅电极505作为掩模(mask)的自对准，在N型外延层503内形成P型本体层506。然后，在与栅电极505分离的N型外延层503内，形成N型漏极接触层508。此时，通过P型本体层506和N型外延层503而形成寄生二极管。
接着，如图2C所示，将P型本体层506和N型源极层507用同一金属布线连接，将N型漏极接触层508用金属布线连接。此时，由于P型硅衬底501被连接到地，所以形成P型本体层506为发射极、漏极504为基极、P型硅衬底501为集电极的寄生PNP晶体管。
在经过以上的制造工序制造的第1DMOS晶体管403中，在N型外延层503的下方形成与N型外延层503相同的导电型的N型埋入层502。因此，减小在再生电流流入电源线401时工作的寄生PNP晶体管的hfe，抑制向作为地的P型硅衬底501的电流流入，可以抑制DMOS晶体管造成的功率损耗。即，在再生电流流入电源线401的情况下，从P型本体层506向漏极504注入少数载流子、即空穴，空穴流入P型硅衬底501，引起双向工作而流过电流，但由于设有N型埋入层502，所以在N型埋入层502内许多空穴进行再结合，寄生PNP晶体管的hfe变小。
这里，作为用于上述输出电路的DMOS晶体管的相关技术，有(日本)专利第3372773号公报中记载的技术。为了芯片的低成本，该技术以实现低价的DMOS晶体管作为目的，如图3的DMOS晶体管的剖面图所示，通过将形成在同一衬底上的互补型MOS(CMOS)晶体管的P沟道MOS晶体管(未图示)所用的N型阱层600用作DMOS晶体管的漏极，从而实现上述目的。即，由于不需要形成N型埋入层和N型外延层，所以可以实现低价的DMOS晶体管。
此外，作为具有N型埋入层的晶体管的相关技术，有(日本)特开平5-190777号公报中记载的技术。该技术的目的是实现对CMOS晶体管的开关时双极晶体管中产生的噪声进行抑制的低价的Bi-CMOS器件，如图4的双极晶体管的剖面图所示，通过在双极晶体管的下方用离子注入法形成N型埋入层610，从而实现上述目的。
但是，现有的具有N型埋入层的DMOS晶体管，在P型硅衬底上形成N型埋入层和N型外延层，所以存在制造工序多，DMOS晶体管的成本高的问题。
此外，在专利第3372773号公报中记载的DMOS晶体管，仅用CMOS晶体管的N型阱层来形成DMOS晶体管的漏极，所以可以实现低价的DMOS晶体管。但是，由于不存在N型埋入层，所以不大进行漏极内的空穴的再结合，寄生PNP晶体管的hfe增大，存在DMOS晶体管造成的功率损耗增大的问题。
而且，在特开平5-190777号公报中记载的具有N型埋入层的双极晶体管中，由于没有形成寄生二极管，所以存在不能将其用于上述输出电路的问题。
此时，作为实现具有寄生二极管、并且减小寄生PNP晶体管的hfe的低价的DMOS晶体管的方法，可考虑在特开平5-190777号公报中记载的将双极晶体管的构造应用于DMOS晶体管的方法。但是，如图4的双极晶体管的构造所示，由于在双极晶体管的基极和N型埋入层之间存在深的N型阱层，所以导通时的电流路径和N型埋入层分离，导通电阻变大，产生消耗功率增大的新问题。即，在导通状态中具有电流大多流过漏极的表面部分的性质，所以如果在P型本体层之下有深的N型阱层，则电流大多不流过低电阻的N型埋入层，导通电阻变大。
发明内容
因此，鉴于这样的问题，本发明的第1目的是，提供具有寄生二极管、并且减小寄生PNP晶体管的hfe的低价的半导体器件及其制造方法。
此外，本发明的第2目的是，提供导通电阻低的半导体器件及其制造方法。
为了实现上述目的，本发明的半导体器件，其特征在于，包括第1导电型的半导体衬底、以及形成在所述半导体衬底上的栅电极；所述半导体衬底具有：与第1导电型相反极性的第2导电型的阱层；形成在所述阱层内的第2导电型的漏极接触层；第1导电型的本体层；形成在所述本体层内的第2导电型的源极层；以及第2导电型的埋入层，所述本体层和所述源极层通过用所述栅电极作为掩模的自对准形成，所述漏极接触层隔着所述栅电极下方的本体层形成在与所述源极层相反的一侧，所述埋入层形成在所述本体层下方。这里，所述埋入层用离子注入法来形成就可以，所述本体层也可以形成在所述阱层内。
由此，即使以本体层作为发射极、阱层和埋入层作为基极、半导体衬底作为集电极的寄生PNP晶体管工作，由于空穴的再结合大部分在埋入层内进行，所以可以实现减小寄生PNP晶体管的hfe的半导体器件。此外，通过本体层和阱层来形成寄生二极管，所以可以实现具有寄生二极管的半导体器件。此外，由于不将N型埋入层和N型外延层形成在半导体衬底上，在制造时不需要进行外延生长等工序，所以可以实现低价的半导体器件。
此外，所述埋入层的上端也可以与所述本体层的下端实质性地相接，所述埋入层的杂质浓度也可以比所述阱层的杂质浓度高。
由此，在半导体器件导通时作为低电阻的埋入层中传送的电流流动，所以可以实现导通电阻低的半导体器件。
此外，所述半导体器件还包括在所述半导体衬底上形成的LOCOS氧化膜，所述LOCOS氧化膜也可以在形成了所述埋入层后形成。
由此，通过形成LOCOS氧化膜用的高温下的热处理，埋入层在宽范围中扩散，空穴的再结合大部分在埋入层内进行，所以可以提供进一步减小寄生PNP晶体管的hfe的半导体器件。
此外，所述阱层也可以形成在所述半导体衬底的没有形成所述本体层的部分。
由此，可以使本体层下端只与埋入层相接，所以可以降低本体层下端的杂质浓度，可以提高本体层下端的接合耐压。因此，可以实现提高了击穿电压的半导体器件。
此外，所述栅电极也可以包括具有预定的间隔而形成在所述半导体衬底上的第1栅电极和第2栅电极，所述阱层通过用所述第1栅电极和所述第2栅电极作为掩模的自对准形成。
由此，阱层和本体层之间的距离偏差只依赖于栅电极的长度，所以可以实现具有稳定的特性的半导体器件。
此外，所述阱层的深度比位于所述阱层上方的所述第1栅电极或所述第2栅电极的长度浅就可以，所述阱层的深度比位于所述阱层上方的所述栅电极的长度浅就可以。
由此，半导体衬底和阱层的接合面积变小，相对于半导体衬底的寄生电容变小，所以可以实现具有良好频率特性的半导体器件。
此外，所述阱层形成在所述半导体衬底的没有形成所述阱层的部分，所述LOCOS氧化膜包括具有预定的间隔而形成在所述半导体衬底上的第1LOCOS氧化膜和第2LOCOS氧化膜，所述栅电极跨越所述第1LOCOS氧化膜和所述半导体衬底而形成在所述第1LOCOS氧化膜和所述半导体衬底上，所述阱层通过用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作为掩模的自对准形成。
由此，由于半导体器件具有LOCOS偏移(offset)构造，所以可以实现使击穿电压提高的半导体器件。此外，阱层和本体层之间的距离偏差只依赖于LOCOS氧化膜和栅电极的暗室工序中的重合偏移，所以可以实现具有稳定的特性的半导体器件。
此外，本发明提供一种半导体器件的制造方法，其特征在于，该方法包括：在第1导电型的半导体衬底内，形成与第1导电型相反极性的第2导电型的阱层的阱层形成工序；在所述半导体衬底内，形成第2导电型的埋入层的埋入层形成工序；在所述半导体衬底上形成栅电极的栅电极形成工序；在所述半导体衬底内的所述埋入层上方，通过用所述栅电极作为掩模的自对准来形成第1导电型的本体层的本体层形成工序；在所述本体层内，通过用所述栅电极作为掩模的自对准来形成第2导电型的源极层的源极层形成工序；以及在隔着所述栅电极下方的所述本体层并与所述源极层相反侧的所述阱层内，形成第2导电型的漏极接触层的漏极接触层形成工序。这里，在所述埋入层形成工序中，也可以用离子注入法来形成所述埋入层，在所述本体层形成工序中，也可以在所述阱层内形成所述本体层。
由此，可以实现具有寄生二极管、并且减小寄生PNP晶体管的hfe的低价的半导体器件的制造方法。
此外，所述半导体器件的制造方法还包括在所述半导体衬底上形成LOCOS氧化膜的LOCOS氧化膜形成工序，所述LOCOS氧化膜形成工序也可以在所述埋入层形成工序之后进行。
由此，可以实现进一步减小寄生PNP晶体管的hfe的半导体器件的制造方法。
此外，在所述LOCOS氧化膜形成工序、所述埋入层形成工序和所述本体层形成工序中，也可以形成所述埋入层和所述本体层，以使所述埋入层的上端与所述本体层的下端实质性地相接，在所述埋入层形成工序中，也可以形成所述埋入层，以使所述埋入层的杂质浓度比所述阱层的杂质浓度高。
由此，可以实现导通电阻低的半导体器件的制造方法。
此外，在所述本体层形成工序中，也可以在所述半导体衬底的没有形成所述阱层的部分形成本体层。
由此，可以实现使击穿电压提高的半导体器件的制造方法。
此外，所述栅电极也可以包括具有预定的间隔而形成在所述半导体衬底上的第1栅电极和第2栅电极，在所述阱层形成工序中，通过用所述第1栅电极和所述第2栅电极作为掩模的自对准来形成所述阱层，所述LOCOS氧化膜包括具有预定的间隔而形成在所述半导体衬底上的第1LOCOS氧化膜和所述第2LOCOS氧化膜，所述栅电极跨越所述第1LOCOS氧化膜和所述半导体衬底而形成在所述第1LOCOS氧化膜和所述半导体衬底上，在所述阱层形成工序中，通过用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作为掩模的自对准来形成所述阱层，在所述本体层形成工序中，在所述半导体衬底的没有形成所述阱层的部分形成本体层就可以。
由此，可以实现具有稳定的特性的半导体器件的制造方法。
此外，在所述阱层形成工序中，形成所述阱层，以使其深度比位于所述阱层上方的所述第1栅电极或所述第2栅电极的长度浅就可以，在所述阱层形成工序中，形成所述阱层，以使其深度比位于所述阱层上方的所述栅电极的长度浅就可以。
由此，可以实现具有良好的频率特性的半导体器件的制造方法。
此外，所述半导体器件的制造方法还包括在所述半导体衬底内形成互补型MOS晶体管的互补型MOS晶体管形成工序，所述互补型MOS晶体管的阱层按与所述阱层形成工序形成所述阱层的相同条件来形成就可以。
由此，由于可以削减制造工序，所以可以实现更低价的半导体器件的制造方法。
从以上说明可知，根据本发明的半导体器件，可以实现减小寄生PNP晶体管的hfe的半导体器件及其制造方法。此外，可以实现具有寄生二极管的半导体器件及其制造方法。此外，可以实现低价的半导体器件及其制造方法。此外，可以实现降低导通电阻的半导体器件及其制造方法。此外，可以实现使击穿电压提高的半导体器件及其制造方法。此外，可以实现具有稳定的特性的半导体器件及其制造方法。此外，可以实现具有良好的频率特性的半导体器件及其制造方法。
因此，根据本发明，可提供具有寄生二极管、并且减小寄生PNP晶体管的hfe的低价的MOS晶体管及其制造方法，实用的价值非常大。
附图说明
图1是表示电机驱动电路的一例输出电路的电路图。
图2A是说明第1DMOS晶体管403和第2DMOS晶体管406的制造方法的剖面图。
图2B是说明第1DMOS晶体管403和第2DMOS晶体管406的制造方法的剖面图。
图2C是说明第1DMOS晶体管403和第2DMOS晶体管406的制造方法的剖面图。
图3是在(日本)专利第3372773号公报中记载的DMOS晶体管的剖面图。
图4是在特开平5-190777号公报中记载的双极晶体管的剖面图。
图5是本发明第1实施方式的DMOS晶体管的剖面图。
图6A是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图6B是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图6C是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图6D是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图7是表示该实施方式的DMOS晶体管导通时的电流分布的图。
图8是该实施方式的DMOS晶体管和CMOS元件的剖面图。
图9是表示本发明第1实施方式的DMOS晶体管的杂质分布(图5的Y1-Y1’部分的杂质分布)的图。
图10是本发明第2实施方式的DMOS晶体管的剖面图。
图11A是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图11B是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图11C是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图11D是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图12是表示第1实施方式的DMOS晶体管的杂质分布(图5的Y1-Y1’部分的杂质分布)和第2实施方式的DMOS晶体管的杂质分布(图10的Y2-Y2’部分的杂质分布)的图。
图13是本发明第3实施方式的DMOS晶体管的剖面图。
图14A是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图14B是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图14C是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图14D是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图15是本发明第4实施方式的DMOS晶体管的剖面图。
图16A是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图16B是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图16C是说明该实施方式的DMOS晶体管的制造方法的剖面图。
图16D是说明该实施方式的DMOS晶体管的制造方法的剖面图。
具体实施方式
以下，参照附图来说明本发明的实施方式的半导体器件及其制造方法。
(第1实施方式)
图5是本发明第1实施方式的DMOS晶体管的剖面图。
本实施方式的DMOS晶体管包括：在内部形成了N型阱层2和N型埋入层3的P型硅衬底1；在P型硅衬底1上形成的元件分离氧化膜、即LOCOS(local oxidation of silicon)氧化膜4；以及形成在P型硅衬底1上、氧化膜和多晶硅等布线材料构成的栅电极5。此时，N型阱层2和N型埋入层3成为DMOS晶体管的漏极。
N型阱层2表面的杂质浓度，例如为1×1015/cm3～8×1016/cm3左右。在N型阱层2内，在P型硅衬底1表面露出来形成P型本体层6和N型漏极接触层8。
P型本体层6延长至栅电极5下方的部分，其一部分位于栅电极5下方。在P型本体层6内，在P型硅衬底1表面露出来形成N型源极层7。P型本体层6和N型源极层7用同一金属布线来连接。
N型漏极接触层8隔着栅电极5下方的P型本体层6而位于与N型源极层7的相反侧，并与金属布线连接。
N型埋入层3位于P型本体层6下方，N型埋入层3上端与P型本体层6下端实质性地相接。即，N型埋入层3上端与P型本体层6下端相接，或者即使在与P型本体层6不重合的方向上与P型本体层6下端分离，也不是分离很大，例如具有0.1μm～0.2μm的间隔而彼此靠近。N型埋入层3的杂质浓度比N型阱层2的杂质浓度高，即N型埋入层3的杂质浓度的峰值比N型阱层2表面的杂质浓度高。
下面，按照图6A～图6D所示的剖面图来说明具有以上结构的DMOS晶体管的制造方法。
首先，如图6A所示，用离子注入法注入N型杂质，并进行高温下的热处理而在P型硅衬底1内形成N型阱层2。
接着，如图6B所示，用离子注入法高能量注入N型杂质，在P型硅衬底1内形成N型埋入层3后，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的热处理。离子注入例如在1.5MeV～2.5MeV范围的注入能量下，通过注入磷、砷、锑等N型杂质来进行。N型埋入层3的杂质浓度越高越好，但在目前的注入机的能力中，在N型杂质为磷的情况下，1×1012/cm2～3×1013/cm2左右的掺杂量为生产率不发生极端下降的掺杂量。
接着，如图6C所示，在P型硅衬底1上形成LOCOS氧化膜4。在形成该LOCOS氧化膜4时，例如，由于在氧化气氛中进行1000℃、100分钟的热处理，所以N型埋入层3被扩散，被扩展到P型硅衬底1的表面侧。
接着，如图6D所示，在P型硅衬底1上形成栅电极5后，通过以栅电极5作为掩模的自对准，在N型阱层2的N型埋入层3上方形成P型本体层6，在该P型本体层6内形成N型源极层7。然后，在从栅电极5分离的N型阱层2内形成N型漏极接触层8后，进行用于修复离子注入造成的损伤的热处理。
这里，通过调节在形成N型埋入层3和LOCOS氧化膜4时的离子注入和热处理的条件，将N型埋入层3上端和P型本体层6下端实质性地相接。再有，通过调节N型埋入层3、LOCOS氧化膜4和P型本体层6的形成条件，也可以将N型埋入层3上端和P型本体层6下端实质性地相接。
如以上那样，根据本实施方式的DMOS晶体管，在将DMOS晶体管用于图1所示的电路的情况下，以P型本体层6为发射极、N型阱层2和N型埋入层3为基极、P型硅衬底1为集电极的寄生PNP晶体管工作。但是，在P型本体层6下方形成杂质浓度高的N型埋入层3，空穴的再结合大部分在N型埋入层3内进行。因此，可以实现减小寄生PNP晶体管的hfe的DMOS晶体管。例如，寄生PNP晶体管的hfe被减低至以往的0.1～0.6左右。
此外，根据本实施方式的DMOS晶体管，N型埋入层3的杂质浓度比N型阱层2的杂质浓度高，N型埋入层3上端和P型本体层6下端实质性地相接。因此，如图7的导通时的电流分布所示，电流除了从N型漏极接触层8流到N型阱层2的表面附近，经由P型本体层6的表面部的沟道流入N型源极层7以外，还从N型漏极接触层8传给低电阻的N型埋入层3，大部分流向P型本体层6的表面部的沟道。因此，可以实现导通电阻低的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，由P型本体层6和N型阱层2形成寄生二极管。因此，可以实现具有寄生二极管的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，成为漏极的N型阱层2和N型埋入层3通过离子注入法形成在P型硅衬底1内。因此，由于在DMOS晶体管的制造时不需要进行外延生长等工序，所以可以实现低价的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，用于形成N型埋入层3的N型杂质的注入在形成LOCOS氧化膜4前进行。因此，通过用于形成LOCOS氧化膜4的高温下的热处理，N型埋入层3在宽范围中扩散，空穴的再结合大部分在N型埋入层3内进行。因此，可以实现进一步减小寄生PNP晶体管的hfe的DMOS晶体管。
再有，在图6A和图6B所示的制造工序中，在形成N型阱层2后形成N型埋入层3。但是，也可以在形成N型埋入层3后形成N型阱层2。此时，面对P型本体层6下端的N型埋入层3上端的位置通过调节N型阱层2、N型埋入层3和LOCOS氧化膜4的形成条件来调节，将N型埋入层3上端和P型本体层6下端实质性地相接。
此外，如图8的DMOS晶体管和CMOS元件的剖面图所示，也可以在同一P型硅衬底1内形成CMOS元件和DMOS晶体管，将CMOS元件的P沟道MOS的N型阱层2用于DMOS晶体管的N型阱层2。此时，P沟道MOS的N型阱层2在形成DMOS晶体管的N型阱层2时同时形成。由此，由于不需要形成DMOS晶体管的N型阱层2，所以可以实现更低价的DMOS晶体管。
(第2实施方式)
在上述第1实施方式的DMOS晶体管中，将P型本体层形成在N型阱层内，P型本体层下端与N型埋入层上端实质性地相接，所以P型本体层下端与N型阱层和N型埋入层相接。因此，如图9的DMOS晶体管的杂质分布(图5的Y1-Y1’部分的杂质分布)所示，P型本体层下端的杂质浓度高至8×1016/cm3左右，所以P型本体层下端的接合耐压下降。因此，第2实施方式的DMOS晶体管以实现可提高击穿电压的DMOS晶体管为目的。以下，以与第1实施方式的不同点为中心来进行说明。
图10是本发明第2实施方式的DMOS晶体管的剖面图。
本实施方式的DMOS晶体管包括：N型阱层102；在内部形成了N型埋入层103和P型本体层105的P型硅衬底101；氧化膜和多晶硅等布线材料构成的栅电极104；以及LOCOS氧化膜(未图示)。此时，N型阱层102和N型埋入层103成为DMOS晶体管的漏极。
P型本体层105延长至栅电极104下方的部分，其一部分位于栅电极104下方。在P型本体层105内，形成N型源极层106，使其在P型硅衬底101表面露出。P型本体层105和N型源极层106用同一金属布线连接。
N型阱层102由P型本体层105两侧隔离开设置的两个层构成。N型阱层102表面的杂质浓度，例如为1×1015/cm3～8×1016/cm3左右。在N型阱层102内，形成N型漏极接触层107，以使其在P型硅衬底101表面露出。
N型漏极接触层107隔着栅电极104下方的P型本体层105而位于与N型源极层106的相反侧，并与金属布线连接。
N型埋入层103位于P型本体层105下方，N型埋入层103上端与P型本体层105下端实质性地相接。即，N型埋入层103上端与P型本体层105下端连接，或者即使在不与P型本体层105重合的方向上与P型本体层105下端分离，也不是分离很大，例如具有0.1μm～0.2μm的间隔而彼此靠近。N型埋入层103的杂质浓度比N型阱层102的杂质浓度高，即N型埋入层103的杂质浓度的峰值比N型阱层102表面的杂质浓度高。
下面，按照图11A～图11D所示的剖面图来说明具有以上结构的DMOS晶体管的制造方法。
首先，如图11A所示，用离子注入法注入N型杂质，并进行高温下的热处理，在P型硅衬底101内形成N型阱层102。此时，N型阱层102被分离形成，以使其不形成在形成了P型本体层105的部分。
接着，如图11B所示，用离子注入法高能量注入N型杂质，在P型硅衬底101内形成N型埋入层103。再有，N型埋入层103的形成方法与第1实施方式的DMOS晶体管的方法相同，所以省略说明。
接着，如图11C所示，在P型硅衬底101上形成LOCOS氧化膜(未图示)和栅电极104后，通过以栅电极104为掩模的自对准，在P型硅衬底101的没有形成N型阱层102的部分上形成P型本体层105。在形成LOCOS氧化膜时，例如，由于在氧化气氛中进行1000℃、100分钟的热处理，所以N型埋入层103被扩散，被扩展到P型硅衬底101的表面侧。此时，设定P型本体层105的形成条件，以使P型本体层105两端达到N型阱层102。
接着，如图11D所示，通过以栅电极104作为掩模的自对准，在P型本体层105内形成N型源极层106后，在从栅电极104分离的N型阱层102内形成N型漏极接触层107。然后，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的的热处理。
这里，通过调节在形成N型埋入层103和LOCOS氧化膜时的离子注入和热处理的条件，将N型埋入层103上端和P型本体层105下端实质性地相接。再有，通过调节N型埋入层103、LOCOS氧化膜和P型本体层105的形成条件，也可以将N型埋入层103上端和P型本体层105下端实质性地相接。
如以上那样，根据本实施方式的DMOS晶体管，与第1实施方式的DMOS晶体管同样，可以实现具有寄生二极管、降低导通电阻、并且减小寄生PNP晶体管的hfe的低价的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，P型本体层105不形成在N型阱层102内，P型本体层105下端只与N型埋入层103连接。因此，P型本体层105下端的杂质浓度变低，P型本体层105下端的接合耐压提高。因此，可以实现提高了击穿电压的DMOS晶体管。
图12是表示DMOS晶体管的杂质分布的图。再有，实线表示第1实施方式的DMOS晶体管的杂质分布(图5的Y1-Y1’部分的杂质分布)，虚线表示本实施方式的DMOS晶体管的杂质分布(图10的Y2-Y2’部分的杂质分布)。
从图12可知，P型本体层105下端的杂质浓度与第1实施方式的DMOS晶体管的杂质浓度比较变低，为2×1016/cm3左右。
再有，在同一P型硅衬底内形成CMOS元件和DMOS晶体管，并也可以将CMOS元件的P沟道MOS的N型阱层用于DMOS晶体管的N型阱层。此时，形成DMOS晶体管的N型阱层时，同时形成P沟道MOS的N阱层。由此，由于不需要形成DMOS晶体管的N型阱层，所以可以实现更低价的DMOS晶体管。
(第3实施方式)
在上述第2实施方式的DMOS晶体管中，N型阱层由位于P型本体层两侧分离开的两个层构成。因此，N型阱层和P型本体层之间的距离因制造偏差而产生变动，所以DMOS晶体管的特性不稳定。例如，如果N型阱层和P型本体层重合，则在重合的部分中P型本体层的杂质浓度变稀，栅极阈值电压或耐压等发生变化。因此，第3实施方式的DMOS晶体管以实现具有稳定的特性的DMOS晶体管作为目的。以下，以与第2实施方式的不同点为中心进行说明。
图13是本发明第3实施方式的DMOS晶体管的剖面图。
本实施方式的DMOS晶体管包括：N型阱层202；内部形成了N型埋入层203和P型本体层205的P型硅衬底201；氧化膜和多晶硅等布线材料构成的栅电极204；以及LOCOS氧化膜(未图示)。此时，N型阱层202和N型埋入层203成为DMOS晶体管的漏极。
N型阱层202由位于P型本体层205两侧分离开的两层构成。N型阱层202表面的杂质浓度，例如为1×1015/cm3～8×1016/cm3左右。在N型阱层202内，形成N型漏极接触层207，以使其在P型硅衬底201表面露出。
P型本体层205延长至栅电极204下方的部分，其一部分位于栅电极204下方。在P型本体层205内，形成N型源极层206，以使其在P型硅衬底201表面露出。P型本体层205和N型源极层206用同一金属布线连接。
N型漏极接触层207隔着栅电极204下方的P型本体层205而位于与N型源极层206的相反侧，并与金属布线连接。
N型埋入层203位于P型本体层205下方，N型埋入层203上端与P型本体层205下端实质性地相接。即，N型埋入层203上端与P型本体层205下端连接，或者即使在不与P型本体层205重合的方向上与P型本体层205下端分离，也不是分离很大，例如具有0.1μm～0.2μm的间隔而彼此靠近。N型埋入层203的杂质浓度比N型阱层202的杂质浓度高，即N型埋入层203的杂质浓度的峰值比N型阱层202表面的杂质浓度高。
栅电极204包括在P型硅衬底201上隔开预定的间隔所形成的两个栅电极。
下面，按照图14A～图14D所示的剖面图来说明具有以上结构的DMOS晶体管的制造方法。
首先，如图14A所示，用离子注入法高能量注入N型杂质，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的热处理。在P型硅衬底201内形成N型埋入层203后，在P型硅衬底201上形成LOCOS氧化膜(未图示)和栅电极204。在形成LOCOS氧化膜时，例如，由于在氧化气氛中进行1000℃、100分钟左右的热处理，所以N型埋入层203被扩散，扩展到P型硅衬底201的表面侧。再有，N型埋入层203的形成方法与第1实施方式的DMOS晶体管的形成方法相同，所以省略说明。
接着，如图14B所示，通过以栅电极204作为掩模的自对准，在P型硅衬底201内形成N型阱层202。此时，N型阱层202以不形成在形成了P型本体层205的部分上而分离形成。此外，由于N型阱层202延长至栅电极204下方的部分，所以隔着栅电极204直至与N型阱层202的相反侧的位置，不需要延长N型阱层202。因此，设定N型阱层202的形成条件，以使N型阱层202的深度e比栅电极204的长度d浅。例如，在栅电极204的长度d为1μm的情况下，设定N型阱层202的形成条件，以使N型阱层202的深度e小于等于0.7μm。
接着，如图14C所示，通过以栅电极204作为掩模的自对准，在P型硅衬底201的没有形成N型阱层202的部分形成P型本体层205。此时，设定P型本体层205的形成条件，以使P型本体层205两端达到N型阱层202。
接着，如图14D所示，通过以栅电极204作为掩模的自对准，在P型本体层205内形成N型源极层206后，在从栅电极204分离的N型阱层202内形成N型漏极接触层207。然后，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的的热处理。
这里，通过调节在形成N型埋入层203和LOCOS氧化膜时的离子注入和热处理的条件，将N型埋入层203上端和P型本体层205下端实质性地相接。再有，通过调节N型埋入层203、LOCOS氧化膜和P型本体层205的形成条件，也可以将N型埋入层203上端和P型本体层205下端实质性地相接。
如以上那样，根据本实施方式的DMOS晶体管，与第1实施方式的DMOS晶体管同样，可以实现具有寄生二极管、降低导通电阻、并且减小寄生PNP晶体管的hfe的低价的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，P型本体层205和N型阱层202通过以栅电极204作为掩模的自对准来形成。因此，N型阱层202和P型本体层205之间的距离偏差只依赖于栅电极204的长度。另一方面，在第2实施方式的DMOS晶体管中，N型阱层202和P型本体层205之间的距离偏差还依赖于N型阱层202和栅电极204的暗室工序中的重合偏移。因此，本实施方式的DMOS晶体管，可以实现具有稳定的特性的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，设定N型阱层202的深度，以使其比栅电极204的长度浅。即，与第2实施方式的DMOS晶体管进行比较，N型阱层202的深度设定得浅。因此，P型硅衬底201和N型阱层202的接合面积变小，相对于P型硅衬底201的寄生电容变小。因此，可以实现具有良好频率特性的DMOS晶体管。
再有，在同一P型硅衬底内形成CMOS元件和DMOS晶体管，并也可以将CMOS元件的P沟道MOS的N型阱层用于DMOS晶体管的N型阱层。此时，在形成DMOS晶体管的N型阱层时，同时形成P沟道MOS的阱层。由此，由于不需要形成DMOS晶体管的N型阱层，所以可以实现更低价的DMOS晶体管。
(第4实施方式)
图15是本发明第4实施方式的DMOS晶体管的剖面图。
本实施方式的DMOS晶体管具有LOCOS偏移结构，包括：N型阱层302；内部形成了N型阱层304和P型本体层306的P型硅衬底301；作为元件分离氧化膜的LOCOS氧化膜303；以及氧化膜和多晶硅等布线材料构成的栅电极305。
N型阱层304由位于P型本体层306两侧分离开的两层构成。N型阱层304表面的杂质浓度，例如为1×1015/cm3～8×1016/cm3左右。在N型阱层304内，形成N型漏极接触层308，以使其在P型硅衬底301表面露出。
P型本体层306延长至栅电极305下方的部分，其一部分位于栅电极305下方。在P型本体层306内，形成N型源极层307，以使其在P型硅衬底301表面露出。P型本体层306和N型源极层307用同一金属布线连接。
N型漏极接触层308隔着栅电极305下方的P型本体层306而位于与N型源极层307的相反侧，并与金属布线连接。
N型埋入层302位于P型本体层306下方，N型埋入层302上端与P型本体层306下端实质性地相接。即，N型埋入层302上端与P型本体层306下端相接，或者即使在不与P型本体层306重合的方向上与P型本体层306下端分离，也不是分离很大，例如具有0.1μm～0.2μm的间隔而彼此靠近。N型埋入层302的杂质浓度比N型阱层304的杂质浓度高，即N型埋入层302的杂质浓度的峰值比N型阱层304表面的杂质浓度高。
LOCOS氧化膜303包括隔开预定的间隔而在P型硅衬底301上所形成的两个LOCOS氧化膜。
栅电极305跨越P型硅衬底301和LOCOS氧化膜303而形成在LOCOS氧化膜303和P型硅衬底301上。
下面，按照图16A～图16D所示的剖面图来说明具有以上结构的DMOS晶体管的制造方法。
首先，如图16A所示，用离子注入法高能量注入N型杂质，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的热处理。在P型硅衬底301内形成N型埋入层302后，在P型硅衬底301上形成LOCOS氧化膜303。在形成LOCOS氧化膜303时，例如，由于在氧化气氛中进行1000℃、100分钟左右的热处理，所以N型埋入层302被扩散，扩展到P型硅衬底301的表面侧。再有，N型埋入层302的形成方法与第1实施方式的DMOS晶体管的形成方法相同，所以省略说明。
接着，如图16B所示，通过以LOCOS氧化膜303作为掩模的自对准而在P型硅衬底301内形成N型阱层304。此时，N型阱层304以不形成在形成了P型本体层306的部分上而分离形成。此外，由于N型阱层304延长至栅电极305下方的部分，所以隔着栅电极305直至与N型阱层304的相反侧的位置，不需要延长N型阱层304。因此，设定N型阱层304的形成条件，以使N型阱层304的深度比栅电极305的长度浅。
接着，如图16C所示，在P型硅衬底301和LOCOS氧化膜303上形成栅电极305。
接着，如图16D所示，通过以栅电极305作为掩模的自对准，在没有形成N型阱层304的P型硅衬底301内形成P型本体层306，并在该P型本体层306内形成N型源极层307。然后，在从栅电极305分离的N型阱层304内形成N型漏极接触层308。而且，为了修复离子注入造成的损伤，例如在氮气氛中进行900℃、30分钟左右的的热处理。此时，设定P型本体层306的形成条件，以使P型本体层306两端到达N型阱层304。
这里，通过调节在形成N型埋入层302和LOCOS氧化膜303时的离子注入和热处理的条件，将N型埋入层302上端和P型本体层306下端实质性地相接。再有，通过调节N型埋入层302、LOCOS氧化膜303和P型本体层306的形成条件，也可以将N型埋入层302上端和P型本体层306下端实质性地相接。
如以上那样，根据本实施方式的DMOS晶体管，与第1实施方式的DMOS晶体管同样，可以实现具有寄生二极管、降低导通电阻、并且减小寄生PNP晶体管的hfe的低价的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，与第3实施方式的DMOS晶体管同样，可以实现具有良好频率特性的DMOS晶体管。
此外，本实施方式的DMOS晶体管具有LOCOS偏移构造。因此，与第1实施方式的DMOS晶体管相比，由于耐压提高，所以可以实现进一步提高击穿电压的DMOS晶体管。
此外，根据本实施方式的DMOS晶体管，P型本体层306和N型阱层304通过以LOCOS氧化膜303和栅电极305作为掩模的自对准来形成。因此，N型阱层304和P型本体层306之间的距离偏差只依赖于LOCOS氧化膜303和栅电极303的暗室工序中的重合偏移。另一方面，在用第2实施方式的DMOS晶体管来实现LOCOS偏移构造的DMOS晶体管的情况下，形成N型阱层304后，依次形成LOCOS氧化膜303、栅电极305、P型本体层306，所以N型阱层304和P型本体层306之间的距离偏差只依赖于N型阱层304和LOCOS氧化膜303的暗室工序的重合偏移、以及LOCOS氧化膜303和栅电极305的暗室工序的重合偏移。因此，本实施方式的DMOS晶体管，可以实现具有稳定特性的DMOS晶体管。
再有，在同一P型硅衬底内形成CMOS元件和DMOS晶体管，并可以将CMOS元件的P沟道MOS的N型阱层用于DMOS晶体管的N型阱层。此时，P沟道MOS的N型阱层在形成DMOS晶体管的N型阱层时被同时形成。由此，不需要形成DMOS晶体管的N型阱层，所以可以实现更低价的DMOS晶体管。
以上，根据实施方式说明了本发明的DMOS晶体管，但本发明不限于这些实施方式，当然可以进行各种变形或修正而不脱离本发明的范围。
例如，在上述实施方式中，记载了将DMOS晶体管作为N沟道MOS晶体管，但也可以是所有的导电型为相反导电型的P沟道MOS晶体管，可获得同样的效果。
本发明的产业上的可利用性在于，本发明可用于半导体器件及其制造方法，特别是可用于DMOS晶体管及其制造方法等。

Claims (20)

1.一种半导体器件，其特征在于：
包括第1导电型的半导体衬底、以及形成在所述半导体衬底上的栅电极；
所述半导体衬底具有：与第1导电型相反极性的第2导电型的阱层；形成在所述阱层内的第2导电型的漏极接触层；第1导电型的本体层；形成在所述本体层内的第2导电型的源极层；以及第2导电型的埋入层，
所述本体层和所述源极层通过用所述栅电极作为掩模的自对准形成，
所述漏极接触层隔着所述栅电极下方的本体层形成在与所述源极层相反的一侧，
所述埋入层形成在所述本体层下方。
2.如权利要求1所述的半导体器件，其特征在于，所述埋入层的上端与所述本体层的下端实质性地相接。
3.如权利要求2所述的半导体器件，其特征在于，所述阱层形成在所述半导体衬底的没有形成所述本体层的部分。
4.如权利要求3所述的半导体器件，其特征在于，所述栅电极包括具有预定的间隔而形成在所述半导体衬底上的第1栅电极和第2栅电极，
所述阱层通过用所述第1栅电极和所述第2栅电极作为掩模的自对准形成。
5.如权利要求4所述的半导体器件，其特征在于，所述阱层的深度比位于所述阱层上方的所述第1栅电极或所述第2栅电极的长度浅。
6.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括形成在所述半导体衬底的没有形成所述本体层的部分上的LOCOS氧化膜，
所述阱层形成在所述半导体衬底的没有形成所述阱层的部分，
所述LOCOS氧化膜包括具有预定的间隔而形成在所述半导体衬底上的第1LOCOS氧化膜和第2LOCOS氧化膜，
所述栅电极跨越所述第1LOCOS氧化膜和所述半导体衬底而形成在所述第1LOCOS氧化膜和所述半导体衬底上，
所述阱层通过用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作为掩模的自对准形成。
7.如权利要求6所述的半导体器件，其特征在于，所述阱层的深度比位于所述阱层上方的所述栅电极的长度浅。
8.如权利要求2所述的半导体器件，其特征在于，所述本体层形成在所述阱层内。
9.如权利要求2所述的半导体器件，其特征在于，所述埋入层的杂质浓度比所述阱层的杂质浓度高。
10.一种半导体器件的制造方法，其特征在于，该方法包括：
阱层形成工序，在第1导电型的半导体衬底内，形成与第1导电型相反极性的第2导电型的阱层，；
埋入层形成工序，在所述半导体衬底内，形成第2导电型的埋入层；
栅电极形成工序，在所述半导体衬底上形成栅电极；
本体层形成工序，在所述半导体衬底内的所述埋入层上方，通过用所述栅电极作为掩模的自对准来形成第1导电型的本体层；
源极层形成工序，在所述本体层内，通过用所述栅电极作为掩模的自对准来形成第2导电型的源极层；以及
漏极接触层形成工序，在隔着所述栅电极下方的所述本体层并与所述源极层相反一侧的所述阱层内，形成第2导电型的漏极接触层。
11.如权利要求10所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括在所述埋入层形成工序之后，在所述半导体衬底上形成LOCOS氧化膜的LOCOS氧化膜形成工序，
在所述LOCOS氧化膜形成工序、所述埋入层形成工序和所述本体层形成工序中，形成所述埋入层和所述本体层，以使所述埋入层的上端与所述本体层的下端实质性地相接。
12.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述本体层形成工序中，在所述半导体衬底的没有形成所述阱层的部分形成本体层。
13.如权利要求12所述的半导体器件的制造方法，其特征在于，所述栅电极包括具有预定的间隔而形成在所述半导体衬底上的第1栅电极和第2栅电极，
在所述阱层形成工序中，通过用所述第1栅电极和所述第2栅电极作为掩模的自对准来形成所述阱层。
14.如权利要求13所述的半导体器件的制造方法，其特征在于，在所述阱层形成工序中，形成所述阱层，以使其深度比位于所述阱层上方的所述第1栅电极或所述第2栅电极的长度浅。
15.如权利要求12所述的半导体器件的制造方法，其特征在于，所述LOCOS氧化膜包括具有预定的间隔而形成在所述半导体衬底上的第1LOCOS氧化膜和所述第2LOCOS氧化膜，
所述栅电极跨越所述第1LOCOS氧化膜和所述半导体衬底而形成在所述第1LOCOS氧化膜和所述半导体衬底上，
在所述阱层形成工序中，通过用所述第1LOCOS氧化膜和所述第2LOCOS氧化膜作为掩模的自对准来形成所述阱层，
在所述本体层形成工序中，在所述半导体衬底的没有形成所述阱层的部分形成本体层。
16.如权利要求15所述的半导体器件的制造方法，其特征在于，在所述阱层形成工序中，形成所述阱层，以使其深度比位于所述阱层上方的所述栅电极的长度浅。
17.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述埋入层形成工序中，形成所述埋入层，以使所述埋入层的杂质浓度比所述阱层的杂质浓度高。
18.如权利要求11所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括在所述半导体衬底内形成互补型MOS晶体管的互补型MOS晶体管形成工序，
所述互补型MOS晶体管的阱层按照与所述阱层形成工序中形成的所述阱层相同的条件来形成。
19.如权利要求11所述的半导体器件的制造方法，其特征在于，在所述本体层形成工序中，在所述阱层内形成所述本体层。
20.如权利要求10所述的半导体器件的制造方法，其特征在于，在所述埋入层形成工序中，用离子注入法来形成所述埋入层。
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