CN1177373C - 半导体器件及其制造方法 - Google Patents

Abstract

本发明的主要特征是，使得在功率MOS FET中，可以实现RESURF原理而无须控制杂质分布。例如，在外延生长Si的过程中，适宜地形成亚微米单位的沟槽。然后，采用借助于氢气退火促进表面原子的迁徙以使沟槽上部闭口的办法，形成空洞部分(12a)。接着，采用反复进行该工序的办法，在外延层(12)中制作成多个空洞部分(12a)，变成为实现异质结的N缓冲器构造的构成。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件及其制造方法，特别是涉及要求耐高压的功率MOS FET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)。

背景技术

近年来，市场对在电动汽车(EV)中使用的功率MOS FET提出了进一步小型化、节能化、低价格化的要求。

在这种要求强烈的功率MOS FET的领域内，作为对元件耐压与ON(导通)电阻之间的妥协进行改善的器件，例如人们知道具有图3所示的那样的构造的MOS FET。这种器件是一种采用在N漏层101中形成埋入多级的p埋入外延层102的办法，使得在降低N漏层101的电阻的同时，在反向偏置时使N漏层101的内部的P/N扩散层完全耗尽化的器件(RESURF(REduced SURface Field，简化表面场)原理)。

除此之外，人们还提出了在N漏层中形成叫做P柱状物/N条带的扩散层的构造等类似的构造。

[表1]

构造的定义

v：漏层(体积)

Γ(v)：漏层内的有源杂质浓度

ni：硅的本征浓度(10¹¹cm^-3)

：PIN二极管的I层

在这里，

意味着10¹¹-10¹⁴cm^-3。而且，对于V来说， $E_{\left({\mathrm{BV}}_{\mathrm{DSS}}\right)}<E_{\mathrm{crit}},$ 这可以改说成 ${\&Integral;}_{\stackrel{\&OverBar;}{r}}P\left(\stackrel{\&OverBar;}{r}\right)d\stackrel{\&OverBar;}{r}<Q_{\mathrm{crit}}$

${\&Integral;}_{\stackrel{\&OverBar;}{r}}N\left(\stackrel{\&OverBar;}{r}\right)d\stackrel{\&OverBar;}{r}<Q_{\mathrm{crit}}$

的形式

其中， r：漏层的微小的方向向量

P( r)：漏层内的P型有源杂质浓度

N( r)：漏层内的N型有源杂质浓度

E_crit＝2×10⁵[V/cm]

Q_crit＝1.5×10¹²[/cm²]

BV_DSS：在给器件加上击穿电压时结的最大电场强度。

但是，在上述构造的MOS FET的情况下，存在着难于进行N漏层中杂质分布的控制的问题。

就是说，要想实现RESURF原理，就要求N漏层中的P型/N型的有源杂质的总和接近于～Ni，和在反向偏置时，在所有的区域内完全耗尽化，在所有的区域内电场强度E＜E_crit。

如上所述，在以往，尽管已经尝试着使高耐压化和低电阻化并存，但是，在RESURF原理的实现上仍然存在着难于进行N漏层中的杂质分布控制的问题。

发明内容

于是，本发明的目的是提供一种借助于异质结构造可以实现RESURF原理而无须控制N漏层中的杂质分布，且可以容易地使高耐压化和低导通电阻并存的半导体器件及其制造方法。

为了实现上述目的，本发明的半导体器件具备：第1导电类型的第1半导体区域；在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；在上述第1半导体区域下边形成的第2电极，其特征是：在上述第2半导体区域内设置多个空洞部分。

此外，本发明的半导体器件具备：第1导电类型的第1半导体区域；在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；在上述第1半导体区域下边形成的第2电极，其特征是：在上述第2半导体区域内设置多个多孔硅层。

此外，本发明的半导体器件具备：第1导电类型的第1半导体区域；在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；在上述第1半导体区域下边形成的第2电极，其特征是：在上述第2半导体区域内设置多个电介质层。

再有，本发明的半导体器件的制造方法，其特征是具备下述工序：在第1半导体区域上边形成第1导电类型的第1外延层的第1工序；在该第1外延层的表面区域上形成多个沟槽的第2工序；采用借助于氢气退火使上述沟槽的上部分别闭口的办法形成多个空洞部分的第3工序；在形成了上述多个空洞部分的上述第1外延层上边形成第1导电类型的第2外延层的第4工序。

倘采用本发明的半导体器件的制造方法，结果就变成为可以把第2半导体区域的平均浓度控制为～Ni，而无须控制杂质分布。借助于此，可以使反向偏置时的第2半导体区域的内部电场有效降低到第2半导体区域不会产生雪崩的那种程度。

附图说明

图1的剖面图示出了本发明实施例1的功率MOS FET的概略构成。

图2的剖面图示出了本发明实施例2的功率MOS FET的概略构成。

图3是为了说明现有技术的问题而示出的功率MOS FET的概略构成。

以下，参看附图对本发明的实施例进行说明。

具体实施方式

(实施例1)

图1的剖面图示出了本发明的实施例1的功率MOS FET的概略构成。

就是说，图1所示的功率MOS FET的构造是：在n⁺型的硅衬底(第1导电类型的第1半导体区域)11上边形成将成为漏极(或集电极)区的n^-型的外延层(第1导电类型的第2半导体区域)12，在该外延层12的表面区域上，选择性地形成将成为p基极区的p型杂质区(第2导电类型的第3半导体区域)13、13和将成为n⁺源极区的n⁺型杂质区(第1导电类型的第4半导体区域)14、14，上述外延层12被作成为混杂地设置多个空洞部分的异质结构造(异质结的N缓冲器构造)。

然后，中间存在着栅极氧化膜(栅极绝缘膜)15，在与上述p型杂质区13、13之间对应的上述外延层12的表面(沟道)上边设置由多晶硅构成的栅极电极16。

此外，在与上述n⁺型杂质区14、14之间对应的上述杂质区13的表面上边分别形成源极电极17，此外，上述硅衬底11的背面一侧变成为漏极电极。

上述外延层12被作成为形成了具有多个空洞部分12a的异质结的N缓冲器构造。

在这种情况下，例如，可以在生长用来形成上述外延层12的硅(Si)的过程中，在适宜地形成了亚微米单位的沟槽之后，为了促进表面原子的迁徙，采用借助于氢气退火使上述沟槽的上部闭口的办法形成上述空洞部分12a。然后，采用反复进行该工序的办法，就可以得到上述那样的内部制作有多个空洞部分12a而构成的外延层12。

在这里，以具有500V系列耐压的功率MOS FET为例，对于该外延层的形成方法进行说明。

例如，用单张式外延生长装置，首先，在n⁺型的硅衬底11上边，用大约1000℃的温度生长厚度10微米左右的n型杂质浓度为1×10¹⁰/cm³左右的Si膜，形成第1层的外延层(第1外延层)。

接着，在第1层的外延层的表面上边，形成膜厚大约5000的CVD氧化膜。

接着，用干法刻蚀使该CVD膜图形化，形成例如1mm见方左右那么大小的开口图形。在这种情况下，要把多个开口图形形成为使得开口面积比变成为30％以下。

接着，以已形成了多个开口图形的CVD膜为掩模，进行RIE等，在上述第1外延层的表面区域上，分别形成大约0.6微米见方、深度为大约1微米的沟槽。

接着，在除去了CVD膜之后，用上述外延生长装置，用800℃以上的温度进行氢还原处理，除去在上述第1外延层的表面上形成的自然氧化膜。这时，借助于表面原子的迁徙效应，使各个沟槽的上部(开口部分)闭口，形成多个空洞部分。

接着，用上述外延生长装置，约1000℃的温度生长厚度10微米左右的n型杂质浓度为1×10¹⁵/cm³左右的Si膜，在上述第1外延层上边，形成第2层的外延层(第2外延层)。

然后，在对该第2外延层反复实施了上边所说的各个工序之后，采用使第3层的外延层的形成与第2层的外延层的形成同样地进行的办法，作为具有500V系列耐压的功率MOS FET的外延层，就可以得到与图1不同的用2级构成制作成的多个空洞部分的外延层。

另外，空洞部分12a的大小、个数和位置等，可以根据所需要的器件的特性(器件耐压或导通电阻)来决定。

具有这样的空洞部分12a的外延层12的浓度，可以高到外延层的平均浓度的10倍左右或10倍以上。由于空洞部分12a的介电系数是Si的12倍，故绝缘破坏可以期待为E_crit的100倍以上。

从微观上看，异质结的N缓冲器构造的外延层12中的I层，可以使电阻下降，同时使破坏电场强度上升。换句话说，SiC等的E_crit可比拟于Si的10倍的新材料。

在这种情况下的构造，可以定义为下边要给出的表2所示。

[表2]

${\&Integral;}_{V^{\&prime;}}\mathrm{\&Gamma;}\left(V\right)+\mathrm{\&rho;}\left(V\right){\mathrm{dV}}^{\&prime;}\&cong;\mathrm{ni}$

V’：V-V_hetero

V_hetero：位于漏层体积中的非Si区域(异质结区域)

ρ(V)：非Si区域所具有的电荷分布

由此，变成为

${Q^{\&prime;}}_{\mathrm{crit}}\&cong;\frac{{\&Integral;}_{\stackrel{\&OverBar;}{r}}\{P\left(\stackrel{\&OverBar;}{r}\right)+\mathrm{\&rho;}\left(\stackrel{\&OverBar;}{r}\right)\}d\stackrel{\&OverBar;}{r}}{\left|\stackrel{\&OverBar;}{r}\right|}>Q_{\mathrm{crit}}$

或

${Q^{\&prime;}}_{\mathrm{crit}}\&cong;\frac{{\&Integral;}_{\stackrel{\&OverBar;}{r}}\{N\left(\stackrel{\&OverBar;}{r}\right)+\mathrm{\&rho;}\left(\stackrel{\&OverBar;}{r}\right)\}d\stackrel{\&OverBar;}{r}}{\left|\stackrel{\&OverBar;}{r}\right|}>Q_{\mathrm{crit}}$

因而可以扩展现有的RESURF原理。

因此，可以期待

Q’_crit＞Q_crit  E’_crit＞E_crit

如上所述，采用在体内形成空洞部分12a的办法，就可以把外延层12的平均浓度控制为～Ni而无须控制杂质分布。借助于此，就可以把反向偏置时体内的内部电场有效降低到Si自身不会产生雪崩的那种程度。因此，可以实现RESURF原理而不必进行复杂的杂质分布控制，可以使高耐压化与低导通电阻化并存。

(实施例2)

图2的剖面图示出了本发明的实施例2的功率MOS FET的概略构成。另外，在这里，是在外延层中混杂地设置多个电介质层以取代空洞部分的例子。

就是说，在这种情况下的外延层12’，例如被作成为在体内具有已形成了负的固定电荷(-)的多个电介质层12b的异质结的N缓冲器构造。

如上所述，即便是采用在外延层12’中形成电介质层12b的办法，也可以把外延层12’的平均浓度控制为～Ni。其结果是可以得到与上边所说的实施例1大体上同样的效果。

另外，不限于在体内形成空洞部分或电介质层的情况，例如即便是采用在外延层中设置多个多孔硅层(未画出来)，借以实现异质结的N缓冲器构造的办法，也可以期待与上边所说的实施例1、2的情况下同样的效果。

如上所述，可以把外延层的平均浓度控制为～Ni而无须控制杂质分布。

就是说，作成为在体内形成空洞部分、多孔硅层或电介质层而构成异质结的N缓冲器构造。借助于此，就可以把反向偏置时的体内的内部电场有效降低到Si自身不会产生雪崩的那种程度。因此，可以实现RESURF原理而不必进行复杂的杂质分布控制，可以使高耐压化与低导通电阻化并存。

除此之外，在不改变本发明的要旨的范围内，可以进行种种变形实施是不言而喻的。

如以上所详述的那样，倘采用本发明，则可以提供可以用异质结构造实现RESURF原理而无须控制N漏层中的杂质分布，且可以容易地使高耐压化与低电阻化并存的半导体器件及其制造方法。

Claims (13)

1.一种半导体器件，具备：

第1导电类型的第1半导体区域；

在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；

在上述第1半导体区域下边形成的第2电极，

其特征是：在上述第2半导体区域内设置多个空洞部分。

2.权利要求1所述的半导体器件，其特征是：在生长上述第2半导体区域的过程中，在形成了多个沟槽之后，采用借助于氢气退火使上述沟槽的上部闭口的办法形成上述空洞部分。

3.一种半导体器件，具备：

第1导电类型的第1半导体区域；

在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；

在上述第1半导体区域下边形成的第2电极，

其特征是：在上述第2半导体区域内设置多个多孔硅层。

4.一种半导体器件，具备：

第1导电类型的第1半导体区域；

在上述第1半导体区域上边形成，杂质浓度比上述第1半导体区域低的第1导电类型的第2半导体区域；

在上述第2半导体区域的表面区域上选择地形成的第2导电类型的第3半导体区域；

在上述第3半导体区域的表面区域上选择地形成的第1导电类型的第4半导体区域；

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成的栅极电极；

在上述第4半导体区域间的上述第3半导体区域的表面上形成的第1电极；

在上述第1半导体区域下边形成的第2电极，

其特征是：在上述第2半导体区域内设置多个电介质层。

5.权利要求4所述的半导体器件，其特征是：上述多个电介质层分别具有负的固定电荷。

6.权利要求1、3或4所述的半导体器件，其特征是：上述第4半导体区域的杂质浓度比上述第2半导体区域高。

7.权利要求1、3或4所述的半导体器件，其特征是：构成以上述第2半导体区域为漏极，以上述第3半导体区域为沟道，以上述第4半导体区域为源极，以上述第1电极为源极电极，以上述第2电极为漏极电极而形成的功率MOS FET。

8.权利要求1、3或4所述的半导体器件，其特征是：上述第1半导体区域是硅衬底，上述第2半导体区域是在上述硅衬底上边形成的外延层。

9.一种半导体器件的制造方法，其特征是具备下述工序：

在第1半导体区域上边形成第1导电类型的第1外延层的第1工序；

在该第1外延层的表面区域上形成多个沟槽的第2工序；

采用借助于氢气退火使上述沟槽的上部分别闭口的办法形成多个空洞部分的第3工序；

在形成了上述多个空洞部分的上述第1外延层上边形成第1导电类型的第2外延层的第4工序。

10.权利要求9所述的半导体器件的制造方法，其特征是：采用以规定的次数反复进行上述第2～第4的各个工序的办法，在上述第1半导体区域上边，形成具有上述多个空洞部分，且杂质浓度比上述第1半导体区域还低的第1导电类型的第2半导体区域。

11.权利要求10所述的半导体器件的制造方法，其特征是还具备下述工序：

在上述第2半导体区域的表面区域上选择性地形成第2导电类型的第3半导体区域的工序；

在上述第3半导体区域的表面区域上选择性地形成第1导电类型的第4半导体区域的工序；

中间存在着栅极绝缘膜、在上述第3半导体区域间的上述第2半导体区域的表面上形成栅极电极的工序；

在上述第4半导体区域间的上述第3半导体区域的表面上形成第1电极的工序；

在上述第1半导体区域的下边形成第2电极的工序。

12.权利要求11所述的半导体器件的制造方法，其特征是：上述第4半导体区域的杂质浓度比上述第2半导体区域高。

13.权利要求11所述的半导体器件的制造方法，其特征是：构成以上述第2半导体区域为漏极，以上述第3半导体区域为沟道，以上述第4半导体区域为源极，以上述第1电极为源极电极，以上述第2电极为漏极电极而形成的功率MOS FET。

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