JP4488984B2 - ショットキーバリアダイオード - Google Patents

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Description

本発明は、半導体装置に関する。
ショットキーバリアダイオード等のパワー半導体装置では、オン抵抗を低くし且つ耐圧を高めることが要求されている。このような要求に対し、ドリフト層を設け、ドリフト層の濃度と厚さを調整することで、低オン抵抗化及び高耐圧化の両立をはかっている。
近年、低オン抵抗化及び高耐圧化をさらにはかるために、ドリフト層内にフローティング半導体層（埋め込み半導体層）を設けた構造が提案されている（特許文献１参照）。
しかしながら、上述した従来の構造では、埋め込み半導体層に蓄積された電荷（例えば電子）を中和するために、ターンオン時に埋め込み半導体層に電荷（例えば正孔）を供給する必要がある。そのため、ターンオン時に、ｐｎ接合のビルトイン電圧程度まで順方向電圧を上昇させて、電荷（例えば正孔）を埋め込み半導体層に供給しなければならない。その結果、スイッチング損失が増大するという問題が生じる。
特開平９−１９１１０９号公報
このように、従来のパワー半導体装置では、ターンオン時のスイッチング特性が悪化するという問題があった。
本発明は、ターンオン時のスイッチング特性を改善することが可能な半導体装置を提供することを目的としている。
本発明の第１の視点に係るショットキーバリアダイオードは、第１導電型の半導体基板と、前記半導体基板の上面に形成された第１導電型の半導体領域と、前記半導体基板の下面に形成されたカソード電極と、前記半導体領域の上面に形成されたアノード電極と、前記半導体領域内に形成された第２導電型の埋め込み半導体層と、前記半導体領域の上面に形成され、前記アノード電極に接続された第１の第２導電型半導体層と、前記半導体領域の側面に形成された積層構造であって、第１導電型半導体層と、前記埋め込み半導体層及び前記第１の第２導電型半導体層に接続された第２の第２導電型半導体層とで形成された積層構造と、を備え、前記第１導電型半導体層の第１導電型不純物濃度は、前記半導体領域の第１導電型不純物濃度よりも高く、前記アノード電極と前記第１の第２導電型半導体層とはオーミック接触し、前記第２の第２導電型半導体層は、逆方向バイアス状態において完全に空乏化され、ゼロバイアス状態において完全な空乏化はしないことを特徴とする。
本発明の第２の視点に係るショットキーバリアダイオードは、第１導電型の半導体基板と、前記半導体基板の上面に形成された第１導電型の半導体領域と、前記半導体基板の下面に形成されたカソード電極と、前記半導体領域の上面に形成されたアノード電極と、前記半導体領域内に形成された第２導電型の埋め込み半導体層と、前記半導体領域に形成された穴の側面に形成された積層構造であって、第１導電型半導体層と、前記埋め込み半導体層及び前記アノード電極に接続された第２導電型半導体層とで形成された積層構造と、を備え、前記第１導電型半導体層の第１導電型不純物濃度は、前記半導体領域の第１導電型不純物濃度よりも高く、前記アノード電極と前記第２導電型半導体層とはオーミック接触し、前記第２導電型半導体層は、逆方向バイアス状態において完全に空乏化され、ゼロバイアス状態において完全な空乏化はしないことを特徴とする。
本発明によれば、ターンオン時のスイッチング特性を改善することができ、しかも逆方向バイアス印加時の耐圧低下を防止することが可能となる。
以下、本発明の実施形態を図面を参照して説明する。
（実施形態１）
本発明の第１の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）について、図１〜図３を参照して説明する。図１は断面図、図２は上面図、図３はパターンの位置関係を示した平面図である。
ｎ型半導体基板（ｎ+ 型半導体基板）１１には、例えばシリコンカーバイド（ＳｉＣ）が用いられる。ｎ型半導体基板１１の上面（主面）には、ｎ型半導体領域（ｎ- 型半導体領域）１２が形成されている。このｎ型半導体領域１２は、ショットキーバリアダイオードのドリフト層として機能する。ｎ型半導体基板１１の下面（裏面）には、カソード電極（下電極）１３が形成されている。また、ｎ型半導体領域１２の上面には、アノード電極（上電極）１４が形成されている。
ｎ型半導体領域１２内には、ｐ型埋め込み半導体層（ｐ- 型埋め込み半導体層）１５が形成されている。このｐ型埋め込み半導体層１５は、図１に示すように、ｎ型半導体領域１２の下層部分と上層部分との間に形成されている。また、ｎ型半導体領域１２の中間層部分（下層部分と上層部分との間の部分）は、図３に示すように、ｐ型埋め込み半導体層１５によって複数の部分に区画されている。なお、ｐ型埋め込み半導体層１５は、ショットキーバリアダイオードが逆方向バイアス状態のときには、後述するように、電気的にフローティング状態となる。また、逆方向バイアス状態のときには、ｐ型埋め込み半導体層１５には電子が蓄積されている。
ｎ型半導体領域１２の上面には、アノード電極１４に接続されたｐ型半導体層２１が形成されている。このｐ型半導体層２１は、図２に示すように、アノード電極１４を囲むように形成されている。ｐ型半導体層２１のｐ型不純物濃度（単位体積あたりの濃度）は、ｐ型埋め込み半導体層１５のｐ型不純物濃度（単位体積あたりの濃度）よりも高い。なお、ｐ型半導体層２１は、ｎ型半導体領域１２の上面領域にｐ型不純物をイオン注入することによって形成される。
ｎ型半導体領域１２の側面には、ｐ型埋め込み半導体層１５及びｐ型半導体層２１に接続されたｐ型半導体層（ｐ- 型半導体層）２２が形成されている。このｐ型半導体層２２は、図１及び図３からわかるように、ｎ型半導体領域１２を囲むように形成されている。ｐ型半導体層２２のｐ型不純物濃度（単位体積あたりの濃度）は、ｐ型埋め込み半導体層１５のｐ型不純物濃度（単位体積あたりの濃度）よりも低い。なお、ｐ型半導体層２２は、ｎ型半導体領域１２の側面領域にｐ型不純物をイオン注入することによって形成される。具体的には、基板を回転させながら（回転軸はｎ型半導体基板１１の主面に垂直）、斜めイオン注入によってｐ型不純物をｎ型半導体領域１２の側面領域にイオン注入する。
以上のことからわかるように、アノード電極１４とｐ型埋め込み半導体層１５とは、ｐ型半導体層２１及びｐ型半導体層２２を介して接続されている。従来の構成では、ｐ型半導体層２２は設けられていない。本実施形態では、ｎ型半導体領域１２の側面にｐ型半導体層２２を設けているため、以下に述べるように、ターンオン時のスイッチング特性を改善することが可能である。
ショットキーバリアダイオードに逆方向バイアスが印加されているときには、ｐ型埋め込み半導体層１５には電子が蓄積されている。そのため、ショットキーバリアダイオードをターンオンさせる（逆方向バイアス状態から順方向バイアス状態に移行させる）際には、埋め込み半導体層１５に蓄積された電荷（電子）を中和するために、埋め込み半導体層１５に正孔を供給する必要がある。しかしながら、従来はｎ型半導体領域１２の上面にｐ型半導体層２１が設けられているだけであるため、ｐ型半導体層２１とｎ型半導体領域１２とのｐｎ接合を介して、埋め込み半導体層１５に正孔が供給される。そのため、ｐｎ接合のビルトイン電圧（ＳｉＣでは３Ｖ程度）程度まで順方向電圧が上昇する。その結果、ターンオン時のスイッチング損失が増大してしまう。
本実施形態では、ｎ型半導体領域１２の側面にｐ型半導体層２２を設けているため、アノード電極１４からｐ型埋め込み半導体層１５には、ｐ型半導体層２１及びｐ型半導体層２２を介して正孔を供給することができる。そのため、ターンオン時の電圧上昇を抑えることができ、スイッチング損失を低減することができる。
図４は本実施形態のショットキーバリアダイオードのターンオン特性の一例を示した図であり、図５は従来のショットキーバリアダイオードのターンオン特性の一例を示した図である。従来技術では３Ｖ程度の電圧ピークが生じるのに対し、本実施形態ではそのような現象は生じない。
このように、本実施形態では、ｐ型半導体層２２を設けることにより、ターンオン時のスイッチング特性を改善することができ、ターンオン時のスイッチング損失を低減することが可能である。ただし、ショットキーバリアダイオードに逆方向バイアス電圧（例えば、数百ボルト以上）を印加したときに、ｐ型半導体層２２全体が完全に空乏化されない場合には、アノード電極１４とｎ型半導体基板１１との間が高抵抗化（絶縁化）されない。そのため、逆方向バイアス印加時の耐圧が低下してしまう。
図６は、ｐ型半導体層２２の不純物濃度（ドーピング濃度）と耐圧Ｖbdとの関係の一例を示した図である。なお、ｎ型半導体領域１２の不純物濃度は、１×１０16ｃｍ-3である。ｐ型半導体層２２の不純物濃度が高くなると、ｐ型半導体層２２の空乏層の幅（厚さ）が小さくなる。そのため、ｐ型半導体層２２が完全に空乏化されず、耐圧が低下してしまう。
上述したような問題を防止するためには、逆方向バイアス状態においてｐ型半導体層２２が完全に空乏化されるように、ｐ型半導体層２２の厚さ及び不純物濃度を設定することが重要である。本実施形態では、ｐ型半導体層２２の不純物濃度（単位体積あたりの濃度）が、ｐ型埋め込み半導体層１５の不純物濃度（単位体積あたりの濃度）よりも低くなっている。このように、ｐ型半導体層２２の不純物濃度が低いため、ｐ型半導体層２２の空乏層の幅を広くすることができる。その結果、逆方向バイアス状態において、ｐ型半導体層２２を容易に完全空乏化することができ、逆方向バイアス印加時の耐圧低下を防止することが可能となる。
したがって、本実施形態によれば、ターンオン時のスイッチング特性を改善することができるとともに、逆方向バイアス印加時の耐圧低下を防止することが可能となり、特性や信頼性に優れたパワー半導体装置を得ることができる。
なお、ｐ型半導体層２２の不純物濃度及び厚さの望ましい値は、例えば以下の通りである。
良好なターンオン特性を得るためには、ターンオン時に、アノード電極１４とｐ型埋め込み半導体層１５との間に電流パスが存在することが重要である。ゼロバイアス状態（カソード電極１３とアノード電極１４との間の電圧がゼロである状態）において、ｐ型半導体層２２が完全に空乏化していると、アノード電極１４とｐ型埋め込み半導体層１５との間に電流パスが形成されないため、良好なターンオン特性を得ることができない。
ゼロバイアス状態において、ｐ型半導体層２２が完全に空乏化しないための条件は、以下の式で表される。
Ｎa×Ｌ＞（２×Ｎd×ε×Ｅg／ｅ）1/2
ただし、
Ｎa：ｐ型半導体層２２の単位体積あたりの不純物濃度
Ｌ：ｐ型半導体層２２の厚さ
Ｎd：ｎ型半導体領域１２の単位体積あたりの不純物濃度
ε：使用する半導体材料の誘電率
Ｅg：使用する半導体材料のバンドギャップ
ｅ：電荷素量
である。
例えば、Ｎd＝１×１０16ｃｍ-3であるとすると、Ｎa×Ｌ＞５．７×１０11ｃｍ-2となる。すなわち、５．７×１０11ｃｍ-2が、Ｎa×Ｌの下限となる。ただし、Ｎa×Ｌの値が大きすぎると、逆方向バイアス状態（例えば数百ボルト以上）においてｐ型半導体層２２を完全空乏化することができなくなり、耐圧低下が生じる。例えば、上述したＮa×Ｌ値の下限の１０倍程度（５．７×１０12ｃｍ-2）がＮa×Ｌの上限となる。したがって、
５．７×１０12ｃｍ-2＞Ｎa×Ｌ＞５．７×１０11ｃｍ-2
であることが望ましい。
（実施形態２）
本発明の第２の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）について、図７及び図８を参照して説明する。図７は断面図であり、図８はパターンの位置関係を示した平面図である。なお、基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項については詳細な説明は説明する。
本実施形態では、ｎ型半導体領域１２を貫通する穴の側面にｐ型半導体層（ｐ- 型半導体層）２３を形成しており、このｐ型半導体層２３によって、アノード電極１４とｐ型埋め込み半導体層１５とが接続されている。このｐ型半導体層２３のｐ型不純物濃度（単位体積あたりの濃度）は、ｐ型埋め込み半導体層１５のｐ型不純物濃度（単位体積あたりの濃度）よりも低い。ｐ型半導体層２３の形成方法は、第１の実施形態で述べたｐ型半導体層２２の形成方法と同様である。すなわち、基板を回転させながら、斜めイオン注入によってｐ型不純物をｎ型半導体領域１２に形成された穴の側面領域に導入する。ｐ型半導体層２３の内側は、絶縁物（例えばシリコン酸化物）２４によって埋められている。
以上のように、本実施形態では、アノード電極１４とｐ型埋め込み半導体層１５とは、ｐ型半導体層２３によって接続されている。したがって、ターンオン時に、アノード電極１４からｐ型埋め込み半導体層１５に、ｐ型半導体層２３を介して正孔を供給することができる。そのため、第１の実施形態と同様に、ターンオン時の電圧上昇を抑えることができ、スイッチング損失を低減することができる。
また、本実施形態においても第１の実施形態と同様に、逆方向バイアス印加時の耐圧を確保する観点から、逆方向バイアス状態においてｐ型半導体層２３が完全に空乏化されるように、ｐ型半導体層２３の厚さ及び不純物濃度を設定することが重要である。本実施形態では、ｐ型半導体層２３の不純物濃度（単位体積あたりの濃度）が、ｐ型埋め込み半導体層１５の不純物濃度（単位体積あたりの濃度）よりも低くなっている。このように、ｐ型半導体層２３の不純物濃度が低いため、ｐ型半導体層２３の空乏層の幅を広くすることができる。その結果、逆方向バイアス状態において、ｐ型半導体層２３を容易に完全空乏化することができ、逆方向バイアス印加時の耐圧低下を防止することが可能となる。
したがって、本実施形態においても第１の実施形態と同様、ターンオン時のスイッチング特性を改善することができるとともに、逆方向バイアス印加時の耐圧低下を防止することが可能となり、特性や信頼性に優れたパワー半導体装置を得ることができる。
また、本実施形態では、ｎ型半導体領域１２に形成された複数の穴の側面にｐ型半導体層２３が形成されているため、アノード電極１４とｐ型埋め込み半導体層１５との間の経路数を増加させることができ、ターンオン時にｐ型埋め込み半導体層１５へ効率的に正孔を供給することができる。
なお、本実施形態では、第１の実施形態と同様にｐ型半導体層２２を設けているが、ｐ型半導体層２２は設けなくてもよい。
（実施形態３）
本発明の第３の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）について、図９及び図１０を参照して説明する。図９は断面図であり、図１０はパターンの位置関係を示した平面図である。なお、基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項については詳細な説明は説明する。
本実施形態では、ｎ型半導体領域１２の側面に、ｐ型半導体層（ｐ- 型半導体層）２５及びｎ型半導体層（ｎ- 型半導体層）２６で形成された積層構造を設けている。ｐ型半導体層２５は、第１の実施形態のｐ型半導体層２２と同様、ｐ型埋め込み半導体層１５及びｐ型半導体層２１に接続されている。このｐ型半導体層２５のｐ型不純物濃度（単位体積あたりの濃度）は、ｐ型埋め込み半導体層１５のｐ型不純物濃度（単位体積あたりの濃度）よりも低い。また、ｎ型半導体層２６のｎ型不純物濃度（単位体積あたりの濃度）は、ｎ型半導体領域１２のｎ型不純物濃度（単位体積あたりの濃度）よりも高い。
なお、ｐ型半導体層２５の形成方法は、第１の実施形態で述べたｐ型半導体層２２の形成方法と同様である。すなわち、基板を回転させながら、斜めイオン注入によってｐ型不純物をｎ型半導体領域１２の側面領域に導入する。ｎ型半導体層２６の形成方法も同様であり、基板を回転させながら、斜めイオン注入によってｎ型不純物をｎ型半導体領域１２の側面領域に導入する。また、イオン注入エネルギーを調整することで、ｎ型不純物の注入深さがｐ型不純物の注入深さよりも深くなるようにしている。したがって、ｐ型半導体層２５の内側にｎ型半導体層２６が形成されている。
上述したように、本実施形態では、アノード電極１４とｐ型埋め込み半導体層１５とが、ｐ型半導体層２５によって接続されている。したがって、ターンオン時に、アノード電極１４からｐ型埋め込み半導体層１５に、ｐ型半導体層２５を介して正孔を供給することができる。そのため、第１の実施形態と同様に、ターンオン時の電圧上昇を抑えることができ、スイッチング損失を低減することができる。
また、本実施形態では、ｎ型半導体領域１２よりも高いｎ型不純物濃度を有するｎ型半導体層２６を設けているため、ｐ型半導体層２５のｐ型不純物濃度を高くし、且つｐ型半導体層２５の空乏層幅を広くすることができる。すなわち、ｐｎ接合では空乏層内のプラス電荷量とマイナス電荷量がバランスしているため、ｎ型半導体層２６を形成せずにｐ型半導体層２５のｐ型不純物濃度を高くすると、ｐ型半導体層２５の空乏層幅は必然的に狭くなる。本実施形態では、ｎ型不純物濃度の高いｎ型半導体層２６を設けているため、ｐ型半導体層２５のｐ型不純物濃度を高くしても、ｐ型半導体層２５の空乏層の幅を広くすることが可能である。したがって、本実施形態においても、第１の実施形態と同様に、逆方向バイアス状態において、ｐ型半導体層２５を容易に完全空乏化することができ、逆方向バイアス印加時の耐圧低下を防止することが可能となる。
なお、ｐ型半導体層２５のｐ型不純物濃度とｎ型半導体層２６のｎ型不純物濃度とは、同程度であることが好ましい。具体的には、ｐ型不純物濃度及びｎ型不純物濃度はいずれも、１×１０14ｃｍ-2或いはそれ以下であることが望ましく、５．７×１０12ｃｍ-2よりも高いことが望ましい。
以上のように、本実施形態においても、ターンオン時のスイッチング特性を改善することができるとともに、逆方向バイアス印加時の耐圧低下を防止することが可能となり、特性や信頼性に優れたパワー半導体装置を得ることができる。
また、本実施形態では、上述したように、ｐ型半導体層２５のｐ型不純物濃度を高くすることができることから、ｐ型半導体層２５の抵抗を下げることができる。したがって、アノード電極１４とｐ型埋め込み半導体層１５との間の電流パスの抵抗を低くすることができるため、このような点からもターンオン時のスイッチング特性を改善することができる。
図１１は、本実施形態の変更例を示した図である。本変更例においても、ｎ型半導体領域１２の側面に、ｐ型半導体層（ｐ- 型半導体層）２５及びｎ型半導体層（ｎ- 型半導体層）２６で形成された積層構造を設けている。ただし、上述した実施形態では、ｐ型半導体層２５とｎ型半導体領域１２との間にｎ型半導体層２６を設けていたが、本変更例では、ｎ型半導体層２６とｎ型半導体領域１２との間にｐ型半導体層２５を設けている。このように、ｐ型半導体層２５とｎ型半導体層２６の積層順を逆にしても、上述した実施形態と同様の作用効果を得ることが可能である。
（実施形態４）
本発明の第４の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）について、図１２及び図１３を参照して説明する。図１２は断面図であり、図１３はパターンの位置関係を示した平面図である。図１２及び図１３からわかるように、本実施形態のショットキーバリアダイオードは、第１〜第３の実施形態で示したショットキーバリアダイオードの構成を組み合わせたような構成を有している。したがって、第１〜第３の実施形態で説明した事項については詳細な説明は説明する。
本実施形態では、ｎ型半導体領域１２を貫通する穴の側面に、ｐ型半導体層（ｐ- 型半導体層）２７及びｎ型半導体層（ｎ- 型半導体層）２８で形成された積層構造を設けている。ｐ型半導体層２７は、アノード電極１４及びｐ型埋め込み半導体層１５に接続されている。ｐ型半導体層２７のｐ型不純物濃度（単位体積あたりの濃度）は、ｐ型埋め込み半導体層１５のｐ型不純物濃度（単位体積あたりの濃度）よりも低い。また、ｎ型半導体層２８のｎ型不純物濃度（単位体積あたりの濃度）は、ｎ型半導体領域１２のｎ型不純物濃度（単位体積あたりの濃度）よりも高い。ｐ型半導体層２７の内側は、絶縁物（例えばシリコン酸化物）２４によって埋められている。
このように、本実施形態では、アノード電極１４とｐ型埋め込み半導体層１５とが、ｐ型半導体層２７によって接続されている。したがって、ターンオン時に、アノード電極１４からｐ型埋め込み半導体層１５に、ｐ型半導体層２７を介して正孔を供給することができる。そのため、すでに述べた実施形態と同様に、ターンオン時の電圧上昇を抑えることができ、スイッチング損失を低減することができる。
また、本実施形態では、ｎ型半導体領域１２よりも高いｎ型不純物濃度を有するｎ型半導体層２８を設けている。したがって、第３の実施形態で述べたのと同様に、ｐ型半導体層２７のｐ型不純物濃度を高くしても、ｐ型半導体層２７の空乏層の幅を広くすることが可能である。したがって、本実施形態においても、逆方向バイアス状態において、ｐ型半導体層２５を容易に完全空乏化することができ、逆方向バイアス印加時の耐圧低下を防止することが可能となる。また、第３の実施形態で述べたのと同様に、ｐ型半導体層２７の抵抗を下げることができるため、アノード電極１４とｐ型埋め込み半導体層１５との間の電流パスの抵抗を低くすることができる。
以上のように、本実施形態においても、ターンオン時のスイッチング特性を改善することができるとともに、逆方向バイアス印加時の耐圧低下を防止することが可能となり、特性や信頼性に優れたパワー半導体装置を得ることができる。
図１４は、本実施形態の変更例を示した図である。本変更例においても、ｎ型半導体領域１２を貫通する穴の側面に、ｐ型半導体層（ｐ- 型半導体層）２７及びｎ型半導体層（ｎ- 型半導体層）２８で形成された積層構造を設けている。ただし、上述した実施形態では、ｐ型半導体層２７とｎ型半導体領域１２との間にｎ型半導体層２８を設けていたが、本変更例では、ｎ型半導体層２８とｎ型半導体領域１２との間にｐ型半導体層２７を設けている。このように、ｐ型半導体層２７とｎ型半導体層２８の積層順を逆にしても、上述した実施形態と同様の作用効果を得ることが可能である。
なお、本実施形態では、第３の実施形態と同様にｐ型半導体層２５及びｎ型半導体層２６を設けているが、ｐ型半導体層２５及びｎ型半導体層２６は設けなくてもよい。
（実施形態５）
本発明の第５の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）について、図１５の断面図を参照して説明する。なお、基本的な構成は第１の実施形態と同様であるため、第１の実施形態で説明した事項については詳細な説明は説明する。
第１の実施形態では、単層のｐ型埋め込み半導体層１５を設けていたが、本実施形態では、複数層（本例では２層）のｐ型埋め込み半導体層１５ａ及び１５ｂを設けている。このように、複数層のｐ型埋め込み半導体層を設けた場合にも、基本的な構成は第１の実施形態と同様であり、第１の実施形態と同様の作用効果を得ることが可能である。
このように複数層のｐ型埋め込み半導体層を設けた構成は、第２〜第４で示したようなショットキーバリアダイオードに対しても適用可能である。
なお、以上説明した第１〜第５の実施形態において、ｎ型構成要素とｐ型構成要素とを全て逆にした場合にも、第１〜第５の実施形態で示したような構成を採用することは可能である。このような場合にも、第１〜第５の実施形態で述べた作用効果と同様の作用効果を得ることができる。
また、以上の第１〜第５の実施形態では、パワー半導体装置としてショットキーバリアダイオードを例に説明したが、第１〜第５の実施形態で示したような構成は、パワーＭＯＳＦＥＴやジャンクションＦＥＴ等のパワー半導体装置にも適用可能である。
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
本発明の第１の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）の構成を示した断面図である。 本発明の第１の実施形態に係るパワー半導体装置の構成を示した上面図である。 本発明の第１の実施形態に係るパワー半導体装置について、パターンの位置関係を示した平面図である。 本発明の第１の実施形態に係るショットキーバリアダイオードのターンオン特性の一例を示した図である。 本発明の第１の実施形態の比較例に係るショットキーバリアダイオードのターンオン特性の一例を示した図である。 ｐ型半導体層の不純物濃度と耐圧との関係の一例を示した図である。 本発明の第２の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）の構成を示した断面図である。 本発明の第２の実施形態に係るパワー半導体装置について、パターンの位置関係を示した平面図である。 本発明の第３の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）の構成を示した断面図である。 本発明の第３の実施形態に係るパワー半導体装置について、パターンの位置関係を示した平面図である。 本発明の第３の実施形態に係るパワー半導体装置の変更例の構成を示した断面図である。 本発明の第４の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）の構成を示した断面図である。 本発明の第４の実施形態に係るパワー半導体装置について、パターンの位置関係を示した平面図である。 本発明の第４の実施形態に係るパワー半導体装置の変更例の構成を示した断面図である。 本発明の第５の実施形態に係るパワー半導体装置（ショットキーバリアダイオード）の構成を示した断面図である。
符号の説明
１１…ｎ型半導体基板 １２…ｎ型半導体領域
１３…カソード電極 １４…アノード電極
１５…ｐ型埋め込み半導体層
２１、２２、２３、２５、２７…ｐ型半導体層
２４…絶縁物 ２６、２８…ｎ型半導体層

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板の上面に形成された第１導電型の半導体領域と、
    前記半導体基板の下面に形成されたカソード電極と、
    前記半導体領域の上面に形成されたアノード電極と、
    前記半導体領域内に形成された第２導電型の埋め込み半導体層と、
    前記半導体領域の上面に形成され、前記アノード電極に接続された第１の第２導電型半導体層と、
    前記半導体領域の側面に形成された積層構造であって、第１導電型半導体層と、前記埋め込み半導体層及び前記第１の第２導電型半導体層に接続された第２の第２導電型半導体層とで形成された積層構造と、
    を備え、
    前記第１導電型半導体層の第１導電型不純物濃度は、前記半導体領域の第１導電型不純物濃度よりも高く、
    前記アノード電極と前記第１の第２導電型半導体層とはオーミック接触し、
    前記第２の第２導電型半導体層は、逆方向バイアス状態において完全に空乏化され、ゼロバイアス状態において完全な空乏化はしない
    ことを特徴とするショットキーバリアダイオード。
  2. 第１導電型の半導体基板と、
    前記半導体基板の上面に形成された第１導電型の半導体領域と、
    前記半導体基板の下面に形成されたカソード電極と、
    前記半導体領域の上面に形成されたアノード電極と、
    前記半導体領域内に形成された第２導電型の埋め込み半導体層と、
    前記半導体領域に形成された穴の側面に形成された積層構造であって、第１導電型半導体層と、前記埋め込み半導体層及び前記アノード電極に接続された第２導電型半導体層とで形成された積層構造と、
    を備え、
    前記第１導電型半導体層の第１導電型不純物濃度は、前記半導体領域の第１導電型不純物濃度よりも高く、
    前記アノード電極と前記第２導電型半導体層とはオーミック接触し、
    前記第２導電型半導体層は、逆方向バイアス状態において完全に空乏化され、ゼロバイアス状態において完全な空乏化はしない
    ことを特徴とするショットキーバリアダイオード。
  3. 前記第１導電型半導体層は、前記半導体領域と前記第２の第２導電型半導体層との間に形成されている
    ことを特徴とする請求項１に記載のショットキーバリアダイオード。
  4. 前記第２の第２導電型半導体層は、前記半導体領域と前記第１導電型半導体層との間に形成されている
    ことを特徴とする請求項１に記載のショットキーバリアダイオード。
  5. 前記第１導電型半導体層は、前記半導体領域と前記第２導電型半導体層との間に形成されている
    ことを特徴とする請求項２に記載のショットキーバリアダイオード。
  6. 前記第２導電型半導体層は、前記半導体領域と前記第１導電型半導体層との間に形成されている
    ことを特徴とする請求項２に記載のショットキーバリアダイオード。
  7. 前記半導体領域は、下層部分と、上層部分と、前記下層部分と上層部分との間に位置し且つ前記埋め込み半導体層によって区画された中間層部分とを含む
    ことを特徴とする請求項１又は２に記載のショットキーバリアダイオード。
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