JPH06334503A - 縦型ｍｉｓトランジスタ - Google Patents
縦型ｍｉｓトランジスタInfo
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- JPH06334503A JPH06334503A JP5121465A JP12146593A JPH06334503A JP H06334503 A JPH06334503 A JP H06334503A JP 5121465 A JP5121465 A JP 5121465A JP 12146593 A JP12146593 A JP 12146593A JP H06334503 A JPH06334503 A JP H06334503A
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- 239000012535 impurity Substances 0.000 claims description 11
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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Abstract
(57)【要約】
【目的】 スイッチング速度の速い縦型ＭＩＳトランジ
スタを提供する。 【構成】 Ｎ- 型の低濃度単結晶Ｓｉ基板５とＮ+ 型の
高濃度単結晶導体基板１とを貼り合わせた接合基板の裏
面には、図には記していないドレイン電極Ｄが設けら
れ、また基板内部には空洞１６を形成するように誘電体
膜１５が形成され、その上にはＰ- 型のウエル層２０が
形成されている。そして、ウエル層２０にはソース領域
３０，ウエル電極領域３５が形成され、それぞれの層を
接続するように図示されていないソース電極Ｓが形成さ
れている。さらに図示されていない絶縁膜を介して多結
晶シリコンからなるゲート電極４０が形成されている。
スタを提供する。 【構成】 Ｎ- 型の低濃度単結晶Ｓｉ基板５とＮ+ 型の
高濃度単結晶導体基板１とを貼り合わせた接合基板の裏
面には、図には記していないドレイン電極Ｄが設けら
れ、また基板内部には空洞１６を形成するように誘電体
膜１５が形成され、その上にはＰ- 型のウエル層２０が
形成されている。そして、ウエル層２０にはソース領域
３０，ウエル電極領域３５が形成され、それぞれの層を
接続するように図示されていないソース電極Ｓが形成さ
れている。さらに図示されていない絶縁膜を介して多結
晶シリコンからなるゲート電極４０が形成されている。
Description
【０００１】
【産業上の利用分野】本発明はインバータ電源，モータ
ー駆動用，各種スイッチングリレー等に使用する縦型Ｍ
ＩＳトランジスタ或いは複合集積回路に搭載される縦型
ＭＩＳトランジスタに関するものである。
ー駆動用，各種スイッチングリレー等に使用する縦型Ｍ
ＩＳトランジスタ或いは複合集積回路に搭載される縦型
ＭＩＳトランジスタに関するものである。
【０００２】
【従来の技術】従来、上記の様な縦型ＭＩＳトランジス
タとしては、図２に示すＮ+ 半導体基板１にＮ- エピタ
キシャル層７を形成し、このエピタキシャル層７の表面
から、多結晶シリコン４０をマスクとしてウエルとなる
深いＰ- 型拡散層２０及びソースとなるＮ+ 拡散層３０
を自己整合的に形成し、さらにウエルの電極を取る部分
にＰ+ 拡散層３５を形成しパワートランジスタを構成し
ている。ここでドレインはＮ- 型エピタキシャル層及び
Ｎ+ 型半導体基板１である。
タとしては、図２に示すＮ+ 半導体基板１にＮ- エピタ
キシャル層７を形成し、このエピタキシャル層７の表面
から、多結晶シリコン４０をマスクとしてウエルとなる
深いＰ- 型拡散層２０及びソースとなるＮ+ 拡散層３０
を自己整合的に形成し、さらにウエルの電極を取る部分
にＰ+ 拡散層３５を形成しパワートランジスタを構成し
ている。ここでドレインはＮ- 型エピタキシャル層及び
Ｎ+ 型半導体基板１である。
【０００３】
【発明が解決しようとする課題】しかしながら、この様
な従来技術による構造ではウエルとドレインとの接触面
積が大きいため、ドレインーウエル間の寄生容量が大き
く、パワーＭＯＳトランジスタを高速にスイッチングさ
せる事が困難である。従って、本発明の目的は、上記問
題点を解消し、パワーＭＯＳトランジスタを高速にスイ
ッチングさせることのできる縦型ＭＩＳトランジスタを
提供することにある。
な従来技術による構造ではウエルとドレインとの接触面
積が大きいため、ドレインーウエル間の寄生容量が大き
く、パワーＭＯＳトランジスタを高速にスイッチングさ
せる事が困難である。従って、本発明の目的は、上記問
題点を解消し、パワーＭＯＳトランジスタを高速にスイ
ッチングさせることのできる縦型ＭＩＳトランジスタを
提供することにある。
【０００４】
【課題を解決するための手段】従って、本発明による縦
型ＭＩＳトランジスタは、ドレイン領域となるととも
に、その主面側に一導電型の低不純物濃度層を有する半
導体基板と、該低不純物濃度層表面に部分的に形成され
た逆導電型のウエル領域と、該ウエル領域内に部分的に
形成された一導電型のソース領域と、少なくとも該ソー
ス領域と前記低不純物濃度層とその間に狭まれた前記ウ
エル領域表面に対して、絶縁膜を介して配設されたゲー
ト電極と、ウエル領域の底部に形成され、該底部におい
て前記低不純物濃度層と前記ウエル領域とにより形成さ
れるＰＮ接合の底部の面積を規定する絶縁膜とを有する
ことを特徴とする。
型ＭＩＳトランジスタは、ドレイン領域となるととも
に、その主面側に一導電型の低不純物濃度層を有する半
導体基板と、該低不純物濃度層表面に部分的に形成され
た逆導電型のウエル領域と、該ウエル領域内に部分的に
形成された一導電型のソース領域と、少なくとも該ソー
ス領域と前記低不純物濃度層とその間に狭まれた前記ウ
エル領域表面に対して、絶縁膜を介して配設されたゲー
ト電極と、ウエル領域の底部に形成され、該底部におい
て前記低不純物濃度層と前記ウエル領域とにより形成さ
れるＰＮ接合の底部の面積を規定する絶縁膜とを有する
ことを特徴とする。
【０００５】
【作用】本発明によると、逆導電型のウエル領域と一導
電型の低不純物濃度層とによって形成されるＰＮ接合面
積を規定するように絶縁膜が設けられているため、前記
ＰＮ接合面積を減らすことができる。
電型の低不純物濃度層とによって形成されるＰＮ接合面
積を規定するように絶縁膜が設けられているため、前記
ＰＮ接合面積を減らすことができる。
【０００６】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１は一実施例によるパワーＭＯＳ
トランジスタを示す図である。この実施例の製造工程を
図３に従って説明する。まず、図３（ａ）に示す様にＮ
- 型でその主面方位が（１００）面である低濃度単結晶
Ｓｉ基板５の鏡面側に酸化膜の推積及びレジストのパタ
ーニングを行い引続きドライエッチング等により凹部１
０を形成する。同様の方法で凹部に酸素導入口となる深
い溝１１を形成する。
に従って説明する。図１は一実施例によるパワーＭＯＳ
トランジスタを示す図である。この実施例の製造工程を
図３に従って説明する。まず、図３（ａ）に示す様にＮ
- 型でその主面方位が（１００）面である低濃度単結晶
Ｓｉ基板５の鏡面側に酸化膜の推積及びレジストのパタ
ーニングを行い引続きドライエッチング等により凹部１
０を形成する。同様の方法で凹部に酸素導入口となる深
い溝１１を形成する。
【０００７】続いてＮ+ 型の高濃度単結晶Ｓｉ基板１の
鏡面側と単結晶Ｓｉ基板５の主面側とを貼り合わせによ
って接合し、さらに図３（ｂ）に示す様に凹部１０と高
濃度単結晶Ｓｉ基板１とで形成される貼り合わせ基板内
部の空洞１６に誘電体膜を形成する。このとき誘電体膜
の形成方法としては、特開平２−９６３５号公報に述べ
られいてる方法を利用し、貼り合わせた基板の端面から
酸化を行い、誘電体膜１５および空洞１６を形成する。
鏡面側と単結晶Ｓｉ基板５の主面側とを貼り合わせによ
って接合し、さらに図３（ｂ）に示す様に凹部１０と高
濃度単結晶Ｓｉ基板１とで形成される貼り合わせ基板内
部の空洞１６に誘電体膜を形成する。このとき誘電体膜
の形成方法としては、特開平２−９６３５号公報に述べ
られいてる方法を利用し、貼り合わせた基板の端面から
酸化を行い、誘電体膜１５および空洞１６を形成する。
【０００８】次に図３（ｃ）に示すように低濃度単結晶
Ｓｉ基板５の裏面側より研削・研磨を行ない所望の厚さ
にする。このときの厚さは、後の工程で形成するパワー
トランジスタのウエル２０となる拡散層を空洞の誘電体
膜に到達する様な厚さに研削・研磨で調整する。そして
この低濃度単結晶Ｓｉ基板５研磨面側に熱酸化を行な
い、引き続いて多結晶シリコンを成長させ、さらにシー
ト抵抗を下げる為、Ｎ型の不純物であるリンを高濃度に
拡散させる。次にレジストのパターニング及びドライエ
ッチングにより多結晶シリコンを加工しゲート電極４０
を得る。このパターニングの際における空洞１６を有す
る誘電体膜１５に対する位置合わせは、図３（ｃ）に示
す溝１１を利用すれば容易に可能となる。そして、この
ゲード電極４０をマスクにボロンのイオン注入及び拡散
を行ないパワートランジスタのウエル層２０を得る。こ
のウエル層２０は図３（ｂ）に示す様に誘電体膜１５の
上に位置し、ウエル層２０の底面部が誘電体膜に届く様
にしておく。そして図３（ｄ）示すようにレジストのパ
ターンニングを用いて順次ボロンのイオン注入およびリ
ンのイオン注入を行い、ウエル電極領域３５およびソー
ス領域３０を形成する。
Ｓｉ基板５の裏面側より研削・研磨を行ない所望の厚さ
にする。このときの厚さは、後の工程で形成するパワー
トランジスタのウエル２０となる拡散層を空洞の誘電体
膜に到達する様な厚さに研削・研磨で調整する。そして
この低濃度単結晶Ｓｉ基板５研磨面側に熱酸化を行な
い、引き続いて多結晶シリコンを成長させ、さらにシー
ト抵抗を下げる為、Ｎ型の不純物であるリンを高濃度に
拡散させる。次にレジストのパターニング及びドライエ
ッチングにより多結晶シリコンを加工しゲート電極４０
を得る。このパターニングの際における空洞１６を有す
る誘電体膜１５に対する位置合わせは、図３（ｃ）に示
す溝１１を利用すれば容易に可能となる。そして、この
ゲード電極４０をマスクにボロンのイオン注入及び拡散
を行ないパワートランジスタのウエル層２０を得る。こ
のウエル層２０は図３（ｂ）に示す様に誘電体膜１５の
上に位置し、ウエル層２０の底面部が誘電体膜に届く様
にしておく。そして図３（ｄ）示すようにレジストのパ
ターンニングを用いて順次ボロンのイオン注入およびリ
ンのイオン注入を行い、ウエル電極領域３５およびソー
ス領域３０を形成する。
【０００９】尚、ゲート電極４０に対してＰウエル層２
０とソース領域３０は自己整合的に位置が決まり位置ズ
レは起きない。そしてコンタクトホール・メタル配線表
面保護膜等の形成によりパワーＭＯＳトランジスタが完
成される尚、図４は、本実施例のパワーＭＯＳトランジ
スタの上面図であり、図１は図４Ａ−Ａ´の断面の一部
を示すものである。誘電体膜１５は、空洞１６から酸素
を導入して形成される。
０とソース領域３０は自己整合的に位置が決まり位置ズ
レは起きない。そしてコンタクトホール・メタル配線表
面保護膜等の形成によりパワーＭＯＳトランジスタが完
成される尚、図４は、本実施例のパワーＭＯＳトランジ
スタの上面図であり、図１は図４Ａ−Ａ´の断面の一部
を示すものである。誘電体膜１５は、空洞１６から酸素
を導入して形成される。
【００１０】尚、誘電体酸化膜をソース拡散層を形成す
る深さに形成してもよい。尚、上述の実施例は、正方形
セルにて縦型ＭＩＳトランジスタを形成するものであっ
たが、ストライプ状のセルとしてもよい。また、ＩＧＢ
Ｔに適用してもよい。さらには、上記トランジスタを有
する複合集積回路に適用してもよい。以上のように本実
施例によると、予め基板内部に形成した誘電体膜上にウ
エル領域が来る様に構造設計することにより、ウエルー
ドレイン間のジャンクション面積を低減できる。さらに
誘電体膜上にソース領域が来る様に構造設計すれば、ウ
エルードレイン間のジャンクション面積ばかりでなく、
ソースウエル間のジャンクション面積をも低減できる。
パワーＭＯＳトランジスタにおける電流経路は主にソー
ス拡散層の側面及びウエル側面を通るためウエル底面或
いはソース底面が誘電体酸化膜に接してもパワーＭＯＳ
トランジスタのオン抵抗は上昇しない。従って本実施例
によりパワーＭＯＳトランジスタのスイッチング時にお
ける寄生容量の充放電時間を、他の特性を犠牲にせずに
低減することができる。これにより、高速に動作する縦
型ＭＩＳトランジスタを提供することができる。また、
基板内に設けられた空洞部に冷却材を通すことにより、
パワーＭＯＳトランジスタの温度上昇を防ぐことが可能
となる。
る深さに形成してもよい。尚、上述の実施例は、正方形
セルにて縦型ＭＩＳトランジスタを形成するものであっ
たが、ストライプ状のセルとしてもよい。また、ＩＧＢ
Ｔに適用してもよい。さらには、上記トランジスタを有
する複合集積回路に適用してもよい。以上のように本実
施例によると、予め基板内部に形成した誘電体膜上にウ
エル領域が来る様に構造設計することにより、ウエルー
ドレイン間のジャンクション面積を低減できる。さらに
誘電体膜上にソース領域が来る様に構造設計すれば、ウ
エルードレイン間のジャンクション面積ばかりでなく、
ソースウエル間のジャンクション面積をも低減できる。
パワーＭＯＳトランジスタにおける電流経路は主にソー
ス拡散層の側面及びウエル側面を通るためウエル底面或
いはソース底面が誘電体酸化膜に接してもパワーＭＯＳ
トランジスタのオン抵抗は上昇しない。従って本実施例
によりパワーＭＯＳトランジスタのスイッチング時にお
ける寄生容量の充放電時間を、他の特性を犠牲にせずに
低減することができる。これにより、高速に動作する縦
型ＭＩＳトランジスタを提供することができる。また、
基板内に設けられた空洞部に冷却材を通すことにより、
パワーＭＯＳトランジスタの温度上昇を防ぐことが可能
となる。
【００１１】
【発明の効果】以上のように、本発明によると、ウエル
領域と低不純物濃度層とによって形成されるＰＮ接合面
積を低減することができるため、素子としての寄生容量
を低減することができる。従って、他の特性を犠牲にす
ることなく縦型ＭＩＳトランジスタの高速化が可能とな
る。
領域と低不純物濃度層とによって形成されるＰＮ接合面
積を低減することができるため、素子としての寄生容量
を低減することができる。従って、他の特性を犠牲にす
ることなく縦型ＭＩＳトランジスタの高速化が可能とな
る。
【図１】本発明の一実施例によるパワーＭＯＳトランジ
スタの断面図である。
スタの断面図である。
【図２】従来構造のパワーＭＯＳトランジスタの断面図
である。
である。
【図３】本発明の一実施例によるパワーＭＯＳトランジ
スタの製造工程を表す断面図である。
スタの製造工程を表す断面図である。
【図４】本発明の一実施例によるパワーＭＯＳトランジ
スタの上面図である。
スタの上面図である。
１ 高濃度単結晶Ｓｉ基板 ５ 低濃度単結晶Ｓｉ基板 １５ 誘電体膜 １６ 空洞部 ２０ ウエル層 ３０ ソース領域 ３５ ウエル電極領域 ４０ ゲート電極
Claims (1)
- 【請求項１】 ドレイン領域となるとともに、その主面
側に一導電型の低不純物濃度層を有する半導体基板と、 該低不純物濃度層表面に部分的に形成された逆導電型の
ウエル領域と、 該ウエル領域内に部分的に形成された一導電型のソース
領域と、 少なくとも該ソース領域と前記低不純物濃度層とその間
に狭まれた前記ウエル領域表面に対して、絶縁膜を介し
て配設されたゲート電極と、 ウエル領域の底部に形成され、該底部において前記低不
純物濃度層と前記ウエル領域とにより形成されるＰＮ接
合の底部面積を規定する絶縁膜とを有することを特徴と
する縦型ＭＩＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121465A JPH06334503A (ja) | 1993-05-24 | 1993-05-24 | 縦型ｍｉｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5121465A JPH06334503A (ja) | 1993-05-24 | 1993-05-24 | 縦型ｍｉｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334503A true JPH06334503A (ja) | 1994-12-02 |
Family
ID=14811818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5121465A Withdrawn JPH06334503A (ja) | 1993-05-24 | 1993-05-24 | 縦型ｍｉｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334503A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH098304A (ja) * | 1995-06-19 | 1997-01-10 | Siemens Ag | 良好な導通特性を備えたｍｏｓ半導体素子 |
| JPH09153609A (ja) * | 1995-11-29 | 1997-06-10 | Nec Yamagata Ltd | 縦型絶縁ゲート電界効果トランジスタ |
| EP1146566A2 (en) * | 2000-04-12 | 2001-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device having regions having a higher dielectric constant and manufacturing method thereof |
| US6893928B2 (en) | 1998-04-24 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2006310836A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
| JP2006310838A (ja) * | 2006-04-05 | 2006-11-09 | Hvvi Semiconductors Inc | パワー半導体装置およびそのための方法 |
| JP2007505505A (ja) * | 2004-01-10 | 2007-03-08 | エイチブイブイアイ・セミコンダクターズ・インコーポレイテッド | パワー半導体装置およびそのための方法 |
| WO2009110229A1 (ja) * | 2008-03-07 | 2009-09-11 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| WO2012063529A1 (ja) * | 2010-11-08 | 2012-05-18 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-05-24 JP JP5121465A patent/JPH06334503A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1146566A2 (en) * | 2000-04-12 | 2001-10-17 | Kabushiki Kaisha Toshiba | Semiconductor device having regions having a higher dielectric constant and manufacturing method thereof |
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