JP2001298189A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】本発明は、パワーＭＯＳ ＦＥＴにおいて、不
純物プロファイルを制御することなく、ＲＥＳＵＲＦ原
理を実現できるようにすることを最も主要な特徴する。 【解決手段】たとえば、Ｓｉをエピタキシャル成長させ
る過程において、適宜、サブミクロン単位のトレンチを
形成する。その後、トレンチの上部を、水素アニールに
よって表面原子のマイグレーションを促して閉口させる
ことにより、空洞部１２ａを形成する。そして、この工
程を繰り返すことにより、エピタキシャル層１２中に複
数の空洞部１２ａを作り込んで、ヘテロなＮバッファ構
造を実現する構成となっている。
純物プロファイルを制御することなく、ＲＥＳＵＲＦ原
理を実現できるようにすることを最も主要な特徴する。 【解決手段】たとえば、Ｓｉをエピタキシャル成長させ
る過程において、適宜、サブミクロン単位のトレンチを
形成する。その後、トレンチの上部を、水素アニールに
よって表面原子のマイグレーションを促して閉口させる
ことにより、空洞部１２ａを形成する。そして、この工
程を繰り返すことにより、エピタキシャル層１２中に複
数の空洞部１２ａを作り込んで、ヘテロなＮバッファ構
造を実現する構成となっている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関するもので、特に、高耐圧を要求さ
れるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）に関する。
びその製造方法に関するもので、特に、高耐圧を要求さ
れるパワーＭＯＳ ＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）に関する。
【０００２】
【従来の技術】近年、電気自動車（ＥＶ）のインバータ
などに用いられるパワーＭＯＳ ＦＥＴは、市場からさ
らなる小型化、省エネルギー化、低価格化などが求めら
れている。
などに用いられるパワーＭＯＳ ＦＥＴは、市場からさ
らなる小型化、省エネルギー化、低価格化などが求めら
れている。
【０００３】このような要求が強いパワーＭＯＳ ＦＥ
Ｔの分野において、素子耐圧とオン抵抗とのトレードオ
フを改善するものとして、たとえば図３に示すような構
造を有するＭＯＳ ＦＥＴが知られている。これは、Ｎ
ドレイン層１０１中に多段のＰ埋め込みエピタキシャル
層１０２を形成することによって、Ｎドレイン層１０１
の抵抗を下げつつ、Ｎドレイン層１０１の内部のＰ／Ｎ
拡散層を逆バイアス時に完全に空乏化させようとするも
のである（ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ Ｆｉｅｌｄ）原理）。
Ｔの分野において、素子耐圧とオン抵抗とのトレードオ
フを改善するものとして、たとえば図３に示すような構
造を有するＭＯＳ ＦＥＴが知られている。これは、Ｎ
ドレイン層１０１中に多段のＰ埋め込みエピタキシャル
層１０２を形成することによって、Ｎドレイン層１０１
の抵抗を下げつつ、Ｎドレイン層１０１の内部のＰ／Ｎ
拡散層を逆バイアス時に完全に空乏化させようとするも
のである（ＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ ＳＵＲｆａ
ｃｅ Ｆｉｅｌｄ）原理）。
【０００４】その他にも、Ｎドレイン層中にＰピラー／
Ｎストライプと称する拡散層を形成するなど、類似した
構造が提案されている。
Ｎストライプと称する拡散層を形成するなど、類似した
構造が提案されている。
【０００５】
【表１】
【０００６】しかしながら、上記した構造のＭＯＳ Ｆ
ＥＴなどの場合、Ｎドレイン層中における不純物プロフ
ァイルの制御が困難であるという問題があった。
ＥＴなどの場合、Ｎドレイン層中における不純物プロフ
ァイルの制御が困難であるという問題があった。
【０００７】すなわち、ＲＥＳＵＲＦ原理を実現するに
は、Ｎドレイン層中のＰ型／Ｎ型の活性化不純物の総和
が〜Ｎｉに近いこと、および、逆バイアス時にすべての
領域で完全に空乏化し、すべての領域で電界強度がＥ＜
Ｅｃｒｉｔであること、が要求される。
は、Ｎドレイン層中のＰ型／Ｎ型の活性化不純物の総和
が〜Ｎｉに近いこと、および、逆バイアス時にすべての
領域で完全に空乏化し、すべての領域で電界強度がＥ＜
Ｅｃｒｉｔであること、が要求される。
【０００８】
【発明が解決しようとする課題】上記したように、従来
においては、高耐圧化と低オン抵抗化との両立が試みら
れているものの、ＲＥＳＵＲＦ原理の実現にはＮドレイ
ン層中の不純物プロファイルの制御が困難であるという
問題があった。
においては、高耐圧化と低オン抵抗化との両立が試みら
れているものの、ＲＥＳＵＲＦ原理の実現にはＮドレイ
ン層中の不純物プロファイルの制御が困難であるという
問題があった。
【０００９】そこで、この発明は、ヘテロな構造によ
り、Ｎドレイン層中の不純物プロファイルを制御するこ
となしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オ
ン抵抗化との両立が容易に可能な半導体装置およびその
製造方法を提供することを目的としている。
り、Ｎドレイン層中の不純物プロファイルを制御するこ
となしにＲＥＳＵＲＦ原理を実現でき、高耐圧化と低オ
ン抵抗化との両立が容易に可能な半導体装置およびその
製造方法を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、第１導電型の
第１の半導体領域と、前記第１の半導体領域上に形成さ
れ、前記第１の半導体領域よりも不純物濃度が低い第１
導電型の第２の半導体領域と、前記第２の半導体領域の
表面領域に選択的に形成された第２導電型の第３の半導
体領域と、前記第３の半導体領域の表面領域に選択的に
形成された第１導電型の第４の半導体領域と、前記第３
の半導体領域間の、前記第２の半導体領域の表面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記第４の
半導体領域間の、前記第３の半導体領域の表面に形成さ
れた第１の電極と、前記第１の半導体領域下に形成され
た第２の電極とを具備し、前記第２の半導体領域内に複
数の空洞部を設けたことを特徴とする。
めに、この発明の半導体装置にあっては、第１導電型の
第１の半導体領域と、前記第１の半導体領域上に形成さ
れ、前記第１の半導体領域よりも不純物濃度が低い第１
導電型の第２の半導体領域と、前記第２の半導体領域の
表面領域に選択的に形成された第２導電型の第３の半導
体領域と、前記第３の半導体領域の表面領域に選択的に
形成された第１導電型の第４の半導体領域と、前記第３
の半導体領域間の、前記第２の半導体領域の表面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記第４の
半導体領域間の、前記第３の半導体領域の表面に形成さ
れた第１の電極と、前記第１の半導体領域下に形成され
た第２の電極とを具備し、前記第２の半導体領域内に複
数の空洞部を設けたことを特徴とする。
【００１１】また、この発明の半導体装置にあっては、
第１導電型の第１の半導体領域と、前記第１の半導体領
域上に形成され、前記第１の半導体領域よりも不純物濃
度が低い第１導電型の第２の半導体領域と、前記第２の
半導体領域の表面領域に選択的に形成された第２導電型
の第３の半導体領域と、前記第３の半導体領域の表面領
域に選択的に形成された第１導電型の第４の半導体領域
と、前記第３の半導体領域間の、前記第２の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第４の半導体領域間の、前記第３の半導体領域
の表面に形成された第１の電極と、前記第１の半導体領
域下に形成された第２の電極とを具備し、前記第２の半
導体領域内に複数の多孔質シリコン層を設けたことを特
徴とする。
第１導電型の第１の半導体領域と、前記第１の半導体領
域上に形成され、前記第１の半導体領域よりも不純物濃
度が低い第１導電型の第２の半導体領域と、前記第２の
半導体領域の表面領域に選択的に形成された第２導電型
の第３の半導体領域と、前記第３の半導体領域の表面領
域に選択的に形成された第１導電型の第４の半導体領域
と、前記第３の半導体領域間の、前記第２の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第４の半導体領域間の、前記第３の半導体領域
の表面に形成された第１の電極と、前記第１の半導体領
域下に形成された第２の電極とを具備し、前記第２の半
導体領域内に複数の多孔質シリコン層を設けたことを特
徴とする。
【００１２】また、この発明の半導体装置にあっては、
第１導電型の第１の半導体領域と、前記第１の半導体領
域上に形成され、前記第１の半導体領域よりも不純物濃
度が低い第１導電型の第２の半導体領域と、前記第２の
半導体領域の表面領域に選択的に形成された第２導電型
の第３の半導体領域と、前記第３の半導体領域の表面領
域に選択的に形成された第１導電型の第４の半導体領域
と、前記第３の半導体領域間の、前記第２の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第４の半導体領域間の、前記第３の半導体領域
の表面に形成された第１の電極と、前記第１の半導体領
域下に形成された第２の電極とを具備し、前記第２の半
導体領域内に複数の誘電体層を設けたことを特徴とす
る。
第１導電型の第１の半導体領域と、前記第１の半導体領
域上に形成され、前記第１の半導体領域よりも不純物濃
度が低い第１導電型の第２の半導体領域と、前記第２の
半導体領域の表面領域に選択的に形成された第２導電型
の第３の半導体領域と、前記第３の半導体領域の表面領
域に選択的に形成された第１導電型の第４の半導体領域
と、前記第３の半導体領域間の、前記第２の半導体領域
の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記第４の半導体領域間の、前記第３の半導体領域
の表面に形成された第１の電極と、前記第１の半導体領
域下に形成された第２の電極とを具備し、前記第２の半
導体領域内に複数の誘電体層を設けたことを特徴とす
る。
【００１３】さらに、この発明の半導体装置の製造方法
にあっては、第１の半導体領域上に、第１導電型の第１
のエピタキシャル層を形成する第１の工程と、この第１
のエピタキシャル層の表面領域に複数のトレンチを形成
する第２の工程と、水素アニールによって、前記トレン
チの上部をそれぞれ閉口させることにより複数の空洞部
を形成する第３の工程と、前記複数の空洞部が形成され
た前記第１のエピタキシャル層上に、第１導電型の第２
のエピタキシャル層を形成する第４の工程とを備えてな
ることを特徴とする。
にあっては、第１の半導体領域上に、第１導電型の第１
のエピタキシャル層を形成する第１の工程と、この第１
のエピタキシャル層の表面領域に複数のトレンチを形成
する第２の工程と、水素アニールによって、前記トレン
チの上部をそれぞれ閉口させることにより複数の空洞部
を形成する第３の工程と、前記複数の空洞部が形成され
た前記第１のエピタキシャル層上に、第１導電型の第２
のエピタキシャル層を形成する第４の工程とを備えてな
ることを特徴とする。
【００１４】この発明の半導体装置およびその製造方法
によれば、不純物プロファイルを制御することなく、第
２の半導体領域の平均濃度を〜Ｎｉに制御できるように
なる。これにより、逆バイアス時における第２の半導体
領域の内部電界を、実効的に第２の半導体領域がアバラ
ンシェを起こさない程度に低下させることが可能となる
ものである。
によれば、不純物プロファイルを制御することなく、第
２の半導体領域の平均濃度を〜Ｎｉに制御できるように
なる。これにより、逆バイアス時における第２の半導体
領域の内部電界を、実効的に第２の半導体領域がアバラ
ンシェを起こさない程度に低下させることが可能となる
ものである。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１６】（第１の実施形態）図１は、この発明の第
１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成
を示すものである。
１の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成
を示すものである。
【００１７】すなわち、図１に示すパワーＭＯＳ ＦＥ
Ｔは、ｎ+ 型のシリコン基板（第１導電型の第１の半導
体領域）１１上にドレイン（または、コレクタ）領域と
なるｎ- 型のエピタキシャル層（第１導電型の第２の半
導体領域）１２が形成され、このエピタキシャル層１２
の表面領域に、ｐベース領域となるｐ型不純物領域（第
２導電型の第３の半導体領域）１３，１３とｎ+ ソース
領域となるｎ+ 型不純物領域（第１導電型の第４の半導
体領域）１４，１４とが選択的に形成された構造になっ
ており、上記エピタキシャル層１２は複数の空洞部１２
ａが取り混ぜて設けられたヘテロな構造（ヘテロなＮバ
ッファ構造）とされている。
Ｔは、ｎ+ 型のシリコン基板（第１導電型の第１の半導
体領域）１１上にドレイン（または、コレクタ）領域と
なるｎ- 型のエピタキシャル層（第１導電型の第２の半
導体領域）１２が形成され、このエピタキシャル層１２
の表面領域に、ｐベース領域となるｐ型不純物領域（第
２導電型の第３の半導体領域）１３，１３とｎ+ ソース
領域となるｎ+ 型不純物領域（第１導電型の第４の半導
体領域）１４，１４とが選択的に形成された構造になっ
ており、上記エピタキシャル層１２は複数の空洞部１２
ａが取り混ぜて設けられたヘテロな構造（ヘテロなＮバ
ッファ構造）とされている。
【００１８】そして、上記ｐ型不純物領域１３，１３間
に対応する、上記エピタキシャル層１２の表面（チャネ
ル）上には、ゲート酸化膜（ゲート絶縁膜）１５を介し
て、ポリシリコンなどからなるゲート電極１６が設けら
れている。
に対応する、上記エピタキシャル層１２の表面（チャネ
ル）上には、ゲート酸化膜（ゲート絶縁膜）１５を介し
て、ポリシリコンなどからなるゲート電極１６が設けら
れている。
【００１９】また、上記ｎ+ 型不純物領域１４，１４間
に対応する、上記ｐ型不純物領域１３の表面上にはソー
ス電極１７がそれぞれ形成され、さらに、上記シリコン
基板１１の裏面側がドレイン電極となっている。
に対応する、上記ｐ型不純物領域１３の表面上にはソー
ス電極１７がそれぞれ形成され、さらに、上記シリコン
基板１１の裏面側がドレイン電極となっている。
【００２０】上記エピタキシャル層１２は、複数の空洞
部１２ａを有するヘテロなＮバッファ構造が形成されて
なる構成とされている。
部１２ａを有するヘテロなＮバッファ構造が形成されて
なる構成とされている。
【００２１】この場合、上記空洞部１２ａは、たとえ
ば、上記エピタキシャル層１２を形成するためのシリコ
ン（Ｓｉ）を成長させる過程において、適宜、サブミク
ロン単位のトレンチを形成した後、水素アニールによっ
て表面原子のマイグレーションを促して、上記トレンチ
の上部を閉口させることにより形成することができる。
そして、この工程を繰り返すことにより、上記のような
内部に複数の空洞部１２ａが作り込まれてなるエピタキ
シャル層１２が得られる。
ば、上記エピタキシャル層１２を形成するためのシリコ
ン（Ｓｉ）を成長させる過程において、適宜、サブミク
ロン単位のトレンチを形成した後、水素アニールによっ
て表面原子のマイグレーションを促して、上記トレンチ
の上部を閉口させることにより形成することができる。
そして、この工程を繰り返すことにより、上記のような
内部に複数の空洞部１２ａが作り込まれてなるエピタキ
シャル層１２が得られる。
【００２２】ここで、５００Ｖ系耐圧を有するパワーＭ
ＯＳ ＦＥＴを例に、そのエピタキシャル層の形成方法
について、より具体的に説明する。
ＯＳ ＦＥＴを例に、そのエピタキシャル層の形成方法
について、より具体的に説明する。
【００２３】たとえば、枚葉式のエピタキシャル成長装
置を用いて、まず、ｎ+ 型のシリコン基板１１上に、約
１０００℃の温度により、ｎ型不純物の濃度が１×１０
１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚
さで成長させて、第１層目のエピ層（第１のエピタキシ
ャル層）を形成する。
置を用いて、まず、ｎ+ 型のシリコン基板１１上に、約
１０００℃の温度により、ｎ型不純物の濃度が１×１０
１５／ｃｍ３ 程度とされたＳｉ膜を１０μｍ程度の厚
さで成長させて、第１層目のエピ層（第１のエピタキシ
ャル層）を形成する。
【００２４】次いで、この第１層目のエピ層の表面上
に、ＣＶＤ酸化膜を約５０００オングストロームの厚さ
で形成する。
に、ＣＶＤ酸化膜を約５０００オングストロームの厚さ
で形成する。
【００２５】次いで、このＣＶＤ膜をドライエッチング
によりパターニングして、たとえば、１ｍｍ角程度の大
きさの開口パターンを形成する。この場合、開口面積比
が３０％以下となるように、複数の開口パターンが形成
される。
によりパターニングして、たとえば、１ｍｍ角程度の大
きさの開口パターンを形成する。この場合、開口面積比
が３０％以下となるように、複数の開口パターンが形成
される。
【００２６】次いで、複数の開口パターンが形成された
ＣＶＤ膜をマスクに、ＲＩＥなどを行って、上記第１の
エピ層の表面領域に、約０．６μｍ角で、深さが１μｍ
程度のトレンチをそれぞれ形成する。
ＣＶＤ膜をマスクに、ＲＩＥなどを行って、上記第１の
エピ層の表面領域に、約０．６μｍ角で、深さが１μｍ
程度のトレンチをそれぞれ形成する。
【００２７】次いで、ＣＶＤ膜を除去した後、上記エピ
タキシャル成長装置を用いて、８００℃以上の温度によ
り水素還元処理を行って、上記第１のエピ層の表面にで
きる自然酸化膜を除去する。その際、表面原子のマイグ
レーション効果により、各トレンチの上部（開口部）が
閉口させられて、複数の空洞部が形成される。
タキシャル成長装置を用いて、８００℃以上の温度によ
り水素還元処理を行って、上記第１のエピ層の表面にで
きる自然酸化膜を除去する。その際、表面原子のマイグ
レーション効果により、各トレンチの上部（開口部）が
閉口させられて、複数の空洞部が形成される。
【００２８】引き続き、上記エピタキシャル成長装置を
用いて、約１０００℃の温度により、ｎ型不純物の濃度
が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μ
ｍ程度の厚さで成長させて、上記第１のエピ層上に、第
２層目のエピ層（第２のエピタキシャル層）を形成す
る。
用いて、約１０００℃の温度により、ｎ型不純物の濃度
が１×１０１５／ｃｍ３ 程度とされたＳｉ膜を１０μ
ｍ程度の厚さで成長させて、上記第１のエピ層上に、第
２層目のエピ層（第２のエピタキシャル層）を形成す
る。
【００２９】そして、この第２のエピ層に対して、上述
の各工程が繰り返された後、さらに、第３層目のエピ層
の形成が、第１層目，第２層目のエピ層の形成と同様に
して行われることにより、５００Ｖ系耐圧を有するパワ
ーＭＯＳ ＦＥＴのエピタキシャル層として、図１とは
異なる、複数の空洞部が２段構えで作り込まれてなるエ
ピタキシャル層が得られる。
の各工程が繰り返された後、さらに、第３層目のエピ層
の形成が、第１層目，第２層目のエピ層の形成と同様に
して行われることにより、５００Ｖ系耐圧を有するパワ
ーＭＯＳ ＦＥＴのエピタキシャル層として、図１とは
異なる、複数の空洞部が２段構えで作り込まれてなるエ
ピタキシャル層が得られる。
【００３０】なお、空洞部１２ａの大きさ、個数、およ
び、位置などは、必要とする素子の特性（素子耐圧やオ
ン抵抗）に応じて決定されることになる。
び、位置などは、必要とする素子の特性（素子耐圧やオ
ン抵抗）に応じて決定されることになる。
【００３１】このような空洞部１２ａを有するエピタキ
シャル層１２の濃度は平均的なエピタキシャル層の濃度
の１０倍程度、あるいはそれ以上まで上げることができ
る。空洞部１２ａの誘電率はＳｉの１２倍あるため、絶
縁破壊はＥｃｒｉｔの１００倍以上が期待できる。
シャル層１２の濃度は平均的なエピタキシャル層の濃度
の１０倍程度、あるいはそれ以上まで上げることができ
る。空洞部１２ａの誘電率はＳｉの１２倍あるため、絶
縁破壊はＥｃｒｉｔの１００倍以上が期待できる。
【００３２】マクロに見た、ヘテロなＮバッファ構造の
エピタキシャル層１２におけるＩ層は、抵抗を下げつ
つ、破壊電界強度を上昇させることが可能である。別な
言い方をすると、ＳｉＣなどのＥｃｒｉｔがＳｉの１０
倍の新材料に匹敵する。
エピタキシャル層１２におけるＩ層は、抵抗を下げつ
つ、破壊電界強度を上昇させることが可能である。別な
言い方をすると、ＳｉＣなどのＥｃｒｉｔがＳｉの１０
倍の新材料に匹敵する。
【００３３】この場合の構造は、後掲する表２に示すよ
うに定義される。
うに定義される。
【００３４】
【表２】
【００３５】このように、空洞部１２ａをバルクに形成
することで、不純物プロファイルを制御することなく、
エピタキシャル層１２の平均濃度を〜Ｎｉに制御できる
ようになる。これにより、逆バイアス時におけるバルク
の内部電界を、実効的にＳｉ自体がアバランシェを起こ
さない程度にまで低下させることが可能となる。
することで、不純物プロファイルを制御することなく、
エピタキシャル層１２の平均濃度を〜Ｎｉに制御できる
ようになる。これにより、逆バイアス時におけるバルク
の内部電界を、実効的にＳｉ自体がアバランシェを起こ
さない程度にまで低下させることが可能となる。
【００３６】したがって、複雑な不純物プロファイルの
制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現
でき、高耐圧化と低オン抵抗化とを容易に両立できるよ
うになる。
制御を必要とすることなしに、ＲＥＳＵＲＦ原理を実現
でき、高耐圧化と低オン抵抗化とを容易に両立できるよ
うになる。
【００３７】（第２の実施形態）図２は、この発明の第
２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成
を示すものである。なお、ここでは、空洞部に代えて、
エピタキシャル層中に複数の誘電体層を取り混ぜて設け
た場合の例である。
２の実施形態にかかるパワーＭＯＳ ＦＥＴの概略構成
を示すものである。なお、ここでは、空洞部に代えて、
エピタキシャル層中に複数の誘電体層を取り混ぜて設け
た場合の例である。
【００３８】すなわち、この場合のエピタキシャル層１
２’は、たとえば、負の固定電荷（−）をもつ、複数の
誘電体層１２ｂがバルクに形成されたヘテロなＮバッフ
ァ構造とされている。
２’は、たとえば、負の固定電荷（−）をもつ、複数の
誘電体層１２ｂがバルクに形成されたヘテロなＮバッフ
ァ構造とされている。
【００３９】このように、エピタキシャル層１２’中に
誘電体層１２ｂを形成することによっても、エピタキシ
ャル層１２’の平均濃度を〜Ｎｉに制御できるようにな
る。その結果、上述した第１の実施形態の場合とほぼ同
様な効果が得られる。
誘電体層１２ｂを形成することによっても、エピタキシ
ャル層１２’の平均濃度を〜Ｎｉに制御できるようにな
る。その結果、上述した第１の実施形態の場合とほぼ同
様な効果が得られる。
【００４０】なお、空洞部や誘電体層をバルクに形成す
る場合に限らず、たとえば、エピタキシャル層中に複数
の多孔質シリコン層（図示していない）を設け、これに
よりヘテロなＮバッファ構造を実現することによって
も、上述した第１，第２の実施形態の場合と同様な効果
が期待できる。
る場合に限らず、たとえば、エピタキシャル層中に複数
の多孔質シリコン層（図示していない）を設け、これに
よりヘテロなＮバッファ構造を実現することによって
も、上述した第１，第２の実施形態の場合と同様な効果
が期待できる。
【００４１】上記したように、不純物プロファイルを制
御することなく、エピタキシャル層の平均濃度を〜Ｎｉ
に制御できるようにしている。
御することなく、エピタキシャル層の平均濃度を〜Ｎｉ
に制御できるようにしている。
【００４２】すなわち、空洞部や多孔質シリコン層また
は誘電体層をバルクに形成してなるヘテロなＮバッファ
構造を実現するようにしている。これにより、逆バイア
ス時におけるバルクの内部電界を、実効的にＳｉ自体が
アバランシェを起こさない程度に低下させることが可能
となる。したがって、複雑な不純物プロファイルの制御
を必要とすることなしに、ＲＥＳＵＲＦ原理を実現で
き、高耐圧化と低オン抵抗化とを容易に両立できるよう
になるものである。
は誘電体層をバルクに形成してなるヘテロなＮバッファ
構造を実現するようにしている。これにより、逆バイア
ス時におけるバルクの内部電界を、実効的にＳｉ自体が
アバランシェを起こさない程度に低下させることが可能
となる。したがって、複雑な不純物プロファイルの制御
を必要とすることなしに、ＲＥＳＵＲＦ原理を実現で
き、高耐圧化と低オン抵抗化とを容易に両立できるよう
になるものである。
【００４３】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
おいて、種々変形実施可能なことは勿論である。
【００４４】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ヘテロな構造により、Ｎドレイン層中の不純物プロ
ファイルを制御することなしにＲＥＳＵＲＦ原理を実現
でき、高耐圧化と低オン抵抗化との両立が容易に可能な
半導体装置およびその製造方法を提供できる。
ば、ヘテロな構造により、Ｎドレイン層中の不純物プロ
ファイルを制御することなしにＲＥＳＵＲＦ原理を実現
でき、高耐圧化と低オン抵抗化との両立が容易に可能な
半導体装置およびその製造方法を提供できる。
【図１】この発明の第１の実施形態にかかるパワーＭＯ
Ｓ ＦＥＴの概略構成を示す断面図。
Ｓ ＦＥＴの概略構成を示す断面図。
【図２】この発明の第２の実施形態にかかるパワーＭＯ
Ｓ ＦＥＴの概略構成を示す断面図。
Ｓ ＦＥＴの概略構成を示す断面図。
【図３】従来技術とその問題点を説明するために示す、
パワーＭＯＳ ＦＥＴの概略断面図。
パワーＭＯＳ ＦＥＴの概略断面図。
１１…ｎ+ 型のシリコン基板 １２，１２’…ｎ- 型のエピタキシャル層 １２ａ…空洞部 １２ｂ…誘電体層 １３…ｐ型不純物領域 １４…ｎ+ 型不純物領域 １５…ゲート酸化膜 １６…ゲート電極 １７…ソース電極
Claims (13)
- 【請求項１】 第１導電型の第１の半導体領域と、 前記第１の半導体領域上に形成され、前記第１の半導体
領域よりも不純物濃度が低い第１導電型の第２の半導体
領域と、 前記第２の半導体領域の表面領域に選択的に形成された
第２導電型の第３の半導体領域と、 前記第３の半導体領域の表面領域に選択的に形成された
第１導電型の第４の半導体領域と、 前記第３の半導体領域間の、前記第２の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第４の半導体領域間の、前記第３の半導体領域の表
面に形成された第１の電極と、 前記第１の半導体領域下に形成された第２の電極とを具
備し、 前記第２の半導体領域内に複数の空洞部を設けたことを
特徴とする半導体装置。 - 【請求項２】 前記空洞部は、前記第２の半導体領域を
成長させる過程において、適宜、複数のトレンチを形成
した後、水素アニールによって、前記トレンチの上部を
それぞれ閉口させることにより形成されるものであるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 第１導電型の第１の半導体領域と、 前記第１の半導体領域上に形成され、前記第１の半導体
領域よりも不純物濃度が低い第１導電型の第２の半導体
領域と、 前記第２の半導体領域の表面領域に選択的に形成された
第２導電型の第３の半導体領域と、 前記第３の半導体領域の表面領域に選択的に形成された
第１導電型の第４の半導体領域と、 前記第３の半導体領域間の、前記第２の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第４の半導体領域間の、前記第３の半導体領域の表
面に形成された第１の電極と、 前記第１の半導体領域下に形成された第２の電極とを具
備し、 前記第２の半導体領域内に複数の多孔質シリコン層を設
けたことを特徴とする半導体装置。 - 【請求項４】 第１導電型の第１の半導体領域と、 前記第１の半導体領域上に形成され、前記第１の半導体
領域よりも不純物濃度が低い第１導電型の第２の半導体
領域と、 前記第２の半導体領域の表面領域に選択的に形成された
第２導電型の第３の半導体領域と、 前記第３の半導体領域の表面領域に選択的に形成された
第１導電型の第４の半導体領域と、 前記第３の半導体領域間の、前記第２の半導体領域の表
面にゲート絶縁膜を介して形成されたゲート電極と、 前記第４の半導体領域間の、前記第３の半導体領域の表
面に形成された第１の電極と、 前記第１の半導体領域下に形成された第２の電極とを具
備し、 前記第２の半導体領域内に複数の誘電体層を設けたこと
を特徴とする半導体装置。 - 【請求項５】 前記複数の誘電体層は、それぞれ、負の
固定電荷をもつことを特徴とする請求項４に記載の半導
体装置。 - 【請求項６】 前記第４の半導体領域は、前記第２の半
導体領域よりも不純物濃度が高いことを特徴とする請求
項１、３または４に記載の半導体装置。 - 【請求項７】 前記第２の半導体領域をドレイン、前記
第３の半導体領域をチャネル、前記第４の半導体領域を
ソース、前記第１の電極をソース電極、前記第２の電極
をドレイン電極としてなるパワーＭＯＳ ＦＥＴを構成
したことを特徴とする請求項１、３または４に記載の半
導体装置。 - 【請求項８】 前記第１の半導体領域はシリコン基板、
前記第２の半導体領域は前記シリコン基板上に形成され
たエピタキシャル層であることを特徴とする請求項１、
３または４に記載の半導体装置。 - 【請求項９】 第１の半導体領域上に、第１導電型の第
１のエピタキシャル層を形成する第１の工程と、 この第１のエピタキシャル層の表面領域に複数のトレン
チを形成する第２の工程と、 水素アニールによって、前記トレンチの上部をそれぞれ
閉口させることにより複数の空洞部を形成する第３の工
程と、 前記複数の空洞部が形成された前記第１のエピタキシャ
ル層上に、第１導電型の第２のエピタキシャル層を形成
する第４の工程とを備えてなることを特徴とする半導体
装置の製造方法。 - 【請求項１０】 所定の回数、前記第２〜前記第４の各
工程を繰り返すことにより、前記第１の半導体領域上
に、前記複数の空洞部を有して、前記第１の半導体領域
よりも不純物濃度が低い第１導電型の第２の半導体領域
を形成することを特徴とする請求項９に記載の半導体装
置の製造方法。 - 【請求項１１】 前記第２の半導体領域の表面領域に選
択的に第２導電型の第３の半導体領域を形成する工程
と、 前記第３の半導体領域の表面領域に選択的に第１導電型
の第４の半導体領域を形成する工程と、 前記第３の半導体領域間の、前記第２の半導体領域の表
面にゲート絶縁膜を介してゲート電極を形成する工程
と、 前記第４の半導体領域間の、前記第３の半導体領域の表
面に第１の電極を形成する工程と、 前記第１の半導体領域下に第２の電極を形成する工程と
を、さらに備えてなることを特徴とする請求項１０に記
載の半導体装置の製造方法。 - 【請求項１２】 前記第４の半導体領域は、前記第２の
半導体領域よりも不純物濃度が高いことを特徴とする請
求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記第２の半導体領域をドレイン、前
記第３の半導体領域をチャネル、前記第４の半導体領域
をソース、前記第１の電極をソース電極、前記第２の電
極をドレイン電極としてなるパワーＭＯＳ ＦＥＴを構
成したことを特徴とする請求項１１に記載の半導体装置
の製造方法。
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| TW090108654A TW492058B (en) | 2000-04-12 | 2001-04-11 | Semiconductor device and its manufacturing method |
| EP01109330A EP1146566A3 (en) | 2000-04-12 | 2001-04-12 | Semiconductor device having regions having a higher dielectric constant and manufacturing method thereof |
| CNB011165421A CN1177373C (zh) | 2000-04-12 | 2001-04-12 | 半导体器件及其制造方法 |
| KR10-2001-0019561A KR100398756B1 (ko) | 2000-04-12 | 2001-04-12 | 반도체장치 및 그 제조방법 |
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|---|---|---|---|
| JP2000111039A JP4965756B2 (ja) | 2000-04-12 | 2000-04-12 | 半導体装置 |
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|---|---|---|---|
| JP2000111039A Expired - Fee Related JP4965756B2 (ja) | 2000-04-12 | 2000-04-12 | 半導体装置 |
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| CN (1) | CN1177373C (ja) |
| TW (1) | TW492058B (ja) |
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