JP2005322723A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2005322723A
JP2005322723A JP2004138357A JP2004138357A JP2005322723A JP 2005322723 A JP2005322723 A JP 2005322723A JP 2004138357 A JP2004138357 A JP 2004138357A JP 2004138357 A JP2004138357 A JP 2004138357A JP 2005322723 A JP2005322723 A JP 2005322723A
Authority
JP
Japan
Prior art keywords
region
forming
conductivity type
contact hole
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004138357A
Other languages
English (en)
Inventor
Hitoshi Ninomiya
仁 二宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2004138357A priority Critical patent/JP2005322723A/ja
Priority to US11/123,178 priority patent/US7307310B2/en
Publication of JP2005322723A publication Critical patent/JP2005322723A/ja
Priority to US11/902,911 priority patent/US7696061B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】
従来の半導体装置に形成されるパワーＭＯＳＦＥＴでは、ブレークダウン耐圧の向上を図りつつ、素子をより微細化するのは困難であるという問題があった。
【解決手段】
本発明の半導体装置は、第１導電型の半導体基板上に形成された第１導電型のドリフト領域と、ドリフト領域の表面の所定領域に形成された第２導電型のベース領域と、ベース領域の表面の所定領域に形成された第１導電型のソース領域と、ソース領域表面側からベース領域に達するコンタクトホールと、コンタクトホール下部のドリフト領域に形成された第２導電型のコラム領域と、コンタクトホールに埋め込まれた第１の導電材料からなるプラグと、プラグに電気的に接続される第２の導電材料からなる配線を有している。
【選択図】 図２

Description

本発明は、半導体装置およびその製造方法に関するもので、特に高耐圧のＭＯＳ型トランジスタに関する。
従来から高耐圧素子として縦型のパワーＭＯＳＦＥＴが用いられている。縦型パワーＭＯＳＦＥＴは重要な特性としてオン抵抗（Ｒｏｎ）とブレークダウン耐圧（ＢＶＤＳＳ）があり、ブレークダウン耐圧が同一であればオン抵抗が低い方が高性能である。オン抵抗Ｒｏｎとブレークダウン耐圧ＢＶＤＳＳはトレードオフの関係にあり、オン抵抗は電界緩和層（ドリフト領域）の抵抗率に依存している。
図６は一般的な縦型パワーＭＯＳＦＥＴの構造を示す模式図である。図６に示すパワーＭＯＳＦＥＴでは、半導体基板３０１上に基板と同じ導電型の電界緩和層となるドリフト領域３０２を有している。このドリフト領域３０２は一般的にエピタキシャル成長で形成される。ドリフト領域３０２表面からのイオン注入及び熱拡散によりドリフト領域３０２と逆の導電型のベース領域３０８が形成される。さらにベース領域３０８表面からのイオン注入及び熱拡散によりベース領域３０８と逆の導電型のソース領域３０９が形成される。
半導体表面のソース領域３０９とドリフト領域３０２の間のベース領域３０８表面にはゲート酸化膜（ゲート絶縁膜）３０６が形成され、ゲート酸化膜３０６上にゲート電極３０７が形成される。ソース領域３０９表面にはソース電極３１１、半導体基板の裏面にはドレイン電極が形成される。以上の構成で半導体基板３０１とドリフト領域３０２をドレインとし、ゲート酸化膜直下のベース領域３０８にチャネルが形成されるＭＯＳトランジスタ（パワーＭＯＳＦＥＴ）が形成される。
このような構造のパワーＭＯＳＦＥＴでは、パワーＭＯＳＦＥＴのゲート−ソース間がバイアスされておらず、ドレイン−ソース間が逆バイアスされた場合、ドリフト領域３０２とベース領域３０８の接合より空乏層が拡がる。したがってドレイン−ソース間に電流は流れない（オフ状態）。ドリフト領域３０２はベース領域３０８より不純物濃度が低いため、空乏層は主にドリフト領域側３０２に拡がる。逆バイアスの電圧を高くし、接合での電界がある電界（Ｅｃｒｉｔ）以上になるとアバランシェ降伏により電流が流れブレークダウン状態となる。Ｅｃｒｉｔの時のドレイン−ソース間電圧がＢＶＤＳＳである。電界緩和層であるドリフト領域３０２とベース領域３０８の接合と電界のブレークダウン時の状態を図７で示す。ドリフト領域３０２の不純物濃度を低くすると（抵抗率を上げると）逆バイアス時の空乏層がより拡がるため、ＢＶＤＳＳを上げることができる。
一方、パワーＭＯＳＦＥＴのゲートにＭＯＳＦＥＴをオン状態とするような電圧が印加されると、このＭＯＳＦＥＴはオン状態となる。このとき流れるオン電流の経路はドリフト領域３０２を通るため、オン抵抗Ｒｏｎはドリフト領域３０２の抵抗率に依存する。Ｒｏｎを下げるためドリフト領域の不純物濃度を高くするとＢＶＤＳＳが低下してしまう。
これに対し、電界緩和層を低抵抗にしてもＢＶＤＳＳの低下がないＳｕｐｅｒｊｕｎｃｔｉｏｎ（ＳＪ）という技術が知られている。この構造はドリフト領域間にドリフト領域と逆の導電型の領域を形成することで、ドリフト領域内に空乏層を形成する構造である。特許文献１にはこの構造が示されている。特許文献１に記載の技術では、Ｓｉ基板上にＳｉエピタキシャル成長を行った後、ドリフト領域と逆の導電型のＰ＋領域を形成するためのパターニング、ボロン（Ｂ）のイオン注入を行う基本工程が複数回繰り返されている。
一方、非特許文献１には、Ｓｕｐｅｒｊｕｎｃｔｉｏｎの構造を持ったパワーＭＯＳＦＥＴの他の例が示されている。非特許文献１に記載の技術では層間絶縁膜をマスクとして基板表面からベース領域に至るコンタクトホールが形成される。この場合、コラム領域は、ソース電極のコンタクトホール形成直後、高エネルギーイオン注入により形成される。
特許文献１に記載の構造ではエピタキシャル成長とイオン注入および熱処理を繰り返す必要があり、マスク合わせ精度、熱拡散によるコラム領域の横拡がりなどで素子の微細化、十分な耐圧向上の効果が小さくなる。またエピタキシャル成長を複数回行うことでコストが増大する欠点もある。非特許文献１の構造ではコンタクトホール形成時のマスクを高エネルギーイオン注入のマスクとしても使用するため、コンタクトホールを小さくしなければならない。しかし、この構造で、コンタクトホールを直径約１μｍより小さくすると、電極となる金属（主にアルミ合金が使われる）がコンタクトホール内に充填されず、オン抵抗が上昇する等の不具合が発生する。
特開２００１−２９８２８９号公報 Ｔ．Ｈｅｎｓｏｎ，Ｊ．Ｃａｏ，"Ｌｏｗ ｖｏｌｔａｇｅ ｓｕｐｅｒ ｊｕｎｃｔｉｏｎ ＭＯＳＦＥＴ ｓｉｍｕｌａｔｉｏｎ ａｎｄ ｅｘｐｅｒｉｍｅｎｔａｔｉｏｎ"ＩＳＰＳＤ−０３（２００３），ｐｐ．３７−４０．
上記のように、従来の半導体装置に形成されるＭＯＳＦＥＴでは、ブレークダウン耐圧の向上を図りつつ、素子をより微細化するのは困難であるという問題があった。
本発明の半導体装置は、第１導電型の半導体基板上に形成された第１導電型のドリフト領域と、前記ドリフト領域の表面の所定領域に形成された第２導電型のベース領域と、前記ベース領域の表面の所定領域に形成された第１導電型のソース領域と、前記ソース領域表面側から前記ベース領域に達するコンタクトホールと、前記コンタクトホール下部の前記ドリフト領域に形成された第２導電型のコラム領域と、前記コンタクトホールに埋め込まれた第１の導電材料からなるプラグと、前記プラグに電気的に接続される第２の導電材料からなる配線を有している。このような構成とすることにより、素子の耐圧を低下させることなく、さらに微細化された半導体装置とすることが可能である。
また、上述の半導体装置はベース領域上にゲート絶縁膜を介して形成されたゲート電極を有する。この構成により上述と同様の効果が得られる。
他方上述の半導体装置は前記ベース領域の側面にゲート絶縁膜を介して形成され、前記ドリフト領域内に形成されたゲート電極を有する。この構成により上述の半導体装置の更なる微細化が可能となる。
さらに本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、前記ドリフト領域の表面の所定領域に第２導電型のベース領域を形成する工程と、前記ベース領域の表面の所定領域に第１導電型のソース領域を形成する工程と、前記ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、前記コンタクトホール下部の前記ドリフト領域に第２導電型のコラム領域を形成する工程と、前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している。この製造方法により、耐圧の向上を図りつつ、より微細化された半導体装置を容易に製造することが可能となる。
また、上述の製造方法で、前記第１の導電材料からなるプラグを埋め込む工程は、前記第１の導電材料膜を前記コンタクトホール内を含む基板全面に形成する工程と、前記第１の導電材料を異方性エッチングにより所定の厚さだけ除去し、前記コンタクトホール内の第１の導電材料膜を残す工程とを有する。このような工程によりコンタクトホールを第１導電材料で確実に埋め込むことが可能となる。
さらに本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、前記ドリフト領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極層を形成する工程と、前記ゲート電極層およびゲート絶縁膜を選択的にエッチング除去する工程と、前記ゲート電極層をマスクとして、前記ドリフト領域表面の所定領域に第２導電型のベース領域を形成する工程と、前記ゲート電極層をマスクとして、前記ベース領域表面の所定領域に第１導電型のソース領域を形成する工程と、前記半導体基板全面に層間絶縁膜を形成する工程と、前記ソース領域上の前記層間絶縁膜を所定形状のフォトレジストをマスクとして選択的にエッチング除去する工程と、前記フォトレジストおよび層間絶縁膜をマスクとして、ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、前記フォトレジストおよび層間絶縁膜をマスクとして、前記コンタクトホール下部の前記ドリフト領域にイオンを導入し、第２導電型のコラム領域を形成する工程と、前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している。このような製造方法により、半導体基板上のドリフト領域にイオンが導入されてしまうことがない。
さらに本発明の半導体装置の製造方法は、第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、前記ドリフト領域の表面から所定の深さのトレンチを形成する工程と、前記トレンチの底面および側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上の前記トレンチ内部にゲート電極層を形成する工程と、前記ドリフト領域の表面領域に第２導電型のベース領域を形成する工程と、前記ゲート電極層をマスクとして、前記ベース領域の表面領域に第１導電型のソース領域を形成する工程と、前記半導体基板全面に層間絶縁膜を形成する工程と、前記ソース領域上の前記層間絶縁膜を所定形状のフォトレジストをマスクとして選択的にエッチング除去する工程と、前記フォトレジストおよび層間絶縁膜をマスクとして、ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、前記フォトレジストおよび層間絶縁膜をマスクとして、前記コンタクトホール下部の前記ドリフト領域にイオンを導入し、第２導電型のコラム領域を形成する工程と、前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している。上述のドリフト領域へのイオン導入防止効果の上に、微細化された半導体装置を製造することが可能となる。
本発明の半導体装置およびその製造方法によれば、ブレークダウン耐圧の向上を図りつつ、素子をより微細化することが可能である。
本発明の実施の形態１に関して図面を参照して説明する。図１（ａ）〜（ｃ）、図２（ａ）、（ｂ）はこの発明の実施の形態１に関する半導体装置の製造工程を工程順に示した断面図である。図２（ｂ）が本発明の半導体装置の構成を示す概略図に相当する。図1、２ではＮチャネルのパワーＭＯＳＦＥＴを製造する場合を例に説明する。
図1に示すパワーＭＯＳＦＥＴの製造方法では、まず高濃度（Ｎ＋）のＮ型半導体基板１０１（第１導電型の半導体基板）上にリンをドープしたエピタキシャル成長により電界緩和層となるＮ型（Ｎ−）のドリフト領域１０２（第１導電型のドリフト領域）が形成される。このドリフト領域１０２の不純物濃度は半導体基板１０１の不純物濃度よりも低くなっている。次に熱酸化によりドリフト領域１０２表面上にゲート酸化膜１０６（ゲート絶縁膜）が形成される。さらにゲート酸化膜１０６上にゲート電極層となるポリシリコン１０７がＣＶＤ法により形成される。ポリシリコン１０７およびゲート酸化膜１０６はフォトリソグラフィ技術を用いて選択的にエッチングされ、ゲート電極１０７が形成される。（図1（ａ）参照）
次にゲート電極１０７をマスクとして、セルフアラインでボロンをイオン注入して熱処理が行われる。注入されたイオンが熱によって拡散し、ゲート電極１０７間のドリフト領域１０２の表面の所定領域にＰ型のベース領域１０８（第２導電型のベース領域）が形成される。同じくゲート電極１０７をマスクとしてセルフアラインでヒ素を注入して熱処理を行い、ベース領域１０８の表面の所定領域にＮ型のソース領域１０９（第１導電型のソース領域）が形成される。なお、このとき先に形成されたベース領域１０８のほうが深く形成され、ソース領域１０９はベース領域１０８よりも浅く形成される。（図1（ｂ）参照）
次に基板上全面に層間絶縁膜１１０として、例えばＢＰＳＧ膜がＣＶＤ法により形成される。公知のフォトリソグラフィ技術を用いて層間絶縁膜１１０が選択的にエッチングされる。このエッチングによりソース領域１０９上の所定部に開口幅０．５μｍ程度のコンタクトホール１１５の一部が形成される。つまり層間絶縁膜１１０の所定部（コンタクトホール１１５に対応する部分）に開口部を有するフォトレジスト膜１２０を形成し、このフォトレジスト１２０をマスクとして層間絶縁膜１１０がエッチングされる。（図１（ｃ）参照）
次にフォトレジスト１２０および層間絶縁膜１１０をマスクとしてソース領域１０９の表面側からソース領域１０９を貫通し、ベース領域１０８に達するエッチングが行われる。このエッチングにより、直径０．５μｍ程度のコンタクトホール１１５がベース領域１０８に到達させられる。このコンタクトホール１１５に対して、ボロンが高エネルギーでイオン注入され、その後、熱処理が行われる。このボロン注入、熱処理により、図１（ｃ）におけるベース領域１０８の下方にＰ型のコラム領域１０４（第２導電型のコラム領域）が形成される。このコラム領域１０４はベース領域下方のドリフト領域１０２内に形成される。なおこのボロンのイオン注入は、ボロンが層間絶縁膜１１０を透過してシリコン中に到達するのを防ぐため、層間絶縁膜１１０をエッチングするときに利用したフォトレジスト１２０を残した状態で行われるのが好ましい。また、コラム領域１０４を、図面の縦方向に長く、かつ均一な不純物濃度で形成するため、ボロンの高エネルギーイオン注入は注入エネルギーを段階的に変化させ、複数回で行うことも可能である。このイオン注入、熱処理により幅約０．５μｍ＋α程度のコラム領域１０４がドリフト領域１０２内に形成される。
ボロン注入を行った後、ＣＶＤ法により第１の導電材料であるタングステンがデバイス表面に成膜される。タングステン膜はＣＶＤ法により形成され、１μｍ以下の比較的小さなコンタクトホール内でも十分に充填することが出来る、このタングステン膜を、異方性エッチングにより表面から所定の厚さだけ、全面エッチバックすることにより、コンタクトホール内にのみタングステンが残る構造となる。よってコンタクトホールが第１導電材料であるタングステンプラグ１１２で埋め込まれる。（図２（ａ）参照）
その後、基板表面にスパッタリングにより第２の導電材料であるアルミ配線が形成され、ソース電極１１１が形成される。このアルミ配線はタングステンプラグと電気的に接続されており、ソース領域１０９およびベース領域１０８に埋め込まれたタングステンプラグ１１２はソース電極の一部として動作する。つまり、この実施の形態１の半導体装置は半導体基板１０１上に形成されたドリフト領域１０２と、ドリフト領域に形成されたベース領域１０８、ソース領域１０９、さらに半導体基板表面側からベース領域１０８に達するコンタクトホール１１５、このコンタクトホール１１５下部に形成されたコラム領域１０４およびこのコンタクトホール１１５に埋め込まれた第１の導電材料のプラグ１１２を有している。（図２（ｂ）参照）なお、図1、２には図示されていないが半導体基板１０１はその裏面側に電極を有しており、この裏面側に形成された電極がドレイン電極として動作する。
次に図２（ｂ）に示されたパワーＭＯＳＦＥＴの動作について説明する。パワーＭＯＳＦＥＴのゲート−ソース間がバイアスされていない時、つまりゲート電極１０７に電圧が印加されていないときに、ドレイン−ソース間が逆バイアスされた場合、ドリフト領域とベース領域、ドリフト領域とコラム領域、コラム領域と基板の３つの接合部分から空乏層が拡がり、ドレイン−ソース間に電流は流れない（オフ状態）。この場合、ドリフト領域１０２とコラム領域１０４の図２の縦方向の接合から空乏層が拡がるため、図１の距離ｄ（図２における横方向の略中心部であるコンタクトホールの下部から、ドリフト領域の端部までの距離）が空乏化されるとドリフト領域１０２とコラム領域１０４の全体が空乏化される。逆バイアスの電圧を高くし、接合での電界がある電界（Ｅｃｒｉｔ）以上になるとアバランシェ降伏により電流が流れブレークダウン状態となる。Ｅｃｒｉｔの時のドレイン−ソース間電圧がＢＶＤＳＳである。
図３は実施の形態１のパワーＭＯＳＦＥＴのブレークダウン時の電界緩和層の接合と電界の状態を示す図である。図６に示した従来のパワーＭＯＳＦＥＴのＢＶＤＳＳは電界緩和層であるドリフト領域３０２の不純物濃度で決定されるが、本発明の図２（ｂ）のパワーＭＯＳＦＥＴのＢＶＤＳＳは上述の距離ｄが十分に小さければ距離ｔの長さ（ドリフト領域の厚さ、図２（ｂ）参照）で決定される。このため、図２（ｂ）のパワーＭＯＳＦＥＴのＢＶＤＳＳは、距離ｄが十分小さければ電界緩和層１０２の不純物濃度に依存しなくなる。よってドリフト領域１０２の不純物濃度を高くして（低抵抗化して）オン抵抗Ｒｏｎを低減しつつＢＶＤＳＳを維持できる。このように縦に縞状の接合を持ち、高ＢＶＤＳＳ化・低Ｒｏｎ化の工夫がなされた構造をＳｕｐｅｒｊｕｎｃｔｉｏｎ（スーパージャンクション）デバイスと呼ぶ。
図２（ｂ）のパワーＭＯＳＦＥＴのゲート−ソース間に所定の正電圧がバイアスされている時は、ゲート酸化膜を介してゲート電極と対向するベース領域の表面が反転状態となりチャネルが形成される。その結果、ドレイン−ソース間の電圧に応じた電流が流れる（オン状態）。オン抵抗Ｒｏｎはドリフト領域の抵抗率に依存し、Ｒｏｎを下げるためドリフト領域の不純物濃度は高く設定してあるため、オン抵抗Ｒｏｎを下げることが可能である。
本発明の実施の形態１の構造では層間絶縁膜およびコンタクト形成パターンのフォトレジスト１２０をマスクとして、コンタクトホール開口部から高エネルギーのイオン注入によってコラム領域１０４を形成するため、従来の多層エピタキシャル成長でイオン注入を繰り返す構造に比べ、フォトリソグラフィ工程の回数が少ないため、マスクずれによるコラム領域１０４の横への拡がりが抑えられる。また、コラム領域１０４にかかる熱処理の回数が少ないため、コラム領域１０４の横方向拡散が小さくなる。またソース領域１０９およびベース領域１０８中に形成されるコンタクトホール１１５の開口幅は０．５μｍ以下とすることが可能であるため、コラム領域１０４の幅方向（図１、２の横方向）の縮小が可能である。そのうえ、図２（ｂ）に示された幅ｄを小さくすることにより、導電型の異なる半導体領域同士の接合部における空乏化が容易となる。つまりＳｕｐｅｒｊｕｎｃｔｉｏｎの効果をより大きくすることが可能である。よってブレークダウン耐圧が十分に高いまま素子自体の幅を縮小でき、微細化が可能となる。またこの実施の形態１の製造方法において、エピタキシャル成長は1回のみであるので、コストの増加を防止することも可能である。
次に本発明の実施の形態２に関して図面を用いて詳細に説明する。図４（ａ）〜（ｃ）、図５（ａ）、（ｂ）は本発明の実施の形態２の製造方法を工程順に説明したＮｃｈパワーＭＯＳＦＥＴの断面図である。なお、特に説明がない限り各工程は実施の形態１と同様に行われる
図４（ａ）に示すパワーＭＯＳＦＥＴでは高濃度のＮ型半導体基板２０１上にリンをドープしたエピタキシャル成長により電界緩和層となるＮ型のドリフト領域２０２が形成される。実施の形態２で実施の形態１と異なる点は、ここでフォトリソグラフィ技術を用いてドリフト領域２０２を選択的にエッチングすることにより、トレンチ部２０３が形成される。（図４（ａ）参照）その後、熱酸化によりドリフト領域２０２表面および上述で形成されたトレンチ部２０３の側壁、底面にゲート酸化膜２０６が形成される。その後、半導体基板表面側にゲート電極層であるポリシリコン２０７がＣＶＤ法により形成される。このポリシリコン２０７は全面エッチバックされ、トレンチ部にのみポリシリコンが残る構造となる。実施の形態２ではドリフト領域内に形成されたトレンチ部２０３に埋め込まれたゲート電極２０７が形成される。
次にゲート電極２０７をマスクとしてセルフアラインでボロンをイオン注入して熱処理が行われる。注入されたイオンが熱によって拡散し、ドリフト領域２０２の表面側にＰ型のベース領域２０８が形成される。次にゲート電極２０７をマスクとしてセルフアラインでヒ素を注入して熱処理を行い、ベース領域２０８の表面側にＮ型のソース領域２０９が形成される。（図４（ｂ）参照）
次に基板上全面に層間絶縁膜２１０として、例えばＢＰＳＧ膜がＣＶＤ法により形成される。以後は実施の形態１と同様のフォトレジスト２２０を用いてＢＰＳＧ膜２１０が選択的にエッチングされることにより、開口部の幅が０．５μｍ程度のコンタクトホール２１５の一部が形成される。このコンタクトホールはベース領域２０８およびソース領域２０９が形成された領域上の所定部に形成される。（図４（ｃ）参照）
次に実施の形態１と同様にフォトレジスト２２０および層間絶縁膜２１０（ＢＰＳＧ膜）をマスクとしてシリコン表面からベース領域２０８に達するエッチングが行われる。このエッチングによりコンタクトホールがベース領域２０８に到達させられる。このコンタクトホールに対して、ボロンが高エネルギーでイオン注入され、その後熱処理が行われる。このボロン注入、熱処理により、ベース領域２０８の下方にＰ型のコラム領域２０４が形成される。なおこのボロンのイオン注入は、実施の形態１と同様の理由で層間絶縁膜２１０をエッチングする場合のフォトマスク２２０を残した状態で行われる。また、コラム領域２０４を、縦方向に長く、かつ均一な不純物濃度で形成するため、高エネルギーイオン注入は注入エネルギーを段階的に変化させ、複数回で行うことも可能である。このイオン注入、熱処理により幅約０．５μｍ＋α程度のコラム領域２０４がドリフト領域内に形成される。
ボロン注入を行った後、ＣＶＤ法により第１の導電材料であるタングステンがデバイス表面に成膜される。タングステン膜はＣＶＤ法により形成され、比較的小さな開口部の幅のコンタクトホール内でも十分に充填することが出来る。このタングステン膜を異方性エッチングを用いて全面エッチバックすることにより、コンタクトホール内にのみタングステンが残る構造となる。これらの工程も第１の実施の形態と同様である。よってコンタクトホールが第１の導電材料であるタングステンからなるプラグ２１２で埋め込まれる。（図５（ａ）参照）
その後、基板表面にスパッタリングにより第２の導電材料であるアルミ膜が形成され、ソース電極２１１が形成される。このアルミ膜はタングステンプラグと電気的に接続されており、半導体基板に埋め込まれたタングステンプラグはソース電極の一部として動作する。つまり、この実施の形態２の半導体装置は第１の実施の形態と同様のドリフト領域２０２、ベース領域２０８、ソース領域２０９、コンタクトホール、このコンタクトホール下部に形成されたコラム領域２０４、このコンタクトホールに埋め込まれたプラグ２１２を有している。さらに実施の形態２ではゲート電極２０７がドリフト領域２０２のトレンチに埋め込まれた構造となっているため、ベース領域２０８、ソース領域２０９の側面にゲート電極が位置した構造となっている。（図５（ｂ）参照）
次に図５（ｂ）に示されたパワーＭＯＳＦＥＴの動作について説明する。パワーＭＯＳＦＥＴのゲート−ソース間がバイアスされていない時、つまりゲート電極２０７に電圧が印加されていないときに、ドレイン−ソース間が逆バイアスされた場合、ドリフト領域とベース領域、ドリフト領域とコラム領域、コラム領域と基板の３つの接合部分から空乏層が拡がり、ドレイン−ソース間に電流は流れない（オフ状態）。この場合、ドリフト領域とコラム領域の縦方向の接合から空乏層が拡がるため、図５（ｂ）の距離ｄ（図４における幅方向の略中心部であるコンタクトホールの下部から、ドリフト領域の端部までの距離）が空乏化されるとドリフト領域２０２とコラム領域２０４の全体が空乏化される。
図５（ｂ）のパワーＭＯＳＦＥＴのゲート−ソース間に所定の正電圧がバイアスされている時は、ゲート酸化膜を介してゲート電極２０７と対向するベース領域２０８の表面が反転状態となりチャネルが形成される。この場合ゲート電極２０７はトレンチに埋め込まれた構成となっているのでベース領域２０８では図面縦方向にチャネルが形成される。その結果、ドレイン−ソース間の電圧に応じた電流が流れる（オン状態）。オン抵抗Ｒｏｎはドリフト領域２０２の抵抗率に依存し、オン抵抗Ｒｏｎを下げるためドリフト領域２０２の不純物濃度は高く設定してあるため、オン抵抗Ｒｏｎを下げることが可能である。
実施の形態２では、ゲート電極２０７がドリフト領域２０２に形成されたトレンチ内に形成される。このような構造をとるゲート電極２０７を採用した場合、ソース・ドレイン間のチャネルはトレンチゲート電極２０７の側壁に沿って図５（ｂ）の縦方向に形成される。このような構造は、ＢＶＤＳＳが１００Ｖ以下のクラスのパワーＭＯＳＦＥＴにおいて有効である。
実施の形態２の半導体装置によれば、実施の形態１と同様の効果に加え、チャネルがトレンチの側壁に沿った縦方向に形成されるため、図５における横方向のサイズをさらに縮小することが可能である。そのためＳｕｐｅｒｊｕｎｃｔｉｏｎデバイスの性能を決定するｄの幅をさらに小さく出来る。よってブレークダウン耐圧を安定させることが可能である。
以上詳細に説明したように、本発明の構造および製造方法によりＳｕｐｅｒｊｕｎｃｔｉｏｎ構造を容易に製造することが可能となる。また本発明の構造により、素子が微細化され、さらにＳｕｐｅｒｊｕｎｃｔｉｏｎ構造の特性を決定付ける要因のひとつである素子の幅が低減される。このことにより空乏層を確実に形成することが可能となり、素子のブレークダウン耐圧を安定させることが可能である。
なお、本発明の実施の形態では第１の導電材料としてタングステンを埋め込まれるプラグとして説明したが、タングステンと同様に開口幅のコンタクトホールを十分に埋め込むことが出来る導電材料であれば、本発明の効果を得ることが可能である。
また実施の形態ではタングステン膜と基板、アルミ配線の間にバリアメタルは設けられていない構成となっているが必要であればＴｉＮなど目的に応じたバリアメタルをタングステン膜の下層あるいは上層に設ける工程を追加することも可能である。
本発明の実施の形態１の半導体装置の製造方法を示す工程図。 本発明の実施の形態１の半導体装置の概略構成を示す断面図、および製造方法を示す工程図。 本発明の実施の形態１のパワーＭＯＳＦＥＴのブレークダウン時の電界緩和層の接合と電界の状態を示す図。 本発明の実施の形態２の半導体装置の製造方法を示す工程図。 本発明の実施の形態２の半導体装置の概略構成を示す断面図、および製造方法を示す工程図。 従来のパワーＭＯＳＦＥＴの構成を示す概略断面図。 従来のパワーＭＯＳＦＥＴのブレークダウン時の電界緩和層の接合と電界の状態を示す図。
符号の説明
１０１、２０１・・・半導体基板
１０２、２０２・・・ドリフト領域
１０６、２０６・・・ゲート絶縁膜
１０７、２０７・・・ゲート電極
１０８、２０８・・・ベース領域
１０９、２０９・・・ソース領域
１１０、２１０・・・層間絶縁膜
１１１、２１１・・・ソース電極
１１５、２１５・・・コンタクトホール
１２０、２２０・・・フォトレジスト
２０３ ・・・トレンチ部

Claims (7)

  1. 第１導電型の半導体基板上に形成された第１導電型のドリフト領域と、
    前記ドリフト領域の表面の所定領域に形成された第２導電型のベース領域と、
    前記ベース領域の表面の所定領域に形成された第１導電型のソース領域と、
    前記ソース領域表面側から前記ベース領域に達するコンタクトホールと、
    前記コンタクトホール下部の前記ドリフト領域に形成された第２導電型のコラム領域と、前記コンタクトホールに埋め込まれた第１の導電材料からなるプラグと、
    前記プラグに電気的に接続される第２の導電材料からなる配線を有している半導体装置。
  2. 前記ベース領域上にゲート絶縁膜を介して形成されたゲート電極を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記ベース領域の側面にゲート絶縁膜を介して形成され、前記ドリフト領域内に形成されたゲート電極を有することを特徴とする請求項１に記載の半導体装置。
  4. 第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域の表面の所定領域に第２導電型のベース領域を形成する工程と、
    前記ベース領域の表面の所定領域に第１導電型のソース領域を形成する工程と、
    前記ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、
    前記コンタクトホール下部の前記ドリフト領域に第２導電型のコラム領域を形成する工程と、
    前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、
    前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している半導体装置の製造方法。
  5. 前記第１の導電材料からなるプラグを埋め込む工程は、前記第１の導電材料膜を前記コンタクトホール内を含む基板全面に形成する工程と、
    前記第１の導電材料を異方性エッチングにより所定の厚さだけ除去し、前記コンタクトホール内の第１の導電材料膜を残す工程とを有する請求項４に記載の半導体装置の製造方法。
  6. 第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極層を形成する工程と、
    前記ゲート電極層およびゲート絶縁膜を選択的にエッチング除去する工程と、
    前記ゲート電極層をマスクとして、前記ドリフト領域表面の所定領域に第２導電型のベース領域を形成する工程と、
    前記ゲート電極層をマスクとして、前記ベース領域表面の所定領域に第１導電型のソース領域を形成する工程と、
    前記半導体基板全面に層間絶縁膜を形成する工程と、
    前記ソース領域上の前記層間絶縁膜を所定形状のフォトレジストをマスクとして選択的にエッチング除去する工程と、
    前記フォトレジストおよび層間絶縁膜をマスクとして、ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、
    前記フォトレジストおよび層間絶縁膜をマスクとして、前記コンタクトホール下部の前記ドリフト領域にイオンを導入し、第２導電型のコラム領域を形成する工程と、
    前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、
    前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している半導体装置の製造方法。
  7. 第１導電型の半導体基板上に第１導電型のドリフト領域を形成する工程と、
    前記ドリフト領域の表面から所定の深さのトレンチを形成する工程と、
    前記トレンチの底面および側壁にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上の前記トレンチ内部にゲート電極層を形成する工程と、
    前記ドリフト領域の表面領域に第２導電型のベース領域を形成する工程と、
    前記ゲート電極層をマスクとして、前記ベース領域の表面領域に第１導電型のソース領域を形成する工程と、
    前記半導体基板全面に層間絶縁膜を形成する工程と、
    前記ソース領域上の前記層間絶縁膜を所定形状のフォトレジストをマスクとして選択的にエッチング除去する工程と、
    前記フォトレジストおよび層間絶縁膜をマスクとして、ソース領域表面側から前記ベース領域に達するコンタクトホールを形成する工程と、
    前記フォトレジストおよび層間絶縁膜をマスクとして、前記コンタクトホール下部の前記ドリフト領域にイオンを導入し、第２導電型のコラム領域を形成する工程と、
    前記コンタクトホールに第１の導電材料からなるプラグを埋め込む工程と、
    前記プラグに電気的に接続される第２の導電材料からなる配線を形成する工程とを有している半導体装置の製造方法。
JP2004138357A 2004-05-07 2004-05-07 半導体装置およびその製造方法 Pending JP2005322723A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004138357A JP2005322723A (ja) 2004-05-07 2004-05-07 半導体装置およびその製造方法
US11/123,178 US7307310B2 (en) 2004-05-07 2005-05-06 Semiconductor device and method for manufacturing same
US11/902,911 US7696061B2 (en) 2004-05-07 2007-09-26 Semiconductor device and method for manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004138357A JP2005322723A (ja) 2004-05-07 2004-05-07 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2005322723A true JP2005322723A (ja) 2005-11-17

Family

ID=35238665

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004138357A Pending JP2005322723A (ja) 2004-05-07 2004-05-07 半導体装置およびその製造方法

Country Status (2)

Country Link
US (2) US7307310B2 (ja)
JP (1) JP2005322723A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007299843A (ja) * 2006-04-28 2007-11-15 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子
JP2010525605A (ja) * 2007-04-23 2010-07-22 アイスモス・テクノロジー・リミテッド 熱的に敏感な再充填材料を備えたトレンチ型半導体デバイスの製造方法
JP2016122858A (ja) * 2016-02-24 2016-07-07 ローム株式会社 半導体装置
WO2017149624A1 (ja) * 2016-02-29 2017-09-08 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法
US10553713B2 (en) 2011-11-30 2020-02-04 Rohm Co., Ltd. Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0194672A (ja) * 1987-10-07 1989-04-13 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JP2000040822A (ja) * 1998-07-24 2000-02-08 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2000091575A (ja) * 1998-09-07 2000-03-31 Sanken Electric Co Ltd 絶縁ゲ−ト型トランジスタの製造方法
JP2002524879A (ja) * 1998-09-02 2002-08-06 シーメンス アクチエンゲゼルシヤフト 高電圧型半導体構成素子
JP2003318396A (ja) * 2002-04-24 2003-11-07 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2003324196A (ja) * 2002-04-30 2003-11-14 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2004282007A (ja) * 2002-10-08 2004-10-07 Internatl Rectifier Corp 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4705759B1 (en) * 1978-10-13 1995-02-14 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US4967243A (en) * 1988-07-19 1990-10-30 General Electric Company Power transistor structure with high speed integral antiparallel Schottky diode
JPH07122749A (ja) * 1993-09-01 1995-05-12 Toshiba Corp 半導体装置及びその製造方法
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
JP4965756B2 (ja) 2000-04-12 2012-07-04 株式会社東芝 半導体装置
US6870220B2 (en) * 2002-08-23 2005-03-22 Fairchild Semiconductor Corporation Method and apparatus for improved MOS gating to reduce miller capacitance and switching losses
JP4852792B2 (ja) * 2001-03-30 2012-01-11 株式会社デンソー 半導体装置の製造方法
US6624470B2 (en) * 2001-05-30 2003-09-23 Fuji Electric Co., Ltd. Semiconductor device and a method for manufacturing same
JP4209260B2 (ja) * 2003-06-04 2009-01-14 Ｎｅｃエレクトロニクス株式会社 半導体装置およびその製造方法
DE102004041622A1 (de) * 2003-08-29 2005-03-24 Fuji Electric Holdings Co. Ltd., Kawasaki Halbleiterbauteil

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0194672A (ja) * 1987-10-07 1989-04-13 Nissan Motor Co Ltd 縦形ｍｏｓｆｅｔ
JPH09213939A (ja) * 1996-01-30 1997-08-15 Nec Corp 半導体装置
JP2000040822A (ja) * 1998-07-24 2000-02-08 Fuji Electric Co Ltd 超接合半導体素子およびその製造方法
JP2002524879A (ja) * 1998-09-02 2002-08-06 シーメンス アクチエンゲゼルシヤフト 高電圧型半導体構成素子
JP2000091575A (ja) * 1998-09-07 2000-03-31 Sanken Electric Co Ltd 絶縁ゲ−ト型トランジスタの製造方法
JP2003318396A (ja) * 2002-04-24 2003-11-07 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2003324196A (ja) * 2002-04-30 2003-11-14 Nec Electronics Corp 縦型ｍｏｓｆｅｔとその製造方法
JP2004282007A (ja) * 2002-10-08 2004-10-07 Internatl Rectifier Corp 耐久性を高めるためにパイロンの頂部に電荷が付加された超接合デバイス

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007299843A (ja) * 2006-04-28 2007-11-15 Nissan Motor Co Ltd 半導体装置およびその製造方法
JP2008117826A (ja) * 2006-11-01 2008-05-22 Toshiba Corp 電力用半導体素子
JP2010525605A (ja) * 2007-04-23 2010-07-22 アイスモス・テクノロジー・リミテッド 熱的に敏感な再充填材料を備えたトレンチ型半導体デバイスの製造方法
US10553713B2 (en) 2011-11-30 2020-02-04 Rohm Co., Ltd. Semiconductor device
JP2016122858A (ja) * 2016-02-24 2016-07-07 ローム株式会社 半導体装置
WO2017149624A1 (ja) * 2016-02-29 2017-09-08 新電元工業株式会社 パワー半導体装置及びパワー半導体装置の製造方法

Also Published As

Publication number Publication date
US7307310B2 (en) 2007-12-11
US20080032477A1 (en) 2008-02-07
US20050247957A1 (en) 2005-11-10
US7696061B2 (en) 2010-04-13

Similar Documents

Publication Publication Date Title
US6376878B1 (en) MOS-gated devices with alternating zones of conductivity
JP4209260B2 (ja) 半導体装置およびその製造方法
JP5767430B2 (ja) 半導体装置および半導体装置の製造方法
TWI438898B (zh) 自我對準之互補雙擴散金氧半導體
TWI353025B (en) Semiconductor structure with improved on resistanc
KR100958421B1 (ko) 전력 소자 및 그 제조방법
JP2010021176A (ja) 半導体装置および半導体装置の製造方法
JP2008546216A (ja) 電荷平衡電界効果トランジスタ
JPH0897411A (ja) 横型高耐圧トレンチｍｏｓｆｅｔおよびその製造方法
KR101531882B1 (ko) 반도체 소자 및 그 제조 방법
US7629645B2 (en) Folded-gate MOS transistor
JP2009088005A (ja) 半導体装置およびその製造方法
JP2007087985A (ja) 絶縁ゲート型半導体装置およびその製造方法
JP2006229181A (ja) 半導体装置及びその製造方法
US7696061B2 (en) Semiconductor device and method for manufacturing same
JP2009246225A (ja) 半導体装置
KR100396703B1 (ko) 고전압 소자 및 그 제조방법
JP2007173379A (ja) 半導体装置および半導体装置の製造方法
KR101618613B1 (ko) 반도체 장치 및 그 제조 방법
KR20100067567A (ko) 반도체 소자 및 이의 제조 방법
JP2009016480A (ja) 半導体装置、及び半導体装置の製造方法
JP3999225B2 (ja) 半導体装置およびその製造方法
JP5311003B2 (ja) 半導体装置
JP2005197287A (ja) 半導体装置およびその製造方法
JP2009088220A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070406

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110719